JPS60227544A - ユニ−クワ−ド検出装置 - Google Patents
ユニ−クワ−ド検出装置Info
- Publication number
- JPS60227544A JPS60227544A JP59083416A JP8341684A JPS60227544A JP S60227544 A JPS60227544 A JP S60227544A JP 59083416 A JP59083416 A JP 59083416A JP 8341684 A JP8341684 A JP 8341684A JP S60227544 A JPS60227544 A JP S60227544A
- Authority
- JP
- Japan
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- parallel
- data
- unique word
- bit
- signal
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明はユニークワード検出装置、特に衛星通信システ
ム等を用いて受信した受信データを並列データに展開し
、該展開した並列データとユニークワード信号（以下Ｕ
Ｗ信号という）との不一致ビットの数をチャネル別に夫
々独立に算出し、該算出した値を夫々外部に出力する出
力ポートを設ける構成を採用し、該外部に出力されたチ
ャネル別の不一致ビットの総数を利用して並列接続を可
能にしてＵＷ倍信号検出速度を向上させると共に汎用性
のあるＬＳＩを構成可能とするユニークワード検出装置
に関するものである。
ム等を用いて受信した受信データを並列データに展開し
、該展開した並列データとユニークワード信号（以下Ｕ
Ｗ信号という）との不一致ビットの数をチャネル別に夫
々独立に算出し、該算出した値を夫々外部に出力する出
力ポートを設ける構成を採用し、該外部に出力されたチ
ャネル別の不一致ビットの総数を利用して並列接続を可
能にしてＵＷ倍信号検出速度を向上させると共に汎用性
のあるＬＳＩを構成可能とするユニークワード検出装置
に関するものである。
（技術の背景と問題点）
衛星通信システムを用いて所定のデータ等を受信するに
は、受信された信号中に含まれるＵＷ倍信号検出してデ
ータ等が送信開始される時間基準等を決定する必要があ
る。該ＵＷ倍信号検出する際に、高速処理かつ低消費電
力化すると共に汎用性のあるＬＳＩを用いて構成するこ
とが望まれている。
は、受信された信号中に含まれるＵＷ倍信号検出してデ
ータ等が送信開始される時間基準等を決定する必要があ
る。該ＵＷ倍信号検出する際に、高速処理かつ低消費電
力化すると共に汎用性のあるＬＳＩを用いて構成するこ
とが望まれている。
従来、ＵＷ倍信号検出するのにシフトレジスタを用いて
前記受信データをパラレルの形の信号に変換した後、該
パラレル信号と基準となるＵＷ倍信号の不一致を検出し
、該不一致のビット数が所定値よりも小さい場合にＵＷ
倍信号検出されたと判別するユニークワード検出装置が
あった。該装置を低消費電力であるＣＭＯ３を用いてＬ
ＳＩ化した場合には、該性質上高速処理を行うには限界
が存在する。このため、１つのＬＳＩ上に並列処理を行
う回路構成を採用しである程度の高速処理を行うことが
できる。しかし、やはり限界が存在する６該限界を超え
るために、１つのＬＳＩ上に４並列の並列処理を行う回
路構成を採用することも考えられるが、該構成は回路規
模が太き（なり過ぎると共に汎用性に欠けるという問題
点があった。
前記受信データをパラレルの形の信号に変換した後、該
パラレル信号と基準となるＵＷ倍信号の不一致を検出し
、該不一致のビット数が所定値よりも小さい場合にＵＷ
倍信号検出されたと判別するユニークワード検出装置が
あった。該装置を低消費電力であるＣＭＯ３を用いてＬ
ＳＩ化した場合には、該性質上高速処理を行うには限界
が存在する。このため、１つのＬＳＩ上に並列処理を行
う回路構成を採用しである程度の高速処理を行うことが
できる。しかし、やはり限界が存在する６該限界を超え
るために、１つのＬＳＩ上に４並列の並列処理を行う回
路構成を採用することも考えられるが、該構成は回路規
模が太き（なり過ぎると共に汎用性に欠けるという問題
点があった。
（発明の目的と構成）
本発明の目的は、前記問題点を解決することにあり−、
受信データを並列に展開したデータと基準となるＵＷパ
ターンとの一致・不一致ビットをチャネル別に夫々独立
に検出して加算し、該加算結果を夫々出力する出力ポー
トを設けることにより、外部的に更に並列接続を可能に
してＵＷ倍信号高速な検出を行うと共に汎用性のあるＬ
ＳＩに適した回路構成を提供することにある。そのため
、本発明のユニークワード検出装置は、受信データから
ユニークワードを検出するユニークワード検出装置にお
いて、前記受信データに同期したクロック信号に暴づい
て当該シリアルの形の受信データをパラレルの形のデー
タに展開するシリアル・パラレル展開回路と、該シリア
ル・パラレル展開回路によってパラレルの形に展開され
たデータと所定のユニークワードパターンとの一致・不
一致ビットを検出する一致・不一致ビット検出器と、該
一致・不一致ビット検出器によって検出された一致・不
一致ビットの数をチャネル別に独立に夫々総数を加算す
る加算器と、該加算器によって加算された一致・不一致
ピントの総数を夫々外部に出力するための出力ポートと
を少なくとも備え、該出力ポートから出力されたチャネ
ル別の一致・不一致ビットを利用して並列接続を行うこ
とによりユニークワード信号を検出することを特徴とし
ている。
受信データを並列に展開したデータと基準となるＵＷパ
ターンとの一致・不一致ビットをチャネル別に夫々独立
に検出して加算し、該加算結果を夫々出力する出力ポー
トを設けることにより、外部的に更に並列接続を可能に
してＵＷ倍信号高速な検出を行うと共に汎用性のあるＬ
ＳＩに適した回路構成を提供することにある。そのため
、本発明のユニークワード検出装置は、受信データから
ユニークワードを検出するユニークワード検出装置にお
いて、前記受信データに同期したクロック信号に暴づい
て当該シリアルの形の受信データをパラレルの形のデー
タに展開するシリアル・パラレル展開回路と、該シリア
ル・パラレル展開回路によってパラレルの形に展開され
たデータと所定のユニークワードパターンとの一致・不
一致ビットを検出する一致・不一致ビット検出器と、該
一致・不一致ビット検出器によって検出された一致・不
一致ビットの数をチャネル別に独立に夫々総数を加算す
る加算器と、該加算器によって加算された一致・不一致
ピントの総数を夫々外部に出力するための出力ポートと
を少なくとも備え、該出力ポートから出力されたチャネ
ル別の一致・不一致ビットを利用して並列接続を行うこ
とによりユニークワード信号を検出することを特徴とし
ている。
（発明の実施例）
以下図面を参照しつつ本発明の詳細な説明する。
第１図は本発明の１実施例構成図、第２図は第１図図示
本発明の１実施例構成を用いた応用例を示す。
本発明の１実施例構成を用いた応用例を示す。
図中、■−１、■−２はシフトレジスタ、２はＵＷパタ
ーン発生器、３−１．３−２は不一致ビット検出器、４
−１．４−２．６．１０−１．１０−２．１２は加算器
、５は出力ポート、７．１３は比較器、８．１４はトレ
ランス発生器、９は並列展開回路、９−１゛は１／２分
周回路、９−２．９−３はＤ−ＦＦ、１１は位相不確定
性除去回路、１５は出力ゲートを表す。
ーン発生器、３−１．３−２は不一致ビット検出器、４
−１．４−２．６．１０−１．１０−２．１２は加算器
、５は出力ポート、７．１３は比較器、８．１４はトレ
ランス発生器、９は並列展開回路、９−１゛は１／２分
周回路、９−２．９−３はＤ−ＦＦ、１１は位相不確定
性除去回路、１５は出力ゲートを表す。
第１図において、図中１はＬＳＩ上に搭載された本発明
に係わるユニークワード検出回路の構成例を示す。
に係わるユニークワード検出回路の構成例を示す。
図中シフトレジスタ１−１．１−２は、４相ＰＳＫ信号
を構成する■チャネルのデータおよびＱチャネルのデー
タをシリアルの形からパラレルの形に夫々変換するため
のものである。該シフトレジスタ１−１．１−２によっ
てシリアル・パラレル変換された並列データは不一致ビ
ット検出器３−１および３−２に人力される。該入力さ
れた並列データの各ビットとＵＷパターン発生器２から
入力された基準となる所定のＵＷパターンの各ビットと
の不一致が不一致ビ、・ト検出器３−１．３−２を構成
する排他的論理和回路等によって検出される。該検出さ
れた結果は加算回路４−１および４−２に通知され、該
不一致ビットの総数が夫々■チャネルのデータおよびＱ
チャネルのデータについて夫々独立に加算される。該夫
々独立に加算された不一致ビットの総数は本発明に係わ
る出力ポート５を介して夫々外部に送出される。また、
前記不一致ビットの夫々の総数が加算器６に通知され、
前記■チャネルのデータおよびＱチャネルのデータにつ
いての不一致ビットの総数が加算される。該総数は比較
器７に通知され、該総数がト・レランス発生器８から通
知されたシステムに許される不一致ビット数（以下トレ
ランスという）よりも小さい場合には、比較器７はｔＪ
Ｗ信号が検出されたと判断してＵＷ検出パルスを外部に
送出する。
を構成する■チャネルのデータおよびＱチャネルのデー
タをシリアルの形からパラレルの形に夫々変換するため
のものである。該シフトレジスタ１−１．１−２によっ
てシリアル・パラレル変換された並列データは不一致ビ
ット検出器３−１および３−２に人力される。該入力さ
れた並列データの各ビットとＵＷパターン発生器２から
入力された基準となる所定のＵＷパターンの各ビットと
の不一致が不一致ビ、・ト検出器３−１．３−２を構成
する排他的論理和回路等によって検出される。該検出さ
れた結果は加算回路４−１および４−２に通知され、該
不一致ビットの総数が夫々■チャネルのデータおよびＱ
チャネルのデータについて夫々独立に加算される。該夫
々独立に加算された不一致ビットの総数は本発明に係わ
る出力ポート５を介して夫々外部に送出される。また、
前記不一致ビットの夫々の総数が加算器６に通知され、
前記■チャネルのデータおよびＱチャネルのデータにつ
いての不一致ビットの総数が加算される。該総数は比較
器７に通知され、該総数がト・レランス発生器８から通
知されたシステムに許される不一致ビット数（以下トレ
ランスという）よりも小さい場合には、比較器７はｔＪ
Ｗ信号が検出されたと判断してＵＷ検出パルスを外部に
送出する。
以上説明したように、加算器４−１および４−２によっ
て並列に展開されたデータの各ビットと基準となるＵＷ
パターンの各ビットとの不一致ビットの総数がチャネル
別に独立に出力ポート５から出力されるため、該出力さ
れたチャネル別の不一致ビットの総数を利用することに
よって、第１図図示ＬＳ１１に搭載されたユニークワー
ド検出回路を外部的に並列に複数個接続することが可能
となる。該並列接続社よってＵＷ倍信号更に高速に検出
することができると共に、汎用性のあるＬＳＩを製造す
ることができる。
て並列に展開されたデータの各ビットと基準となるＵＷ
パターンの各ビットとの不一致ビットの総数がチャネル
別に独立に出力ポート５から出力されるため、該出力さ
れたチャネル別の不一致ビットの総数を利用することに
よって、第１図図示ＬＳ１１に搭載されたユニークワー
ド検出回路を外部的に並列に複数個接続することが可能
となる。該並列接続社よってＵＷ倍信号更に高速に検出
することができると共に、汎用性のあるＬＳＩを製造す
ることができる。
第２図において、図中１は第１図図示しＳ１１に搭載さ
れたユニークワード検出回路を示す。該ユニークワード
検出回路１が外部的に並列に接続されることによって高
速、例えば図示構成では２倍の速度によってＵＷ倍信号
検出することができる。即ち、図中左端から６０ＭＨ２
の周波数を有する受信データが入力されるけれども、図
中矢帥で示す中央部分では３０ＭＨ２の周波数によって
第１図図示の如きユニークワード検出回路を用いて並列
にＵＷ倍信号検出を行えばよい。そして、図中右端から
６０ＭＨ２の周波数に変換したＵＷ検出パルスを送出す
ることができる。このような並列接続は、第１図図示の
如き出力ポート５から各チャフル毎に独立に不一致ビッ
トの総数を外部ムこ送出することによって初めて可能と
なる。以下第２図を用いて詳細に説明する。
れたユニークワード検出回路を示す。該ユニークワード
検出回路１が外部的に並列に接続されることによって高
速、例えば図示構成では２倍の速度によってＵＷ倍信号
検出することができる。即ち、図中左端から６０ＭＨ２
の周波数を有する受信データが入力されるけれども、図
中矢帥で示す中央部分では３０ＭＨ２の周波数によって
第１図図示の如きユニークワード検出回路を用いて並列
にＵＷ倍信号検出を行えばよい。そして、図中右端から
６０ＭＨ２の周波数に変換したＵＷ検出パルスを送出す
ることができる。このような並列接続は、第１図図示の
如き出力ポート５から各チャフル毎に独立に不一致ビッ
トの総数を外部ムこ送出することによって初めて可能と
なる。以下第２図を用いて詳細に説明する。
図中９は並列展開回路であって、復調された４相ＰＳＫ
信号を構成するＩチャネルの受信データ（図示Ｉｃｈ）
とＱチャネルの受信データ（図示Ｑｃｈ）とをクロック
信号（図示ＣＬＫ）を用いて夫々並列データに展開する
ためのものである。
信号を構成するＩチャネルの受信データ（図示Ｉｃｈ）
とＱチャネルの受信データ（図示Ｑｃｈ）とをクロック
信号（図示ＣＬＫ）を用いて夫々並列データに展開する
ためのものである。
該展開するには、図示ＣＬＫ信号を１／２分周回路９−
１によって１／２分周した１８０度位相の異なる２種の
クロック信号を生成し、該生成した２種のクロック信号
によって■チャネルの受信データとＱチャネルの受信デ
ータとを夫々Ｄ−ＦＦ（９−２）およびＤ−ＦＦ （９
−３）を用いて順次う、７チすればよい。該ランチした
シリアルの形のデータは前記１７２分周されたクロック
信号と共にユニークワード検出回路１内の第１図図示シ
フトレジスタＩ−１，１−２に夫々入力され、順次取り
込まれて並列データに夫々展開される。該並列に展開さ
れた夫々のデータは第１図を用いて説明した如くしてＩ
チャネルのデータおよびＱチャネルのデータ毎に独立に
不一致ビットの総数が出力ポート５から出力される。そ
して、該出力された不一致ビア）の総数はチャネル毎に
第２図図示加算器１０−１．１ｏ−２に通知され、チャ
ネル毎に不一致ピントの総数が加算される。該加算され
た結果は加算器１２に通知され、■チャネルとＱチャネ
ルとの不一致ビットの総数が加算される。該加算された
総数は比較器１３に通知され、該通知された不一致ビッ
トの総数がトレランス発生器１４から入力された所定の
トレランスよりも小さい場合には、出力ポート５にＨレ
ヘルの信号が送出される。該送出されたＨレヘルの信号
は、前記受信データに同期した形のクロック信号（ＣＬ
Ｋ信号）によって同期化された形でＵＷ検出パルスとし
て送出される。
１によって１／２分周した１８０度位相の異なる２種の
クロック信号を生成し、該生成した２種のクロック信号
によって■チャネルの受信データとＱチャネルの受信デ
ータとを夫々Ｄ−ＦＦ（９−２）およびＤ−ＦＦ （９
−３）を用いて順次う、７チすればよい。該ランチした
シリアルの形のデータは前記１７２分周されたクロック
信号と共にユニークワード検出回路１内の第１図図示シ
フトレジスタＩ−１，１−２に夫々入力され、順次取り
込まれて並列データに夫々展開される。該並列に展開さ
れた夫々のデータは第１図を用いて説明した如くしてＩ
チャネルのデータおよびＱチャネルのデータ毎に独立に
不一致ビットの総数が出力ポート５から出力される。そ
して、該出力された不一致ビア）の総数はチャネル毎に
第２図図示加算器１０−１．１ｏ−２に通知され、チャ
ネル毎に不一致ピントの総数が加算される。該加算され
た結果は加算器１２に通知され、■チャネルとＱチャネ
ルとの不一致ビットの総数が加算される。該加算された
総数は比較器１３に通知され、該通知された不一致ビッ
トの総数がトレランス発生器１４から入力された所定の
トレランスよりも小さい場合には、出力ポート５にＨレ
ヘルの信号が送出される。該送出されたＨレヘルの信号
は、前記受信データに同期した形のクロック信号（ＣＬ
Ｋ信号）によって同期化された形でＵＷ検出パルスとし
て送出される。
図中位相不確定性除去回路１１は、受信されたデータ等
が４相ＰＳＫ信号に用いられる９０度毎に存在する４つ
の位相のうち、いずれに相当するか不明な状態を除去し
て特定位相のものであるという状態を確定するためのも
のである。該位相を確定するための情報は加算器１０−
１および１０−２から通知される。即ち、第２図図示並
列展開回路９内のＩ）−ＦＦ９−２および９−３を用い
て１／２に分周しかつ位相が１８０度異ｌ６２種のクロ
ック信号を用いてＩチャネルのデータおよびＱチャネル
のデータを１つ毎に夫々逐次ラッチし、−ユニークワー
ド検出回路１内のシフトレジスタ１−１．１−２によっ
て並列データに展開した際に、すでに前記４つの位相に
関する情報が並列データの配列の形で取り込まれている
。該取り込まれた位相に関する情報は、前記シフトレジ
スタ１−１．１−２によって展開した並列データとＵＷ
パターン発生回路２を用いて発生した所定のＵＷパター
ンとの不一致ビットの検出を行う際に、不一致ビットの
数が少ない状態によって検出することができる。このた
め、加算器１０−１．１０−２から通知された不一致ビ
ットの数といずれのクロック信号によってラッチされた
並列データからのものであるかという情報等とによって
位相を特定することができる。
が４相ＰＳＫ信号に用いられる９０度毎に存在する４つ
の位相のうち、いずれに相当するか不明な状態を除去し
て特定位相のものであるという状態を確定するためのも
のである。該位相を確定するための情報は加算器１０−
１および１０−２から通知される。即ち、第２図図示並
列展開回路９内のＩ）−ＦＦ９−２および９−３を用い
て１／２に分周しかつ位相が１８０度異ｌ６２種のクロ
ック信号を用いてＩチャネルのデータおよびＱチャネル
のデータを１つ毎に夫々逐次ラッチし、−ユニークワー
ド検出回路１内のシフトレジスタ１−１．１−２によっ
て並列データに展開した際に、すでに前記４つの位相に
関する情報が並列データの配列の形で取り込まれている
。該取り込まれた位相に関する情報は、前記シフトレジ
スタ１−１．１−２によって展開した並列データとＵＷ
パターン発生回路２を用いて発生した所定のＵＷパター
ンとの不一致ビットの検出を行う際に、不一致ビットの
数が少ない状態によって検出することができる。このた
め、加算器１０−１．１０−２から通知された不一致ビ
ットの数といずれのクロック信号によってラッチされた
並列データからのものであるかという情報等とによって
位相を特定することができる。
（発明の効果）
以上説明した如く、本発明によれば、受信データを並列
に展開したデータと基準となるＵＷパターンとの一致ビ
ソトにるいは不一致ビ・７トを夫々チャネル別に独立に
検出して加算し、該加算結果を夫々独立に出力する出力
ポートを設けているため、外部的に並列接続を可能にし
てＵ、Ｗ信号を高速に検出することができると共に、汎
用性のあるＬＳ’ｌに適した回路構成が提供できる。
に展開したデータと基準となるＵＷパターンとの一致ビ
ソトにるいは不一致ビ・７トを夫々チャネル別に独立に
検出して加算し、該加算結果を夫々独立に出力する出力
ポートを設けているため、外部的に並列接続を可能にし
てＵ、Ｗ信号を高速に検出することができると共に、汎
用性のあるＬＳ’ｌに適した回路構成が提供できる。
第１図は本発明の１実施例構成図、第２図は第１図図示
本発明の１実施例構成を用いた応用例を示す。 図中、１−１．１−２はシフトレジスタ、２はＵＷパタ
ーン発生器、３−１．３−２は不一致ビット検出器、４
−１．４−２．６．１０−１．１０−２．１２は加算器
、５は出力ポート、７．１３は比較器、８．１４はトレ
ランス発生器、９は並列展開回路、９−１は１／２分周
回路、９−２．９−３はＤ−ＦＦ、１１１ま位相不確定
性除去回路、１５は出力ゲートを表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名）
本発明の１実施例構成を用いた応用例を示す。 図中、１−１．１−２はシフトレジスタ、２はＵＷパタ
ーン発生器、３−１．３−２は不一致ビット検出器、４
−１．４−２．６．１０−１．１０−２．１２は加算器
、５は出力ポート、７．１３は比較器、８．１４はトレ
ランス発生器、９は並列展開回路、９−１は１／２分周
回路、９−２．９−３はＤ−ＦＦ、１１１ま位相不確定
性除去回路、１５は出力ゲートを表す。 特許出願人 富士通株式会社 代理人弁理士 森１）寛（外１名）
Claims (1)
- 受信データからユニークワードを検出するユニークワ４
ド検出装置において、前記受信データに同期したクロッ
ク信号に基づいて当該シリアルの形の受信データをパラ
レルの形のデータに展開するシリアル・パラレル展開回
路と、該シリアル・パラレル展開回路によってパラレル
の形に展開されたデータと所定のユニークワードパター
ンとの一致・不一致ビットを検出する一致・不一致ビ・
２ト検出器と、該一致・不一致ピント検出器によって検
出された一致・不一致ビットの数をチャネル別に独立に
夫々総数を加算する加算器と、該加算器によって加算さ
れに一致・不一致ビットの総数を夫々外部に出力するた
めの出力ポートとを少なくとも備え、該出力ポートがら
出力されたチャネル別の一致・不一致ビットを利用して
並列接続を行うことによりユニークワード信号を検出す
ることを特徴とするユニークワード検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083416A JPS60227544A (ja) | 1984-04-25 | 1984-04-25 | ユニ−クワ−ド検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083416A JPS60227544A (ja) | 1984-04-25 | 1984-04-25 | ユニ−クワ−ド検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60227544A true JPS60227544A (ja) | 1985-11-12 |
Family
ID=13801829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083416A Pending JPS60227544A (ja) | 1984-04-25 | 1984-04-25 | ユニ−クワ−ド検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60227544A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216953A (ja) * | 1993-01-14 | 1994-08-05 | Nec Corp | 位相曖昧度除去回路 |
| JPH06276239A (ja) * | 1993-03-19 | 1994-09-30 | Nec Corp | 位相曖昧度除去回路 |
-
1984
- 1984-04-25 JP JP59083416A patent/JPS60227544A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216953A (ja) * | 1993-01-14 | 1994-08-05 | Nec Corp | 位相曖昧度除去回路 |
| JPH06276239A (ja) * | 1993-03-19 | 1994-09-30 | Nec Corp | 位相曖昧度除去回路 |
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