KR100259767B1 - 위상 정렬 장치 및 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야

본 발명은 클럭신호를 이용한 위상 정렬 장치 및 방법에 관한 것임.

2. 발명이 해결하고자하는 기술적 요지

본 발명은 시스템의 단가를 줄이고, 시스템 동작시 에너지 소모량을 감소시키고, 위상 변환 적응성을 향상시킬 수 있는 위상 정렬 장치 및 방법을 제공하는데 그 목적이 있다.

3. 발명의 해결 방법의 요지

본 발명은 다수의 윈도우 신호를 출력하는 윈도우 신호 발생 수단; 다수의 제 1 및 제 2 위상 위반 신호를 출력하는 제 1 및 제 2 위상 검출 수단; 및 입력 데이터를 재정렬하여 출력하는 데이터 정렬 수단을 포함한다.

4. 발명의 중요한 용도

본 발명은 외부로부터 입력되는 데이터 및 클럭 신호들을 이용하여 데이터를 정렬하는데 이용됨.

Description

위상 정렬 장치 및 방법

본 발명은 돌발 방식 클럭 수신기를 위한 N(N: 정수)등분된 위상 정렬 기술에 관한 것으로서, 보다 구체적으로 하나의 단일 전송 매체(예를 들어: 광섬유)에 여러 슬레이브(Slave) 노드들이 시간 분할 다중 접속(TDMA : Time Division Multiple Access) 방식으로 데이터를 전달할 때, 이 데이터를 수신하는 마스터(Master) 노드의 위상을 복구하는 위상 정렬 장치 및 방법에 관한 것이다.

종래의 시간 분할 다중 접속 위상 정렬 장치는 주로 아날로그 소자들의 위상 동기 루프(PLL: Phase Loop Lock) 방식에 의하여 수신된 데이터에서 위상을 복구하였다.

그러나, 상기와 같이 아날로그 소자의 사용은 위상 정렬의 정밀도를 보장하는 대신에, 시스템의 가격이 비싸지고, 시스템의 구현이 복잡해지며, 그리고 시스템 동작 중 과다한 에너지 소모를 초래하는 문제점이 존재하였다. 또한, 상기와 같은 아날로그 소자들은 수신되는 데이터의 위상이 수시로 변화하는 상황에서 위상 변환에 적응이 약한 문제점이 여전히 존재하였다.

따라서, 상기한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 외부로부터 입력되는 데이터 및 클럭 신호들을 이용하여 데이터를 정렬하므로써, 시스템의 단가를 줄이고, 시스템 동작시 에너지 소모량을 감소시키고, 위상 변환 적응성을 향상시킬 수 있고, 디지틀 회로로의 구현이 용이하고, 또한 실제의 시간 분할 다중 접속 시스템에 적용 가능하도록 하는 위상 정렬 장치 및 방법을 제공하는데 그 목적이 있다.

도 1은 본 발명의 위상 정렬 장치에 적용되는 전송장치의 개략도.

도 2는 본 발명에 따른 위상 정렬 장치의 일실시예 블록도.

도 3은 도 2의 제 1 및 제 2 위상 검출부의 일실시예 회로도.

도 4는 도 2의 제 1 및 제 2 위상 검출부의 타이밍도.

도 5는 본 발명에 따른 위상 정렬 과정을 나타내는 흐름도.

* 도면의 주요 부분에 대한 부호의 설명 *

110: 마스터 12-1 ∼ 12-n: 다수의 슬레이브

21: 윈도우 신호 발생부 22, 23: 제 1 및 제 2 위상 검출부

24: 위상 선택부 25: 데이터 정렬부

상기 목적을 달성하기 위한 본 발명의 위상 정렬 장치는, 정렬된 클럭인 제 1 클럭을 입력받아 일정한 간격으로 지연시켜 다수의 윈도우 신호를 출력하는 윈도우 신호 발생 수단; 외부로부터 입력 데이터를 입력 받고, 상기 제 1 클럭과 동일한 주파수를 갖으며 위상이 상반된 제 2 클럭을 입력받고, 상기 다수의 윈도우 신호를 입력받아 위상을 검출하여 각각 소정의 펄스 폭을 갖는 다수의 제 1 위상 위반 신호를 출력하는 제 1 위상 검출 수단; 상기 입력 데이터, 제 1 클럭 및 다수의 윈도우 신호를 입력받아 위상을 검출하여 각각 소정의 펄스 폭을 갖는 다수의 제 2 위상 위반 신호를 출력하는 제 2 위상 검출 수단; 상기 다수의 제 1 및 제 2 위상 위반 신호를 입력받고, 상기 입력클럭을 일정한 간격으로 지연시켜 상기 제 1 및 제 2 클럭을 출력하는 위상 선택 수단; 및 상기 제 1 클럭에 따라 상기 입력 데이터를 재정렬하여 출력하는 데이터 정렬 수단을 포함한다.

또한, 상기한 바와 같은 목적을 달성하기 위한 본 발명은, 외부로부터 입력 데이터와 입력 클럭을 입력받아 안정된 위상 동기 클럭을 발생시키기 위한 위상 정렬 방법에 있어서, 외부로부터 입력된 입력 데이터가 천이될 때에, 위상이 서로 상반된 제 1 및 제 2 클럭의 "하이" 구간의 폭을 검출하는 제 1 단계; 다수의 윈도우 신호가 "로우"에서 "하이"로 천이될 때에, 상기 제 1 단계에서 검출된 클럭 폭의 위상을 검출하는 제 2 단계; 지연된 입력 클럭들 중에서 상기 제 2 단계에 검출된 위상이 토글되는 순간의 위상값을 분석하여 선정하는 제 3 단계; 상기 제 3 단계에서 선정된 클럭의 위상이 토글되는 순간에 일치되는 상기 윈도우 신호를 선정하는 제 4 단계; 및 상기 지연된 입력 클럭들 중에서 상기 제 4 단계에서 선정된 상기 윈도우 신호에 일치되는 클럭을 가장 안정된 클럭으로 결정하여 안정된 위상 동기 클럭을 출력하는 제 5 단계를 포함한다.

이하, 도 1 내지 도 4를 참조하여 본 발명의 바람직한 실시예를 설명한다.

도 1에 도시된 바와 같이, 본 발명에 따른 위상 정렬 장치에 적용되는 전송장치는, 마스터(110)와, 다수의 슬레이브(120-1 ∼ 120-n)로 구성된다.

마스터(110)는 시스템 클럭을 사용하여 데이터를 발생시키는 마스터 클럭 발생기(111)와, 마스터 클럭 발생기(111)의 출력신호를 전기적 신호로 변환하는 제 1 전/광 변환기(112)와, 다수의 슬레이브(120-1 ∼ 120-n)로 파장λ1을 사용하여 데이터를 전송하고, 다수의 슬레이브(120-1 ∼ 120-n)로부터 파장λ2를 통하여 데이터를 전송받으므로, 이들의 다른 파장 신호를 하나의 광 섬유에 합치거나 추출하는 제 1 파장 분할 멀티플렉서(113)와, 제 1 파장 분할 멀티플렉서(113)의 출력신호를 광신호로 변환하는 제 1 광/전 변환기(114)와, 제 1 광/전 변환기(114)의 출력신호를 입력받고, 다수의 슬레이브(120-1 ∼ 120-n)들에서 전송된 데이터의 위상은 최대 n개의 위상이 될 수 있으므로, 슬롯의 위치가 바뀔 때마다 돌발 클럭의 위상을 재 정렬하는 버스트(burst) 클럭 복원기(115)를 구비한다.

다수의 슬레이브(120-1 ∼ 120-n)는 각각 마스터(110)로부터 전달되는 데이터는 마스터 노드의 시스템 클럭을 사용하여 데이터를 정렬시켜 출력한 것이기 때문에 데이터로부터 연속된 클럭을 복구하는 연속 클럭 복원기(121)와, 연속 클럭 복원기(121)에 의해 복구된 클럭을 사용하여 데이터를 전송하는 슬레이브 클럭 발생기(122)와, 슬레이브 클럭 발생기(122)로부터 출력된 신호를 광신호로 변환시키는 제 2 전/광 변환기(123)와, 마스터(110)로부터 파장λ1을 통하여 데이터를 전송받고, 마스터(110)로 파장λ2를 사용하여 데이터를 전송하므로, 이 파장들의 다른 파장 신호를 하나의 광 섬유에 합치거나 추출하는 제 2 파장 분할 멀티플렉서(124)와, 파장 분할 멀티플렉서(124)의 출력신호를 전기적 신호로 변환하여 연속 클럭 복원기(121)로 전달하는 제 2 광/전 변환기(125)를 구비한다.

상기와 같은 구조를 갖는 본 발명에 적용되는 전송장치의 동작을 상세하게 설명하면 다음과 같다.

마스터(110)는 시간 분할 다중(TDM: Time Division Multiplexing) 방법에 의하여 다수의 슬레이브(120-1 ∼ 120-n)들에게 데이터를 방송(Broadcasting)하며, 다수의 슬레이브(120-1 ∼ 120-n)들은 각각 해당되는 허락된 대역에 대해서만 액세스가 가능하다. 또한, 다수의 슬레이브(120-1 ∼ 120-n)들은 마스터(110)에서 전달된 데이터로부터 필요한 클럭을 추출하며, 여기서 추출된 클럭을 사용하여 마스터(110)에 데이터를 전달한다.

마스터(110)와 다수의 슬레이브(120-1 ∼ 120-n)들은 하나의 전송 매체(여기서는 광 섬유를 예로 들었다.)를 공유하기 때문에, 다수의 슬레이브(120-1 ∼ 120-n)들의 마스터(110)로의 데이터 전송은 시간 분할 다중 접속 방식에 따르며 각각 복구된 클럭을 사용한다. 그러므로, 모든 슬레이브(120-1 ∼ 120-n)로부터의 데이터는 마스터(110)의 클럭과 위상은 서로 다르지만 주파수는 동기된 상태가 된다. 이때, 마스터(110)는 전달된 데이터들의 전달 주체인 다수의 슬레이브(120-1 ∼ 120-n)들이 바뀔 때마다 위상을 빠르게 바꾸어주어야 한다. 이를 위하여, 다수의 슬레이브(120-1 ∼ 120-n)들로부터 전달되는 모든 데이터 단위(Unit)는 특정 패턴(Pattern)에 의하여 구분되며, 이러한 패턴들은 위상 정렬를 위한 정보를 충분히 제공한다.

특히, 본 발명은 마스터(110)에서 광/전기 변환이 이루어진 이후에 위상을 정렬하는 것이다.

본 발명에 따른 위상 정렬 장치 및 방법의 기본 원리를 상세하게 설명하면 다음과 같다.

입력되는 데이터를 D-플립 플럽의 클럭 단자에, 현재 운용되는 클럭 신호를 D-플립 플럽의 입력 단자에, 현재 운용되는 클럭 신호의 '1'에서 '0'로의 천이 순간을 작은 펄스화시킨 리셋 신호를 D-플립 플럽의 리셋 단자에 인가하여 데이터의 클럭에 대한 상대적인 천이를 검출한다. 클럭의 '1' 을 기준으로 생각하므로, 클럭의 '0' 부분에서의 데이터 천이를 검출하기 위해서는 180도 지연된 클럭에 대해서도 동일한 기능이 수행된다. 그리고, 이 값을 N 개의 다음 플립 플럽의 클럭 단자에 공통으로 인가하고 이 D-플립 플럽들의 입력 단자에는 N 개의 윈도우 신호들을 하나씩 인가하여, 결과적으로 입력 데이터와 현재 운용되는 시스템 클럭 및 이 클럭을 지연한 N 개의 윈도우 신호사이의 관계를 검출한다. 즉, 두 번째 단의 N 개의 D-플립 플럽들의 출력은 '0' 또는 '1'이 되며 클럭의 '1'과 '0' 부분에 대해서 개별적으로 수행되므로 전체적으로 2N 개의 비트 순서(bit sequence)들이 된다.

이 때, 비트 순서들의 값을 N 개씩 나누어 (0 ∼ N)와 (N+1 ∼ 2N)의 두 개의 비트 순서들을 생각 할 수 있으며, 상위 (0 ∼ N)비트들은 양(positive) 클럭 결과 값이 되며, 하위 (N+1 ∼ 2N) 비트들은 음(Negative) 클럭의 결과 값이 된다. 여기에서, 상위 비트 값들이 '0'에서 '1'로 변하는 순간의 위상, 또는 하위 비트 값들이 '1'에서 '0'로 변하는 순간의 윈도우의 180도 지연 위상이 현재 입력되는 데이터의 가장 안정된 위상이 된다.

그러므로, 이 안정된 윈도우에 해당하는 지연 클럭을 새로운 시스템의 클럭으로 선택한다.

도 2는 본 발명에 따른 위상 정렬 장치의 일실시예 블록도를 도시한 것이다.

도 2에서 보여지는 바와 같이, 본 발명에 따른 위상 정렬 장치는, 다수의 윈도우 신호를 출력하는 윈도우 신호 발생부(210)와, 입력된 신호의 위상을 검출하여 각각 소정의 펄스 폭을 갖는 다수의 제 1 및 제 2 위상 위반 신호를 출력하는 제 1 위상 검출부(220, 230)와, 정렬된 클럭인 클럭-양 신호 및 클럭-양 신호와 동일한 주파수를 갖으며 180도의 위상차가 나는 클럭-음 신호를 출력하는 위상 선택부(240)와, 외부로부터 입력된 입력 데이터를 재정렬하여 출력하는 데이터 정렬부(250)를 구비한다.

상기와 같은 구조를 갖는 본 발명의 위상 정렬 장치의 동작을 설명하면 다음과 같다.

윈도우 신호 발생부(210)는 위상 선택부(240)로부터 현재의 기준 클럭인 '클럭-양' 신호를 입력으로 받아들여 이를 일정하게 지연한 N개의 윈도우 신호들을 제 1 및 제 2 위상 검출부(220, 230)를 출력한다. 예를 들어, N=1인 경우는 한 클럭을 4 등분하는 270도 지연, N=3인 경우는 한 클럭을 8 등분하는225도, 270도 및 315도 씩 각각 지연한 3 개의 윈도우 신호들을 발생 시킨다. 여기서, N은 정수이다.

제 1 위상 검출부(220)는 위상 선택부(240)로부터 클럭-음 신호를 입력받고, 외부로부터 입력 데이터를 입력받으며, 윈도우 신호 발생부(210)로부터 N개의 윈도우 신호들을 전달받아 N개의 위상 위반-음 신호을 위상 선택부(240)로 출력한다. 만약, 입력 클럭과 클럭-양 신호가 동일 위상인 경우, 위상 검출부(220)는 클럭-양 신호의 '0'인 부분을 기준으로 또는 클럭-음 신호의 '1'인 부분에 대해서, 입력 데이터의 '0'에서 '1'로의 천이가 윈도우 신호내에 속하면 '0'를, 그렇지 않으면 '1'을 출력한다. 이때, '1' 값은 한 펄스 크기의 신호인 위상 위반-음 신호으로서 출력된다.

제 2 위상 검출부(230)는 위상 선택부(240)로부터 클럭-양 신호를, 외부로부터 입력 데이터를 윈도우 신호 발생부(210)로부터 N개의 윈도우 신호들을 전달 받아 N개의 위상 위반-양 신호를 위상 선택부(240)로 출력한다. 만약, 입력 클럭과 클럭-양 신호가 동일 위상인 경우, 위상 검출부(230)는 클럭-양 신호의 '1'인 부분을 기준으로 또는 클럭-음 신호의 '0'인 부분에 대해서, 입력 데이터의 '0'에서 '1'로의 천이가 윈도우 신호내에 속하면 '0'를, 그렇지 않으면 '1'을 출력한다. 이때 '1' 값은 한 펄스 크기의 신호인 위상 위반-양 신호으로서 출력된다.

위상 선택부(240)는 제 1 및 제 2 위상 검출부(220, 230)로부터 각각 N개씩의 위상 위반-음 신호 및 위상 위반-양 신호를, 외부로부터 입력 클럭 신호를 전달 받아 클럭-음과 클럭-양 신호들을 출력한다. 여기에서, 입력 클럭에 대해서 클럭-양 신호가 동일 위상이라면 클럭-음 신호는 입력 클럭에 대해서 180도의 위상 차이를 갖는 클럭이 되며, 물론 이와 반대 상황도 가능하다. 또한, 위상 선택부(240)는 N개의 위상 위반-음 신호들이 '1'에서 '0'로 변화하는 순간의, 또는 N개의 위상 위반-양 신호들이 '0'에서 '1'로 변화하는 순간의 '0' 위상의 윈도우 신호에 해당하는 클럭을 선택하여 현재 출력되는 클럭-음 신호와 클럭-양 신호를 교체한다.

데이터 정렬부(250)는 위상 선택부(240)에서 전달되는 클럭-양 신호에 따라, 외부에서 전달되는 입력 데이터를 정렬하여 출력 데이터를 출력한다.

도 3은 도 2의 제 1 및 제 2 위상 검출부의 일실시예 회로도를 도시한 것이다.

도 3에서 도시된 바와 같이, 도 2의 제 1 및 제 2 위상 검출부는 각각, 위상 선택부(240)로부터 출력된 클럭과 외부로부터 입력 데이터를 입력받고, 윈도우 신호 발생부(210)로부터 출력된 윈도우 신호들을 전달받아, 서로의 위상 차이를 펄스값으로 변환시키는 위상 위반 검출부(310)와, 외부로부터 입력 클럭 신호를 입력하여 폭이 좁은 리셋 신호를 출력하는 리셋 신호 발생부(320)와, 리셋 신호 발생부(320)로부터 출력된 제 1 리셋 신호를 지연시키기 위한 지연부(330)와, 위상 선택부(250)로부터 출력된 클럭신호와 위상 지연부(320)의 출력신호를 입력받아 두 개 이상의 펄스 폭을 갖는 신호를 한 펄스 폭의 신호로 클램핑하여 위상 위반 신호를 출력하는 클램퍼(340)를 구비한다.

위상 위반 검출부(310)는 리셋 신호 발생부(320)로부터 출력된 제 1 리셋 신호를 리셋 단자(R)를 통해 입력받고, 외부로부터 입력 데이터를 클럭단자(CK)를 통해 입력받으며, 입력단자(D)를 통해 입력된 위상 선택부(240)의 출력인 클럭 신호의 위상을 지연시켜 출력단자(Q)를 통해 출력하는 제 1 D-플립플롭(311)과, 리셋 신호 발생부(320)로부터 출력된 제 1 리셋 신호를 리셋 단자(R)를 통해 입력받고, 제 1 D-플립플롭(311)의 출력신호를 클럭단자(CK)를 통해 입력받으며, 입력단자(D)를 통해 입력된 윈도우 신호의 위상을 지연시켜 출력단자(Q)를 통해 출력하는 제 2 D-플립플롭(312)과, 외부로부터 제 2 리셋 신호를 리셋 단자(R)를 통해 입력받고, 지연부(330)로부터 출력된 신호를 클럭단자(CK)를 통해 입력받으며, 입력단자(D)를 통해 입력된 제 2 D-플립플롭(312)의 출력신호의 위상을 지연시켜 출력단자(Q)를 통해 출력하는 제 3 D-플립플롭(313)과, 외부로부터 제 2 리셋 신호를 리셋단자(R)를 통해 입력받고, 위상 선택부(240)의 출력인 클럭신호를 클럭단자(CK)를 통해 입력받으며, 입력단자(D)를 통해 입력된 제 3 D-플립플롭(313)의 출력신호의 위상을 지연시켜 출력단자(Q)를 통해 출력하는 제 4 D-플립플롭(314)를 구비한다.

상기와 같은 구조를 갖는 본 발명에 따른 제 1 및 제 2 위상 검출부의 동작을 상세하게 설명하면 다음과 같다.

도 1에서 설명된 마스터(110)의 클럭을 '0'에서 '1'로 천이하는 순간을 기준으로 하여, 90도의 위상 차이를 갖는 4 개의 부분(Phase Segment)으로 분할하여 설명한다.

0도에서 90도 차이가 나는 부분을 제 1 부분, 90도에서 180도 차이가 나는 부분을 제 2 부분, 180도에서 270도 차이가 나는 부분을 제 3 부분, 그리고 270도에서 3300도 차이가 나는 부분을 제 4 부분이라 정한다. 1 개의 윈도우 신호는 위상차가 90도에서 270도로 제 2 및 제 3 부분에 대하여 '0'의 값을 갖게 된다.

즉, 제 1 및 제 2 위상 검출부(220, 230)는 각각 윈도우 신호, 클럭-음 신호(제 1 위상 검출부(220)로 입력됨) 또는 클럭-양 신호(제 2 위상 검출부(230)로 입력됨), 입력 데이터, 리셋 신호를 입력받아, 한 펄스 크기의 위상 위반 신호를 출력한다. 리셋신호 발생부(320)는 외부로부터 입력 클럭 신호를 입력받아 폭이 아주 작은 제 1 및 제 2 D-플립 플랍(311, 312))을 초기화시키기 위한 리셋신호를 발생 시킨다.

제 1 D-플립 플랍(311)은, 입력 신호로 위상 선택부(240)로부터 클럭-음 신호 또는 클럭-양 신호를 입력받고, 클럭으로 외부로부터 입력 데이터를 입력받으며, 입력 데이터의 '0'에서 '1'로의 천이 순간의 값이 현재 클럭의 '0' 또는 '1' 의 어느 위치에 있는지를 판별한다. 즉, 클럭-음 신호 또는 클럭-양 신호의 위상이 입력 클럭 신호와 동일한 경우는 입력 데이터의 천이가 제 3 및 제 4 부분의 영역에 있는지, 또는 클럭-음 신호 또는 클럭-양 신호의 위상이 입력 클럭 신호와 180도 차이가 나는 경우는 입력 데이터의 천이가 제 1 및 제 2 부분의 영역에 있는지를 결정한다. 만약, 입력 데이터의 '0'에서 '1'로의 천이 순간의 값이 '1'의 위치에 있다면, 제 1 D-플립플롭(311)의 출력 값은 '1'이 되며, 이 값은 리셋신호 발생부(320)의 리셋신호가 제 1 D-플립플롭(311)의 리셋 단자(R)에 인가될 때까지 유지된다. 그러므로, 제 1 D-플립플롭(311)의 '1' 출력 폭은 현재 운용되는 클럭의 한 펄스 폭 보다 작게 된다. 이 값은 제 2 D-플립플롭(312)의 클럭 단자(CK)에 인가되며, 이 순간의 윈도우 신호 값은 출력 단자(Q)를 통하여 출력된다. 윈도우 신호는 제 2 및 제 4 부분 크기에 대해서만 '0'이며, 제 1 및 제 4 부분 크기에 대해서는 '1'의 값을 갖기 때문에 결과적으로 제 2 부분에서 제 4 부분2/4 크기, 즉 90도에서 270도 위상에 대해서는 '0'를 출력하게 된다. 이 것은 데이터가 현재의 시스템 클럭과 거의 동일 위상에 존재한다는 것을 의미한다.

그러나, 입력 데이터의 위상이 제 1 및 제 4 부분 크기에 존재하는 경우, '1' 값은 제 3 D-플립플롭(313)으로 전달된다. 제 3 D-플립플롭(313)의 클럭단자(CK)에는 리셋신호 발생부(320)에서 출력된 리셋신호가 지연부(330)를 거처 인가된다. 이것은 제 2 D-플립플롭(312)에서 출력되는 신호의 폭이 매우 작기 때문에, 이 신호의 폭을 일정하게 유지하기 위하여 사용된다. 그러므로, 제 3 D-플립플롭(313)에서 출력되는 신호는 한 펄스 폭을 갖는 신호가 된다. 이 출력 신호는 다시 제 4 D-플립플롭(314)에 인가된다.

이어서, 제 4 D-플립플롭(314)은 제 3 D-플립플롭(313)에서 출력된 신호가 현재의 시스템 클럭과 일정한 위상의 차이가 나는 신호이므로, 이것을 시스템 클럭의 위상으로 재 정렬하여, 클램퍼(340)로 전달하고, 클램퍼(340)는 두 개 이상의 펄스 폭을 갖는 신호를 한 펄스 폭의 신호로 클램핑하여, 한 펄스 크기의 위상 위반 신호를 출력한다.

도 4는 본 발명에 따른 위상 정렬 장치의 제 1 및 제 2 위상 검출부의 타이밍도를 도시한 것이다.

도 4를 참조하여 도 3에서 설명된 제 1 및 제 2 위상 검출부에 대한 설명을 계속하여 추가적으로 설명한다.

도 4에서, (a)는 외부로부터 입력되는 입력 클럭 신호의 타이밍도, (b)는 위상 선택부(240)로부터 제 1 위상 검출부(220)로 입력되는 클럭-음 신호의 타이밍도, (c) 위상 선택부(240)로부터 제 2 위상 검출부(230)로 입력되는 클럭-양 신호의 타이밍도, (d) 내지 (i)는 외부로부터 입력되는 서로 다른 위상을 갖는 입력 데이터의 타이밍도, (j)는 윈도우 발생부(210)로부터 출력되는 윈도우 신호의 타이밍도, (k)는 리셋신호 발생부(320)로부터 출력되는 제 1 리셋 신호의 타이밍도, (l)은 제 2 위상 검출부(230)의 제 2 D-플립플롭(312)으로부터 출력되는 신호의 타이밍도, (m)은 제 1 위상 검출부(220)의 제 2 D-플립플롭(312)으로부터 출력되는 신호의 타이밍도이다.

도 4에서는, (c)의 클럭-양 신호는 (a)의 입력 클럭 신호와 동일 위상이며, (b)의 클럭-음 신호는 (a)의 입력 클럭 신호와 180도 위상 차이를 갖는 것으로 예를 들었다.

(d) 내지 (i)의 입력 데이터의 위상이 서로 다른 6개의 위상으로 각각 전달되는 경우, (d)의 입력 데이터의 위상은 도 3에서 설명된 제 1 부분에 위치하고, (e) 및 (f)의 입력 데이터의 위상들은 도 3에서 설명된 제 2 부분에 위치하며, (g) 및 (h)의 입력 데이터의 위상들은 도 3에서 설명된 제 3 부분에 위치하고, (i)의 입력 데이터의 위상은 도 3에서 설명된 제 4 부분에 위치한다. 그러므로, 제 1 D-플립플롭(311)를 통과하는 경우 (d) 내지 (f)는 입력 데이터들은 제 2 위상 검출부(230)의 제 1 D-플립플롭(311)에서 '1'로 출력되고, 제 2 D-플립플롭(322)에서는 (d)의 입력 데이터만이 '1'로 출력된다. 마찬 가지로, (g) 내지 (i)는 제 1 위상 검출부(220)의 제 1 D-플립플롭(311)에서 '1'로 출력되고, 제 2 D-플립플롭(322)에서는 (i)의 입력 데이터만이 '1'로 출력된다.

도 5는 본 발명에 따른 위상 정렬 과정을 나타내는 흐름도를 도시한 것이다.

도 5에 도시된 바와 같이, 외부로부터 입력 데이터를 입력받아(501), 제 1 위상 검출부(220)는 상기 입력 데이터가 천이될 때에 위상 선택부(240)로부터 전달된 클럭-양의 "하이" 구간의 폭을 검출하고(502), 또한 제 1 위상 검출부(220)는 윈도우 신호 발생부(210)로부터 전달된 다수의 윈도우 신호가 "로우"에서 "하이"로 천이될 때에, 클럭-양의 "하이" 구간의 폭을 검출하는 과정(502)에서 검출된 클럭 폭의 위상을 검출하여 위상 선택부(240)로 전달한다(503). 이어서, 위상 선택부(240)는 지연된 입력 클럭들 중에서 위상을 검출하는 과정(503)에서 검출된 위상이 토글되는 순간의 위상값을 분석하여 선정하고(504), 이렇게 선정된 클럭의 위상이 토글되는 순간에 일치되는 상기 윈도우 신호를 선정한다(505).

그리고, 제 2 위상 검출부(230)는 입력 데이터를 입력받는 과정(501)에서 입력된 상기 입력 데이터가 천이될 때에 위상 선택부(240)로부터 전달된 클럭-음의 "하이" 구간의 폭을 검출하고(506), 상기 다수의 윈도우 신호가 "로우"에서 "하이"로 천이될 때에, 윈도우 신호를 선정하는 과정(506)에서 검출된 클럭 폭의 위상을 검출하여 위상 선택부(240)로 전달한다(507). 이어서, 위상 선택부(240)는 지연된 입력 클럭들 중 클록 폭의 위상을 검출하는 과정(507)에서 검출된 위상이 토글되는 순간의 위상값을 분석하여 선정하고(508), 이렇게 선정된 클럭의 위상이 토글되는 순간에 위상이 180도 지연된 상기 윈도우 신호를 선정한다(509).

또한, 위상 선택부(240)는 지연된 입력 클럭들 중에서 위도우 신호 선정 과정(505) 및 위상값을 분석하여 선정하는 과정(508)에서 선정된 윈도우 신호에 일치되는 클럭을 가장 안정된 클럭으로 결정하며(510), 이렇게 결정된 안정된 위상 동기 클럭을 외부로 출력한다(511).

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이 본 발명의 위상 정렬 장치 및 방법은, 마스터 노드와 여러 개의 슬레이브 노드들 사이에서 슬레이브들이 마스터의 시스템 클럭에 주파수 동기를 갖고, 통신이 하나의 전송 매체를 사용하여 시간 분할 다중 접속 방식으로 이루어지는 통신 시스템의 마스터 노드에 적용될 수 있으며, 기존의 아날로그로 이루어지는 이러한 위상 정렬 기능을 대체하여 전력 소모를 최소화하고, 회로의 복잡성을 줄이고, 순간적으로 변화하는 위상에 대하여 빠른 적응성을 갖도록 하며, 최소의 디지탈 회로로서 만족되는 성능을 기대할 수 있는 효과를 갖는다.

Claims (4)

1. 정렬된 제 1 클럭을 입력받아 일정한 간격으로 지연시켜 다수의 윈도우 신호를 출력하는 윈도우 신호 발생 수단;

   외부로부터 입력 데이터를 입력 받고, 상기 제 1 클럭과 동일한 주파수를 갖으며 위상이 반전된 제 2 클럭을 입력받고, 상기 다수의 윈도우 신호를 입력받아 위상을 검출하여 다수의 제 1 위상 위반 신호를 출력하는 제 1 위상 검출 수단;

   상기 입력 데이터, 제 1 클럭 및 다수의 윈도우 신호를 입력받아 위상을 검출하여 다수의 제 2 위상 위반 신호를 출력하는 제 2 위상 검출 수단;

   상기 다수의 제 1 및 제 2 위상 위반 신호를 입력받고, 상기 입력클럭을 일정한 간격으로 지연시켜 상기 제 1 및 제 2 클럭을 출력하는 위상 선택 수단; 및

   상기 제 1 클럭에 따라 상기 입력 데이터를 재정렬하여 출력하는 데이터 정렬 수단

   을 포함하여 이루어지는 위상 정렬 장치.
2. 제 1 항에 있어서,

   상기 제 1 및 제 2 위상 검출수단은 각각,

   상기 입력 클럭을 입력하여 제 1 리셋 신호를 출력하는 리셋 신호 발생수단;

   상기 제 1 리셋 신호를 지연시키기 위한 지연수단;

   상기 위상 선택수단으로부터 출력된 클럭과 상기 입력 데이터를 입력받아, 상기 윈도우 신호들을 전달받아, 서로의 위상 차이를 펄스값으로 변환시키는 위상 위반 검출 수단; 및

   상기 위상 선택수단으로부터 출력된 클럭과 상기 위상 위반 검출수단의 출력신호를 입력받아 클램핑하여 한 펄스 폭의 위상 위반 신호를 출력하기 위한 클램핑수단

   을 포함하여 이루어지는 위상 정렬 장치.
3. 제 2 항에 있어서,

   상기 위상 위반 검출수단은,

   상기 제 1 리셋 신호를 리셋 단자를 통해 입력받고, 상기 입력 데이터를 클럭단자를 통해 입력받으며, 입력단자를 통해 입력된 상기 제 1 또는 제 2 클럭의 위상을 지연시켜 출력단자를 통해 출력하는 제 1 D-플립플롭;

   상기 제 1 리셋 신호를 리셋 단자를 통해 입력받고, 상기 제 1 D-플립플롭의 출력신호를 클럭단자를 통해 입력받으며, 입력단자를 통해 입력된 상기 윈도우 신호의 위상을 지연시켜 출력단자를 통해 출력하는 제 2 D-플립플롭;

   외부로터 제 2 리셋 신호를 리셋 단자를 통해 입력받고, 상기 지연수단으로부터 출력된 신호를 클럭단자를 통해 입력받으며, 입력단자를 통해 입력된 상기 제 2 D-플립플롭의 출력신호의 위상을 지연시켜 출력단자를 통해 출력하는 제 3 D-플립플롭; 및

   상기 제 2 리셋 신호를 리셋단자를 통해 입력받고, 상기 제 1 또는 제 2 클럭을 클럭단자를 통해 입력받으며, 입력단자를 통해 입력된 상기 제 3 D-플립플롭의 출력신호의 위상을 지연시켜 출력단자를 통해 출력하는 제 4 D-플립플롭

   을 포함하여 이루어지는 위상 정렬 장치.
4. 외부로부터 입력 데이터와 입력 클럭을 입력받아 안정된 위상 동기 클럭을 발생시키기 위한 위상 정렬 방법에 있어서,

   외부로부터 입력된 입력 데이터가 천이될 때에, 위상이 서로 상반된 제 1 및 제 2 클럭의 "하이" 구간의 폭을 검출하는 제 1 단계;

   다수의 윈도우 신호가 "로우"에서 "하이"로 천이될 때에, 상기 제 1 단계에서 검출된 클럭 폭의 위상을 검출하는 제 2 단계;

   지연된 입력 클럭들 중에서 상기 제 2 단계에 검출된 위상이 토글되는 순간의 위상값을 분석하여 선정하는 제 3 단계;

   상기 제 3 단계에서 선정된 클럭의 위상이 토글되는 순간에 일치되는 상기 윈도우 신호를 선정하는 제 4 단계; 및

   상기 지연된 입력 클럭들 중에서 상기 제 4 단계에서 선정된 상기 윈도우 신호에 일치되는 클럭을 가장 안정된 클럭으로 결정하여 안정된 위상 동기 클럭을 출력하는 제 5 단계

   를 포함하여 이루어지는 위상 정렬 방법.

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