JPH0888624A - シリアルデジタル信号の標本化方法 - Google Patents

Abstract

(57)【要約】 【課題】 クロックの精度の許容範囲の広いシリアルデ
ジタル信号の標本化方法を提供する。 【解決手段】 シリアルデジタル信号の標本化方法は、
デジタル信号（Ｄ）のクロック信号（Ｃ）への位相同期
と、遅延タイミング（Ｓｉ）でのデジタル信号の標本化
とを含む。位相同期は標本化タイミングを基準にして行
われ、デジタル信号の過渡期間が同期試験のタイミング
に対し進んでいるか遅れているかを検証するため、標本
化タイミング（Ｓｉ）を基準にして同期試験のタイミン
グ（Ｐｉ）を決定することから成る。ｋを０以外の正の
奇数としＲをデジタル信号（Ｄ）のビットの繰返し周期
（Ｒ）とするとき、各標本化タイミング（Ｓｉ）に補完
遅延Ｙ＝ｋＲ／２を加えることにより同期試験のタイミ
ングの決定を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシリアルデジタル信
号の標本化方法に関する。より詳細には本発明は、１ギ
ガビット／秒を上回る高速デジタル伝送に適し、特に、
シリアルデジタル伝送システムの受信器、たとえばプロ
セッサとメモリあるいはキャッシュメモリとの間のデー
タ伝送用の情報処理システム、遠隔通信システム、ロー
カルネットワークや広域ネットワークなどの専用通信シ
ステム、遠隔情報処理システムに応用される。本発明
は、予め、デジタル信号のクロック信号への位相同期が
行なわれるシリアル信号の標本化方法を対象とする。本
発明は必然的に、該方法を利用する集積回路およびシス
テムをも対象とする。

【０００２】

【従来の技術】欧州特許出願ＥＰ−Ａ−０４４１６８
４、ＥＰ−Ａ−０４６６５９１、ＥＰ−Ａ−０４６６５
９２、ＥＰ−Ａ−０４６６５９３はシリアルデジタルデ
ータの伝送システムに関する。最初の出願は、位相同期
回路と、他の３つの出願において説明されている伝送シ
ステムの構造の基本となる周波数逓倍器とについて記載
している。このシステムは本質的に従来のように電圧制
御発振器（ＶＣＯ）を使用するということをしないた
め、高速デジタル伝送にとくに適しているということ
と、信頼性のある動作のため単純な構造をもっていると
いう、２つの長所をもっている。前述の出願のうちの第
２の出願は、同期信号とクロック信号双方の役割を一度
に果たす立上りを送信されるワード（通常は８ビットバ
イト）に付加することを内容とする伝送方法を対象とし
ている。受信器内では、これらの立上りが、送信のため
に使用されたクロック信号を復元するのに使用される。
実際には、この技術は当初は情報処理システム、より詳
細には多重プロセッサシステムのために開発されたもの
であり、その分野においては設計者は全ての構成要素を
熟知しており、従って主要なパラメータを最適化するこ
とができる。前述の出願はこのような最適化の１形態を
解釈したものである。ところが、上記技術を、特に、電
気通信など他の分野に応用する場合には、システム全体
をコントロールできる人間はいない。したがってこれら
の分野では、たとえばＡＴＭ（非同期転送モード）また
はファイバチャンネルなど、主要な規格のうちの１つに
適合することが不可欠である。しかしながら、これら規
格の中で、デジタル信号の各ワードにおいて同期用およ
びクロック用立上りを使用するものは１つもない。

【０００３】デジタル信号においてこれら立上りを使用
する技術は、デジタル信号を使用してシリアル結合手段
を介して対話する２つのステーションの動作モードに対
し、いかなる拘束も加えないという長所がある。ステー
ションは、異なる周波数で動作し結合手段に送信するこ
とができる。多重プロセッサ情報システムは、製造者が
異なり世代が異なる種々のプロセッサを組み込むことが
できる。この場合、上記技術と、より高いレベルで開発
されたプロトコルとを使用することによりこの異種性を
管理することは可能である。反対に電気通信において
は、各ステーションは、規格によって決められ、きわめ
て高精度であり周波数が既知の内部クロックで作動す
る。したがって発信器も受信器もこの周波数で作動す
る。この状態においては、受信器は送信のために使用さ
れたクロックの周波数を知っているため、クロック信号
を復元する必要はない。受信器に残っている唯一の役目
は、受信デジタル信号を内部クロック信号に位相同期化
することである。たとえば、前述の出願において記載さ
れているシステムの受信器における同期用およびクロッ
ク用立上りのように、受信信号における基準として立上
りが選択され、クロック信号側の対応する立上りと位相
が合わせられる。この同期が行われた後、受信器は、基
準立上りに対しあらかじめ決められた遅延の後、デジタ
ル信号の標本化を行う。標本化は、各ビットの論理値の
最適な決定が得られるよう、各基準立上りに従い信号の
最大安定区間で行われる。Ｒを、デジタル信号を用いて
シリアルに伝送されたビットの繰返し周期とするとき、
受信信号の１つの立上りと最良の標本化タイミングとの
間の遅延は通常、Ｒ／２またはＲ／２＋ｎＲに等しい。
ここでｎは正の整数とする。

【０００４】

【発明が解決しようとする課題】この従来の標本化方法
は幾つもの欠点を有する。

【０００５】第一に、送信のために使用されたクロック
と受信のために使用されるクロックとの間に完全な対応
を確保するためには、クロックは非常に正確な周波数を
もたなければならない。クロックは通常、クォーツを基
準にして発生するが、クォーツは使用条件（温度など）
によっていくらかの技術的ばらつきと偏差がある。送信
用クロックと受信用クロックとの間の誤差は累積し位相
同期を妨害するようになる。さらに、信号は送信されて
から受信されるまでの間に、ある遅延を受けるが、この
遅延は伝送線の長さによって異なる。この長さは通常、
まちまちであり知られていない。したがって位相同期を
効果的に行う必要がある。したがって、標本化が受信信
号の安定区間外で行われ、読み取りビットとして偽値を
供給することがある。１ギガビット／秒程度の伝送速度
に関し正しい標本化を実現するには、現在ではたとえば
１０^-6程度のクロック精度が必要である。

【０００６】本発明は、従来の標本化の欠点を解消し、
前述の出願に記載の伝送システムを現在の市場の規格に
適合させ、その結果、このシステムの長所と規格の長所
とを結合させることを目的とする。換言すれば、本発明
は、簡単で、効果的で、受信データの確実な再現が可能
な位相同期を可能にしつつ、精度の非常に劣るクロック
が許容可能な標本化方法を目的とする。

【０００７】

【発明を解決するための手段】より詳細には本発明は、
デジタル信号のクロック信号への位相同期と遅延タイミ
ングでのデジタル信号の標本化とを含んでおり、位相同
期が標本化のタイミングを基準にして行われることを特
徴とする、シリアルデジタル信号の標本化方法を提供す
る。

【０００８】本発明はまた、本発明による方法を使用す
るシリアルデジタル伝送システムと、該方法を使用する
シリアルデジタル受信器を含む集積回路を提供する。

【０００９】本発明の特徴および長所は、添付の図面を
参照しつつ例として示した以下の説明を読むことにより
明らかになろう。

【００１０】

【発明の実施の形態】図１は、シリアルデジタルデータ
信号Ｄとクロック信号Ｃの略図である。デジタル信号Ｄ
のビットは繰返し周期Ｒで受信器に入り、受信器内で基
準となるクロック信号Ｃは、Ｒの倍数である周期Ｔを有
する、この周期は図示例では１０倍（Ｔ＝１０Ｒ）とな
っている。図１はまた、データ信号の連続する１０ビッ
トの周期Ｒで繰返しており論理値を決定するための標本
化タイミングＳ０−Ｓ９も示している。１０個の標本化
タイミングＳｉ（Ｓ０−Ｓ９）は、周期Ｔにおけるクロ
ック信号Ｃの同一のエッジすなわち図１の立上り区間を
基準とし、このエッジを基準にして１０個の遅延Ｘｉ
（Ｘ０−Ｘ９）により各々決定される。これら信号の生
成の例については前述の先行出願を参照されたい。同出
願においては、遅延Ｘｉは一般的に関係式Ｘｉ＝ｋＲ／
２＋ｉＲで決定され、ここでｋは０以外の正の奇数であ
り、ｉは各周期Ｔにおける信号Ｄのビット数に関わる正
の整数または０を示す。本発明によれば、遅延Ｘｉは、
前記関係式を確認する平均値の前後で変化する値であ
る。図１の例においては、ｉ＝｛０、１、．．．、９｝
でＫ＝３であるので、図示の平均標本化タイミングＳｉ
は関係式Ｓｉ＝３Ｒ／２＋ｉＲで決められる。この平均
値から、クロック信号Ｃの基準エッジが２つの隣接する
ビット間の過渡期間に対応している図１において例示さ
れているように、当然、デジタル信号Ｄがクロック信号
Ｃに完全に同期しているということになる。１０個の標
本化タイミングＳｉに各々対応するデジタル信号Ｄの１
０個の連続する過渡期間をＤｉ（Ｄ０−Ｄ９）とした。
したがって、ｋ＝３でありクロック信号Ｃの立上り区間
がデジタル信号Ｄの過渡期間と一致する図示例の場合、
過渡期間Ｄｉは各標本化タイミングＳｉよりＲ＋１／２
の周期（３Ｒ／２）だけ先行する。

【００１１】標本化タイミングＳｉは、位相同期の基準
となる。図示例においては、各標本化タイミングＳｉよ
り遅延時間Ｙ経たタイミングＰｉ、すなわちｋ’が０以
外の正の奇数（選択例ではｋ’＝３）であるとしＹ＝
ｋ’Ｒ／２としたとき、Ｐｉ＝Ｓｉ＋Ｙのタイミング
で、位相同期試験が行われる。信号Ｃと信号Ｄ間の位相
同期が完全であれば、タイミングＰｉはデジタル信号の
過渡期間Ｄｉ＋２中に発生する。この過渡期間はエッジ
に対応すると思われる。エッジがタイミングＰｉよりも
遅れているとすれば、エッジはまだ発生しておらず、そ
の結果、同期試験の結果ＤＰｉは低いレベルに相当し、
たとえば論理値０を示す。反対にエッジが進んでいる場
合には、エッジはすでに発生しており、同期試験の結果
ＤＰｉは論理値１をもつことになる。エッジが立ち下が
りの場合には逆になる。また、タイミングＳｉ＋１およ
びＳｉ＋２で標本化を行うことにより、エッジの有無を
知ることができる。したがって、同期試験と標本化とに
より、デジタル信号Ｄ内の過渡期間の有無と方向とを知
ることができる。換言すれば、

【００１２】

【数１】

【００１３】であれば、信号の２つの標本化タイミング
の間にエッジが含まれていないことがわかるので、同期
試験は実施しない。

【００１４】

【数２】

【００１５】であれば、標本化タイミングによりエッジ
が検出されている。この場合、同期試験によって、同期
試験のタイミングＰｉに対しエッジが遅れているか進ん
でいるかを判定する。エッジが立上りでＤＰｉ＝１であ
るならエッジは進んでおり、ＤＰｉ＝０であるならエッ
ジは遅れている。逆の場合も、エッジが立下がりでＤＰ
ｉ＝０であるならエッジは進んでおり、ＤＰｉ＝１であ
るならエッジは遅れている。

【００１６】図２は、シリアル伝送線３を介して受信器
４に接続された送信器２を含むシリアルデータ伝送シス
テム１の概要図である。受信器４は集積回路５に内蔵さ
れ、クロック信号Ｃを発生するクロック６と、クロック
信号Ｃとデジタル信号Ｄとを受信する同期および標本化
手段７と、受信器の出力信号ＯＵＴが発信器に与えられ
たデジタル信号に対応するよう、標本化デジタル信号を
生成する出力回路８とを含む。これら手段の実施例は前
述の出願に記載があり、本発明の実施への同実施例への
適合は、前記出願を読んだ当業者であれば明らかであろ
う。同期および標本化手段７は同期試験回路１０と、図
１を参照して説明した方法を実施する標本化回路２０と
を含む。

【００１７】図３は、全ての長所を得るため前述の出願
において使用された構造に基く、本発明による標本化回
路２０の第１実施例を示す図である。回路２０は、クロ
ック信号Ｃ、デジタル信号Ｄ、同期試験回路１０からの
制御信号ＸＰ、回路３０からの制御信号ＹＰ、のための
各々入力４点を含み、また、クロック信号を直接受信す
る第１入力２１ａと、カスケード接続され各々が遅延を
調整するための制御端子を具備した遅延要素２２の第１
群（図示例においては１０あるが）を介してクロック信
号Ｃを受信する第２入力と、たとえば増分（＋）および
減分（−）用の２つの信号か１つの二進信号であってそ
の２つの状態が各々増分と減分の機能をもつ唯一の二進
信号とで構成され得る位相誤差信号をもたらす出力とを
有する位相比較器２１を含み、さらに、位相比較器の位
相誤差信号を受信し制御用デジタル信号ＣＴＬを遅延要
素２２の各制御端子に出力する入力を持つ、カウンタ−
減算カウンタ２３などのデジタル制御装置を含む位相固
定回路である。遅延要素２２の１０個の出力信号Ｃｉ
（Ｃ０−Ｃ９）は、各遅延が制御信号ＸＰにより同一の
値Ｘに調整される第２群の１０個の遅延要素２４の各入
力に加えられる。遅延要素２４の出力信号Ｓｉ（Ｓ０−
Ｓ９）は、前述の先行出願の記述のように、信号Ｄ内に
あって連続する１０ビットの論理値を示す所望の標本化
信号ＤＳｉ（ＤＳ０−ＤＳ９）を出力するため、タイミ
ングＳｉでデジタル信号Ｄを標本化する１０個の標本化
フリップフロップ２５の各制御端子に加えられる。図２
に示すように、一連の標本化信号ＤＳｉを含む信号ＤＳ
は出力回路８の入力部に加えられる。本発明によれば、
遅延要素２４の出力信号Ｓｉ（Ｓ０−Ｓ９）は、各遅延
が制御信号ＹＰにより同一の値Ｙに調整される第３群の
１０個の遅延要素２６の各入力にも加えられる。遅延要
素２６の出力信号Ｐｉ（Ｐ０−Ｐ９）は、対応する試験
用標本ＤＰｉ（ＤＰ０−ＤＰ９）を出力するため、タイ
ミングＰｉでデジタル信号Ｄを標本化する１０個の試験
フリップフロップ２７の各制御端子に加えられる。

【００１８】次に、図１および図４のタイミングチャー
トを参照しながら標本化回路２０の動作について説明す
る。前述の先行出願に記載されているように、図１にお
いてクロック信号Ｃのエッジを基準とする遅延Ｘｉ（Ｘ
０−Ｘ９）は、遅延要素２２から出される同じ値の連続
する遅延によってクロック信号Ｃから出される１０個の
副クロック信号Ｃｉ（Ｃ０−Ｃ９）によって決められる
（図４を参照のこと）。この状態のとき、クロック信号
の周期Ｔは１０個の等しい遅延に分割され、図３および
図４に示すように、デジタル信号Ｄがクロック信号Ｃに
正確に同期された時点でこれらの遅延は、デジタル信号
Ｄのビットの繰返し周期Ｒに対応する。この状態のと
き、遅延Ｘと副クロック信号Ｃｉの遅延との和が図１に
示す遅延Ｘｉ（Ｘｉ＝Ｃｉ＋Ｘ）に相当するよう、制御
信号ＸＰにより遅延要素２４の遅延Ｘが調整され、また
標本化のタイミングＳｉが決定される。その結果、図１
に示すようにデジタル信号Ｄがクロック信号Ｃに同期さ
れると、遅延Ｘは３Ｒ／２の値となる。ところが、図４
からわかるように、クロック信号のエッジは、デジタル
信号Ｄの過渡期間と必ずしも対応しているわけではな
い。この状態のとき、遅延Ｘは多かれ少なかれこの値と
は異なる。図４の例においては、同期は原則として完全
であるので、デジタル信号Ｄの過渡期間はクロック信号
Ｃのエッジに対し同じ値だけ進んでいる。したがって、
Ｘの値は３Ｒ／２より少ないため、標本化のタイミング
Ｓｉは同じ進み量で発生する。したがって時間３Ｒ／２
はＸの平均値である。

【００１９】また、標本化のタイミングＳｉを決定する
出力信号Ｓｉは、同期試験タイミングＰｉ（図１）を決
定する信号Ｐｉ（図４）を発生するよう、各遅延要素２
６によってＹ＝３Ｒ／２の値だけ遅延される。各タイミ
ングＰｉおよびＳｉにおいてデジタル信号Ｄから得られ
る標本ＤＰｉおよびＤＳｉは、入力信号として同期試験
回路１０にもたらされる。

【００２０】図５は、標本化回路２０に関し実施可能な
変形例のうちの１つを示す図である。図３および図５の
回路２０における共通要素は同一の参照番号で示す。図
２の遅延要素群２４は単体の要素２４に簡略化され、図
３の遅延要素群２２は、要素２４を介して直列に接続さ
れ、カウンタ−逆算カウンタ２３の出力信号ＣＴＬによ
り制御される２つの群２２および２２’に分割されてい
る。遅延要素２２はクロック信号Ｃの入力端子と位相比
較器２１の入力との間に接続されているが、遅延要素２
２’は、遅延要素２６と標本化フリップフロップ２５お
よび２７とに加えられた信号Ｓ０−Ｓ９を各入力に出力
している。群２２’の最後の要素は省略することも可能
であるが、他の要素に対するアナログ負荷となってお
り、信号Ｓ０−Ｓ９間で等しい遅延を得るのに貢献して
いる。

【００２１】図２は、同期試験回路１０の構造を示す図
である。同回路は、入力として標本化信号ＤＳ０−ＤＳ
９およびＤＰ０−ＤＰ９を受け取ることを前に説明し
た。便宜上の理由から、図２に示す同期試験回路１０の
構造には、ｉ＝０の時の過渡期間Ｐｉへの同期試験に関
するセル１００しか示さない。参照番号を１０ｉとし
て、同一のセル構造が他のｉの値の分だけ繰り返される
ことは明白である。図示例によれば、回路１０の各セル
１０ｉは、２つの入力をもつ３つの排他的ＯＲゲート
（ＸＯＲゲート）１１ａ、１１ｂ、１１ｃを含む。図１
を参照して行う、本発明による方法の説明によれば、ゲ
ート１１ａは、ビット標本ＤＳｉ＋１およびＤｓｉ＋２
（セル１００においてはＤＳ１およびＤＳ２）を入力し

【００２２】

【数３】

【００２３】の値を検証する。第２ゲート１１ｂは、標
本ＤＳｉ＋１（ＤＳ１）と、ゲート１１ａから出力され
る結果を入力しエッジが立上りであるか立ち下がりであ
るかを検証する。第３ゲート１１ｃは、同期試験標本Ｄ
Ｐｉ（ここではＤＰ０）と、ゲート１１ｂから出力され
る信号を入力しエッジが進んでいるか遅れているかを検
証する。標本ＤＳｉ＋１が低レベルを示す論理値０をも
ち（Ｓｉ＋１＝０）かつＤＳｉ＋２が同じ値をもってい
る場合には、エッジは検出されない。ＤＳｉ＋２＝１で
あればエッジが検出され、ゲート１１ｂの出力側はエッ
ジを意味する１の値をもつ。ゲート１１ｃは、ＤＰｉ＝
０であれば、エッジの遅れを意味する１の値を出力し、
ＤＰｉ＝１であれば、位相の進みを意味する０の値を出
力する。反対にＤＳｉ＋１＝１でありかつＤＳｉ＋２＝
１あればエッジが検出されず、ＤＳｉ＋２＝０であれば
エッジが検出され、その場合、ゲート１１ａは１の値を
出力しゲート１１ｂは０の値を出力する。ゲート１１ｃ
はＤＰｉ＝１であれば位相の遅れを示す１の値を出力
し、ＤＰｉ＝０であれば位相進みを示す０の値を出力す
る。その結果、エッジが検出されると、ゲート１１ａの
出力側は１の値をもち、ゲート１１ｃの出力側は位相遅
れを示す１の値と、位相進みを示す０の値とをもつ。

【００２４】回路１０は、

【００２５】

【数４】

【００２６】という条件しか選択できないような装置１
２を含む。図示例においては、選択装置１２は、ゲート
１１ａの出力側に接続された入力と論理値１を入力する
第２入力をもつＸＯＲゲート１２ａと、ゲート１２ａの
出力側に接続された制御端子とゲート１１ｃの出力側に
接続された入力と出力とをもつ保持回路（たとえばフリ
ップフロップ）１２ｂとを含む。ゲート１１ａによって
エッジが検出されると、ゲート１２ａの出力側は０の値
をもち、保持回路１２ｂに対し、同じまたは逆の出力入
力側に出力するよう命令する。反対に、エッジが検出さ
れないと、ゲート１２ａの出力側は１の論理値をもち、
保持回路１２ｂに対し、入力値をそのまま出力側に保持
するよう命令する。このような状態では、保持回路１２
ｂの出力側は、過渡期間が検出されたときの位相の進み
または遅れを示すだけのものである。

【００２７】回路１０のセル１０ｉの全てのフリップフ
ロップ１２ｂによって出力される結果は、図３の遅延Ｘ
または図１の遅延Ｘｉを調整するための制御信号ＸＰと
して使用することができる。位相進みの検出により遅延
Ｘｉが増加し、位相遅れがあると遅延は減少する。しか
しながら、図示例の回路１０は、位相進み、位相遅れと
も１つしか検出できないので、完全な位相同期の場合、
進みと遅れとが交互に連続して現れる状態となる。その
結果、遅延Ｘを直接調整することにより、回路１０が振
動する状態になり、調整ループが不安定になる。このよ
うな状態をおこさないようにするため、フリップフロッ
プ１２ｂによって出力される結果をタイマで遅延させて
から、遅延Ｘの調整を命令する。図示例においては、た
とえば４Ｔというようにあるあらかじめ決められた時間
内に、フリップフロップ１２ｂの出力側で得られたビッ
ト１および０の数を得ることにより、同タイマの調整を
行う。したがって回路１０は、たとえば、クロック信号
Ｃの４回の周期Ｔの間にビット１を加算しビット０を減
算することと、遅延Ｘを調整するため標本化回路２０に
標本化制御信号ＸＰを出力する目的のため、フリップフ
ロップ１２ｂの出力側に接続されたカウンタ−減算カウ
ンタ１３を含む。カウンタ−減算カウンタ１３の出力側
は、好ましくは、計数の結果が前もって決められた値を
超えたとき同期化だけを実行するため第２カウンタ−減
算カウンタ１５を起動するようにしたしきい値装置１４
に接続される。

【００２８】図６は、標本化回路２０における遅延Ｙの
制御信号ＹＰの生成例を示す図である。制御信号ＹＰ
は、図２においてブロックで図６において略図で示す制
御回路３０によって発生する。制御回路３０は、クロッ
ク信号Ｃ用の入力端子と、標本化回路２０のカウンタ−
減算カウンタ２３が発生した制御信号ＣＴＬ用の入力端
子と、２つの入力をもつ位相比較器３１と、信号ＣＴＬ
により制御され、クロック信号Ｃの入力端子と位相比較
器３１の入力との間にカスケード接続され、各々がビッ
トＲの周期の遅延を実行する、遅延要素３２の奇数２ｌ
＋１（図示例においては３）で行う第１分岐と、クロッ
ク信号Ｃの入力端子と位相比較器３１のもう一方の入力
との間にカスケード接続され、位相比較器の出力により
制御され調整信号ＹＰを出力し、各々が遅延Ｙを実行す
る、遅延要素３３の偶数２ｍ（図示例においては２）で
行う第２分岐とを含む。このようにして、遅延Ｙは、２
つの分岐が同じ遅延をもつよう調整される。すると、
（２ｌ＋１）Ｒ＝２ｍＹとなり、したがってＹ＝［（２
ｌ＋１）／２ｍ］Ｒとなり、所望の形式Ｙ＝Ｒ／２＋ｎ
Ｒ＝ｋ’Ｒ／２となる。ここでｋ’は、図１を参照して
説明したように、正の奇数である。選択図示例において
はｋ’＝３である、したがって本発明は、位相同期と標
本化とを互いに応答させるという長所をもっている。し
たがってその結果としての調整は、先行技術によって得
られる調整よりもはるかに効果的であり、しかも、同一
の伝送速度の場合、送信器と受信器との間のクロックの
精度においてより広い幅をもつことが可能である。たと
えば、伝送速度が１ギガボー（Ｒ＝１ナノ秒）で、遅延
の増分単位が５０ピコ秒で、タイマが４Ｔ（４０ナノ
秒）の場合、システムは、４０ｎｓ（ナノ秒）毎に５０
ｐｓ（ピコ秒）のクロック周波数の変化、すなわち、先
行技術において補正できる変化のほぼ１０００倍である
１０^-3程度の変化を補正することができる。この状態に
おいては、伝送速度が同一であるとした場合、システム
が受ける技術上のばらつきや機能上のばらつきの影響は
少なくなる。これはまた、本発明による方法はさらに高
速の伝送に非常に適し、クロックの精度において制約を
うけることがないことを意味している。また、本発明は
多様な伝送システムに応用が可能であるが、前述の出願
に記載されるようなシステムにとくに適する。

【００２９】しかしながら、効果的で確実な標本化を実
現するため遅延Ｘの変動範囲には限度がある。デジタル
信号Ｄはクロック信号Ｃに完全に同期されているとした
図４を参照して、遅延Ｘは全て等しく、その値は信号Ｃ
と信号Ｄとの間が進んでいるか遅れているかによること
を説明した。図４の例においては値Ｘは、信号Ｄの位相
の進みを考慮するため３Ｒ／２未満となっている。とこ
ろが、たとえばデジタル信号ＤがＲ−△Ｒに等しい周期
の列をもつ場合、すなわち、クロック信号Ｃの副クロッ
ク信号Ｃ０−Ｃ９によってもたらされる周期Ｒよりもわ
ずかに同じ値△Ｒだけ短い場合、図４において信号Ｃに
対する信号Ｄの進みは次第に大きくなってゆき、その結
果、クロック信号の各周期Ｔ内の値Ｘは減少し、特に技
術上の要因をはじめとする多くの要因に依存するあらか
じめ決められた最小値Ｘｍｉｎに達する。理論上は、Ｘ
ｍｉｎは０の値をもつことが可能であるが、調整可能な
きわめて小さな遅延を実施すると多くの問題が生じるの
で、信号Ｄの周波数がたとえばギガヘルツというように
非常に高い場合、Ｘの採用平均値は３Ｒ／２であり、Ｒ
／２ではない。Ｘが負になるということは、クロックが
遅すぎデジタル信号Ｄのビットを標本化することができ
ないことを意味する。反対に、周期Ｒを次第に増加させ
ることにより、Ｘの値は理論値５Ｒ／２まで増加する
が、これを超えると標本化回路２０は同一のビットを２
度読みする。したがって、今まで説明してきた回路で
は、位相同期の過大な変化を補正することはできない。
本発明はまた、信号Ｄと信号Ｃとの間の周期外ばらつき
を補正するという長所がある。同補正とは、デジタル信
号Ｄのビットの繰返し周期に対しクロックが速すぎるか
遅すぎるかによって繰返し周期Ｒを加えるか引くことで
あり、その結果、デジタル信号Ｄの全ビットの検出と復
元を行いながらも、Ｘの値の変化は繰返し周期Ｒ内に収
まる。図２の例によれば、補正手段は、調整信号ＸＰを
入力し制御信号を第２カウンタ−減算カウンタ１５の入
力側に出力する周期切り換え装置１６を、同期試験回路
１０の中に含む。切り換え装置１６は、制御装置１７か
ら、値Ｘｍｉｎと値Ｘｍａｘ＝Ｘｍｉｎ＋Ｒの値を示す
２つの信号を入力する。

【００３０】図７は、クロック信号Ｃと標本化回路２０
からの制御信号ＣＴＬとのための２つの入力端子と、Ｘ
の最小値Ｘｍｉｎを示す信号を出力するブロックと、ク
ロック信号Ｃの２つの分岐によって接続されている２入
力位相比較器４１とを含む制御回路１７であって、第１
分岐が、周期Ｒを示しその結果信号ＣＴＬによって制御
される遅延要素４２と、自分にもたらされる値Ｘｍｉｎ
の値をもつ遅延を発生する遅延要素４３とを含み、第２
分岐が、位相比較器４１から出力される位相誤差信号に
よって制御される遅延要素４４しか含まない制御回路、
の実施例を示す図である。したがって２つの分岐が平衡
すると、遅延要素４４は値Ｘｍａｘをもつ。基準として
値Ｘｍａｘが選択されることは明らかであり、その結果
制御回路１７は値Ｘｍｉｎを出力する。

【００３１】結果として、調整信号ＸＰがＸｍｉｎを下
回る値をとるかＸｍａｘ値を上回るようになった場合、
周期切り換え装置１６は、遅延ＸＰがＸｍｉｎを下回る
ようになれば位相進みの方に、遅延ＸＰがＸｍａｘを上
回るようになれば位相遅れの方に、各々、ビットの繰返
し周期Ｒのシフトを行う。換言すれば、ＸＰがＸｍｉｎ
未満になれば、スイッチ１７はＸＰ＝Ｘｍａｘとし、反
対にＸＰがＸｍａｘを超えた場合、スイッチ１７はＸＰ
＝Ｘｍｉｎとする。しかしながら前記において、クロッ
ク信号Ｃが過度に遅く直前のビット上に再同期する場
合、ＸがＸｍｉｎ未満になると、周期Ｒのシフト量はデ
ジタル信号Ｄの同一のビットを２回標本化することに対
応することがわかっているので、クロック信号Ｃの周期
Ｔ内には１０個ではなく１１個のビット標本が出力され
る。また、クロック信号Ｃが過度に速く次のビットに同
期するために信号Ｄのうちの１ビットだけ周期Ｒをジャ
ンプしなければならないとき、ＸがＸｍａｘを超える
と、周期Ｒのシフト量は１個のビット標本を失うように
なり、その結果、周期Ｔ内には９個のビット標本だけが
出力される。このことは、図８のタイミングチャートを
みれば明らかである。

【００３２】図８は、図４のクロック信号Ｃと標本化信
号Ｓｉ（Ｓ０−Ｓ９）とを示すタイミングチャートであ
る。同図示例においては便宜上、周期Ｔ１における遅延
ＸＰがＸｍｉｎに等しく、第２周期Ｔ２においてＸｍａ
ｘ＝Ｘｍｉｎ＋Ｒに等しく、第３周期Ｔ３において再度
Ｘｍｉｎに等しい極端な場合を想定した。同タイミング
チャートから、遅延がＸｍｉｎからＸｍａｘに変化する
ときの信号Ｓ０の最初の２つのエッジの間には、信号Ｓ
９と信号Ｓ０の次のエッジとの間の標本化信号が欠けて
いる。本発明によれば、図８において破線で示し、信号
Ｓ９に対し周期Ｒだけ遅延させた信号Ｓ１０を加える。
次の周期Ｔ内に遅延ＸＰがＸｍａｘからＸｍｉｎまで変
化すると、信号Ｓ９のエッジが周期Ｔ３において次のエ
ッジＳ０と同期していることがわかる。したがって、信
号Ｄの中の同一のビットがこれら２つの信号Ｓ９、Ｓ０
によって標本化されることになる。本発明によるその実
施例を図２、図３に示す。図３において、追加標本化信
号Ｓ１０は、信号Ｓｉと同様、信号Ｃ９を入力し信号Ｃ
ＴＬによって制御される追加遅延要素２２と、第１遅延
要素２２の出力信号を入力し信号ＸＰによって制御され
る第２遅延要素２４とから得られる。要素２４から出力
される信号Ｓ１０によって、信号Ｄを入力し標本ＤＳ１
０を出力する追加標本化フリップフロップ２５が制御さ
れる。図２においては、スイッチ１６の出力信号は多重
化装置１８にも加えられる。多重化装置１８の機能は、
図２に示すスイッチ１９により記号化してある。スイッ
チ１９により信号Ｓ９を切ったり信号Ｓ１０を加えたり
することが可能である。

【００３３】図２の受信器４の出力回路８に関しては、
送信データの信号の復元用のワードを区切っても、特に
問題は生じない。前述の出願においては、区切るのに使
用する同期およびクロック用過渡期間によって、ワード
とワードの間が区切られている。本例の場合および従来
は、同期およびクロック用として使用する過渡期間は存
在せずデータは任意の順序、たとえば前述の出願に記載
の並列化装置のフリップフロップ内で標本化される。従
来のコードによって、通常の伝送では全くあり得ないビ
ットの連続であり、発信器が周期的に送出する、ワード
の復元シーケンスが形成される。受信器（本例において
は並列化装置）は、このシーケンスを認識し、シリアル
受信されたデータ内でのワードの位置を判別し、ワード
を形成するためのビットを数える。ワードの復元につい
ての従来の方法を実施するため、とくに「スライド」レ
ジスタ、クロスバーをはじめとして、種々の技術が存在
する。

【００３４】要するに、以上説明してきた方法は、位相
同期を行うため標本化タイミングＳｉを基準とするとい
う基本的特徴を有する。本発明の好ましい態様では、位
相同期が、デジタル信号の過渡期間が同期試験のタイミ
ングに対し進んでいるか遅れているかを検証するため、
標本化タイミングＳｉを基準にして位相同期試験Ｐｉの
タイミングを決定することから成る。しかしながら、そ
の他の態様では、たとえば標本化タイミングを基準とす
る基準信号を発生しこの信号をデジタル信号Ｄと比較す
ることにより、同期試験のタイミングの決定を行わない
ようにすることができるので、この態様は必らずしも必
要ではない。

【００３５】図示例においては、ｋを０以外の正の奇数
としＲをデータ信号Ｄのビットの繰返し周期とすると
き、各標本化タイミングＳｉに補完遅延Ｙ＝ｋＲ／２を
加えることにより同期試験のタイミングの決定が行われ
る。この関係は、標本化が従来のように、半周期Ｒに対
応するタイミングで行われることを想定している。もち
ろん、他の比率に相当するタイミングでも行うことがで
きる。実際、同期と標本化とは相互に関連し合うので、
図示例において行われる同期試験は、同期に使用する標
本化試験である。標本化とは例として選択した一例であ
り、他の形態も可能である。また、選択例において、信
号Ｓｉは副クロック信号Ｃｉから得られるが、他の取得
形態も可能である。説明する方法においては、同期試験
は、デジタル信号の過渡期間の存在とその方向とを検出
することと、試験のタイミングの時分析されるデジタル
信号の値が被検出過渡期間に対し位相進みまたは位相遅
れに対応する値であるかどうかを検証することとから成
る。当業者であれば多数の変形を実現することができ
る。たとえば、全ての過渡期間において試験を行うので
はなく、たとえばエッジおよび／または過渡期間４つに
つき１つというようにいくつかだけを選択することが可
能である。しかしながら、基準信号を利用する形態な
ど、可能な別の形態の同期タイミング決定によれば、同
期試験を方向には無関係とすることも可能である。ま
た、位相の進みまたは遅れだけを考慮することができ、
その場合は、たとえば多数の同期試験の分析を行った後
に同期を命令するのではなく、選択過渡期間の総数を基
準にしてタイマを実行することが可能である。図示例に
おいては、クロック信号の所定の数（４）の連続する周
期Ｔの間、分析が行われる。また、この数によって伝送
システム１内で使用するクロックの精度が決まる。しか
し精度は、本発明による別の可能な変形例によっても決
定することが可能である。さらに、クロック信号に対す
るデジタル信号の広範囲な変化にシステムの適合を拡大
しようとする場合には、本方法は、標本化タイミングの
遅延Ｘに制限値を割り当てることと、制限値に達したと
き、デジタル信号のビットの繰返し周期Ｒだけ標本化を
シフトすることと、デジタル信号の全てのビットを復元
するようシフトを補正することとから成る。図示例にお
いては、付加標本化信号Ｓ１０の選択的加算、または最
初と最後の標本化信号Ｓ０、Ｓ９のいずれかの選択的廃
止により、補正が行われる。もちろん、別の実施態様も
可能である。

【００３６】図示例の実施態様は、前述の出願において
記載されている技術に関するものである。しかしなが
ら、本発明による方法の特徴はある特別な実施態様に関
するものではないことは明かである。したがって本発明
は必然的に、シリアルデジタル信号Ｄの伝送接続線３を
介して、クロック信号Ｃを発する内部クロック６と、本
発明による方法を実行する同期および標本化手段７とを
含む受信器４に接続されている送信器２を有するシリア
ルデジタル伝送システム１を対象とする。内部クロック
は受信器の外部にあってもよい。前述の出願の技術に基
く図示例においては、同期および標本化手段７は同期試
験回路１０を含み、該回路内では、ゲート１１ａ、１１
ｂと選択装置１２とが、デジタル信号Ｄの過渡期間の検
出手段を形成し、標本化回路２０が、クロック信号Ｃを
受け取り同期試験の所定のタイミングを発生するための
手段を形成し、ゲート１１ｃが、同期試験のタイミング
Ｐｉと過渡期間との間の位相のずれを判別する検出手段
１１ａ、１１ｂ、１２および発生手段２０に接続された
位相比較手段を形成する。カウンタ−逆算カウンタ１３
と、位相比較手段１１ｃの出力側に接続されたしきい値
装置１４とが、デジタル信号Ｄとクロック信号Ｃとの間
の位相同期化をもたらすように、発生手段２０を制御す
る手段を形成する。もちろん、これら手段の全てについ
て別の実施態様が可能であることは当業者であれば理解
できよう。特に、過渡期間の検出と並行して、過渡期間
の方向を検出することも可能である。

【００３７】図３について説明する。より一般的には、
発生手段２０は、各々、直接クロック信号と、デジタル
信号Ｄのビットの繰返し周期Ｒを表しカスケード接続の
第１群遅延要素２２によって遅延されるクロック信号を
受け取る２つの入力をもつ位相比較器２１から成る位相
固定回路と、標本化タイミングの遅延Ｘを表す第２群遅
延要素２４と、同期タイミングの遅延Ｙを表す第３群遅
延要素（２６）とを有する。第１、第２、第３群の各遅
延要素は直列に接続されている。

【００３８】図５に例示する変形によれば、発生手段２
０は、各々、直接クロック信号と、デジタル信号Ｄのビ
ットの繰返し周期Ｒを表しカスケード接続の第１群遅延
要素２２によって遅延されるクロック信号を受け取る２
つの入力をもつ位相比較器２１から成る位相固定回路
と、クロック信号を受け取り、デジタル信号Ｄのビット
の繰返し周期Ｒを表し、カスケード接続の第２群遅延要
素２２’に直列に接続されている標本化タイミングの遅
延Ｘを示す付加遅延要素２４と、同期タイミングの遅延
Ｙを表し付加遅延要素および第２群の遅延要素の各出力
に接続されている第３群遅延要素２６とを含む。

【００３９】また図６および図７を参照して、同期およ
び標本化手段７がさらに、標本化タイミングの遅延にお
ける制限値を決定するための手段と、標本化タイミング
の遅延が制限値のいずれか１つに達したとき周期Ｒの標
本化タイミングＳｉをシフトするための手段と、デジタ
ル信号の全てのビットの再現のためのシフトの補正手段
とを含むことを説明した。補正には、標本化信号の加算
が含まれる。一方、二重の標本化が発生しそれが出力信
号の正しい復元のために考慮されることがあるので、標
本化信号を減算する必要はない。

【００４０】本発明は必然的に、シリアルデジタル信号
Ｄの受信器４を内蔵する集積回路５であって、該受信器
が、上記の方法を実行し、および／または伝送システム
に適合するデジタル信号の同期および標本化の手段７を
含むような回路も対象とする。

【図面の簡単な説明】

【図１】本発明による標本化方法の好ましい例を示すタ
イミングチャートである。

【図２】シリアルデジタル伝送システムの部分概要図
と、伝送システムの受信器に内蔵され図１に示す方法を
実行する位相同期試験回路の略図である。

【図３】図１に示す方法を実行する標本化回路の１実施
例を示す図である。

【図４】図３に示す標本化回路の動作を説明するのに使
用するタイミングチャートである。

【図５】図３に示す標本化回路の実施の変形例を示す図
である。

【図６】同期遅延制御回路を示す図である。

【図７】同期の限界値の判別回路を示す図である。

【図８】本発明に関し可能な１つの特徴を説明するため
の、標本化タイミングチャートである。

フロントページの続き (72)発明者 アンドリユ・コフレ フランス国、75015・パリ、リユ・ラブル ースト、52 (72)発明者 アンヌ・ピエール・ドウプルシ フランス国、75014・パリ、リユ・ダンビ ル、７ (72)発明者 パスカル・クトー フランス国、95440・エクアン、リユ・ビ クトル・ユーゴ、41 (72)発明者 ルザ・ヌザムザドウ−モオサビ フランス国、78390・ボワ・ダルシー、リ ユ・バラゲ、12

Claims (13)

【特許請求の範囲】
1. 【請求項１】 クロック信号（Ｃ）へのシリアルデジタ
   ル信号（Ｄ）の位相同期と、遅延タイミング（Ｓｉ）で
   の該デジタル信号の標本化とを含んでおり、位相同期が
   標本化タイミングを基準にして行われることを特徴とす
   る、シリアルデジタル信号の標本化方法。
2. 【請求項２】 位相同期が、デジタル信号の過渡期間が
   同期試験のタイミングに対し進んでいるか遅れているか
   を検証するため、標本化タイミング（Ｓｉ）を基準にし
   て同期試験のタイミング（Ｐｉ）を決定することから成
   ることを特徴とする、請求項１に記載の方法。
3. 【請求項３】 ｋを０以外の正の奇数としＲをデジタル
   信号（Ｄ）のビットの繰返し周期とするとき、各標本化
   タイミング（Ｓｉ）に補完遅延Ｙ＝ｋＲ／２を加えるこ
   とにより同期試験のタイミングの決定を行うことを特徴
   とする、請求項２に記載の方法。
4. 【請求項４】 同期試験が、デジタル信号の過渡期間を
   検出することと、同期試験のタイミングの時分析される
   デジタル信号の値が被検出過渡期間に対し位相進みまた
   は位相遅れに対応する値であるかどうかを検証すること
   とを特徴とする、前記請求項２または３に記載の方法。
5. 【請求項５】 多数の同期試験の分析が行われた後に同
   期が命令されることを特徴とする、請求項１から４のい
   ずれか一項に記載の方法。
6. 【請求項６】 クロック信号の所定数の周期（Ｔ）の期
   間内に、同期試験の分析が行われた後に同期が命令され
   ることを特徴とする、請求項５に記載の方法。
7. 【請求項７】 標本化タイミングの遅延（Ｘｉ）に制限
   値を割り当てることと、該制限値に達したとき、デジタ
   ル信号のビットの繰返し周期Ｒだけ標本化タイミング
   （Ｓｉ）をシフトすることと、デジタル信号の全てのビ
   ットを復元するようシフトを補正することとから成るこ
   と特徴とする、請求項１から６のいずれか一項に記載の
   方法。
8. 【請求項８】 シリアルデジタル信号（Ｄ）を伝送する
   ための伝送接続線（３）を介して、クロック信号（Ｃ）
   を発する内部クロック（５）と同期および標本化手段
   （７）とを含む受信器（４）に接続されている送信器
   （２）を有しており、標本化手段（７）が請求項１から
   ７のいずれか一項に記載の方法を実施することを特徴と
   する伝送システム（１）。
9. 【請求項９】 同期および標本化手段（７）が、デジタ
   ル信号の過渡期間の検出手段（１１ａ、１１ｂ、１２）
   と、同期試験の所定のタイミング（Ｐｉ）を発生するた
   めのクロック信号を受け取る手段（２０）と、同期試験
   のタイミングと過渡期間との間の位相の差を判別する検
   出・発生手段に接続された位相比較手段（１１ｃ）と、
   デジタル信号とクロック信号との間の位相同期をもたら
   すように発生手段を制御する位相比較手段に接続された
   手段（１３、１４）とを含む同期試験回路（１０）を有
   することを特徴とする、請求項８に記載のシステム。
10. 【請求項１０】 発生手段（図３の２０）が、各々、直
    接クロック信号と、デジタル信号のビットの繰返し周期
    （Ｒ）を表しカスケード接続の第１群遅延要素（２２）
    によって遅延されるクロック信号を受け取る２つの入力
    をもつ位相比較器（２１）から成る位相固定回路と、標
    本化タイミングの遅延（Ｘｉ）を表す第２群遅延要素
    （２４）と、同期タイミングの遅延（Ｙ）を示す第３群
    遅延要素（２６）とを含み、第１、第２、第３群の各遅
    延要素は直列に接続されていることを特徴とする、請求
    項９に記載のシステム。
11. 【請求項１１】 発生手段（図５の２０）が、各々、直
    接クロック信号と、デジタル信号のビットの繰返し周期
    （Ｒ）を表しカスケード接続の第１群遅延要素（２２）
    によって遅延されるクロック信号を受け取る２つの入力
    をもつ位相比較器（２１）から成る位相固定回路と、ク
    ロック信号を受け取り、デジタル信号のビットの繰返し
    周期を示し、カスケード接続の第２群遅延要素（２
    ２’）に直列に接続されている、標本化タイミングの遅
    延（Ｘ）を表す付加遅延要素（２４）と、同期タイミン
    グの遅延（Ｙ）を示し付加遅延要素および第２群の遅延
    要素の各出力に接続されている第３群遅延要素（２６）
    とを有することを特徴とする、請求項９に記載のシステ
    ム。
12. 【請求項１２】 同期および標本化手段（７）がさら
    に、標本化タイミングの遅延における制限値を決定する
    ための手段と、標本化タイミングの遅延が極限値のいず
    れか１つに達したとき標本化タイミング（Ｓｉ）をシフ
    トするための手段と、デジタル信号の全てのビットの再
    現のためのシフトの補償手段とを有することを特徴とす
    る、請求項８から１１のいずれか一項に記載のシステ
    ム。
13. 【請求項１３】 シリアルデジタル信号（Ｄ）の受信器
    （４）を内蔵する集積回路（５）であって、受信器がデ
    ジタル信号の同期および標本化手段（７）を含み、該手
    段が請求項１から７のいずれか一項に記載の方法を実行
    し、および／または請求項の８から１２のいずれか一項
    に従って構成されることを特徴とする、集積回路。