JPH06152579A

JPH06152579A - ジッタ抑制回路

Info

Publication number: JPH06152579A
Application number: JP4296192A
Authority: JP
Inventors: Shinichi Nikaido; 伸一二階堂
Original assignee: Fujikura Ltd
Current assignee: Fujikura Ltd
Priority date: 1992-11-05
Filing date: 1992-11-05
Publication date: 1994-05-31
Anticipated expiration: 2013-02-10
Also published as: JP2710525B2

Abstract

(57)【要約】【目的】入力データ信号の区切りごとにジッタ量を正
確な数値で検出することにより、簡単で使いやすいジッ
タ抑制回路を得る。【構成】入力信号のデータの区切りがデータ区切り検
出回路１により検出され、データ長カウント回路２によ
りデータ長がカウントされる。同データ長より所定のデ
ータ長が減算され、ジッタ量として検出されて、加算回
路３、累積ジッタ保持回路４によって累積される。そし
て、ジッタ補正回路７において、累積ジッタ量を初期値
としてシステムクロックがカウントされ、所定のカウン
ト値において、タイミング信号がフリップフロップ回路
９に出力される。そして、このタイミング信号によっ
て、回路９に入力される入力信号の立ち上がり、立ち下
がりのタイミングが修正される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、直列方式デジタルデー
タ伝送において、中継器におけるジッタの蓄積を抑制す
るジッタ抑制回路に関する。

【０００２】

【従来の技術】デジタルデータ伝送における直列伝送
は、元来、伝送線の本数を減らして長距離伝送を経済的
に実現させるために開発された手法である。最近では、
直列伝送用ＬＳＩが安価になり、直列／並列変換に関す
るコストアップの問題も解決されたため、短距離伝送に
おいても多く用いられている。

【０００３】ところで、伝送を行うためには送信側と受
信側のタイミングを合わせる必要があり、その方式は、
同期式および非同期式に大別される。同期式伝送におけ
る基本は、システムクロックによってビット同期をとる
ことである。最も簡単な方式は、データとクロックとで
２回線を使用することである。しかし長距離伝送におい
ては、伝送線の本数の増加による経済的な問題があるた
め、符号化による多重化技術を利用して１回線で済ます
場合が多い。すなわち、送信側でデータにクロック情報
を含ませて符号化し、受信側でデータ中に含まれるクロ
ック情報を取り出して利用するものであり、自己同期型
と呼ばれている。

【０００４】このような伝送に使用される符号方式とし
ては、方式が簡単なＮＲＺ符号等がよく知られている。
ＮＲＺ符号は、”０”，”１”の区別をパルスのＬＯ
Ｗ，ＨＩＧＨレベルで示しており、”０”→”１”また
は”１”→”０”の変化はクロック情報となる。”０”
または”１”の長期継続によるクロック情報の欠如を避
けるために、データをランダムに混合して送り出すスク
ランブル手法があわせて利用されている。

【０００５】しかし、伝送路において伝送信号は減衰
し、また波形ひずみを受ける。そこで長距離伝送に対し
ては、伝送路の途中にいくつかの中継器（リピータ）が
設けられ、信号の増幅・整形が行われている。しかし、
波形の変形が激しい場合には、中継器における波形整形
の過程において信号に時間的なばらつきが生じる。また
伝送時に、周囲の様々な雑音や、システムクロックのゆ
らぎによっても信号に時間的なばらつきが生じる。この
ような信号の時間的なばらつきはジッタと呼ばれ、ジッ
タが蓄積されていくと、重大な伝送誤りを起こす可能性
があった。

【０００６】このようなジッタを抑制するため、中継器
にジッタ抑制回路を設けることが行われている。図３
は、従来のジッタ抑制回路の構成を示す図である。

【０００７】図において、１１は、中継器のシステムク
ロック発生回路１２より出力されるシステムクロックを
用いて、入力信号中に含まれたクロックを抽出する回路
である。抽出されたクロックは、１３の、フィルタまた
はアナログＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏ
ｐ）回路に入力されて、ジッタが抑制された補正クロッ
クが出力される。そして、同補正クロックと元の入力信
号とを、１４のフリップフロップに入力させ、補正クロ
ックに同期させることで、ジッタの抑制された出力信号
を得ている。

【０００８】

【発明が解決しようとする課題】ところで、１３にフィ
ルタを用いる場合、フィルタの持つバンド幅で抑制でき
るジッタの大きさが決まるが、アナログ回路のため出力
ジッタの大きさをあらかじめ予測するのは困難な場合が
多い。また、１３にアナログＰＬＬを用いる場合、複雑
なアナログ回路を構成する必要がある。

【０００９】この発明は、伝送信号データの所定部分ご
とにジッタ量を正確な数値で検出することにより、上述
の課題を解決した、簡単で使いやすいジッタ抑制回路を
提供することを目的としている。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、本発明にあっては、入力伝送信号の所定部分ごとに
該所定部分の時間をカウントし、そのカウント結果と所
定の基準カウント値との差をジッタ量として出力するジ
ッタ量検出手段と、前記ジッタ量を累積し、累積ジッタ
量として出力する累積手段と、前記入力伝送信号を受信
するとともに、指定されたタイミングで前記入力伝送信
号を出力伝送信号として出力するデータ出力手段と、前
記累積ジッタ量に基づいて、前記入力伝送信号のタイミ
ングが遅い場合には前記出力伝送信号のタイミングを早
め、前記入力伝送信号のタイミングが早い場合には前記
出力伝送信号のタイミングを遅めるタイミング変換手段
とを具備することを特徴とする。

【００１１】

【作用】入力伝送信号の所定部分ごとにその時間がカウ
ントされ、カウント値と所定の基準カウント値との差が
ジッタ量として出力される。同ジッタ量は累積され、累
積ジッタ量として出力される。そして、累積ジッタ量に
基づいて、入力伝送信号のタイミングが遅い場合には、
同信号のタイミングが早められ、出力伝送信号として指
定されたタイミングで出力される。一方、入力伝送信号
のタイミングが早い場合には、同信号のタイミングが遅
められ、出力伝送信号として指定されたタイミングで出
力される。

【００１２】

【実施例】以下、図面を参照して、本発明の一実施例に
ついて説明する。

【００１３】図１は、本発明の同実施例におけるジッタ
抑制回路の構成を示す図である。図において、１は、デ
ータ区切り検出回路であり、入力信号データより「１」
データの区切りを検出する。また２は、データ長カウン
ト回路である。本回路においては、システムクロック発
生回路６より出力されるシステムクロックをベースに、
データ区切り検出回路１で検出された区切りごとにデー
タ長がカウントされ、所定のデ−タ長に対してのプラス
／マイナス値がジッタ量として出力される。

【００１４】次に、３は加算回路である。また、４は累
積ジッタ保持回路であり、それまでのジッタ量のプラス
／マイナス累積値である累積ジッタ量が保持されてい
る。同累積ジッタ量は加算回路３に累積ジッタ量の前値
として供給され、データ長カウント回路２より出力され
たジッタ量は、同累積ジッタ量に加算される。そして累
積ジッタ保持回路４より出力される新たな累積ジッタ量
が、ジッタ補正回路７に供給される。

【００１５】ジッタ補正回路７においては、データ区切
り検出回路１で検出されるデータの区切りごとに補正ク
ロックが出力される。この補正クロックは、累積ジッタ
量が正の数の場合に早く立ち上がり、負の数の場合に遅
く立ち上がるクロックパルスとして構成されている。す
なわち、累積ジッタ量の数値を初期値とし、システムク
ロックの「１」クロックサイクル単位でカウントが行わ
れ、所定データ長の「１／２」に達した時点において、
パルスが立ち上げられる。この補正クロックは、フリッ
プフロップ回路９において遅延フリップフロップ動作を
実行させるクロック入力として利用される。

【００１６】フリップフロップ回路９には、データ区切
り検出回路１に入力される信号が同時に入力されてお
り、入力信号の”０”または”１”の信号レベルが、補
正クロックの立ち上がりタイミングに同期されて出力さ
れる。

【００１７】図２は、以上説明した動作を具体例で示す
タイミング図である。本例においては、所定の「１」デ
ータ長が、（イ）に示すシステムクロックの「１／１
６」分周値（すなわち、システムクロック単位で「１
６」）であるとする。また、ＮＲＺ符号による入力信
号、出力信号の二値レベルの実例を、同図（リ），
（ヌ）に示す。

【００１８】まず、（ロ）に示す入力信号のうちのデー
タ１に関して、上述のように、データの区切り（（ハ）
に示す時刻ｔ₁時点）が検出される。そしてデータ長が
（ニ）に示すように「１６」とカウントされ、所定のデ
−タ長（「１６」）に対してのプラス／マイナス値
（「０」）が、（ホ）に示すように、ジッタ量として出
力される。

【００１９】ここでは、（ヘ）に示される、それまでの
データに関する累積ジッタ量が「０」であるので、
（ト）に示すように、合計累積ジッタ量は「０」とさ
れ、同値がジッタ補正回路７に入力される。よって、回
路７内のカウンタにロードされる初期値は「０」であ
り、「０」よりカウンティングが開始され、（チ）に示
すように、システムクロックが「８」だけカウントされ
た時点（時刻ｔ₁₂）において、補正クロックが立ち上げ
られる。

【００２０】時刻ｔ₁₂は、タイミング的にはデータ２の
入力中であり、フリップフロップ回路９において、この
時のデータ２の信号レベルが新たな出力信号レベルに設
定される。（リ）の入力信号の場合では、この時のデー
タ２の信号レベルが”Ｌ”であるため、（ヌ）の出力信
号が立ち下げられる。また、回路７内のカウンタによる
カウント値が「１６」になると、（チ）に示す補正クロ
ックのパルスが立ち下げられる。

【００２１】次に、（ロ）の入力信号のうちのデータ２
に関して、データの区切り（（ハ）に示す時刻ｔ₂時
点）が検出され、そのデータ長が、（ニ）に示すように
「１８」とカウントされる。そして、（ホ）に示すよう
に、ジッタ量は「＋２」と計数され、（ヘ）に示す、デ
ータ１までの累積ジッタ量「０」に「２」が加算され、
（ト）に示すように累積ジッタ量は「２」とされ、同値
がジッタ補正回路７に入力される。

【００２２】よって、回路７内のカウンタにロードされ
る初期値は「２」となり、「２」よりカウンティングが
開始され、（チ）に示すように、データ１と同様に
「８」カウント時点（時刻ｔ₂₃）において、補正クロッ
クが立ち上げられる。すなわち、今回の補正クロック
は、システムクロックのカウンティングが新たに開始さ
れてから、前回よりもシステムクロック「２」カウント
分早い立ち上がりとなっている。

【００２３】時刻ｔ₂₃は、タイミング的にはデータ３の
入力中であり、フリップフロップ回路９において、この
時のデータ３の信号レベルが新たな出力信号レベルに設
定される。（リ）の入力信号の場合では、この時のデー
タ３の信号レベルが”Ｈ”であるため、（ヌ）の出力信
号が立ち上げられる。

【００２４】続くデータ３は、データの区切りが（ハ）
に示す時刻ｔ₃時点であり、同様の処理によりジッタ量
は「−２」と計数される。そして、同ジッタ量が前回の
累積ジッタ量「２」に加算され、累積ジッタ量「０」が
ジッタ補正回路７に入力される。よって、回路７内のカ
ウンタにロードされる初期値は再び「０」となり、
「０」よりカウンティングが開始され、システムクロッ
クが「８」だけカウントされた時点（時刻ｔ₃₄）におい
て、補正クロックが立ち上げられる。すなわちデータ３
は、データ単体としては「−２」分のジッタ量を有する
が、全体のタイミングから見ると、正しい位置で入力さ
れている。

【００２５】そして同様に、フリップフロップ回路９に
おいて、時刻ｔ₃₄におけるデータ４のパルスのレベル
（（リ）の入力信号の場合では”Ｌ”）が、新たな出力
信号レベルに設定される。（（ヌ）の出力信号が再び立
ち下げられる）

【００２６】このようにして、入力信号に対して、時間
的に半データ長分タイミングの遅れた、ジッタの抑制さ
れた出力信号が得られる。

【００２７】なお、本回路においては、上述のように、
「１」データのジッタ量が「０」の場合に、タイミング
的に次のデータの半データ長分の入力がなされた時点で
の信号レベルが検出される。そのため、１度に抑制可能
なジッタの累積量は、その「１」データ長の「±１／
２」未満とされる。例えば、「１」データ長が「１６」
クロックサイクル分の場合、許容可能なジッタの累積量
は「１６クロックサイクル×（±１／２）」未満とな
り、「±７」クロックサイクル分となる。

【００２８】ところで、送信側のシステムクロックと本
回路のシステムクロックがうまく同期していない可能性
があり、その場合はジッタの抑制が不完全になる。両シ
ステムクロックの差によるジッタは通常ごくわずかでは
あるが、片方向に累積していくため、時間の経過ととも
にジッタが累積していく。

【００２９】そこで、本例においては、以下に示す方式
で、定期的に同ジッタを抑制している。まず、以下の２
式により、ジッタが「１」クロックサイクル幅分に達す
るクロックサイクル値Ｎを求める。・送信側のシステムクロックが本回路のシステムクロッ
クより早い場合

【数１】・送信側のシステムクロックが本回路のシステムクロッ
クより遅い場合

【数２】 ±Ｓ１：送信側システムクロックの精度（％） ±Ｓ２：本回路側システムクロックの精度（％）

【００３０】例えば、送信側システムクロックの精度が
「±０．００５％」、一方本回路側システムクロックの
精度が「±０．０１％」とすると、式（１）より「Ｎ≒
６６６６」、また、式（２）より「Ｎ≒６６６７」であ
る。本例のように「１」データ長が「１６」システムク
ロック分の場合には、「６６６６／１６」により、約
「４１６」データごとに「１」クロックサイクル分のジ
ッタが生じることになる。

【００３１】本実施例にあっては、図１の補正タイミン
グ生成回路８において、システムクロックが分周される
ことにより補正タイミングが生成される。そのため、算
出されたクロックサイクル値Ｎを超えないなるべく大な
る値で、区切りが良く設計しやすい値により、補正周期
が決定される。そして、補正タイミング生成回路８にて
生成されたタイミング信号が、累積ジッタ補正回路５に
出力される。

【００３２】累積ジッタ補正回路５においては、同タイ
ミング信号が入力されるたびごとに、累積ジッタ保持回
路４に保持されている累積ジッタ量が検索される。そし
て、同累積ジッタ量がプラス値であれば「１」減算さ
れ、マイナス値であれば「１」加算される。

【００３３】前述の、システムクロックの精度以外の要
因で生じるジッタは、通常片方向に累積していく性質の
ものではないため、このような補正を繰り返す間に、両
システムクロックの差により生じるジッタの累積が抑制
される。

【００３４】このように、本実施例によれば、ジッタを
抑制するための全回路が純粋なデジタル回路で構成され
ているため、許容される入力ジッタ量等が簡単に算出さ
れ、使いやすく小型で、ゲートアレイ化も可能なジッタ
抑制回路を得ることができる。

【００３５】また、使用されるシステムクロックの精度
に合わせて累積ジッタ量の補正周期が設定できるため、
システムクロックの精度により発生するジッタの抑制を
効率よく行うことが可能となる。

【００３６】なお、本回路を多段接続し、本回路の出力
を再び入力として、ジッタ量の大きなジッタの抑制を行
うことも可能である。

【００３７】

【発明の効果】以上、説明したように、この発明によれ
ば、データの所定部分ごとにジッタ量を正確な数値で検
出することによりジッタを抑制しているため、簡単で使
いやすいジッタ抑制回路を得るという利点が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるジッタ抑制回路の
構成図である。

【図２】本発明の一実施例におけるデータのタイミン
グ図である。

【図３】従来のジッタ抑制回路の構成図である。

【符号の説明】

２…データ長カウント回路（検出手段）、４…累積ジッ
タ保持回路（累積手段）、７…ジッタ補正回路（変換手
段）、９…フリップフロップ回路（出力手段）

Claims

【特許請求の範囲】

【請求項１】入力伝送信号の所定部分ごとに該所定部
分の時間をカウントし、そのカウント結果と所定の基準
カウント値との差をジッタ量として出力するジッタ量検
出手段と、前記ジッタ量を累積し、累積ジッタ量として出力する累
積手段と、前記入力伝送信号を受信するとともに、指定されたタイ
ミングで前記入力伝送信号を出力伝送信号として出力す
るデータ出力手段と、前記累積ジッタ量に基づいて、前記入力伝送信号のタイ
ミングが遅い場合には前記出力伝送信号のタイミングを
早め、前記入力伝送信号のタイミングが早い場合には前
記出力伝送信号のタイミングを遅めるタイミング変換手
段とを具備することを特徴とするジッタ抑制回路。