JP3808849B2 - クロック信号再生回路とクロック復元フィルタ回路 - Google Patents
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- 238000011084 recovery Methods 0.000 title claims description 13
- 238000003780 insertion Methods 0.000 claims description 34
- 230000037431 insertion Effects 0.000 claims description 34
- 238000001514 detection method Methods 0.000 claims description 16
- 230000010363 phase shift Effects 0.000 claims description 13
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 description 23
- 230000005540 biological transmission Effects 0.000 description 19
- 238000010586 diagram Methods 0.000 description 16
- 230000000630 rising effect Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 239000013598 vector Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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Description
図1は、本発明の第1の実施形態に係るクロック信号再生回路1のブロック図である。なお、同図において、複数ビットを扱う信号線は、太線で表している。以下の図についても同様である。
積分回路3は、位相進み信号Sbと位相遅れ信号Scとを積分する。積分回路3は、例えば再生クロックSkの立上がり及び立下がりエッジに同期して動作する。積分回路3は、位相進み信号Sbがハイレベルのときには積分値Sdを1ステップだけ増加させ、一方位相遅れ信号Scがハイレベルのときには積分値Sdを1ステップだけ減少させる。
図6において、クロック復元フィルタ回路5は、周波数差生成回路8と、パルス挿入回路9により構成される。周波数差生成回路8は、パルス挿入回路9の出力である位相進み信号Shと位相遅れ信号Siとから、周波数差情報Slを測定し、パルス挿入回路9に供給する。
周波数差生成回路8は、アップダウンカウンタ10と、レジスタ11と、タイマ12により構成される。アップダウンカウンタ10は、位相進み信号Shが立上がると1だけ値を増加させ、一方位相遅れ信号Siが立上がると1だけ値を減少させる。
周波数差情報Slと加算出力Soとレジスタ出力Sqとは、例えば2進数で表現されたデータであるものとする。桁溢れ検出回路16は、先ず、lMSBとqMSBとの符号が同符号であるか否かを判定する。次に、桁溢れ検出回路16は、lMSBとqMSBとが同符号であると判定した場合、lMSB或いはqMSBの符号とoMSBの符号とが異符号であるか否かを判定する。この判定の結果、異符号であると判定した場合、桁溢れ検出回路16は、加算出力Soに桁溢れが発生していると判断する。すなわち、同符号の周波数差情報Slとレジスタ出力Sqとを加算した結果、加算出力Soが異符号になっている場合に桁溢れが発生していると判断する。
桁溢れ検出回路16は、一致回路20と、排他的論理和回路21と、アンド回路22とにより構成される。
位相進み信号Se或いは位相遅れ信号Sfのうちいずれかがハイレベルの場合、オア回路18によってレジスタ13bはリセットされる。よって、加算回路14によるレジスタ13bのレジスタ出力Sqと周波数差情報Slとの加算結果である加算出力Soは、桁溢れを生じない。このため、レジスタ13aから出力される制御信号Suはローレベルとなり、セレクタ17aと17bとはそれぞれ位相進み信号Seと位相遅れ信号Sfとを選択して出力する。
第2の実施形態は、上記図6に示したクロック復元フィルタ回路5において、周波数差生成回路8によって形成される位相進み信号Sh或いは位相遅れ信号Siのフィードバックループの利得による周波数差情報Slへの影響を低減するようにしたものである。
Claims (9)
- 外部から入力される入力データと再生クロックとの位相を比較した結果に応じて基準クロックの位相を変化させ、前記再生クロックを生成するクロック信号発生回路に使用されるクロック復元フィルタ回路であって、
前記入力データに対して前記再生クロックの位相が遅れている場合に、前記基準クロックの位相を進めるための第1位相進み信号が入力される第1入力端子と、
前記入力データに対して前記再生クロックの位相が進んでいる場合に、前記基準クロックの位相を遅らせるための第1位相遅れ信号が入力される第2入力端子と、
前記第1位相進み信号或いは第1位相遅れ信号にパルスを挿入して第2位相進み信号或いは第2位相遅れ信号を生成するパルス挿入回路と、
前記第2位相進み信号と前記第2位相遅れ信号とに基づいて、前記再生クロックと前記基準クロックとの周波数差に対応するデータと前記再生クロックの周波数が前記基準クロックの周波数に対して高いか或いは低いかを表す極性データとを含む第1周波数差情報を生成する周波数差生成回路と、
を具備し、前記パルス挿入回路は、前記第1周波数差情報に基づいて前記周波数差を補正する周期を算出し、前記周期内に前記第1位相進み信号或いは第1位相遅れ信号が入力されない場合に前記極性データに応じて前記パルスを挿入することを特徴とするクロック復元フィルタ回路。 - 前記周波数差生成回路は、前記第1周波数差情報を所定期間毎に生成し、
前記パルス挿入回路は、前記第1周波数差情報を順次加算し、この加算した加算値に基づいて前記周波数差を補正する周期を算出することを特徴とする請求項1記載のクロック復元フィルタ回路。 - 前記パルス挿入回路は、前記第1位相進み信号或いは第1位相遅れ信号が入力された場合に、前記加算値をリセットする回路をさらに具備することを特徴とする請求項2記載のクロック復元フィルタ回路。
- 前記パルス挿入回路は、第1パルスと、前記第1パルスの次に挿入する第2パルスとの間隔を前記第1パルスに対応する前記加算値に基づいて決定することを特徴とする請求項3記載のクロック復元フィルタ回路。
- 前記周波数差生成回路は、前記第2位相進み信号が入力された場合にはアップカウントし、一方前記第2位相遅れ信号が入力された場合にはダウンカウントするカウンタと、前記カウンタの出力を保持する第1レジスタと、所定時間毎に前記カウンタをリセットし、且つ前記所定時間毎に前記第1レジスタをラッチする信号を生成するタイマとを具備することを特徴とする請求項3又は4記載のクロック復元フィルタ回路。
- 前記パルス挿入回路は、前記第1周波数差情報が入力される第1入力部と、第2入力部とを有し、前記第1入力部の前記第1周波数差情報と前記第2入力部の入力データとを加算する加算回路と、前記加算回路の出力を保持すると共に、前記保持したデータを前記加算回路の前記第2入力部に入力する第2レジスタと、前記加算回路の出力が所定値を超えたか否かを検出する桁溢れ検出回路と、前記所定値を超えない場合には前記第1位相進み信号を選択し、一方前記所定値を超えた場合には前記第2レジスタの出力のうち極性を表す信号を反転した信号を選択して前記第2位相進み信号を生成する第1セレクタと、前記所定値を超えない場合には前記第1位相遅れ信号を選択し、一方前記所定値を超えた場合には前記極性を表す信号を選択して前記第2位相遅れ信号を生成する第2セレクタとを具備することを特徴とする請求項5記載のクロック復元フィルタ回路。
- 前記パルス挿入回路は、前記第1位相進み信号或いは前記第1位相遅れ信号が入力された場合に、前記第2レジスタをリセットするためのリセット信号を生成するオア回路と、前記所定値を超えた場合に、前記加算回路の出力に基づいて前記所定値を超えた分の溢れ量を生成し、この溢れ量を前記第2レジスタに入力する溢れ量生成回路とをさらに具備することを特徴とする請求項6記載のクロック復元フィルタ回路。
- 前記第1周波数差情報が入力される第3入力部と、第4入力部とを有し、前記オア回路が生成するリセット信号が入力された場合には前記第3入力部の入力信号を選択し、一方前記リセット信号が入力されない場合には前記第4入力部の入力信号を選択する第3セレクタと、
前記第3セレクタが出力した第2周波数差情報を保持し、この第2周波数差情報を前記第1周波数差情報に替えて前記パルス挿入回路に入力すると共に、前記第2周波数差情報を前記第3セレクタの第4入力部に入力する第3レジスタとをさらに具備することを特徴とする請求項7記載のクロック復元フィルタ回路。 - 外部から入力される入力データから再生クロックを復元するクロック信号再生回路であって、
基準クロックを生成する基準クロック生成回路と、
前記入力データと前記再生クロックとを比較し、前記入力データに対して前記再生クロックの位相が遅れている場合には第1位相進み信号を出力し、一方前記入力データに対して前記再生クロックの位相が進んでいる場合には第1位相遅れ信号を出力する位相比較回路と、
前記第1位相進み信号或いは第1位相遅れ信号にパルスを挿入して第2位相進み信号或いは第2位相遅れ信号を生成するパルス挿入回路と、
前記第2位相進み信号と前記第2位相遅れ信号とに基づいて、前記再生クロックと前記基準クロックとの周波数差に対応するデータと前記再生クロックの周波数が前記基準クロックの周波数に対して高いか或いは低いかを表す極性データと を含む第1周波数差情報を生成する周波数差生成回路と、
前記第2位相進み信号或いは第2位相遅れ信号に基づいて前記基準クロックの位相を変化する移相回路と、
を具備し、前記パルス挿入回路は、前記第1周波数差情報に基づいて前記周波数差を補正する周期を算出し、前記周期内に前記第1位相進み信号或いは第1位相遅れ信号が入力されない場合に前記極性データに応じて前記パルスを挿入することを特徴とするクロック信号再生回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003290663A JP3808849B2 (ja) | 2003-08-08 | 2003-08-08 | クロック信号再生回路とクロック復元フィルタ回路 |
US10/912,654 US7359474B2 (en) | 2003-08-08 | 2004-08-04 | Clock recovery circuit and clock-recovering filter circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003290663A JP3808849B2 (ja) | 2003-08-08 | 2003-08-08 | クロック信号再生回路とクロック復元フィルタ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005064739A JP2005064739A (ja) | 2005-03-10 |
JP3808849B2 true JP3808849B2 (ja) | 2006-08-16 |
Family
ID=34131594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003290663A Expired - Fee Related JP3808849B2 (ja) | 2003-08-08 | 2003-08-08 | クロック信号再生回路とクロック復元フィルタ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7359474B2 (ja) |
JP (1) | JP3808849B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3808849B2 (ja) * | 2003-08-08 | 2006-08-16 | 株式会社東芝 | クロック信号再生回路とクロック復元フィルタ回路 |
JP4488855B2 (ja) * | 2004-09-27 | 2010-06-23 | パナソニック株式会社 | 半導体回路装置 |
US7680232B2 (en) * | 2005-01-21 | 2010-03-16 | Altera Corporation | Method and apparatus for multi-mode clock data recovery |
TWI270783B (en) * | 2005-02-24 | 2007-01-11 | Via Tech Inc | Method and circuitry for extracting clock in clock data recovery system |
US20070248182A1 (en) * | 2006-04-20 | 2007-10-25 | Siemens Aktiengesellschaft | Recovering data and clock from T1 signals |
US8122275B2 (en) * | 2006-08-24 | 2012-02-21 | Altera Corporation | Write-leveling implementation in programmable logic devices |
JP2009088950A (ja) * | 2007-09-28 | 2009-04-23 | Toshiba Corp | クロックデータリカバリー回路 |
TWI345881B (en) * | 2007-12-03 | 2011-07-21 | Ind Tech Res Inst | Spread spectrum clock generating appartus |
JP2010199987A (ja) * | 2009-02-25 | 2010-09-09 | Toshiba Corp | クロックリカバリ回路、及びそれを備えるクロックデータリカバリ回路 |
JP5492951B2 (ja) * | 2012-08-03 | 2014-05-14 | 株式会社日立製作所 | 半導体集積回路装置、及び、クロックデータ復元方法 |
CN112042123B (zh) * | 2018-05-03 | 2022-09-16 | 华为技术有限公司 | 时钟数据恢复装置、光模块和光线路终端 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04127737A (ja) | 1990-09-19 | 1992-04-28 | Fujitsu Ltd | クロック信号発生回路 |
JPH1091397A (ja) * | 1996-09-12 | 1998-04-10 | Toshiba Corp | 演算回路 |
JP3735425B2 (ja) * | 1996-11-29 | 2006-01-18 | 株式会社東芝 | 絶対値比較回路 |
US6549242B1 (en) * | 1997-04-04 | 2003-04-15 | Harris Corporation | Combining adjacent TV channels for transmission by a common antenna |
JPH11220385A (ja) * | 1998-02-02 | 1999-08-10 | Mitsubishi Electric Corp | クロック信号生成回路及びデータ信号生成回路 |
JP3769940B2 (ja) * | 1998-08-06 | 2006-04-26 | 株式会社日立製作所 | 半導体装置 |
JP3808849B2 (ja) * | 2003-08-08 | 2006-08-16 | 株式会社東芝 | クロック信号再生回路とクロック復元フィルタ回路 |
-
2003
- 2003-08-08 JP JP2003290663A patent/JP3808849B2/ja not_active Expired - Fee Related
-
2004
- 2004-08-04 US US10/912,654 patent/US7359474B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20050036579A1 (en) | 2005-02-17 |
US7359474B2 (en) | 2008-04-15 |
JP2005064739A (ja) | 2005-03-10 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060511 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060518 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090526 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100526 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110526 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120526 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130526 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130526 Year of fee payment: 7 |
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