KR101515360B1 - 저 레이턴시 직렬 상호 접속 아키텍처에서의 피드백 루프의 제공 - Google Patents

저 레이턴시 직렬 상호 접속 아키텍처에서의 피드백 루프의 제공 Download PDF

Info

Publication number
KR101515360B1
KR101515360B1 KR1020137015274A KR20137015274A KR101515360B1 KR 101515360 B1 KR101515360 B1 KR 101515360B1 KR 1020137015274 A KR1020137015274 A KR 1020137015274A KR 20137015274 A KR20137015274 A KR 20137015274A KR 101515360 B1 KR101515360 B1 KR 101515360B1
Authority
KR
South Korea
Prior art keywords
signal
frame
deserializer
phase control
digital
Prior art date
Application number
KR1020137015274A
Other languages
English (en)
Other versions
KR20130111586A (ko
Inventor
에후드 슈어
드로어 라자르
아사프 벤하모우
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20130111586A publication Critical patent/KR20130111586A/ko
Application granted granted Critical
Publication of KR101515360B1 publication Critical patent/KR101515360B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0602—Systems characterised by the synchronising information used
    • H04J3/0605—Special codes used as synchronising signal
    • H04J3/0608—Detectors therefor, e.g. correlators, state machines

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dram (AREA)

Abstract

하나의 실시예에서, 본 발명은 역 직렬화기를 포함하고, 상기 역 직렬화기는 제 1 레이트로 직렬 데이터를 수신하고 역 직렬화기 및 역 직렬화기의 출력에 결합되는 수신기 로직 사이에 결합되는 피드백 루프로부터 수신되는 위상 제어 신호에 응답하여 프레임 정렬 경계에 정렬되는 직렬 데이터에 대응하는 병렬 데이터 프레임을 출력한다. 다른 실시예들이 기술되고 청구된다.

Description

저 레이턴시 직렬 상호 접속 아키텍처에서의 피드백 루프의 제공{PROVIDING A FEEDBACK LOOP IN A LOW LATENCY SERIAL INTERCONNECT ARCHITECTURE}
본 발명은 저 레이턴시 직렬 상호 접속 아키텍처에서 피드백 루프를 제공하는 것에 관한 것이다.
컴퓨터 및 다른 시스템들을 위한 많은 통신 프로토콜들에서, 고속 직렬 수신기는 예를 들어 입력 라인으로부터 수신되는 인입 아날로그 신호를 복구하고 획득된 직렬 데이터 스트림을 병렬 프레임들로 변환하는데 이용된다. 역 직렬화(de-serialization)는 스트림이 더 낮은 속도로 처리될 수 있도록 직렬 스트림을 병렬 형태로 변환할 때 수행된다. 직렬 스트림을 정확한 프레임 정렬(frame alignment)로 정렬시키기 위한 종래의 정렬 프로세스에서, 복구된 데이터는 축적되고 정확한 정렬을 결정하기 위해 디지털 회로소자 내에서 N개의 정렬 가설(alignment hypothesis)들(여기서 N은 프레임 내의 비트들의 수이다)이 체크된다. 그러므로, 최대 N-1 비트들의 프로세싱 레이턴시가 유발된다. 정확한 레이턴시는 모든 링크 설정 상에서 변할 수 있는 두 개의 링크 파트너들 사이의 임의의 타이밍 차에 종속된다.
직렬 수신기는 전형적으로 고속으로 직렬 신호를 프로세싱하는 아날로그 프론트 엔드(front end), 직렬-대-병렬 변환 블록(역 직렬화기), 및 더 낮은 속도로 병렬 데이터를 프로세싱하는 논리 회로소자를 포함한다. 병렬화는 임의의 위상을 가지는 클럭을 이용하여 수행될 수 있다. 이 임의의 클럭은 프레임 경계(frame boundary)에 동기화되지 않는다. 그러므로, 종래의 디지털 정렬 절차를 이용할 때 중요할 수 있는 N-1 비트들의 프로세싱 레이턴시를 고려할 필요가 있다. 예로서, 현재 통신 프로토콜들에서 프레임 폭은 100 비트들을 초과할 수 있다. 예를 들어, 주변 구성요소 상호접속 익스프레스(Peripheral Component Interconnect Express; PCI) 제 3 세대(Gen3) 프레임 폭은 130 비트들이고 10GBASE-KR 프레임 폭은 66 비트들이다.
도 1은 본 발명의 하나의 실시예에 따라 고속 직렬 상호 접속 네트워크의 일부에 대한 블록도;
도 2는 본 발명의 하나의 실시예에 따른 수신기 로직의 블록도;
도 3은 본 발명의 하나의 실시예에 따라 정확한 정렬을 결정하는 로직 도면;
도 4는 본 발명의 하나의 실시예에 따른 지연 세트 회로의 개략도;
도 5는 본 발명의 하나의 실시예에 따른 위상 제어 회로의 개략도;
도 6은 본 발명의 하나의 실시예에 따른 역 직렬화기의 개략도;
도 7은 본 발명의 하나의 실시예에 따른 방법의 흐름도.
다양한 실시예들에서, 고속 직렬 디바이스들을 위해 저 레이턴시 아키텍처가 제공될 수 있다. 실시예들은 수신기의 아날로그 프론트 엔드를 프레임 경계에 정렬시킴으로써 역 직렬화와 연관된 레이턴시를 방지할 수 있다. 즉, 다양한 실시예들에서 역 직렬화기 자체는 프레임 정렬 경계와 정렬되는 프레임들 내의 병렬 데이터를 출력할 수 있다. 이 방식으로, 디지털 정렬이 필요한 것을 막을 수 있고, 더욱이 디지털 로직 내에서 프레임 정렬을 수행함으로써 유발되는 레이턴시가 방지될 수 있다. 본 발명의 범위가 이 점에 있어서 제한되지 않을지라도, 일부 실시예들에서 수신기는 고속 직렬 물리(PHY) 디바이스로 이루어질 수 있다.
이제 도 1을 참조하면, 본 발명의 하나의 실시예에 따른 고속 직렬 상호 접속 네트워크의 일부분의 블록도가 도시된다. 도 1에 도시된 바와 같이, 시스템(100)은 컴퓨터, 네트워크 아키텍처, 라우터, 스위치, 전화 회로, 광 라우팅 회로소자 등을 포함하는 임의의 유형의 통신 시스템의 일부일 수 있다. 도 1에 도시된 바와 같이, 시스템(100)은 물리적 상호 접속을 포함할 수 있는 링크(120)를 통해 수신기(150)에 결합되는 송신기(110)를 포함한다. 일부 실시예들에서 송신기 및 수신기가 단일 반도체 다이(die)의 일부일 수 있을지라도, 많은 구현예들에서 송신기 및 수신기는 링크(120)에 의해 표현되는, 마더보드 접속을 통해 상호 접속되는 별개의 반도체 구성요소들일 수 있다. 다른 실시예들에서, 링크(120)는 상이한 컴퓨터 시스템들 등의 사이에서의 물리적 링크일 수 있다.
도 1에 도시된 바와 같이, 송신기(110)는 송신 로직(logic)(112), 직렬화기(114), 및 구동기(116)를 포함한다. 일반적으로, 송신 로직(112)은 예를 들어 프로세서 코어, 제어기, 또는 다른 그러한 데이터 프로세서와 같은 송신기의 하나 이상의 로직 유닛들로부터 인입 데이터를 수신하도록 구성될 수 있다. 순차적으로, 송신 로직(112)은 송신을 위해 데이터를 준비하기 시작할 수 있고 이 데이터를 주파수(f)에서 N 비트들의 프레임들로(예를 들어 N개의 병렬 라인들로서) 직렬화기에 제공한다. 순차적으로, 직렬화기(114)는 인입하는 병렬 데이터를 수신하고 더 높은 비트 레이트로, 예를 들어 Nxf의 주파수의 직렬 비트스트림을 생성할 수 있다. 이 직렬 데이터는 구동기(116)에 제공될 수 있고, 이 구동기(116)는 출력 신호를 라인(120)을 따르는 아날로그 송신 신호로써 송신하기 위한 적절한 레벨로 제공하기 위하여 직렬 데이터 스트림을 취해서, 이 신호들을 증폭하고 더 프로세싱하는 역할을 할 수 있다.
그러므로 도 1에 더 도시된 바와 같이, 링크에 걸쳐 송신되는 이 신호는 수신기 프론트 엔드(160)에서 아날로그로 수신되는 신호로서 수신될 수 있고, 수신기 프론트 엔드(160)는 상기 신호를 조정하고 직렬 데이터 시스템을 Nxf의 주파수에서 역 직렬화기(170)로 제공하는 아날로그 회로소자일 수 있다. 다양한 실시예들에서, 역 직렬화기(170)는 이 상대적으로 고속인 인입 데이터 스트림을 취할 수 있고, 신호 정보를 일련의 병렬 신호들, 즉 f의 주파수에서의 N개의 신호들로 변환할 수 있다. 더 도시된 바와 같이, 수신기 프론트 엔드(160)는 예를 들어 프론트 엔드의 클럭 및 데이터 복구(clock and data recovery; CDR) 회로에서 인입 데이터 스트림으로부터의 디지털 클럭 신호를 복구할 수 있다. 역 직렬화기(170)는 폭 N의 병렬 비트 스트림 이외에도 이 클럭 신호(CLK)를 수신기 로직(180)에 제공한다. 일부 실시예들에서, 아날로그 도메인에서의 역 직렬화 팩터는 N보다 더 작을 수 있으므로(예를 들어 N/2) N 비트들의 프레임은 이후에 레이턴시를 추가하지 않고 축적된다. 그와 같은 경우들에서의 일반화를 위해, 출력에서 여전히 N 비트들이 존재하도록 N 비트들로의 축적은 역 직렬화 회로소자의 역할로서 고려될 수 있다. 수신기 로직(180)은 예를 들어 다양한 데이터 프로세스들과 같이, 데이터에 대한 다른 프로세싱을 수행하고 상기 데이터를 수신기(150)의 다른 회로소자에 제공하는 디지털 로직을 포함할 수 있다.
도 1에 더 도시되는 바와 같이, 피드백 경로(185)는 수신 로직(180) 및 역 직렬화기(170) 사이에서 결합된다. 다양한 실시예들에서, 이 피드백 경로는 역 직렬화기(170)에 위상 제어 신호를 제공함으로써, 역 직렬화기(170)에 의해 출력되는 병렬 데이터가 프레임 경계들 상에서 발행될 수 있어서 프레임 정렬을 수행하는 계산 비용이 수신 로직(180)으로부터 제거될 수 있다. 도 1의 실시예에서 이 특정한 구현예가 도시될지라도, 본 발명의 범위가 이 점으로 제한되지 않음을 이해하라.
그러므로 실시예들은 역 직렬화기 클럭을 제어하여 이것이 프레임 경계에 정렬되는 것을 보장할 수 있다. 하나의 실시예에서, 이 프레임 정렬된 클럭은 그와 같은 클럭 정렬을 지원하는 전용 직렬-대-병렬 아키텍처 및 원하는 클럭 위상을 세팅하는 로직 메커니즘을 규정함으로써 획득될 수 있다. 이 방식에서, 역 직렬화기는 정렬 변화들을 즉각 지원하면서도 직렬 데이터를 모든 가능한 정렬들의 병렬 프레임들로 커팅할 수 있다. 본 발명의 범위가 이 점으로 제한되지 않지만, 원하는 클럭 위상을 세팅하는 로직은 디지털 프레임 정렬을 수행하는데 이용되는 프레임 경계 탐색에 기초할 수 있다. 그러나, 이 경우에 폐 정렬 루프는 수신기 로직 및 아날로그 역 직렬화기 사이에서 결합되므로 레이턴시가 방지될 수 있다. 이 방식에서, 디지털 로직은 데이터를 모니터링하고 요구되는 정렬을 규정하는 일만을 담당하며, 반면에 실제 데이터 경로 할당은 아날로그 도메인에서 발생한다.
본 발명의 실시예에 따른 역 직렬화는 인입 직렬 데이터 스트림의 유연한 병렬성(flexible parallelism)에 기초할 수 있다. 더 구체적으로, 역 직렬화는 수신기 로직의 피드백 회로에 의해 제어되는 위상을 가진 클럭 신호를 이용하여 수행될 수 있다. 본 발명의 범위가 이 점으로 제한되지 않을지라도, 이 피드백 회로는 역 직렬화 클럭이 동작되도록 하고 이 클럭으로 하여금 프레임 정렬 경계에 정렬되는 병렬 데이터 스트림을 출력하도록 하기 위해서 수신된 데이터에 응답하는 지연을 결정하고 세팅하는 동작을 행할 수 있다.
이제 도 2를 참조하면, 본 발명의 하나의 실시예에 따른 수신기 로직의 블록도가 도시된다. 더 구체적으로, 로직(200)은 일반적으로 도 1의 수신기 로직(180)에 대응할 수 있다. 도시된 바와 같이, 수신기 로직(200)는 N 레인 또는 비트 폭의 인입 병렬 데이터 스트림을 역 직렬화기로부터 수신할 수 있다. 본 발명의 실시예를 이용함으로써, 이 인입 병렬 비트스트림은 최소의 레이턴시 이후에 프레임 정렬 경계에 따른 정렬로 수신될 수 있다. 수신된 데이터는 수신기 데이터 로직(210)에 제공될 수 있고, 이 수신기 데이터 로직(210)은 특정한 시스템 구현에 의해 결정되는 바에 따라 데이터에 대해 다양한 데이터 프로세싱을 수행할 수 있다. 일부 실시예들에서 수신기 데이터 로직(210)은 단지 프레임 데이터를 파싱(parsing)하고 추가 프로세싱을 위해 이 데이터를 수신기의 다른 장소에 제공할 수 있다. 그러나 다른 실시예들에서 수신기 데이터 로직(210)은 데이터 자체에 대해 다양한 동작들을 수행할 수 있다.
게다가, 로직(200)은 상이한 실시예들에서 다양한 구성요소들을 포함할 수 있는 피드백 회로(215)를 포함한다. 일반적으로, 피드백 회로(215)는 본원에서 로드 스트로브(load strobe) 신호로 또한 칭해지는 위상 제어 신호를 생성하도록 동작할 수 있고, 로드 스트로브 신호는 피드백 경로 내에서 역 직렬화기에 제공되어서 역 직렬화기가 프레임 정렬 경계에 정렬되는 병렬 비트스트림을 출력하는 것을 가능하게 한다.
도 2의 구현에서, 피드백 회로(215)는 프레임 경계 검출기(220), 지연 세트 회로(230), 및 위상 제어 회로(240)를 포함할 수 있다. 그러나 이 회로들 및 검출기들은 단지 설명을 위한 것이고 다른 구현예들에서 다른 유형들의 로직 회로소자 및 상태 기계들이 존재할 수 있음을 주목하라.
도시된 바와 같이, 프레임 경계 검출기(220)는 인입 병렬 비트스트림을 수신할 수 있다. 일반적으로, 프레임 경계 검출기(220)는 정확한 프레임 정렬 경계를 결정하도록 동작할 수 있다. 본 발명의 범위가 이 점으로 제한되지 않을지라도, 프레임 경계 검출기(220)는 인입 병렬 비트스트림을 미리 결정된 데이터 패턴과 비교하여 정확한 프레임 정렬 경계를 식별하기 위해 하나 이상의 센서를 포함할 수 있다. 프로세싱을 촉진하기 위해, 프레임 경계 검출기(220) 내에는 그와 같은 센서 회로가 하나 이상 존재할 수 있다. 역 직렬화기에서 데이터를 커팅할 수 있는 정확한 위상을 결정하기 위해, 프레임 경계 검출기(220)는 두 세트들의 데이터, 즉 제 1 및 제 2 세트 지연 비트스트림들을 출력할 수 있다. 특히 도 2의 실시예에서, 프레임 경계 검출기(220)는 디지털 세트 지연 스트림(DigSetDelay<0:N>) 및 디지털 리셋 지연 스트림(DigResetDelay<0:N)을 출력할 수 있다.
도 2에 도시된 바와 같이, 이 지연 비트스트림들은 인입 비트스트림들에 응답하여 2개의 추가 비트스트림들, 즉 대응 세트 및 리셋 비트 스트림들, 세트 <0:N> 및 리셋 <0:N>을 생성할 수 있는 지연 세트 회로(230)에 제공될 수 있다. 아래에서 더 논의되는 바와 같이, 지연 세트 회로는 2 비트 스트림들 중에서 단 하나의 단일 세트 비트 및 단 하나의 단일 리셋 비트만이 로직 하이(high) 또는 활성 레벨로 세팅될 수 있도록 동작할 수 있다.
이 세트 및 리셋 비트 스트림들은 위상 제어 회로(240)에 제공될 수 있다. 다양한 실시예들에서, 위상 제어 회로(240)는 위상 제어 신호를 생성하도록 동작할 수 있고, 이는 프레임 정렬 경계에서 역 직렬화기에 의해 수신되는 인입 직렬 비트스트림 내의 위치를 식별함으로써, 프레임 정렬 경계에 정렬되는 병렬 비트 데이터스트림의 출력이 가능하도록 할 수 있다. 그러므로, 다양한 실시예들에서, 위상 제어 신호는 역 직렬화기에 대한 출력 클럭으로 동작하는 신호일 수 있다. 도 2의 실시예에서 이 특정한 구현예가 도시될지라도, 본 발명의 범위가 이 점으로 제한되지 않음을 이해하라. 게다가, 피드백 회로 전체에 걸쳐 특정한 제어 신호들이 기술될지라도, 다른 실시예에 따른 피드백 회로는 상이하게 배열될 수 있고 상이한 제어 신호들을 이용할 수 있음을 이해하라.
이제 도 3을 참조하면, 프레임 경계 검출기(220)에서 정확한 정렬을 결정하는 로직 도면이 도시된다. 도 3에 도시된 바와 같이, 인입 데이터 스트림은 역 직렬화기가 프레임 정렬 경계에 정렬되지 않을 때 가변하는 정렬들로 수신될 수 있다. 단 하나의 정확한 정렬만이 이용 가능하고, 여기서 생성되는 프레임이 정확하게 정렬되어 세팅된다. 프레임 경계 검출기 내의 센서 회로들을 이용함으로써, 이 정확한 정렬이 검출될 수 있다.
상술한 바와 같이, 상이한 실시예들에서, 많은 상이한 유형들의 피드백 회로들이 가능하다. 이제 도 4를 참조하면, 본 발명의 하나의 실시예에 따른 지연 세트 회로의 개략도가 도시된다. 도 4에 도시된 바와 같이, 회로(300)는 도 2의 지연 세트 회로(230)에 대응될 수 있다. 도시된 바와 같이, 회로(300)는 도 4에 도시된 실시예에서 D-형 플립-플롭들(FF)에 대응하는 제 1 플립-플롭(310) 및 제 2 플립-플롭(320)을 포함한다. 이 플립-플롭들 두 개 모두는 유사하게 구성, 즉 이 둘은 플립-플롭의 세트 입력에서 지연 신호, 즉 DigSetDelay<0:N> 및 DigResetDelay<0:N>를 수신하도록 결합된다. 순차적으로, 플립-플롭들의 데이터 입력들은 미리 결정된 로직 레벨(예를 들어 접지 전압)로 세팅될 수 있다. 각각의 플립-플롭은 CDR로부터 수신될 수 있는 디지털 클럭(DIG CLK)에 의해 클럭킹될 수 있고 각각의 플립-플롭은 자체의 Q 출력 포트에서 하나의 값을 출력한다. 즉 플립-플롭(310)은 세트 비트를 출력하고, 반면에 플립-플롭(320)은 리셋 비트를 출력한다.
일반적으로, 이 상보적인 플립-플롭들은 지연 세팅을 위해 원샷 기능을 제공할 수 있다. 이 두 개의 플립-플롭들은 각각 클럭 주기, 즉 프레임 정렬 경계에 대응하는 클럭 주기의 시프트에 대응하는 역 직렬화 클럭의 주기를 제외하고 로직 영(0)을 출력할 수 있다. 이 시프트 값을 제외한 모든 값의 경우, 세트 입력들(DigSetDelay 및 DigResetDelay)은 모두 로직 영으로 세팅된다. 그러나, 비트스트림 내에 프레임 정렬 경계에 대응하는 지점에 대해, DigResetDelay는 로직 하이 레벨로 세팅될 수 있고 DigSetDelay의 대응하는 비트만이 1로 세팅된다. 따라서, 플립-플롭들(310 및 320)로부터의 출력들은 프레임 정렬 경계에 대응하는 비트 주기를 제외한 모든 주기 동안 로직 로우(low) 레벨에 있을 수 있다. 아래에서 더 논의되는 바와 같이, 이 세트 및 리셋 비트 스트림들은 위상 제어 회로에 제공될 수 있다.
이제 도 5를 참조하면, 본 발명의 하나의 실시예에 따른 위상 제어 회로의 개략도가 도시된다. 도 5에 도시되는 바와 같이, 위상 제어 회로(400)는 하나의 실시예에서 도 2의 위상 제어 회로(240)에 대응할 수 있다. 도 5에 도시되는 바와 같이, 회로(400)는 일반적으로 N개의 D-형 플립 플롭들(4100 내지 410n)을 포함하는 플립-플롭들(405)의 링으로 형성될 수 있다. 도시되는 바와 같이, 링은 앞의 플립-플롭의 출력이 후속하는 플립-플롭의 입력에 결합되도록 구성될 수 있다.
더 도시되는 바와 같이, 각각의 플립-플롭(410)은 신호에 의해 클럭킹될 수 있고 더욱이 세트 입력 및 리셋 입력을 수신하도록 결합된다. CDR 슬로우 클럭(DIG CLK) 및 CDR 패스트 클럭(Link CLK) 사이에서 공지되어 있는 타이밍 관계를 이용하여, 이 세트 및 리셋 입력들은 도 4의 지연 세트 회로(300)에 의해 출력될 수 있다. 따라서, 그 후에 단 하나의 단일 플립-플롭(410)은 로직 하이 세트 및 리셋 신호를 수신한다. 이 방식에서, 이 단일 플립-플롭은 로직 1 신호를 출력하고 이 로직 1 신호는 순차적으로 플립-플롭(410n)의 출력을 통해, 로드 스트로브 신호로서 또한 칭해지는 위상 제어 신호로서 출력될 때까지 링을 통과한다. 도 5의 실시예에서 이 특정한 구현예가 도시될지라도, 본 발명의 범위가 이 점으로 제한되지 않음을 이해하라. 따라서, 이 출력 신호는 일반적으로 역 직렬화기에 대한 클럭 신호 역할을 할 수 있어서, 역 직렬화기가 위상 제어 신호 비트스트림의 활성 하이 비트에서 프레임 정렬 경계에 정렬되는 프레임을 출력할 수 있게 된다.
이제 도 6을 참조하면, 본 발명의 하나의 실시예에 따른 역 직렬화기의 개략도가 도시된다. 도 6에 도시된 바와 같이, 역 직렬화기(600)는 일반적으로 도 1의 역 직렬화기(170)에 대응할 수 있다. 역 직렬화기(600)는, 모여서 N-비트 시프트 레지스터를 형성하는 N개의 플립-플롭들(6100 내지 610n)의 체인 중 제 1 플립-플롭일 수 있는 제 1 플립-플롭(6100)의 입력에서 인입 직렬 데이터 스트림을 수신하도록 결합된다. 인입하는 직렬 데이터 스트림 외에, 이 플립-플롭들 각각은 링크 클럭 신호를 더 수신한다. 도시된 바와 같이, 직렬 비트스트림은 플립-플롭들의 체인을 통과하고 게다가 각각의 플립-플롭의 출력은 복수의 플립-플롭들(6200 내지 620n)로 형성되는 출력 회로(620)에 입력으로서 제공된다. 도시된 바와 같이, 이 플립-플롭들의 각각은 시프트 레지스터(610)의 대응하는 플립-플롭들 중 하나로부터 출력을 수신한다. 그러나 동일한 링크 클럭에 의해 클럭킹되는 대신, 출력 회로(620)의 플립-플롭들은 상술한 바와 같이 수신기 로직 내의 피드백 회로에 의해 생성되는 위상 제어 신호에 대응하는 로드 스트로브 신호에 의해 클럭킹되는 것을 주목하라. 이 방식에서 역 직렬화기는 프레임 정렬 경계에 정렬되는 병렬 데이터 프레임들을 출력한다. 도 6의 실시예에서 이 특정한 구현예가 도시될지라도, 본 발명의 범위가 이 점으로 제한되지 않음을 이해하라.
이제 도 7을 참조하면, 본 발명의 하나의 실시예에 따른 방법의 흐름도가 도시된다. 더 구체적으로, 도 7의 방법(700)은, 초기에 수신기의 디지털 로직에서 프레임 정렬 경계를 결정하고 그 후에 수신기의 역 직렬화기를 제어하여 프레임 정렬 경계에 정렬되는 데이터를 수신기의 디지털 부분에 제공하는데 이용됨으로써 디지털 로직에서 레이턴시를 감소시키고 전력 소비를 완화시킬 수 있다.
도 7에 도시된 바와 같이, 방법(700)은 역 직렬화기에서 직렬 데이터를 수신함으로써 블록(710)에서 시작할 수 있다. 이 수신된 직렬 데이터는 다양한 실시예들에서 오프-칩(off-chip) 링크로부터 고속으로 기원된 것일 수 있다. 역 직렬화기는 이 인입 직렬 비트스트림을 병렬 형태로 변환하고 따라서 병렬 데이터를 임의의 정렬 위상으로 디지털 로직에 제공하도록 동작할 수 있고, 이는 예를 들어 디지털 로직으로부터 수신되는 임의의 정렬 신호의 결과와 같을 수 있다(블록 720). 그러므로 이 초기에 수신되는 데이터는 프레임 정렬 경계에 정렬되지 않는다.
결과적으로, 블록 730에서, 프레임 정렬 경계는 디지털 로직에서 수신되는 병렬 데이터로부터 결정될 수 있다. 예로서, 경계 검출 로직은 프레임 정렬 경계를 결정하도록 동작할 수 있다. 이 경계가 유효하게 결정되면, 제어는 블록 740으로 진행되고 여기서 로드 스트로브(load strobe) 신호는 역 직렬화기로 제공될 수 있다. 더 구체적으로, 이 로드 스트로브 신호는 역 직렬화기로 하여금 프레임 정렬 경계에 정렬되는 병렬 데이터를 출력하도록 하는 위상 제어 신호에 대응할 수 있다. 그러므로 블록 750에 도시된 바와 같이, 역 직렬화기는 이 스트로브 신호에 응답하는 프레임 정렬 경계에 정렬되는 병렬 데이터를 제공한다. 그러므로 다양한 실시예들에 따르면, 아날로그 도메인 내에서 프레임들을 정렬시킴으로써, 어떠한 디지털 정렬도 요구되지 않고 따라서 레이턴시도 초래되지 않는다. 이와 같으므로, 디지털 부분은 정렬된 프레임들을 수신하고 수신된 프레임들에 대한 프로세싱을 즉각적으로 시작할 수 있다. 도 7의 실시예에서 이 특정한 구현예가 도시될지라도, 본 발명의 범위가 이 점으로 제한되지 않음을 이해하라.
실시예들은 코드로 구현될 수 있고 명령들을 자체에 저장하는 저장 매체 상에 저장될 수 있고, 이 저장 매체는 시스템을 프로그램하여 상기 명령들을 수행하는데 이용될 수 있다. 저장 매체는, 플로피 디스크들, 광 디스크들, 고체 상태 드라이브(solid state drive; SDD)들, 컴팩트 디스크 판독 전용 메모리(compact disk read-only memory; CD-ROM)들, 컴팩트 디스크 리라이터블(compact disk rewritable; CD-RW)들, 및 자기-광 디스크들을 포함하는 임의의 유형의 디스크, 판독 전용 메모리(ROM)들, 동적 임의 액세스 메모리(DRAM)들, 정적 임의 액세스 메모리(SRAM)들과 같은 임의 액세스 메모리(RAM)들, 소거 가능 프로그래머블 판독 전용 메모리(EPROM)들, 플래시 메모리들, 전기적 소거 가능 프로그래머블 판독 전용 메모리(EEPROM)들과 같은 반도체 디바이스들, 자기 또는 광학 카드들, 또는 전자 명령들을 저장하는데 적합한 임의의 다른 유형의 매체를 포함할 수 있으나, 이로 제한되지 않는다.
본 발명이 제한된 수의 실시예들에 관하여 기술되었을지라도, 당업자는 이로부터 다수의 수정들 및 변형들을 인정할 것이다. 첨부된 청구항들은 본 발명의 진정한 정신 및 범위 내에 해당되는 모든 그와 같은 수정들 및 변형들을 포괄하도록 의도된다.

Claims (20)

  1. 저 레이턴시 직렬 상호 접속 아키텍처에서 피드백 루프를 제공하는 장치로서,
    제 1 레이트로 직렬 데이터를 수신하고, 상기 직렬 데이터에 대응하며 N의 비트 폭을 가지는 병렬 데이터 프레임을 출력하는 역 직렬화기(de-serializer) - 상기 역 직렬화기는 위상 제어 신호에 응답하여 프레임 정렬 경계에 정렬되는 상기 병렬 데이터 프레임을 출력함 - 와,
    상기 역 직렬화기로부터 상기 병렬 데이터 프레임을 수신하도록 상기 역 직렬화기에 연결되는 수신기 로직 - 상기 수신기 로직은 상기 프레임 정렬 경계를 결정하고, 상기 결정된 프레임 정렬 경계에 기초하여 상기 위상 제어 신호를 생성하며, 상기 생성된 위상 제어 신호를 상기 역 직렬화기로 피드백함 - 을 포함하는
    장치.
  2. 제 1 항에 있어서,
    상기 역 직렬화기는 상기 직렬 데이터를 수신하는 시프트 레지스터와, 상기 위상 제어 신호에 응답하여 상기 병렬 데이터 프레임을 출력하는 출력 회로를 포함하는
    장치.
  3. 제 2 항에 있어서,
    상기 역 직렬화기는 상기 직렬 데이터로부터 복원되는 디지털 클럭을 이용하여 상기 시프트 레지스터로 상기 직렬 데이터를 클럭킹하고,
    상기 출력 회로는 N개의 플롭을 포함하고, 상기 위상 제어 신호는 상기 N개의 플롭을 클럭킹하는
    장치.
  4. 제 3 항에 있어서,
    상기 수신기 로직은 상기 위상 제어 신호를 생성하기 위해 위상 제어 회로를 포함하는
    장치.
  5. 제 4 항에 있어서,
    상기 위상 제어 회로는 N개의 플롭의 링(a ring of N flops)을 포함하고, 상기 링의 N개의 플롭 중 하나의 출력은 상기 위상 제어 신호에 대응하는
    장치.
  6. 제 5 항에 있어서,
    상기 수신기 로직에서의 상기 프레임 정렬 경계의 검출에 대응하는 검출 신호에 응답하여 상기 N개의 플롭 중 선택된 하나에 대한 세트 신호 및 리셋 신호를 생성하는 지연 세트 회로를 더 포함하는
    장치.
  7. 제 6 항에 있어서,
    상기 지연 세트 회로는 제 1 플롭 및 제 2 플롭을 포함하고, 상기 제 1 플롭은 세트 입력에서 디지털 세트 지연 신호를 수신하고, 상기 제 2 플롭은 세트 입력에서 디지털 리셋 지연 신호를 수신하고, 상기 제 1 플롭 및 상기 제 2 플롭으로의 데이터 입력은 사전 결정된 로직 레벨에 있는
    장치.
  8. 제 7 항에 있어서,
    상기 병렬 데이터 프레임을 수신하고 상기 병렬 데이터 프레임의 데이터 패턴에 기초하여 상기 프레임 정렬 경계를 결정하도록 연결된 프레임 경계 검출기를 더 포함하는
    장치.
  9. 제 8 항에 있어서,
    상기 프레임 경계 검출기는 검출에 응답하여 상기 디지털 세트 지연 신호 및 상기 디지털 리셋 지연 신호를 상기 지연 세트 회로에 제공하는
    장치.
  10. 저 레이턴시 직렬 상호 접속 아키텍처에서 피드백 루프를 제공하는 방법으로서,
    수신기의 역 직렬화기에서 직렬 데이터를 수신하는 단계와,
    상기 직렬 데이터를 병렬 데이터로 변환하고 프레임 경계에 정렬되지 않은 병렬 데이터를 상기 역 직렬화기로부터 상기 수신기의 디지털 로직으로 제공하는 단계와,
    상기 디지털 로직으로부터 상기 역 직렬화기에서 로드 스트로브 신호(a load strobe signal)를 수신하는 단계 -상기 로드 스트로브 신호는 상기 디지털 로직에서의 상기 프레임 경계의 결정에 기초하여 생성됨- 와,
    상기 로드 스트로브 신호에 응답하여 상기 프레임 경계에 정렬되는 상기 역 직렬화기로부터의 병렬 데이터를 상기 디지털 로직에 제공하는 단계를 포함하는
    방법.
  11. 제 10 항에 있어서,
    상기 디지털 로직으로부터 상기 역 직렬화기로 연결되는 피드백 경로를 따라 상기 로드 스트로브 신호를 수신하는 단계를 더 포함하는
    방법.
  12. 제 10 항에 있어서,
    상기 병렬 데이터의 데이터 패턴에 기초하여 상기 디지털 로직의 프레임 경계 검출기에서 상기 프레임 경계를 결정하는 단계를 더 포함하는
    방법.
  13. 제 12 항에 있어서,
    상기 방법은 N개의 플롭의 링을 포함하는 위상 제어 회로로부터 상기 로드 스트로브 신호를 수신하는 단계를 더 포함하고, 상기 링의 상기 N개의 플롭 중 하나의 출력은 상기 로드 스트로브 신호에 대응하는
    방법.
  14. 제 13 항에 있어서,
    상기 프레임 경계의 검출에 대응하는 검출 신호에 응답하여 상기 N개의 플롭 중 선택된 하나에 대한 지연 세트 회로에서 세트 신호 및 리셋 신호를 생성하는 단계를 더 포함하는
    방법.
  15. 제 10 항에 있어서,
    상기 역 직렬화기의 시프트 레지스터에서 상기 직렬 데이터를 수신하는 단계와, 상기 로드 스트로브 신호에 응답하여 상기 시프트 레지스터에 연결된 출력 회로로부터 상기 병렬 데이터를 출력하는 단계를 더 포함하는
    방법.
  16. 제 15 항에 있어서,
    상기 직렬 데이터로부터 복원되는 디지털 클럭을 이용하여 상기 시프트 레지스터로 상기 직렬 데이터를 클럭킹하는 단계와, 상기 출력 회로의 N개의 플롭을 상기 로드 스트로브 신호를 이용하여 클럭킹하는 단계를 더 포함하는
    방법.
  17. 저 레이턴시 직렬 상호 접속 아키텍처에서 피드백 루프를 제공하는 시스템으로서,
    링크를 통해 직렬 데이터를 수신기로 송신하는 송신기와,
    상기 직렬 데이터를 수신하는 수신기
    를 포함하되,
    상기 수신기는
    상기 직렬 데이터를 수신하고, 위상 제어 신호에 응답하여 프레임 정렬 경계에 정렬된 병렬 데이터 프레임을 출력하는 역 직렬화기와,
    상기 역 직렬화기로부터 상기 병렬 데이터 프레임을 수신하도록 상기 역 직렬화기에 연결되는 수신기 로직 - 상기 수신기 로직은 상기 프레임 정렬 경계를 결정하고, 상기 결정된 프레임 정렬 경계에 기초하여 상기 위상 제어 신호를 생성하며, 상기 생성된 위상 제어 신호를 상기 역 직렬화기로 피드백함 - 을 포함하는
    시스템.
  18. 제 17 항에 있어서,
    상기 역 직렬화기는 상기 직렬 데이터로부터 복원되는 디지털 클럭에 따라 상기 직렬 데이터를 수신하는 시프트 레지스터와, 상기 위상 제어 신호에 따라 상기 병렬 데이터 프레임을 출력하는 출력 회로를 포함하는
    시스템.
  19. 제 18 항에 있어서,
    상기 출력 회로는 상기 위상 제어 신호에 의해 클럭킹되는 복수의 플롭을 포함하는
    시스템.
  20. 제 19 항에 있어서,
    상기 수신기 로직은 피드백 회로를 포함하고,
    상기 피드백 회로는
    상기 병렬 데이터 프레임을 수신하고, 상기 병렬 데이터 프레임의 데이터 패턴에 기초하여 상기 프레임 정렬 경계를 결정하며, 검출에 응답하여 디지털 세트 지연 신호 및 디지털 리셋 지연 신호를 제공하는 프레임 경계 검출기와,
    상기 출력 회로의 복수의 플롭들 중 선택된 하나에 대해 제 1 상태를 가지는 세트 신호 및 리셋 신호를 생성하는 지연 세트 회로 - 상기 지연 세트 회로는 제 1 플롭 및 제 2 플롭을 포함하고, 상기 제 1 플롭은 세트 입력에서 상기 디지털 세트 지연 신호를 수신하고 상기 제 2 플롭은 세트 입력에서 상기 디지털 리셋 지연 신호를 수신하고, 상기 제 1 플롭 및 상기 제 2 플롭으로의 데이터 입력은 사전 결정된 로직 레벨에 있음 - 와,
    플롭의 링 중 하나에 의한 상기 제 1 상태의 상기 세트 신호 및 상기 리셋 신호의 수신에 응답하여 상기 플롭의 링 중 선택된 하나의 출력에서 상기 위상 제어 신호를 생성하는 위상 제어 회로를 포함하는
    시스템.
KR1020137015274A 2010-12-15 2011-12-12 저 레이턴시 직렬 상호 접속 아키텍처에서의 피드백 루프의 제공 KR101515360B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/969,249 US8405533B2 (en) 2010-12-15 2010-12-15 Providing a feedback loop in a low latency serial interconnect architecture
US12/969,249 2010-12-15
PCT/US2011/064306 WO2012082572A2 (en) 2010-12-15 2011-12-12 Providing a feedback loop in a low latency serial interconnect architecture

Publications (2)

Publication Number Publication Date
KR20130111586A KR20130111586A (ko) 2013-10-10
KR101515360B1 true KR101515360B1 (ko) 2015-05-04

Family

ID=46233675

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137015274A KR101515360B1 (ko) 2010-12-15 2011-12-12 저 레이턴시 직렬 상호 접속 아키텍처에서의 피드백 루프의 제공

Country Status (5)

Country Link
US (2) US8405533B2 (ko)
KR (1) KR101515360B1 (ko)
CN (1) CN102754407B (ko)
DE (1) DE112011104391B4 (ko)
WO (1) WO2012082572A2 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8405533B2 (en) * 2010-12-15 2013-03-26 Intel Corporation Providing a feedback loop in a low latency serial interconnect architecture
CA2941283C (en) * 2015-09-08 2018-06-12 Ross Video Limited Data alignment implemented in a field programmable gate array (fpga) device
GB2553338B (en) * 2016-09-02 2019-11-20 Advanced Risc Mach Ltd Serial communication control

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7336729B2 (en) * 2001-03-01 2008-02-26 Broadcom Corporation Digital signal processing based de-serializer
JP3761481B2 (ja) * 2002-03-26 2006-03-29 株式会社東芝 同期回路
US7007208B1 (en) 2002-05-31 2006-02-28 Finisar Corporation Systems and methods for data unit modification
KR100633774B1 (ko) * 2005-08-24 2006-10-16 삼성전자주식회사 넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로
US8130939B2 (en) 2007-03-30 2012-03-06 Intel Corporation Maintaining convergence of a receiver during changing conditions
US8504865B2 (en) 2007-04-20 2013-08-06 Easic Corporation Dynamic phase alignment
US9559881B2 (en) 2007-12-21 2017-01-31 Altera Corporation Transceiver system with reduced latency uncertainty
US7876244B2 (en) * 2009-05-29 2011-01-25 Telefonaktiebolaget L M Ericsson (Publ) Method for aligning a serial bit stream with a parallel output
US8405533B2 (en) * 2010-12-15 2013-03-26 Intel Corporation Providing a feedback loop in a low latency serial interconnect architecture

Also Published As

Publication number Publication date
WO2012082572A2 (en) 2012-06-21
US20120154185A1 (en) 2012-06-21
DE112011104391B4 (de) 2021-05-06
CN102754407A (zh) 2012-10-24
KR20130111586A (ko) 2013-10-10
US8405533B2 (en) 2013-03-26
US8711018B2 (en) 2014-04-29
CN102754407B (zh) 2015-03-25
DE112011104391T5 (de) 2013-09-19
US20130241751A1 (en) 2013-09-19
WO2012082572A3 (en) 2012-09-20

Similar Documents

Publication Publication Date Title
US6374361B1 (en) Skew-insensitive low voltage differential receiver
US8023602B2 (en) Serial data communication apparatus and methods of using a single line
KR102091302B1 (ko) 스큐가 있는 다중 레인 통신 링크에서의 타임스탬프 보정
US7198197B2 (en) Method and apparatus for data acquisition
KR101107849B1 (ko) 클록 및 데이터 복구 방법과 장치
US6795514B2 (en) Integrated data clock extractor
US9866413B2 (en) Transition enforcing coding receiver for sampling vector signals without using clock and data recovery
US7224638B1 (en) Reliability clock domain crossing
KR101515360B1 (ko) 저 레이턴시 직렬 상호 접속 아키텍처에서의 피드백 루프의 제공
US7936855B2 (en) Oversampling data recovery circuit and method for a receiver
US20120317380A1 (en) Device and method for a half-rate clock elasticity fifo
US8504865B2 (en) Dynamic phase alignment
KR101615101B1 (ko) 클록 복원 회로 및 이를 포함하는 샘플링 신호 생성기
US8718215B2 (en) Method and apparatus for deskewing data transmissions
US20190363914A1 (en) Semiconductor device including a high-speed receiver being capable of adjusting timing skew for multi-level signal and testing equipment including the receiver
US6604203B1 (en) Arrangement and method for self-synchronization data to a local clock
US20060098770A1 (en) Synchronizer for passing data from a first system to a second system
US7321647B2 (en) Clock extracting circuit and clock extracting method
CN112148655B (zh) 多位数据跨时钟域的处理方法及装置
US20090257537A1 (en) Data recovery circuit of semiconductor memory apparatus that minimizes jitter during data transmission
US20070069927A1 (en) Method of transmitting a serial bit-stream and electronic transmitter for transmitting a serial bit-stream
US20080310571A1 (en) Pulsed Serial Link Transmitting Data and Timing Information on a Single Line
KR100646336B1 (ko) 데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬수신기
JP6492467B2 (ja) 受信回路及び半導体集積回路
US8816737B1 (en) Interface circuit for signal transmission

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180328

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190328

Year of fee payment: 5