JP6492467B2

JP6492467B2 - 受信回路及び半導体集積回路

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Description

本発明は、受信回路及び半導体集積回路に関する。

並列に転送されてきた複数の分割データのそれぞれを格納する複数の先入れ先出しメモリを有するデータ転送方式が知られている（特許文献１参照）。タイミング指示手段は、複数の先入れ先出しメモリのそれぞれのデータ格納状態を監視しており、それらの全てにデータが格納されている場合にデータの読み出しを指示するタイミング信号を出力する。複数の保持手段は、複数の先入れ先出しメモリのそれぞれに対応して設けられており、タイミング指示手段から出力されるタイミング信号に同期して、複数の先入れ先出しメモリに格納された分割データを取り込んで保持する。

また、並列伝送路を伝送する複数の伝送信号のうちの同一タイミングとなるべきエッジから一つの伝送信号のエッジを検出する検出手段を有するスキュー補正回路が知られている（特許文献２参照）。補正信号生成手段は、検出手段で検出されたエッジの周期に応じた補正信号を生成する。補正手段は、補正信号生成手段で生成された補正信号に同期させて、複数の伝送信号のエッジを夫々一致出力させる。

また、外部からの複数のクロック信号にそれぞれ同期して外部からの複数のデータを取り込む入力回路を有する半導体装置が知られている（特許文献３参照）。パルス信号生成回路は、パルス信号を生成する。駆動回路は、入力回路が取り込んだ複数のデータをパルス信号のタイミングに応じた同一のタイミングに揃えて内部回路に供給する。

また、送信クロックに従って送信される少なくとも１つの通知信号を受信クロックに従って受信する非同期伝送装置が知られている（特許文献４参照）。トリガ信号送信部は、通知信号のシンボル周期に基づくトリガ信号を出力する。通知信号送信部は、トリガ信号送信部により出力されるトリガ信号のタイミングに対して所定時間だけタイミングをずらした通知信号を出力する。トリガ信号同期化部は、トリガ信号送信部から出力されたトリガ信号を受信してトリガ信号の同期化を行うと共に、通知信号送信部から出力された通知信号のサンプリングタイミングを指示するサンプリングタイミング信号を出力する。通知信号保持部は、サンプリングタイミング信号に従って、通知信号送信部から受信した通知信号を保持する。

特開平１０−２４７１７５号公報特開平６−５４０１６号公報特開２００３−８５１３０号公報特許第４８４１９２７号公報

例えば、アナログ回路の信号をデジタル回路で補正する場合など、アナログ回路が出力する複数のデータを半導体チップ内で離れた位置にある回路に同時に受信させたいという要求がある。複数のデータを同一のタイミングで受信するためには、複数のデータ及びクロック信号を複数のフリップフロップ回路に送信する方法がある。

しかし、送信距離が長くなると、データとクロック信号とのスキューが大きくなりうるため、フリップフロップ回路がデータを正常に受信するためのセットアップ／ホールド時間の制約を満足させるために、送信回路の設計においてすべてのデータとクロック信号についてのタイミング制約を厳しくする必要がある。また、スキューが大きい場合には、要求の動作周波数で設計することが困難である。

本発明の目的は、複数の受信データのデータ遷移タイミングを一致させることができる受信回路及び半導体集積回路を提供することである。

受信回路は、同一のクロック信号に基づいて複数の受信データをそれぞれラッチする複数の第１の保持回路と、前記複数の第１の保持回路のラッチから一定時間経過後に、前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データとをそれぞれ比較する比較回路と、前記比較回路の出力信号が前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データが一致することを示す場合に、前記複数の第１の保持回路によりラッチされた受信データをそれぞれラッチする複数の第２の保持回路とを有し、前記複数の第１の保持回路は、前記クロック信号の第１のエッジに同期してラッチし、前記比較回路は、前記第１のエッジの後続のエッジである、前記クロック信号の第２のエッジに同期して比較する。
また、受信回路は、同一のクロック信号に基づいて複数の受信データをそれぞれラッチする複数の第１の保持回路と、前記複数の第１の保持回路のラッチから一定時間経過後に、前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データとをそれぞれ比較する比較回路と、前記比較回路の出力信号が前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データが一致することを示す場合に、前記複数の第１の保持回路によりラッチされた受信データをそれぞれラッチする複数の第２の保持回路とを有し、前記複数の第２の保持回路は、前記同一のクロック信号に同期してラッチする。
また、受信回路は、同一のクロック信号に基づいて複数の受信データをそれぞれラッチする複数の第１の保持回路と、前記複数の第１の保持回路のラッチから一定時間経過後に、前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データとをそれぞれ比較する比較回路と、前記比較回路の出力信号が前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データが一致することを示す場合に、前記複数の第１の保持回路によりラッチされた受信データをそれぞれラッチする複数の第２の保持回路と、前記比較回路の出力信号及び前記クロック信号の論理積信号を出力する論理積回路とを有し、前記複数の第２の保持回路は、前記論理積回路の出力信号に同期してラッチする。
また、受信回路は、同一のクロック信号に基づいて複数の受信データをそれぞれラッチする複数の第１の保持回路と、前記複数の第１の保持回路のラッチから一定時間経過後に、前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データとをそれぞれ比較する比較回路と、前記比較回路の出力信号が前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データが一致することを示す場合に、前記複数の第１の保持回路によりラッチされた受信データをそれぞれラッチする複数の第２の保持回路とを有し、前記複数の第２の保持回路は、それぞれ、イネーブル端子及びクロック端子を有し、前記複数の第２の保持回路のイネーブル端子には、前記比較回路の出力信号が入力され、前記複数の第２の保持回路のクロック端子には、前記クロック信号が入力される。

複数の第１の保持回路がそれぞれ受けとる複数の受信データのデータ遷移タイミングが異なっている場合でも、複数の第２の保持回路がそれぞれラッチした複数の受信データのデータ遷移タイミングを一致させることができる。

図１は、第１の実施形態による半導体集積回路の構成例を示す図である。図２は、受信回路の構成例を示す回路図である。図３は、図２の受信回路の動作例を示すタイミングチャートである。図４は、第２の実施形態による受信回路の構成例を示す回路図である。図５は、図４の受信回路の動作例を示すタイミングチャートである。

（第１の実施形態）
図１は、第１の実施形態による半導体集積回路１００の構成例を示す図である。半導体集積回路１００は、受信装置であり、フロントエンド回路１０１とロジック回路１０２とクロック生成回路１０３とを有する。フロントエンド回路１０１は、差動アンプ１０４と、サンプリング回路１０５と、デマルチプレクサ１０６と、受信回路１０７とを有する。ロジック回路１０２は、オフセットキャンセルロジック回路１０８と、クロックデータリカバリロジック回路１０９とを有する。オフセットキャンセルロジック回路１０８は、送信回路１１０を有する。クロックデータリカバリロジック回路１０９は、送信回路１１１を有する。クロック生成回路１０３は、位相補間回路１１２及び受信回路１１３を有する。

差動信号ＲＸＩＮ及びＲＸＩＮＸは、シリアル信号であり、フロントエンド回路１０１に入力される。差動アンプ１０４は、差動信号ＲＸＩＮ及びＲＸＩＮＸを増幅する。サンプリング回路１０５は、クロック生成回路１０３が出力するクロック信号に同期して、差動アンプ１０４が増幅した信号をサンプリングする。デマルチプレクサ１０６は、サンプリング回路１０５によりサンプリングされた信号をシリアル信号からパラレル信号に変換し、出力信号ＲＸＯＵＴを出力する。

オフセットキャンセルロジック回路１０８は、差動アンプ１０４のオフセットをキャンセルするために、出力信号ＲＸＯＵＴを基にオフセットキャンセルデータを生成する。送信回路１１０は、例えば６ビットのオフセットキャンセルデータ及びクロック信号を受信回路１０７に送信する。受信回路１０７は、例えば６ビットのオフセットキャンセルデータ及びクロック信号を受信し、例えば６ビットのオフセットキャンセルデータを差動アンプ１０４に出力する。差動アンプ１０４は、オフセットキャンセルデータを基に、オフセットがキャンセルされた増幅信号をサンプリング回路１０５に出力する。

クロックデータリカバリロジック回路１０９は、クロック生成回路１０３が出力するクロック信号の位相を制御するために、出力信号ＲＸＯＵＴを基に位相制御データを生成する。送信回路１１１は、例えば７ビットの位相制御データ及びクロック信号を受信回路１１３に送信する。受信回路１１３は、例えば７ビットの位相制御データ及びクロック信号を受信し、例えば７ビットの位相制御データを位相補間回路１１２に出力する。位相補間回路１１２は、位相制御データを基に、例えば４相基準クロック信号の位相を補間し、所望の位相のクロック信号をサンプリング回路１０５に出力する。サンプリング回路１０５は、入力信号のデータ遷移タイミングでサンプリングすると正しいデータをサンプリングすることが困難であり、入力信号のデータが安定しているタイミングでサンプリングすると正しいデータをサンプリングすることができる。クロックデータリカバリロジック回路１０９がクロック信号の位相を制御することにより、サンプリング回路１０５は、入力信号のデータが安定しているタイミングでサンプリングし、正しいデータをリカバリすることができる。

以上のように、送信回路１１０は、複数ビットのオフセットキャンセルデータを受信回路１０７に送信する。受信回路１０７は、送信回路１１０から複数ビットのオフセットキャンセルデータを受信する。また、送信回路１１１は、複数ビットの位相制御データを受信回路１１３に送信する。受信回路１１３は、送信回路１１１から複数ビットの位相制御データを受信する。

送信回路１１０と受信回路１０７の位置が離れている場合、及び、送信回路１１１と受信回路１１３の位置が離れている場合、オフセットキャンセルデータ及び位相制御データの伝送距離が長くなり、複数ビットデータとクロック信号のスキューが大きくなる。その場合、受信回路１０７及び１１３は、それぞれ、正しくオフセットキャンセルデータ及び位相制御データを受信できない恐れがある。受信回路１０７及び１１３が全ビットのデータを同時に正しく受信できなかった場合には、差動アンプ１０４及び位相補間回路１１２は適切な動作を行うことができない。そのため、受信回路１０７及び１１３は、全ビットのデータを同時に正しく受信する必要がある。

図２は図１の受信回路１０７及び１１３の各々の構成例を示す回路図であり、図３は図２の受信回路の動作例を示すタイミングチャートである。受信回路１０７及び１１３は、相互に同じ構成を有する。受信回路１０７及び１１３は、それぞれ、フリップフロップ回路２００〜２０２，２０７，２０９〜２１１と、排他的論理和回路２０３〜２０５と、否定論理和回路２０６と、論理積回路２０８とを有する。

受信回路１０７は、例えば３ビットの受信データ（オフセットキャンセルデータ）ＤＩＮ＜０＞〜ＤＩＮ＜２＞及びクロック信号ＣＬＫを送信回路１１０から受信し、例えば３ビットの受信データ（オフセットキャンセルデータ）ＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞を差動アンプ１０４に出力する。

受信回路１１３は、例えば３ビットの受信データ（位相制御データ）ＤＩＮ＜０＞〜ＤＩＮ＜２＞及びクロック信号ＣＬＫを送信回路１１１から受信し、例えば３ビットの受信データ（位相制御データ）ＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞を位相補間回路１１２に出力する。

３個の第１のフリップフロップ回路２００〜２０２は、第１の保持回路であり、３ビットの受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞をそれぞれ受けとり、同一のクロック信号ＣＬＫの立ち上がりエッジ（第１のエッジ）に同期して、３ビットの受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞をそれぞれラッチする。

第１のフリップフロップ回路２００は、クロック信号ＣＬＫの立ち上がりエッジに同期して、受信データＤＩＮ＜０＞をラッチし、ラッチした受信データを保持し、ラッチした受信データＤＦ＜０＞を出力する。第１のフリップフロップ回路２０１は、クロック信号ＣＬＫの立ち上がりエッジに同期して、受信データＤＩＮ＜１＞をラッチし、ラッチした受信データを保持し、ラッチした受信データＤＦ＜１＞を出力する。第１のフリップフロップ回路２０２は、クロック信号ＣＬＫの立ち上がりエッジに同期して、受信データＤＩＮ＜２＞をラッチし、ラッチした受信データを保持し、ラッチした受信データＤＦ＜２＞を出力する。

排他的論理和回路２０３は、受信データＤＩＮ＜０＞及びＤＦ＜０＞が相互に同じ場合にはローレベルを出力し、受信データＤＩＮ＜０＞及びＤＦ＜０＞が相互に異なる場合にはハイレベルを出力する。排他的論理和回路２０４は、受信データＤＩＮ＜１＞及びＤＦ＜１＞が相互に同じ場合にはローレベルを出力し、受信データＤＩＮ＜１＞及びＤＦ＜１＞が相互に異なる場合にはハイレベルを出力する。排他的論理和回路２０５は、受信データＤＩＮ＜２＞及びＤＦ＜２＞が相互に同じ場合にはローレベルを出力し、受信データＤＩＮ＜２＞及びＤＦ＜２＞が相互に異なる場合にはハイレベルを出力する。

否定論理和回路２０６は、排他的論理和回路２０３〜２０５の出力信号の否定論理和信号ＸＤＩＦを出力する。フリップフロップ回路２０７は、クロック信号ＣＬＫの立ち下がりエッジ（第２のエッジ）に同期して、否定論理和信号ＸＤＩＦをラッチし、ラッチした信号を保持し、ラッチした信号ＷＥを出力する。論理積回路２０８は、信号ＷＥ及びクロック信号ＣＬＫの論理積信号をクロック信号ＷＣＬＫとして出力する。

３個の第２のフリップフロップ回路２０９〜２１１は、第２の保持回路であり、同一のクロック信号ＷＣＬＫの立ち上がりエッジに同期して、３個の第１のフリップフロップ回路２００〜２０２によりラッチされた受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれラッチする。

第２のフリップフロップ回路２０９は、クロック信号ＷＣＬＫの立ち上がりエッジに同期して、受信データＤＦ＜０＞をラッチし、ラッチした受信データを保持し、ラッチした受信データＤＯＵＴ＜０＞を出力する。第２のフリップフロップ回路２１０は、クロック信号ＷＣＬＫの立ち上がりエッジに同期して、受信データＤＦ＜１＞をラッチし、ラッチした受信データを保持し、ラッチした受信データＤＯＵＴ＜１＞を出力する。第２のフリップフロップ回路２１１は、クロック信号ＷＣＬＫの立ち上がりエッジに同期して、受信データＤＦ＜２＞をラッチし、ラッチした受信データを保持し、ラッチした受信データＤＯＵＴ＜２＞を出力する。

送信回路１１０及び１１１は、それぞれ、３ビットのデータＤＩＮ＜０＞〜ＤＩＮ＜２＞を同時に送信する。しかし、３ビットのデータＤＩＮ＜０＞〜ＤＩＮ＜２＞の伝送線路の長さの違い等により、受信回路１０７及び１１３は、それぞれ、図３に示すように、３ビットのデータＤＩＮ＜０＞〜ＤＩＮ＜２＞を異なるタイミングで受信する。例えば、受信データＤＩＮ＜２＞は最も短い遅延時間で受信され、受信データＤＩＮ＜１＞は二番目に短い遅延時間で受信され、受信データＤＩＮ＜０＞は最も長い遅延時間で受信される。すなわち、時刻ｔ４〜ｔ６において、受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞は、相互にデータ遷移タイミングが異なる。

時刻ｔ１では、第１のフリップフロップ回路２００〜２０２は、クロック信号ＣＬＫの立ち上がりエッジに同期して、「１」の受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞をそれぞれラッチし、「１」の受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれ出力する。排他的論理和回路２０３〜２０５は、それぞれ、「１」の受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞と「１」の受信データＤＦ＜０＞〜ＤＦ＜２＞が同じであるので、ローレベルを出力する。すると、否定論理和回路２０６は、ハイレベルの否定論理和信号ＸＤＩＦを出力する。

次に、時刻ｔ２では、フリップフロップ回路２０７は、クロック信号ＣＬＫの立ち下がりエッジに同期して、ハイレベルの否定論理和信号ＸＤＩＦをラッチし、ハイレベルの信号ＷＥを出力する。ここで、フリップフロップ回路２０７のラッチタイミングを規定するクロック信号ＣＬＫの立ち下がりエッジは、第１のフリップフロップ回路２００〜２０２のラッチタイミングを規定するクロック信号ＣＬＫの立ち上がりエッジの後続のエッジであって、半サイクル後のエッジである。論理積回路２０８は、クロック信号ＣＬＫと同じ周期を有するクロック信号ＷＣＬＫを出力する。

次に、時刻ｔ３では、第１のフリップフロップ回路２００〜２０２は、クロック信号ＣＬＫの立ち上がりエッジに同期して、「１」の受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞をそれぞれラッチし、「１」の受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれ出力する。排他的論理和回路２０３〜２０５は、それぞれ、「１」の受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞と「１」の受信データＤＦ＜０＞〜ＤＦ＜２＞が同じであるので、ローレベルを出力する。すると、否定論理和回路２０６は、ハイレベルの否定論理和信号ＸＤＩＦを出力する。

第２のフリップフロップ回路２０９〜２１１は、クロック信号ＷＣＬＫの立ち上がりエッジに同期して、「１」の受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれラッチし、「１」の受信データＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞をそれぞれ出力する。

次に、時刻ｔ４では、フリップフロップ回路２０７は、クロック信号ＣＬＫの立ち下がりエッジに同期して、ハイレベルの否定論理和信号ＸＤＩＦをラッチし、ハイレベルの信号ＷＥを出力する。論理積回路２０８は、クロック信号ＣＬＫと同じクロック信号ＷＣＬＫを出力する。

次に、時刻ｔ５では、第２のフリップフロップ回路２０９〜２１１は、クロック信号ＷＣＬＫの立ち上がりエッジに同期して、「１」の受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれラッチし、「１」の受信データＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞をそれぞれ出力する。

第１のフリップフロップ回路２０１及び２０２は、クロック信号ＣＬＫの立ち上がりエッジに同期して、「０」の受信データＤＩＮ＜１＞及びＤＩＮ＜２＞をそれぞれラッチし、「０」の受信データＤＦ＜１＞及びＤＦ＜２＞をそれぞれ出力する。これに対し、第１のフリップフロップ回路２００は、クロック信号ＣＬＫの立ち上がりエッジに同期して、「１」の受信データＤＩＮ＜０＞をラッチし、「１」の受信データＤＦ＜０＞を出力する。

次に、時刻ｔ６では、排他的論理和回路２０４及び２０５は、それぞれ、「０」の受信データＤＩＮ＜１＞及びＤＩＮ＜２＞と「０」の受信データＤＦ＜１＞及びＤＦ＜２＞が同じであるので、ローレベルを出力する。これに対し、排他的論理和回路２０３は、「０」の受信データＤＩＮ＜０＞と「１」の受信データＤＦ＜０＞が異なるので、ハイレベルを出力する。すると、否定論理和回路２０６は、ローレベルの否定論理和信号ＸＤＩＦを出力する。フリップフロップ回路２０７は、クロック信号ＣＬＫの立ち下がりエッジに同期して、ローレベルの否定論理和信号ＸＤＩＦをラッチし、ローレベルの信号ＷＥを出力する。論理積回路２０８は、ローレベルのクロック信号ＷＣＬＫを出力する。

次に、時刻ｔ７では、第１のフリップフロップ回路２００〜２０２は、クロック信号ＣＬＫの立ち上がりエッジに同期して、「０」の受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞をそれぞれラッチし、「０」の受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれ出力する。排他的論理和回路２０３〜２０５は、それぞれ、「０」の受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞と「０」の受信データＤＦ＜０＞〜ＤＦ＜２＞が同じであるので、ローレベルを出力する。すると、否定論理和回路２０６は、ハイレベルの否定論理和信号ＸＤＩＦを出力する。なお、クロック信号ＷＣＬＫは、ローレベルを維持しているので、第２のフリップフロップ回路２０９〜２１１はラッチを行わない。

次に、時刻ｔ８では、フリップフロップ回路２０７は、クロック信号ＣＬＫの立ち下がりエッジに同期して、ハイレベルの否定論理和信号ＸＤＩＦをラッチし、ハイレベルの信号ＷＥを出力する。論理積回路２０８は、クロック信号ＣＬＫと同じクロック信号ＷＣＬＫを出力する。

次に、時刻ｔ９では、第２のフリップフロップ回路２０９〜２１１は、クロック信号ＷＣＬＫの立ち上がりエッジに同期して、「０」の受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれラッチし、「０」の受信データＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞をそれぞれ出力する。

上記の時刻ｔ１〜ｔ３は、受信データＤＩＮ＜０＞〜＜２＞がクロック信号ＣＬＫの半サイクル以上にわたって安定している期間の動作を示す。時刻ｔ５〜ｔ６は、受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞が遷移中である期間の動作を示す。時刻ｔ７〜ｔ９は、時刻ｔ１〜ｔ３と同様に、受信データＤＩＮ＜０＞〜＜２＞がクロック信号ＣＬＫの半サイクル以上にわたって安定している期間の動作を示す。受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞が遷移中の時刻ｔ７では、クロック信号ＷＣＬＫがローレベルであるので、第２のフリップフロップ回路２０９〜２１１が出力する受信データＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞は変化しない。

なお、上記では、３ビットの受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞の例を説明したが、受信データは２ビットでも４ビット以上でもよい。

以上のように、複数の第１のフリップフロップ回路２００〜２０２は、複数の受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞をそれぞれ受けとり、同一のクロック信号ＣＬＫに基づいて複数の受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞をそれぞれラッチし、複数の受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれ出力する。

排他的論理和回路２０３〜２０５、否定論理和回路２０６及びフリップフロップ回路２０７は、比較回路であり、複数の第１のフリップフロップ回路２００〜２０２のラッチ時刻（例えば時刻ｔ５）から一定時間経過後（例えば時刻ｔ６）に、複数の第１のフリップフロップ回路２００〜２０２によりそれぞれラッチされた受信データＤＦ＜０＞〜ＤＦ＜２＞と複数の第１のフリップフロップ回路２００〜２０２にそれぞれ入力される受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞とをそれぞれ比較する。上記の一定時間は、クロック信号ＣＬＫの立ち上がりから立ち下がりまでの時間である。フリップフロップ回路２０７は、全ビットの受信データが一致する場合にはハイレベルを出力し、一致しない場合にはローレベルを出力する。

複数の第２のフリップフロップ回路２０９〜２１１は、比較回路の出力信号が複数の第１のフリップフロップ回路２００〜２０２によりそれぞれラッチされた受信データＤＦ＜０＞〜ＤＦ＜２＞と複数の第１のフリップフロップ回路２００〜２０２にそれぞれ入力される受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞が一致することを示す場合に、複数の第１のフリップフロップ回路２００〜２０２によりラッチされた受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれラッチし、複数の受信データＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞をそれぞれ出力する。

本実施形態によれば、受信回路１０７及び１１３は、それぞれ、データ遷移タイミングが異なる３ビットの受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞を受けとった場合でも、データ遷移タイミングが同じ３ビットの受信データＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞を出力することができる。

受信回路１０７及び１１３は、受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞が安定しているかどうか判断することができる。第１のフリップフロップ回路２００〜２０２がラッチした後、一定時間（クロック信号ＣＬＫの半サイクル）の経過後に、受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞と受信データＤＦ＜０＞〜ＤＦ＜２＞がそれぞれ一致していなければ、受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞は遷移中であり、受信データＤＦ＜０＞〜ＤＦ＜２＞は不正なデータであると判断できる。逆に、受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞と受信データＤＦ＜０＞〜ＤＦ＜２＞がそれぞれ一致していれば、受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞は安定したデータとみなし、第２のフリップフロップ回路２０９〜２１１が受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれラッチすることにより、正しい受信データＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞を得ることができる。

受信回路がない場合、全ビットの受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞とクロック信号ＣＬＫについて、伝送によるスキューとフリップフロップ回路のセットアップ／ホールド時間を考慮したタイミング制約において、送信回路１１０及び１１１の送信タイミングを設計する必要があり、タイミング制約を満たせない場合には、動作周波数を下げるなどの性能の低下や再設計の工数が必要になる。

本実施形態の受信回路１０７及び１１３は、データ遷移中の不正な受信データのラッチを防止するので、送信回路１１０及び１１１の設計への要求が緩和される。本実施形態では、受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞間のスキューをクロック信号ＣＬＫの半サイクル以内に抑えるだけでよく、受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞とクロック信号ＣＬＫ間のタイミング制約は発生しない。

また、本実施形態では、受信回路１０７及び１１３のクロック信号ＣＬＫは、送信回路１１０及び１１１のクロック信号と同期している必要はない。すなわち、受信回路１０７及び１１３は、クロック信号ＣＬＫを送信回路１１０及び１１１から受信せず、内部でクロック信号ＣＬＫを生成してもよい。

（第２の実施形態）
図４は第２の実施形態による受信回路１０７及び１１３の各々の構成例を示す回路図であり、図５は図４の受信回路の動作例を示すタイミングチャートである。本実施形態の受信回路（図４）は、第１の実施形態の受信回路（図２）に対して、論理積回路２０８を削除したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

第２のフリップフロップ回路２０９〜２１１は、それぞれ、入力端子、クロック端子及び出力端子の他、イネーブル端子ＥＮを有する。第２のフリップフロップ回路２０９〜２１１のイネーブル端子ＥＮには、フリップフロップ回路２０７が出力する信号ＷＥが入力される。第２のフリップフロップ回路２０９〜２１１のクロック端子には、クロック信号ＣＬＫが入力される。第２のフリップフロップ回路２０９〜２１１の入力端子には、それぞれ、受信データＤＦ＜０＞〜ＤＦ＜２＞が入力される。第２のフリップフロップ回路２０９〜２１１の出力端子は、それぞれ、受信データＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞を出力する。

第２のフリップフロップ回路２０９〜２１１は、信号ＷＥがハイレベルである場合には、クロック信号ＣＬＫの立ち上がりエッジに同期して、受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれラッチし、受信データデータＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞をそれぞれ出力する。また、第２のフリップフロップ回路２０９〜２１１は、信号ＷＥがローレベルである場合には、受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれラッチしない。

時刻ｔ３では、第２のフリップフロップ回路２０９〜２１１は、信号ＷＥがハイレベルであるので、クロック信号ＣＬＫの立ち上がりエッジに同期して、「１」の受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれラッチし、「１」の受信データＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞をそれぞれ出力する。

時刻ｔ５では、第２のフリップフロップ回路２０９〜２１１は、信号ＷＥがハイレベルであるので、クロック信号ＣＬＫの立ち上がりエッジに同期して、「１」の受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれラッチし、「１」の受信データＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞をそれぞれ出力する。

時刻ｔ７では、第２のフリップフロップ回路２０９〜２１１は、信号ＷＥがローレベルであるのでラッチしない。

時刻ｔ９では、第２のフリップフロップ回路２０９〜２１１は、信号ＷＥがハイレベルであるので、クロック信号ＣＬＫの立ち上がりエッジに同期して、「０」の受信データＤＦ＜０＞〜ＤＦ＜２＞をそれぞれラッチし、「０」の受信データＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞をそれぞれ出力する。

本実施形態の受信回路１０７及び１１３は、第１の実施形態の受信回路１０７及び１１３に対して、同じ受信データＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞を出力することができ、同じ効果を得ることができる。

第１及び第２の実施形態によれば、複数の第１のフリップフロップ回路２００〜２０２がそれぞれ受けとる複数の受信データＤＩＮ＜０＞〜ＤＩＮ＜２＞のデータ遷移タイミングが異なっている場合でも、複数の第２のフリップフロップ回路２０９〜２１１がそれぞれラッチした複数の受信データＤＯＵＴ＜０＞〜ＤＯＵＴ＜２＞のデータ遷移タイミングを一致させることができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

２００〜２０２第１のフリップフロップ回路
２０３〜２０５排他的論理和回路
２０６否定論理和回路
２０７フリップフロップ回路
２０８論理積回路
２０９〜２１１第２のフリップフロップ回路

Claims

同一のクロック信号に基づいて複数の受信データをそれぞれラッチする複数の第１の保持回路と、
前記複数の第１の保持回路のラッチから一定時間経過後に、前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データとをそれぞれ比較する比較回路と、
前記比較回路の出力信号が前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データが一致することを示す場合に、前記複数の第１の保持回路によりラッチされた受信データをそれぞれラッチする複数の第２の保持回路とを有し、
前記複数の第１の保持回路は、前記クロック信号の第１のエッジに同期してラッチし、
前記比較回路は、前記第１のエッジの後続のエッジである、前記クロック信号の第２のエッジに同期して比較することを特徴とする受信回路。
同一のクロック信号に基づいて複数の受信データをそれぞれラッチする複数の第１の保持回路と、
前記複数の第１の保持回路のラッチから一定時間経過後に、前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データとをそれぞれ比較する比較回路と、
前記比較回路の出力信号が前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データが一致することを示す場合に、前記複数の第１の保持回路によりラッチされた受信データをそれぞれラッチする複数の第２の保持回路とを有し、
前記複数の第２の保持回路は、前記同一のクロック信号に同期してラッチすることを特徴とする受信回路。
前記第１のエッジは、前記同一のクロック信号の立ち上がりエッジ及び立ち下がりエッジのうちの一方のエッジであり、
前記第２のエッジは、前記同一のクロック信号の立ち上がりエッジ及び立ち下がりエッジのうちの他方のエッジであることを特徴とする請求項１記載の受信回路。
同一のクロック信号に基づいて複数の受信データをそれぞれラッチする複数の第１の保持回路と、
前記複数の第１の保持回路のラッチから一定時間経過後に、前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データとをそれぞれ比較する比較回路と、
前記比較回路の出力信号が前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データが一致することを示す場合に、前記複数の第１の保持回路によりラッチされた受信データをそれぞれラッチする複数の第２の保持回路と、
前記比較回路の出力信号及び前記クロック信号の論理積信号を出力する論理積回路とを有し、
前記複数の第２の保持回路は、前記論理積回路の出力信号に同期してラッチすることを特徴とする受信回路。
同一のクロック信号に基づいて複数の受信データをそれぞれラッチする複数の第１の保持回路と、
前記複数の第１の保持回路のラッチから一定時間経過後に、前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データとをそれぞれ比較する比較回路と、
前記比較回路の出力信号が前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データが一致することを示す場合に、前記複数の第１の保持回路によりラッチされた受信データをそれぞれラッチする複数の第２の保持回路とを有し、
前記複数の第２の保持回路は、それぞれ、イネーブル端子及びクロック端子を有し、
前記複数の第２の保持回路のイネーブル端子には、前記比較回路の出力信号が入力され、
前記複数の第２の保持回路のクロック端子には、前記クロック信号が入力されることを特徴とする受信回路。
受信回路と、
前記受信回路が受信したデータに基づいて動作する内部回路と、
を有し、
前記受信回路は、
同一のクロック信号に基づいて複数の受信データをそれぞれラッチする複数の第１の保持回路と、
前記複数の第１の保持回路のラッチから一定時間経過後に、前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データとをそれぞれ比較する比較回路と、
前記比較回路の出力信号が前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データが一致することを示す場合に、前記複数の第１の保持回路によりラッチされた受信データをそれぞれラッチする複数の第２の保持回路とを有し、
前記複数の第１の保持回路は、前記クロック信号の第１のエッジに同期してラッチし、
前記比較回路は、前記第１のエッジの後続のエッジである、前記クロック信号の第２のエッジに同期して比較することを特徴とする半導体集積回路。
受信回路と、
前記受信回路が受信したデータに基づいて動作する内部回路と、
を有し、
前記受信回路は、
同一のクロック信号に基づいて複数の受信データをそれぞれラッチする複数の第１の保持回路と、
前記複数の第１の保持回路のラッチから一定時間経過後に、前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データとをそれぞれ比較する比較回路と、
前記比較回路の出力信号が前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データが一致することを示す場合に、前記複数の第１の保持回路によりラッチされた受信データをそれぞれラッチする複数の第２の保持回路とを有し、
前記複数の第２の保持回路は、前記同一のクロック信号に同期してラッチすることを特徴とする半導体集積回路。
受信回路と、
前記受信回路が受信したデータに基づいて動作する内部回路と、
を有し、
前記受信回路は、
同一のクロック信号に基づいて複数の受信データをそれぞれラッチする複数の第１の保持回路と、
前記複数の第１の保持回路のラッチから一定時間経過後に、前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データとをそれぞれ比較する比較回路と、
前記比較回路の出力信号が前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データが一致することを示す場合に、前記複数の第１の保持回路によりラッチされた受信データをそれぞれラッチする複数の第２の保持回路と、
前記比較回路の出力信号及び前記クロック信号の論理積信号を出力する論理積回路とを有し、
前記複数の第２の保持回路は、前記論理積回路の出力信号に同期してラッチすることを特徴とする半導体集積回路。
受信回路と、
前記受信回路が受信したデータに基づいて動作する内部回路と、
を有し、
前記受信回路は、
同一のクロック信号に基づいて複数の受信データをそれぞれラッチする複数の第１の保持回路と、
前記複数の第１の保持回路のラッチから一定時間経過後に、前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データとをそれぞれ比較する比較回路と、
前記比較回路の出力信号が前記複数の第１の保持回路によりそれぞれラッチされた受信データと前記複数の第１の保持回路にそれぞれ入力される受信データが一致することを示す場合に、前記複数の第１の保持回路によりラッチされた受信データをそれぞれラッチする複数の第２の保持回路とを有し、
前記複数の第２の保持回路は、それぞれ、イネーブル端子及びクロック端子を有し、
前記複数の第２の保持回路のイネーブル端子には、前記比較回路の出力信号が入力され、
前記複数の第２の保持回路のクロック端子には、前記クロック信号が入力されることを特徴とする半導体集積回路。
さらに、複数のデータを送信する送信回路を有し、
前記受信回路は、前記送信回路から前記複数のデータを受信することを特徴とする請求項６〜９のいずれか１項に記載の半導体集積回路。