JPH0654016A - スキュー補正回路 - Google Patents
スキュー補正回路Info
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- JPH0654016A JPH0654016A JP20678892A JP20678892A JPH0654016A JP H0654016 A JPH0654016 A JP H0654016A JP 20678892 A JP20678892 A JP 20678892A JP 20678892 A JP20678892 A JP 20678892A JP H0654016 A JPH0654016 A JP H0654016A
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- JP
- Japan
- Prior art keywords
- signal
- transmission
- circuit
- correction
- edge
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 並列型伝送路の伝送路間のスキューを補正す
るスキュー補正回路に関し、簡単な構成で、並列伝送路
間のスキューの補正を行なえるスキュー補正回路を提供
することを目的とする。 【構成】 ＥＸＯＲゲート１４-1〜１４-nにより各伝送
路１１-1〜１１-nのエッジを検出し、ＯＲゲート１５を
介して検出回路１６に入力することにより最初に発生し
たエッジを遅延させた信号を生成し、周波数単一化回路
１７，リミッタアンプ１８によりクロック信号を生成
し、伝送路１１-1〜１１-nをデータ入力とするＤフリッ
プフロップ１２-1〜１２-nのクロック入力として供給す
る。
るスキュー補正回路に関し、簡単な構成で、並列伝送路
間のスキューの補正を行なえるスキュー補正回路を提供
することを目的とする。 【構成】 ＥＸＯＲゲート１４-1〜１４-nにより各伝送
路１１-1〜１１-nのエッジを検出し、ＯＲゲート１５を
介して検出回路１６に入力することにより最初に発生し
たエッジを遅延させた信号を生成し、周波数単一化回路
１７，リミッタアンプ１８によりクロック信号を生成
し、伝送路１１-1〜１１-nをデータ入力とするＤフリッ
プフロップ１２-1〜１２-nのクロック入力として供給す
る。
Description
【０００１】
【産業上の利用分野】本発明はスキュー補正回路に係
り、特に並列型伝送路の伝送路間のスキューを補正する
スキュー補正回路に関する。
り、特に並列型伝送路の伝送路間のスキューを補正する
スキュー補正回路に関する。
【０００２】計算機、交換機等の情報機器ではデータリ
ンクを形成するために並列信号線路が用いられている。
ンクを形成するために並列信号線路が用いられている。
【０００３】また、近年の情報機器のインターフェイス
の高速化、大容量化のデータ転送に伴い、伝送線路とし
て光アレイリンク等の伝送路が用いられている。
の高速化、大容量化のデータ転送に伴い、伝送線路とし
て光アレイリンク等の伝送路が用いられている。
【０００４】光アレイリンク等の伝送路では、電気から
光に、光から電気に変換後の並列伝送路間のスキュー
（ずれ）が問題とされる。並列伝送路を用いた情報機器
では並列伝送路間のスキューにより確実なデータ伝送が
できなくなってしまうため、伝送路間のスキューをキャ
ンセルする必要がある。
光に、光から電気に変換後の並列伝送路間のスキュー
（ずれ）が問題とされる。並列伝送路を用いた情報機器
では並列伝送路間のスキューにより確実なデータ伝送が
できなくなってしまうため、伝送路間のスキューをキャ
ンセルする必要がある。
【０００５】
【従来の技術】従来、光アレイリンク等の並列伝送路で
は伝送路間のスキューを減少させるため、電気から光、
及び、光から電気に変換するＩＣ（集積回路）レンズ、
コネクタ等の製造ばらつきをできるだけ少なくするよう
にしていた。
は伝送路間のスキューを減少させるため、電気から光、
及び、光から電気に変換するＩＣ（集積回路）レンズ、
コネクタ等の製造ばらつきをできるだけ少なくするよう
にしていた。
【０００６】また、もう一つの方法として伝送路とは別
にクロック専用線を設けておき、クロック専用線で伝送
されるクロック信号により伝送路の伝送信号を打ち直し
てスキューの補正を行っていた。
にクロック専用線を設けておき、クロック専用線で伝送
されるクロック信号により伝送路の伝送信号を打ち直し
てスキューの補正を行っていた。
【０００７】
【発明が解決しようとする課題】しかるに、従来、並列
伝送路間のスキューを減少させようとする場合、光電変
換器等の各装置の製造バラツキを減少させる方法を用い
ると製造管理の条件を厳しくしなければならないため、
装置の歩留りが低下してしまう。
伝送路間のスキューを減少させようとする場合、光電変
換器等の各装置の製造バラツキを減少させる方法を用い
ると製造管理の条件を厳しくしなければならないため、
装置の歩留りが低下してしまう。
【０００８】また、クロック専用線を用いてクロックを
伝送データと共に伝送し、伝送されたクロックによりデ
ータを打ち直しスキューを減少させる方法ではデータ伝
送路の他にクロック専用線を必要とするため、システム
が高価なものとなってしまう等の問題点があった。
伝送データと共に伝送し、伝送されたクロックによりデ
ータを打ち直しスキューを減少させる方法ではデータ伝
送路の他にクロック専用線を必要とするため、システム
が高価なものとなってしまう等の問題点があった。
【０００９】本発明は上記の点に鑑みてなされたもの
で、簡単な構成で、並列伝送路間のスキューの補正を行
なえるスキュー補正回路を提供することを目的とする。
で、簡単な構成で、並列伝送路間のスキューの補正を行
なえるスキュー補正回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理構成
図を示す。検出手段２は、並列伝送路１-1〜１-nを伝送
する複数の伝送信号のうちの同一タイミングとなるべき
エッジから一つの伝送信号のエッジを検出する。
図を示す。検出手段２は、並列伝送路１-1〜１-nを伝送
する複数の伝送信号のうちの同一タイミングとなるべき
エッジから一つの伝送信号のエッジを検出する。
【００１１】補正信号生成手段３は、検出手段２で検出
されたエッジの周期に応じた補正信号を生成する。
されたエッジの周期に応じた補正信号を生成する。
【００１２】補正手段４は、前記補正信号生成手段３で
生成された補正信号に同期させて、前記複数の伝送信号
のエッジを夫々一致出力させる。
生成された補正信号に同期させて、前記複数の伝送信号
のエッジを夫々一致出力させる。
【００１３】
【作用】伝送信号のうち同一タイミングで発生されるべ
きエッジより一つのエッジを検出し、この検出エッジの
タイミングに応じて補正信号を生成し、生成された一の
補正信号に同期させて伝送信号のエッジを一致させる。
このため、エッジ間で生じるずれを補正信号に同期した
タイミングに一致させることができる。
きエッジより一つのエッジを検出し、この検出エッジの
タイミングに応じて補正信号を生成し、生成された一の
補正信号に同期させて伝送信号のエッジを一致させる。
このため、エッジ間で生じるずれを補正信号に同期した
タイミングに一致させることができる。
【００１４】
【実施例】図２は本発明の第１実施例の構成図を示す。
同図中、１ａ-1〜１ａ-nは入力側伝送路を示す。入力側
伝送路１ａ-1〜１ａ-nはスキュー補正手段４を介して出
力側伝送路１ｂ-1〜１ｂ-nと接続される。スキュー補正
手段４は伝送路１１-1〜１１-nに対応したＤフリップフ
ロップ４-1〜４-nよりなる。
同図中、１ａ-1〜１ａ-nは入力側伝送路を示す。入力側
伝送路１ａ-1〜１ａ-nはスキュー補正手段４を介して出
力側伝送路１ｂ-1〜１ｂ-nと接続される。スキュー補正
手段４は伝送路１１-1〜１１-nに対応したＤフリップフ
ロップ４-1〜４-nよりなる。
【００１５】入力側伝送路１ａ-1〜１ａ-nはＤフリップ
フロップ４-1〜４-nのデータ入力端子Ｄと接続され、出
力側伝送路１ｂ-1〜１ｂ-nはＤフリップフロップ４-1〜
４-nの出力Ｑと接続される。Ｄフリップフロップ４-1〜
４-nのクロック端子に同一のクロックを供給することに
より入力側伝送路１ａ-1〜１ａ-nの伝送信号が打ち直さ
れ、出力側伝送路１ｂ-1〜１ｂ-nに出力され、各伝送路
１１-1〜１１-n間の同期をとる構成とされている。入力
側伝送路１ａ-1〜１ａ-nと、出力側伝送路１ｂ-1〜１ｂ
-nとは検出手段２に接続される。検出手段２はＥＸＯＲ
ゲート２ａ-1〜２ａ-n，ＯＲゲート２ｂよりなり、ＥＸ
ＯＲゲート２ａ-1の入力には入力側伝送路１ａ-1と出力
側伝送路１ｂ-1が接続され、ＥＸＯＲゲート２ａ-2の入
力には入力側伝送路１ａ-2と出力側伝送路１ｂ-2が接続
され、同様にＥＸＯＲゲート２ａ-nの入力には入力側伝
送路１ａ-nと出力側伝送路１ｂ-nが接続される。ＥＸＯ
Ｒゲート２ａ-1〜２ａ-nは入力が互いに等しくないとき
に出力は“Ｈ”となり、入力が互いに等しいときに出力
は“Ｌ”となるゲートで、同一伝送路１ａ-1，１ｂ-1；
１ａ-2，１ｂ-2；１ａ-n，１ｂ-nの信号に変化（“Ｌ”
→“Ｈ”，“Ｈ”→“Ｌ”）があったときに出力が
“Ｈ”となる。
フロップ４-1〜４-nのデータ入力端子Ｄと接続され、出
力側伝送路１ｂ-1〜１ｂ-nはＤフリップフロップ４-1〜
４-nの出力Ｑと接続される。Ｄフリップフロップ４-1〜
４-nのクロック端子に同一のクロックを供給することに
より入力側伝送路１ａ-1〜１ａ-nの伝送信号が打ち直さ
れ、出力側伝送路１ｂ-1〜１ｂ-nに出力され、各伝送路
１１-1〜１１-n間の同期をとる構成とされている。入力
側伝送路１ａ-1〜１ａ-nと、出力側伝送路１ｂ-1〜１ｂ
-nとは検出手段２に接続される。検出手段２はＥＸＯＲ
ゲート２ａ-1〜２ａ-n，ＯＲゲート２ｂよりなり、ＥＸ
ＯＲゲート２ａ-1の入力には入力側伝送路１ａ-1と出力
側伝送路１ｂ-1が接続され、ＥＸＯＲゲート２ａ-2の入
力には入力側伝送路１ａ-2と出力側伝送路１ｂ-2が接続
され、同様にＥＸＯＲゲート２ａ-nの入力には入力側伝
送路１ａ-nと出力側伝送路１ｂ-nが接続される。ＥＸＯ
Ｒゲート２ａ-1〜２ａ-nは入力が互いに等しくないとき
に出力は“Ｈ”となり、入力が互いに等しいときに出力
は“Ｌ”となるゲートで、同一伝送路１ａ-1，１ｂ-1；
１ａ-2，１ｂ-2；１ａ-n，１ｂ-nの信号に変化（“Ｌ”
→“Ｈ”，“Ｈ”→“Ｌ”）があったときに出力が
“Ｈ”となる。
【００１６】ＥＸＯＲゲート２ａ-1〜２ａ-nにより、各
伝送路１ａ-1〜１ａ-nの伝送信号のタイミングを検出で
きる。
伝送路１ａ-1〜１ａ-nの伝送信号のタイミングを検出で
きる。
【００１７】ＥＸＯＲゲート２ａ-1〜２ａ-nの出力はＯ
Ｒゲート２ｂに入力される。ＯＲゲート２ｂによりＥＸ
ＯＲゲート２ａ-1〜２ａ-nの出力のうち一番最初に変化
した出力を検出する。ＯＲゲート２ｂの出力は補正信号
生成手段３に供給される。
Ｒゲート２ｂに入力される。ＯＲゲート２ｂによりＥＸ
ＯＲゲート２ａ-1〜２ａ-nの出力のうち一番最初に変化
した出力を検出する。ＯＲゲート２ｂの出力は補正信号
生成手段３に供給される。
【００１８】補正信号生成手段３は遅延回路３ａ，ＮＡ
ＮＤゲート３ｂ，周波数単一化回路３ｃ，リミッタアン
プ３ｄよりなる。遅延回路３ａは奇数段のインバータ３
ａ-1，３ａ-m（ｍ；奇数）を直列接続してなる。ＯＲゲ
ート２ｂの出力は直接ＮＡＮＤゲート３ｂに入力される
一方、遅延回路３ａを介して入力される。
ＮＤゲート３ｂ，周波数単一化回路３ｃ，リミッタアン
プ３ｄよりなる。遅延回路３ａは奇数段のインバータ３
ａ-1，３ａ-m（ｍ；奇数）を直列接続してなる。ＯＲゲ
ート２ｂの出力は直接ＮＡＮＤゲート３ｂに入力される
一方、遅延回路３ａを介して入力される。
【００１９】ＮＡＮＤゲート３ｂにより遅延回路３ａに
よる一定の遅延時間だけ遅延したトリガーを生成する。
ＮＡＮＤゲート３ｂの出力は周波数単一化回路３ｃに供
給される。
よる一定の遅延時間だけ遅延したトリガーを生成する。
ＮＡＮＤゲート３ｂの出力は周波数単一化回路３ｃに供
給される。
【００２０】周波数単一化回路３ｃはフィルタ、タンク
回路、ＰＬＬ（Phase Locked Loop）回路等により構成
され、ＮＡＮＤゲート３ｂの出力トリガの周波数を単一
化して出力する。周波数単一化回路３ｃの出力はリミッ
タアンプ３ｄに供給され、パルス信号化される。リミッ
タアンプ３ｄの出力パルス信号はクロック信号として各
伝送路１ａ-1〜１ａ-n（伝送路１３-1〜１３-n）に設け
られたＤフリップフロップ４-1〜４-nのクロック端子に
入力される。従って、Ｄフリップフロップ４-1〜４-nで
は各入力側伝送路１ａ-1〜１ａ-nの伝送信号を同一のク
ロックにより打ち直し、出力側伝送路１ｂ-1〜１ｂ-nよ
り出力する。
回路、ＰＬＬ（Phase Locked Loop）回路等により構成
され、ＮＡＮＤゲート３ｂの出力トリガの周波数を単一
化して出力する。周波数単一化回路３ｃの出力はリミッ
タアンプ３ｄに供給され、パルス信号化される。リミッ
タアンプ３ｄの出力パルス信号はクロック信号として各
伝送路１ａ-1〜１ａ-n（伝送路１３-1〜１３-n）に設け
られたＤフリップフロップ４-1〜４-nのクロック端子に
入力される。従って、Ｄフリップフロップ４-1〜４-nで
は各入力側伝送路１ａ-1〜１ａ-nの伝送信号を同一のク
ロックにより打ち直し、出力側伝送路１ｂ-1〜１ｂ-nよ
り出力する。
【００２１】次に図３と共に本実施例の動作を説明す
る。図３（Ａ）に入力側伝送路１ａ-1〜１ａ-nの伝送信
号波形図を示す。Ｐ−１は入力側伝送路１ａ-1の伝送信
号、Ｐ−２は入力側伝送路１ａ-2の伝送信号、Ｐ−ｎは
入力側伝送路１ａ-nの伝送信号を示す。伝送信号Ｐ−１
と伝送信号Ｐ−２とにはτ1 なるずれが生じている。ま
た、伝送信号Ｐ−２と伝送信号Ｐ−ｎとにはτ2 なるず
れが生じている。
る。図３（Ａ）に入力側伝送路１ａ-1〜１ａ-nの伝送信
号波形図を示す。Ｐ−１は入力側伝送路１ａ-1の伝送信
号、Ｐ−２は入力側伝送路１ａ-2の伝送信号、Ｐ−ｎは
入力側伝送路１ａ-nの伝送信号を示す。伝送信号Ｐ−１
と伝送信号Ｐ−２とにはτ1 なるずれが生じている。ま
た、伝送信号Ｐ−２と伝送信号Ｐ−ｎとにはτ2 なるず
れが生じている。
【００２２】まず、時刻ｔ0 で伝送信号Ｐ−１が“Ｌ”
から“Ｈ”になると、ＥＸＯＲ２ａ-1の出力はこれを検
出し、図３（Ｂ）Ｐ−１’に示すように“Ｌ”から
“Ｈ”となる。ＥＸＯＲ２ａ-1の出力が“Ｌ”から
“Ｈ”となるとＯＲゲート２ｂの出力は同様に図３
（Ｃ）ａに示すように“Ｌ”から“Ｈ”となる。ＯＲゲ
ート２ｂの出力が“Ｌ”から“Ｈ”になると遅延回路３
ａにより時間τ1 だけ遅延され時刻ｔ1 で遅延回路３ａ
の出力は図３（Ｃ）ｂに示すように“Ｈ”から“Ｌ”と
なる。従って、ＮＡＮＤゲート３ｂは図３（Ｃ）ｃに示
すように、時刻ｔ0 〜ｔ1 の時間τ0 だけ“Ｌ”となる
トリガを発生する。
から“Ｈ”になると、ＥＸＯＲ２ａ-1の出力はこれを検
出し、図３（Ｂ）Ｐ−１’に示すように“Ｌ”から
“Ｈ”となる。ＥＸＯＲ２ａ-1の出力が“Ｌ”から
“Ｈ”となるとＯＲゲート２ｂの出力は同様に図３
（Ｃ）ａに示すように“Ｌ”から“Ｈ”となる。ＯＲゲ
ート２ｂの出力が“Ｌ”から“Ｈ”になると遅延回路３
ａにより時間τ1 だけ遅延され時刻ｔ1 で遅延回路３ａ
の出力は図３（Ｃ）ｂに示すように“Ｈ”から“Ｌ”と
なる。従って、ＮＡＮＤゲート３ｂは図３（Ｃ）ｃに示
すように、時刻ｔ0 〜ｔ1 の時間τ0 だけ“Ｌ”となる
トリガを発生する。
【００２３】ＮＡＮＤゲート３ｂの出力トリガは周波数
単一化回路３ｃで、図３（Ｄ）に示すような正弦波信号
を得る。リミッタアンプ３ｄは周波数単一化回路３ｃの
出力信号を最大振幅の半分のレベルでリミットし、図３
（Ｂ）に示すように時刻τ1で“Ｌ”から“Ｈ”となる
クロックパルス信号を生成する。
単一化回路３ｃで、図３（Ｄ）に示すような正弦波信号
を得る。リミッタアンプ３ｄは周波数単一化回路３ｃの
出力信号を最大振幅の半分のレベルでリミットし、図３
（Ｂ）に示すように時刻τ1で“Ｌ”から“Ｈ”となる
クロックパルス信号を生成する。
【００２４】クロックパルス信号はＤフリップフロップ
４-1〜４-nに供給される。Ｄフリップフロップ４-1〜４
-nでは図３（Ａ）の伝送信号Ｐ−１，Ｐ−２〜Ｐ−Ｎを
クロック信号の立ち上がりで打ち直し、図３（Ｆ）に示
すように伝送信号の立ち上がりに対応して時刻ｔ1 で
立ち上がる出力伝送信号Ｐ−１”が出力され、伝送信号
の立ち下がりに対応して時刻ｔ1 で立ち下がる伝送信
号Ｐ−２”を出力する。従って、同期すべき伝送信号Ｐ
−１の立ち上がりと伝送信号Ｐ−２の立ち下がりを一致
させることができる。なおこのとき、τ3 はずれτ1 よ
り大きく設定する必要がある。
４-1〜４-nに供給される。Ｄフリップフロップ４-1〜４
-nでは図３（Ａ）の伝送信号Ｐ−１，Ｐ−２〜Ｐ−Ｎを
クロック信号の立ち上がりで打ち直し、図３（Ｆ）に示
すように伝送信号の立ち上がりに対応して時刻ｔ1 で
立ち上がる出力伝送信号Ｐ−１”が出力され、伝送信号
の立ち下がりに対応して時刻ｔ1 で立ち下がる伝送信
号Ｐ−２”を出力する。従って、同期すべき伝送信号Ｐ
−１の立ち上がりと伝送信号Ｐ−２の立ち下がりを一致
させることができる。なおこのとき、τ3 はずれτ1 よ
り大きく設定する必要がある。
【００２５】また、同様な動作により時刻ｔ2 で同期す
べき伝送信号Ｐ−１の立ち下がりと伝送信号Ｐ−ｎの立
ち上がりとを時刻ｔ3 で一致させることができる。この
とき、伝送信号Ｐ−ｎの伝送信号Ｐ−１に対するずれτ
2 はτ3 より小さい必要がある。
べき伝送信号Ｐ−１の立ち下がりと伝送信号Ｐ−ｎの立
ち上がりとを時刻ｔ3 で一致させることができる。この
とき、伝送信号Ｐ−ｎの伝送信号Ｐ−１に対するずれτ
2 はτ3 より小さい必要がある。
【００２６】以上のように本実施例によれば、入力側伝
送路１ａ-1〜１-nの伝送信号のうち最も進んだ伝送信号
Ｐ−１を検出し、伝送信号Ｐ−１を伝送信号間のずれτ
1 ，τ2 より大きな遅延量τ3 だけ遅延したクロックを
生成し、このクロックによりすべての伝送信号Ｐ−１〜
Ｐ−ｎを打ち直すことによりすべての伝送信号を同期さ
せている。本実施例では図２に示すようにわずかなゲー
トにより回路を構成できるため、安価にスキュー補正が
可能となる。
送路１ａ-1〜１-nの伝送信号のうち最も進んだ伝送信号
Ｐ−１を検出し、伝送信号Ｐ−１を伝送信号間のずれτ
1 ，τ2 より大きな遅延量τ3 だけ遅延したクロックを
生成し、このクロックによりすべての伝送信号Ｐ−１〜
Ｐ−ｎを打ち直すことによりすべての伝送信号を同期さ
せている。本実施例では図２に示すようにわずかなゲー
トにより回路を構成できるため、安価にスキュー補正が
可能となる。
【００２７】図４は本発明の第２の実施例の回路構成図
を示す。同図中、同一構成部分には同一符号を付し、そ
の説明は省略する。
を示す。同図中、同一構成部分には同一符号を付し、そ
の説明は省略する。
【００２８】本実施例では図２の奇数個のインバータ３
ａ-1〜３ａ-nよりなる遅延回路を抵抗Ｒ及びコンデンサ
Ｃよりなる遅延回路３ｅで構成したもので、その動作は
図２の回路と同一となる。ただし、本実施例によれば、
遅延回路３ｅは抵抗Ｒ及びコンデンサＣだけで構成でき
るため、さらに安価に構成できる。
ａ-1〜３ａ-nよりなる遅延回路を抵抗Ｒ及びコンデンサ
Ｃよりなる遅延回路３ｅで構成したもので、その動作は
図２の回路と同一となる。ただし、本実施例によれば、
遅延回路３ｅは抵抗Ｒ及びコンデンサＣだけで構成でき
るため、さらに安価に構成できる。
【００２９】図５は本発明の第３実施例のブロック構成
図を示す。同図中、図１と同一構成部分には同一符号を
付し、その説明は省略する。
図を示す。同図中、図１と同一構成部分には同一符号を
付し、その説明は省略する。
【００３０】本実施例は第１実施例、第２実施例のもの
とは検出手段２及び補正信号生成手段３の構成が異な
る。本実施例の検出手段２は各入力伝送路１ａ-1〜１ａ
-nに接続された微分回路２ｃ-1〜２ｃ-n、微分回路２ｃ
-1〜２ｃ-nの出力を加算する加算回路２ｄよりなる。図
６に微分回路２ｃ-1〜２ｃ-nの回路構成図を示す。微分
回路２ｃ-1〜２ｃ-nは図６に示すようにコンデンサ
Ｃ2 、接続Ｒ2 よりなり、入力伝送路１ａ-1〜１ａ-nの
伝送信号のエッジを検出する。図７に加算回路２ｄの回
路構成図を示す。加算回路２ｄは抵抗Ｒ3-1 〜Ｒ3-n ，
Ｒ4 、オペアンプＯＰ 1 よりなる。抵抗Ｒ3-1 〜Ｒ3-n
にはその一橋に微分回路２ｃ-1〜２ｃ-nの出力が接続さ
れ、他橋はオペアンプＯＰ1 の非反転入力端子に接続さ
れる。
とは検出手段２及び補正信号生成手段３の構成が異な
る。本実施例の検出手段２は各入力伝送路１ａ-1〜１ａ
-nに接続された微分回路２ｃ-1〜２ｃ-n、微分回路２ｃ
-1〜２ｃ-nの出力を加算する加算回路２ｄよりなる。図
６に微分回路２ｃ-1〜２ｃ-nの回路構成図を示す。微分
回路２ｃ-1〜２ｃ-nは図６に示すようにコンデンサ
Ｃ2 、接続Ｒ2 よりなり、入力伝送路１ａ-1〜１ａ-nの
伝送信号のエッジを検出する。図７に加算回路２ｄの回
路構成図を示す。加算回路２ｄは抵抗Ｒ3-1 〜Ｒ3-n ，
Ｒ4 、オペアンプＯＰ 1 よりなる。抵抗Ｒ3-1 〜Ｒ3-n
にはその一橋に微分回路２ｃ-1〜２ｃ-nの出力が接続さ
れ、他橋はオペアンプＯＰ1 の非反転入力端子に接続さ
れる。
【００３１】オペアンプＯＰ1 は抵抗Ｒ4 と共に非反転
増幅回路を構成していて、微分回路２ｃ-1〜２ｃ-nの出
力を増幅して出力する。
増幅回路を構成していて、微分回路２ｃ-1〜２ｃ-nの出
力を増幅して出力する。
【００３２】加算回路２ｄの出力は検出手段２の出力と
して補正信号生成手段３に入力される。補正信号生成手
段３は整流回路３ｅ、周波数単一化回路３ｆ、リミッタ
回路３ｇよりなる。図８に整流回路３ｅの回路構成図を
示す。整流回路３ｅはＰＮＰトランジスタＱ1 ，Ｑ2 及
び抵抗Ｒ5 ，Ｒ6 よりなるカレントミラー回路３ｅ-1と
ＮＰＮトランジスタＱ3 、ＰＮＰトランジスタＱ4 とよ
りなる。
して補正信号生成手段３に入力される。補正信号生成手
段３は整流回路３ｅ、周波数単一化回路３ｆ、リミッタ
回路３ｇよりなる。図８に整流回路３ｅの回路構成図を
示す。整流回路３ｅはＰＮＰトランジスタＱ1 ，Ｑ2 及
び抵抗Ｒ5 ，Ｒ6 よりなるカレントミラー回路３ｅ-1と
ＮＰＮトランジスタＱ3 、ＰＮＰトランジスタＱ4 とよ
りなる。
【００３３】カレントミラー回路３ｅ-1はＰＮＰトラン
ジスタＱ1 のベース及びコレクタとＰＮＰトランジスタ
Ｑ2 のベースとが接続され、ＰＮＰトランジスタＱ1 の
エミッタには抵抗Ｒ5 を介して、また、ＰＮＰトランジ
スタＱ2 のエミッタには抵抗Ｒ6 を介して定電圧Ｖccが
夫々印加される。
ジスタＱ1 のベース及びコレクタとＰＮＰトランジスタ
Ｑ2 のベースとが接続され、ＰＮＰトランジスタＱ1 の
エミッタには抵抗Ｒ5 を介して、また、ＰＮＰトランジ
スタＱ2 のエミッタには抵抗Ｒ6 を介して定電圧Ｖccが
夫々印加される。
【００３４】ＰＮＰトランジスタＱ1 のコレクタはＮＰ
ＮトランジスタＱ3 のコレクタに接続され、ＮＰＮトラ
ンジスタＱ3 のエミッタはＰＮＰトランジスタＱ4 のエ
ミッタと接続され、ＮＰＮトランジスタＱ3 のエミッタ
とＰＮＰトランジスタＱ4 のエミッタとの接続点に入力
端子ＴINが接続される。出力端子ＴOUT はＰＮＰトラン
ジスタＱ4 のコレクタ及びＰＮＰトランジスタＱ2 のコ
レクタに接続される。ＮＰＮトランジスタＱ3 とＰＮＰ
トランジスタＱ4 のベースには基準電圧Ｖvefが印加さ
れ、ＮＰＮトランジスタＱ3 及びＰＮＰトランジスタＱ
4 は入力電圧に応じてオン、オフする。
ＮトランジスタＱ3 のコレクタに接続され、ＮＰＮトラ
ンジスタＱ3 のエミッタはＰＮＰトランジスタＱ4 のエ
ミッタと接続され、ＮＰＮトランジスタＱ3 のエミッタ
とＰＮＰトランジスタＱ4 のエミッタとの接続点に入力
端子ＴINが接続される。出力端子ＴOUT はＰＮＰトラン
ジスタＱ4 のコレクタ及びＰＮＰトランジスタＱ2 のコ
レクタに接続される。ＮＰＮトランジスタＱ3 とＰＮＰ
トランジスタＱ4 のベースには基準電圧Ｖvefが印加さ
れ、ＮＰＮトランジスタＱ3 及びＰＮＰトランジスタＱ
4 は入力電圧に応じてオン、オフする。
【００３５】整流回路３ｅは入力電圧が基準電圧より低
いローレベルのときはトランジスタＱ3 がオン、トラン
ジスタＱ4 がオフとなり出力はハイレベルとなり、入力
電圧が基準電圧より高いハイレベルのときはトランジス
タＱ3 がオフ、トランジスタＱ4 がオンとなり出力はハ
イレベルとなり、入力電圧が基準電圧と等しいときはト
ランジスタＱ3 ，Ｑ4 共にオフで、出力はローレベルと
なる。
いローレベルのときはトランジスタＱ3 がオン、トラン
ジスタＱ4 がオフとなり出力はハイレベルとなり、入力
電圧が基準電圧より高いハイレベルのときはトランジス
タＱ3 がオフ、トランジスタＱ4 がオンとなり出力はハ
イレベルとなり、入力電圧が基準電圧と等しいときはト
ランジスタＱ3 ，Ｑ4 共にオフで、出力はローレベルと
なる。
【００３６】整流回路３ｅの出力は周波数単一化回路３
ｆに入力される。周波数単一化回路３ｆは整流回路３ｅ
の出力パルスに応じた正弦波信号を出力する。周波数単
一化回路３ｆの出力正弦波信号はリミッタ回路３ｇによ
り、パルス波形とされ、補正手段４に供給され、補正手
段４は前述したように入力側伝送路１ａ-1〜１ａ-nの伝
送信号を打ち直して出力側伝送路１ｂ-1〜１ｂ-nに出力
する。
ｆに入力される。周波数単一化回路３ｆは整流回路３ｅ
の出力パルスに応じた正弦波信号を出力する。周波数単
一化回路３ｆの出力正弦波信号はリミッタ回路３ｇによ
り、パルス波形とされ、補正手段４に供給され、補正手
段４は前述したように入力側伝送路１ａ-1〜１ａ-nの伝
送信号を打ち直して出力側伝送路１ｂ-1〜１ｂ-nに出力
する。
【００３７】次に、図９と共に動作を説明する。入力側
伝送路１ａ-1〜１ａ-nに図９（Ａ）に示すようなパルス
信号が入力されると、微分回路２ｃ-1〜２ｃ-nの出力と
して図９（Ｂ）に示すような出力が得られる。
伝送路１ａ-1〜１ａ-nに図９（Ａ）に示すようなパルス
信号が入力されると、微分回路２ｃ-1〜２ｃ-nの出力と
して図９（Ｂ）に示すような出力が得られる。
【００３８】次に図９（Ｂ）に示すような微分回路２ｃ
-1〜２ｃ-nの出力は加算回路２ｄにより加算され、図９
（Ｃ）に示すような信号となる。図９（Ｃ）に示す加算
回路２ｄの出力は整流回路３ｅにより整流され、図９
（Ｄ）に示すような信号とされる。周波数単一化回路３
ｆは図９（Ｂ）に示すように図９（Ａ）の入力パルス信
号のエッジに対応した図９（Ｄ）に示すような信号に応
じた周波数の正弦波信号を生成する。周波数単一化回路
３ｆで生成された図９（Ｅ）に示す正弦波信号はエミッ
タ回路３ｇにより図９（Ｆ）に示すパルス信号とされ
る。図９（Ｅ）に示すパルス信号は補正手段４を構成す
るＤフリップフロップ４-1〜４-nのクロック入力に供給
され、図９（Ｆ）に示すパルス信号の立ち上がりで入力
側伝送信号Ｐ-1〜Ｐ-nを打ち直して、図９（Ｇ）に示す
ような伝送パルスＰ-1”〜Ｐ-n”を生成して出力側伝送
路１ｂ-1〜１ｂ-nに出力する。以上により第１，第２実
施例と同様な効果が得られる。
-1〜２ｃ-nの出力は加算回路２ｄにより加算され、図９
（Ｃ）に示すような信号となる。図９（Ｃ）に示す加算
回路２ｄの出力は整流回路３ｅにより整流され、図９
（Ｄ）に示すような信号とされる。周波数単一化回路３
ｆは図９（Ｂ）に示すように図９（Ａ）の入力パルス信
号のエッジに対応した図９（Ｄ）に示すような信号に応
じた周波数の正弦波信号を生成する。周波数単一化回路
３ｆで生成された図９（Ｅ）に示す正弦波信号はエミッ
タ回路３ｇにより図９（Ｆ）に示すパルス信号とされ
る。図９（Ｅ）に示すパルス信号は補正手段４を構成す
るＤフリップフロップ４-1〜４-nのクロック入力に供給
され、図９（Ｆ）に示すパルス信号の立ち上がりで入力
側伝送信号Ｐ-1〜Ｐ-nを打ち直して、図９（Ｇ）に示す
ような伝送パルスＰ-1”〜Ｐ-n”を生成して出力側伝送
路１ｂ-1〜１ｂ-nに出力する。以上により第１，第２実
施例と同様な効果が得られる。
【００３９】
【発明の効果】上述の如く、本発明によれば、専用のク
ロック信号等を用いずに複数の伝送路間のスキューを補
正できるため、簡単な構成で安価に補正回路が実現でき
る等の特長を有する。
ロック信号等を用いずに複数の伝送路間のスキューを補
正できるため、簡単な構成で安価に補正回路が実現でき
る等の特長を有する。
【図１】本発明の原理構成図である。
【図２】本発明の第１実施例の回路構成図である。
【図３】本発明の第１実施例の動作波形図である。
【図４】本発明の第２実施例の回路構成図である。
【図５】本発明の第３実施例の回路構成図である。
【図６】本発明の第３実施例の微分回路の回路構成図で
ある。
ある。
【図７】本発明の第３実施例の加算器の回路構成図であ
る。
る。
【図８】本発明の第３実施例の整流回路の回路構成図で
ある。
ある。
【図９】本発明の第３実施例の動作波形図である。
１-1〜１-n 伝送路 ２ 検出手段 ３ 補正信号生成手段 ４ 補正手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 裕計 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】 並列伝送路（１-1〜１-n）を伝送する複
数の伝送信号のうちの同一タイミングとなるべきエッジ
から一つの伝送信号のエッジを検出する検出手段（２）
と、 該検出手段（２）で検出されたエッジの周期に応
じた補正信号を生成する補正信号生成手段（３）と、 前記補正信号生成手段（３）で生成された補正信号に同
期させて、前記複数の伝送信号のエッジを夫々一致出力
させる補正手段（４）とを有することを特徴とするスキ
ュー補正回路。 - 【請求項２】 前記検出手段（２）は前記並列伝送路
（１-1〜１-n）の各伝送路の伝送信号のうちの同一タイ
ミングとなるべきエッジのうち最初に発生するエッジを
検出することを特徴とする請求項１記載のスキュー補正
回路。 - 【請求項３】 前記補正信号生成手段（３）は前記補正
信号を遅延させる遅延回路を有することを特徴とする請
求項１又は２記載のスキュー補正回路。 - 【請求項４】 前記補正手段（４）は前記伝送信号をデ
ータ入力とし、前記補正信号をクロック入力としたフリ
ップフロップより構成することを特徴とする請求項１乃
至３のうちいずれか一項記載のスキュー補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20678892A JPH0654016A (ja) | 1992-08-03 | 1992-08-03 | スキュー補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20678892A JPH0654016A (ja) | 1992-08-03 | 1992-08-03 | スキュー補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0654016A true JPH0654016A (ja) | 1994-02-25 |
Family
ID=16529108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20678892A Pending JPH0654016A (ja) | 1992-08-03 | 1992-08-03 | スキュー補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654016A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6836522B1 (en) | 1999-10-14 | 2004-12-28 | Nec Electronics Corporation | Clock signal extracting circuit, parallel digital interface including clock signal extracting circuit, clock signal extracting method and parallel data bit signal synchronizing method using clock signal extracting method |
| US7376190B2 (en) | 2003-04-08 | 2008-05-20 | Renesas Technology Corp. | Asynchronous data transmitting apparatus |
| JP2010233225A (ja) * | 2010-04-09 | 2010-10-14 | Fujitsu Component Ltd | 自動調整システム、自動調整装置及び自動調整方法 |
| US9600427B2 (en) | 2014-09-03 | 2017-03-21 | Socionext Inc. | Receiver circuit and semiconductor integrated circuit |
-
1992
- 1992-08-03 JP JP20678892A patent/JPH0654016A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6836522B1 (en) | 1999-10-14 | 2004-12-28 | Nec Electronics Corporation | Clock signal extracting circuit, parallel digital interface including clock signal extracting circuit, clock signal extracting method and parallel data bit signal synchronizing method using clock signal extracting method |
| US7376190B2 (en) | 2003-04-08 | 2008-05-20 | Renesas Technology Corp. | Asynchronous data transmitting apparatus |
| US7515639B2 (en) | 2003-04-08 | 2009-04-07 | Renesas Technology Corp. | Asynchronous data transmitting apparatus |
| JP2010233225A (ja) * | 2010-04-09 | 2010-10-14 | Fujitsu Component Ltd | 自動調整システム、自動調整装置及び自動調整方法 |
| US9600427B2 (en) | 2014-09-03 | 2017-03-21 | Socionext Inc. | Receiver circuit and semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010605 |