JPH0832425A - データ読み取りタイミング可変回路 - Google Patents
データ読み取りタイミング可変回路Info
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- JPH0832425A JPH0832425A JP6165318A JP16531894A JPH0832425A JP H0832425 A JPH0832425 A JP H0832425A JP 6165318 A JP6165318 A JP 6165318A JP 16531894 A JP16531894 A JP 16531894A JP H0832425 A JPH0832425 A JP H0832425A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
- H03K5/084—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold modified by switching, e.g. by a periodic signal or by a signal in synchronism with the transitions of the output signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/289—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable of the master-slave type
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- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
- H03K4/08—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape
- H03K4/48—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices
- H03K4/50—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth voltage is produced across a capacitor
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 データ読み取り回路に関し、特に識別クロッ
ク信号によりデータ信号を読み取る際に、前記クロック
信号のバイアスを変化させることでデータ読み取りタイ
ミングを変化させるデータ読み取りタイミング可変回路
を提供する。 【構成】 外部クロック信号を論理判定レベルを与える
基準電圧と比較することによって内部クロック信号を発
生させる比較部、そして前記内部クロック信号に同期し
て入力データを取り込む論理回路部を具備し、前記比較
部は、前記内部クロック信号の位相を変えるべく前記外
部クロック信号の直流バイアス電位を可変するバイアス
可変部をさらに有し、前記バイアス可変部によって直流
バイアス電位が可変されたクロック信号を前記外部クロ
ック信号として比較部に与える。
ク信号によりデータ信号を読み取る際に、前記クロック
信号のバイアスを変化させることでデータ読み取りタイ
ミングを変化させるデータ読み取りタイミング可変回路
を提供する。 【構成】 外部クロック信号を論理判定レベルを与える
基準電圧と比較することによって内部クロック信号を発
生させる比較部、そして前記内部クロック信号に同期し
て入力データを取り込む論理回路部を具備し、前記比較
部は、前記内部クロック信号の位相を変えるべく前記外
部クロック信号の直流バイアス電位を可変するバイアス
可変部をさらに有し、前記バイアス可変部によって直流
バイアス電位が可変されたクロック信号を前記外部クロ
ック信号として比較部に与える。
Description
【０００１】
【産業上の利用分野】本発明はデータ読み取り回路に関
し、特にクロック信号に同期してデータ信号を読み取る
際に、前記クロック信号の位相を可変にして前記データ
信号の正確なサンプリングを可能にしたデータ読み取り
タイミング可変回路に関するものである。
し、特にクロック信号に同期してデータ信号を読み取る
際に、前記クロック信号の位相を可変にして前記データ
信号の正確なサンプリングを可能にしたデータ読み取り
タイミング可変回路に関するものである。
【０００２】
【従来の技術】一般に、データ信号の読み取りは、デー
タ信号に同期した識別クロック信号の立ち上がりエッジ
（ "０" → "１" ）又は立ち下がりエッジ（ "１" →
"０" ）でデータ信号の論理値が安定したデータ信号の
中央部分を打ち抜くことによって行われる。
タ信号に同期した識別クロック信号の立ち上がりエッジ
（ "０" → "１" ）又は立ち下がりエッジ（ "１" →
"０" ）でデータ信号の論理値が安定したデータ信号の
中央部分を打ち抜くことによって行われる。
【０００３】図１６は、データ信号とその識別クロック
信号の一例を示したものである。図１６の（Ａ）は、デ
ータ信号の立ち上がりエッジ付近に識別クロック信号の
立ち上がりエッジが存在する場合を示している。それに
対して、図１６の（Ｂ）は、前記識別クロック信号を遅
延させてデータ信号の中央付近をサンプルするようにし
た場合を描いている。前者の場合には、データ信号の値
の不確定な領域をサンプルすることになり、データエラ
ー等が生じるのに対し、後者の場合には正確なデータ値
が得られる。従って、設計段階において又は製造時の調
整等により、図１６の（Ｂ）に示すようにデータ信号と
その識別クロック信号との相互時間位置関係が設定され
る。
信号の一例を示したものである。図１６の（Ａ）は、デ
ータ信号の立ち上がりエッジ付近に識別クロック信号の
立ち上がりエッジが存在する場合を示している。それに
対して、図１６の（Ｂ）は、前記識別クロック信号を遅
延させてデータ信号の中央付近をサンプルするようにし
た場合を描いている。前者の場合には、データ信号の値
の不確定な領域をサンプルすることになり、データエラ
ー等が生じるのに対し、後者の場合には正確なデータ値
が得られる。従って、設計段階において又は製造時の調
整等により、図１６の（Ｂ）に示すようにデータ信号と
その識別クロック信号との相互時間位置関係が設定され
る。
【０００４】
【発明が解決しようとする課題】しかしながら、識別ク
ロック信号を生成する回路構成、回路素子のバラツキ又
はその温度変動、さらには外部から入力される前記識別
クロック信号自体の位相変動等によって前記データ信号
とその識別クロック信号との相互時間位置関係が変化し
た場合には、図１６の（Ａ）に示すようにデータ不確定
領域内に識別タイミングが入り、データエラーを生ずる
という問題があった。このため、従来においては図１６
の（Ｂ）に示す位置に識別クロック信号を遷移させるべ
く遅延線や位相遷移回路等を付加していたが、それらは
高価若しくは回路構成が複雑で大規模になる等、コスト
面や実装面等で問題があった。
ロック信号を生成する回路構成、回路素子のバラツキ又
はその温度変動、さらには外部から入力される前記識別
クロック信号自体の位相変動等によって前記データ信号
とその識別クロック信号との相互時間位置関係が変化し
た場合には、図１６の（Ａ）に示すようにデータ不確定
領域内に識別タイミングが入り、データエラーを生ずる
という問題があった。このため、従来においては図１６
の（Ｂ）に示す位置に識別クロック信号を遷移させるべ
く遅延線や位相遷移回路等を付加していたが、それらは
高価若しくは回路構成が複雑で大規模になる等、コスト
面や実装面等で問題があった。
【０００５】そこで本発明の目的は、上記問題点に鑑
み、簡易な回路構成で且つ抵コスト化が容易に実現で
き、前記識別クロック信号を可変的に遷移させるデータ
読み取りタイミング可変回路を提供することにある。ま
た本発明の目的は、そのようなデータ読み取りタイミン
グ可変回路をデータ遅延に適用した簡易な構成のデータ
遅延回路を提供することにある。
み、簡易な回路構成で且つ抵コスト化が容易に実現で
き、前記識別クロック信号を可変的に遷移させるデータ
読み取りタイミング可変回路を提供することにある。ま
た本発明の目的は、そのようなデータ読み取りタイミン
グ可変回路をデータ遅延に適用した簡易な構成のデータ
遅延回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、図１の
（Ａ）の本発明によるデータ読み取りタイミング可変回
路の基本構成に示すように、外部クロック信号を論理判
定レベルを与える基準電圧と比較することにより内部ク
ロック信号を発生させる比較部２；そして前記内部クロ
ック信号に同期して入力データを取り込む論理回路部１
とを具備し：前記比較部２は、前記内部クロック信号の
位相を変えるべく前記外部クロック信号の直流バイアス
電位を可変するバイアス可変部３を有し、前記バイアス
可変部３からの前記バイアスされた信号が前記外部クロ
ック信号として比較部２に与えられるデータ読み取りタ
イミング可変回路が提供される。
（Ａ）の本発明によるデータ読み取りタイミング可変回
路の基本構成に示すように、外部クロック信号を論理判
定レベルを与える基準電圧と比較することにより内部ク
ロック信号を発生させる比較部２；そして前記内部クロ
ック信号に同期して入力データを取り込む論理回路部１
とを具備し：前記比較部２は、前記内部クロック信号の
位相を変えるべく前記外部クロック信号の直流バイアス
電位を可変するバイアス可変部３を有し、前記バイアス
可変部３からの前記バイアスされた信号が前記外部クロ
ック信号として比較部２に与えられるデータ読み取りタ
イミング可変回路が提供される。
【０００７】また本発明によれば、図１の（Ｂ）の本発
明によるデータ読み取りタイミング可変回路の基本構成
に示すように、外部クロック信号を論理判定レベルを与
える基準電圧と比較することによって内部クロック信号
を発生させる比較部２；そして前記内部クロック信号に
同期して入力データを取り込む論理回路部１を具備し：
前記比較部２は、前記内部クロック信号の出力位相を変
えるべく前記基準電圧を可変する基準電圧可変部４を有
し、前記基準電圧可変部４によって可変された基準電圧
が前記基準電圧として比較部２に与えられるデータ読み
取りタイミング可変回路が提供される。
明によるデータ読み取りタイミング可変回路の基本構成
に示すように、外部クロック信号を論理判定レベルを与
える基準電圧と比較することによって内部クロック信号
を発生させる比較部２；そして前記内部クロック信号に
同期して入力データを取り込む論理回路部１を具備し：
前記比較部２は、前記内部クロック信号の出力位相を変
えるべく前記基準電圧を可変する基準電圧可変部４を有
し、前記基準電圧可変部４によって可変された基準電圧
が前記基準電圧として比較部２に与えられるデータ読み
取りタイミング可変回路が提供される。
【０００８】さらに、図２に示すように本発明によるデ
ータ読み取りタイミング可変回路には種々の構成が存在
する。それによれば、前記バイアス可変部３又は前記基
準電圧可変部４には、前記入力データと前記外部クロッ
クとの間の位相差を検出して前記直流バイアス電位を可
変する位相補償回路６が用いられる。また、前記比較部
２は、さらに前記外部クロック信号の波形を所定のクロ
ック波形に変換し、その信号を前記クロック信号として
比較部２に与えする波形変換部５を有し、前記波形変換
部５には、のこぎり波変換回路やバンドパスフィルタ回
路が用いられる。そして、前記論理回路部としては、前
記入力データを前記内部クロック信号に同期して一時記
憶するフリップフロップ回路が用いられる。
ータ読み取りタイミング可変回路には種々の構成が存在
する。それによれば、前記バイアス可変部３又は前記基
準電圧可変部４には、前記入力データと前記外部クロッ
クとの間の位相差を検出して前記直流バイアス電位を可
変する位相補償回路６が用いられる。また、前記比較部
２は、さらに前記外部クロック信号の波形を所定のクロ
ック波形に変換し、その信号を前記クロック信号として
比較部２に与えする波形変換部５を有し、前記波形変換
部５には、のこぎり波変換回路やバンドパスフィルタ回
路が用いられる。そして、前記論理回路部としては、前
記入力データを前記内部クロック信号に同期して一時記
憶するフリップフロップ回路が用いられる。
【０００９】また本発明によれば、前記本発明によるデ
ータ読み取りタイミング可変回路と同様な構成及び機能
を有するものとして、入力データ信号と出力データ信号
との間の遅延量に対応した所定の直流バイアス電位を前
記入力データ信号に与えるバイアス発生部、そして前記
バイアス発生部からの前記バイアスされたデータ信号を
論理判定レベルを与える基準電圧と比較することによっ
てデータ信号を出力する比較部から成るデータ遅延回路
が提供される。
ータ読み取りタイミング可変回路と同様な構成及び機能
を有するものとして、入力データ信号と出力データ信号
との間の遅延量に対応した所定の直流バイアス電位を前
記入力データ信号に与えるバイアス発生部、そして前記
バイアス発生部からの前記バイアスされたデータ信号を
論理判定レベルを与える基準電圧と比較することによっ
てデータ信号を出力する比較部から成るデータ遅延回路
が提供される。
【００１０】さらに本発明によれば、入力データ信号と
出力データ信号との間の遅延量に対応した所定の基準電
位を与える基準電圧発生変部、そして入力データ信号を
前記基準電圧発生部からの前記所定の基準電圧と比較す
ることによってデータ信号を出力する比較部からなるデ
ータ遅延回路が提供される。
出力データ信号との間の遅延量に対応した所定の基準電
位を与える基準電圧発生変部、そして入力データ信号を
前記基準電圧発生部からの前記所定の基準電圧と比較す
ることによってデータ信号を出力する比較部からなるデ
ータ遅延回路が提供される。
【００１１】上述したのと同様に、前記比較部は、さら
に前記入力データ信号の波形を所定のデータ信号波形に
変換し、その信号を前記入力データ信号として比較部に
与える波形変換部を有する。そして前記波形変換部は、
のこぎり波変換回路やバンドパスフィルタ回路からな
る。
に前記入力データ信号の波形を所定のデータ信号波形に
変換し、その信号を前記入力データ信号として比較部に
与える波形変換部を有する。そして前記波形変換部は、
のこぎり波変換回路やバンドパスフィルタ回路からな
る。
【００１２】
【作用】図３から図５は、本発明によるデータ読み取り
タイミング可変回路の回路動作を説明するためのもので
ある。図３は、本発明によるデータ読み取りタイミング
の可変原理を示した説明図である。本発明は、実際にク
ロック信号を遅延させるのではなく、識別クロック信号
が基準電圧（閾値）を通過するタイミングを変化させる
ことによってデータ識別タイミングを変化させる。図３
に示すように、識別クロック信号の立ち上がりエッジが
データ信号の不確定領域に存在する場合においても、本
発明により前記クロック信号の直流バイアス電位を変化
させることによって（図３の例ではマイナス電位を与え
ることによって）、等価的にクロック信号を遅延させた
ことになる。また、図３には図示していないが、それと
同様の効果は、クロック信号の論理値を識別する基準電
圧（Ｖref ）を変化させることによっても成し得ること
になる。
タイミング可変回路の回路動作を説明するためのもので
ある。図３は、本発明によるデータ読み取りタイミング
の可変原理を示した説明図である。本発明は、実際にク
ロック信号を遅延させるのではなく、識別クロック信号
が基準電圧（閾値）を通過するタイミングを変化させる
ことによってデータ識別タイミングを変化させる。図３
に示すように、識別クロック信号の立ち上がりエッジが
データ信号の不確定領域に存在する場合においても、本
発明により前記クロック信号の直流バイアス電位を変化
させることによって（図３の例ではマイナス電位を与え
ることによって）、等価的にクロック信号を遅延させた
ことになる。また、図３には図示していないが、それと
同様の効果は、クロック信号の論理値を識別する基準電
圧（Ｖref ）を変化させることによっても成し得ること
になる。
【００１３】図４は、図１の（Ａ）に示す本発明による
データ読み取りタイミング可変回路の動作説明図であ
る。図４を図１の（Ａ）との関係で説明すれば、図４の
（Ａ）に実線で示す入力クロック信号は、バイアス可変
部３によってバイアスされ、図４の（Ａ）に点線で示す
範囲を上下に移動する。その信号は比較部２の一方の入
力端子に与えられ、そして固定した基準電圧（Ｖref ）
がそのもう一方の入力端子に与えられる。この場合、前
記バイアス電位の上下変動によってクロック信号が基準
電圧を通過するタイミングが変化し、それによって比較
部からの出力位相が変化することになる。図４の（Ｂ）
は、そのことを示している。すなわち、図４の場合には
クロック信号の直流レベルを上げると識別タイミングが
早くなり、反対に下げると遅れることになる。本構成の
場合、直流成分の電圧を変えるだけであることから簡易
な回路構成で容易に実現される。
データ読み取りタイミング可変回路の動作説明図であ
る。図４を図１の（Ａ）との関係で説明すれば、図４の
（Ａ）に実線で示す入力クロック信号は、バイアス可変
部３によってバイアスされ、図４の（Ａ）に点線で示す
範囲を上下に移動する。その信号は比較部２の一方の入
力端子に与えられ、そして固定した基準電圧（Ｖref ）
がそのもう一方の入力端子に与えられる。この場合、前
記バイアス電位の上下変動によってクロック信号が基準
電圧を通過するタイミングが変化し、それによって比較
部からの出力位相が変化することになる。図４の（Ｂ）
は、そのことを示している。すなわち、図４の場合には
クロック信号の直流レベルを上げると識別タイミングが
早くなり、反対に下げると遅れることになる。本構成の
場合、直流成分の電圧を変えるだけであることから簡易
な回路構成で容易に実現される。
【００１４】図５は、図１の（Ｂ）に示す本発明による
データ読み取りタイミング可変回路の動作説明図であ
る。図５を図１の（Ｂ）との関係で説明すれば、図５の
（Ａ）のクロック信号に対する基準電圧（Ｖref ）は、
基準電圧可変部４によって点線で示す範囲で上下に移動
する。本構成では、クロック信号のバイアスは固定され
ている。従って、前記基準電圧の上下移動によってクロ
ック信号が基準電圧を通過するタイミングが変化し、比
較部からの出力位相が変化することになる。図５の場
合、基準電圧を上げると出力クロック信号の位相が遅
れ、反対に下げると早くなる。上述の構成と同様に、本
構成の場合にも、基準電圧を変えるだけであることから
簡易な回路構成で実現することができる。
データ読み取りタイミング可変回路の動作説明図であ
る。図５を図１の（Ｂ）との関係で説明すれば、図５の
（Ａ）のクロック信号に対する基準電圧（Ｖref ）は、
基準電圧可変部４によって点線で示す範囲で上下に移動
する。本構成では、クロック信号のバイアスは固定され
ている。従って、前記基準電圧の上下移動によってクロ
ック信号が基準電圧を通過するタイミングが変化し、比
較部からの出力位相が変化することになる。図５の場
合、基準電圧を上げると出力クロック信号の位相が遅
れ、反対に下げると早くなる。上述の構成と同様に、本
構成の場合にも、基準電圧を変えるだけであることから
簡易な回路構成で実現することができる。
【００１５】図２に示す波形変換部５は、広範囲な位相
補償を可能とするために、入力クロック信号のパルス波
形をより長い立ち上がり時間及び／又は立ち下がり時間
を有する波形に変換するものである。そのような波形を
得るために、パルス波形を正弦波形に変換するバンドパ
スフィルタやパルス波形を三角状波形に変換するのこぎ
り波変換回路等が使われる。また、図２の位相補償回路
６は、入力データ信号と識別クロック信号との間の位相
差を検出してフィードフォワード的に基準電圧を変化さ
せるものであり、それによって出力パルスの位相を自動
的に安定化することが可能となる。
補償を可能とするために、入力クロック信号のパルス波
形をより長い立ち上がり時間及び／又は立ち下がり時間
を有する波形に変換するものである。そのような波形を
得るために、パルス波形を正弦波形に変換するバンドパ
スフィルタやパルス波形を三角状波形に変換するのこぎ
り波変換回路等が使われる。また、図２の位相補償回路
６は、入力データ信号と識別クロック信号との間の位相
差を検出してフィードフォワード的に基準電圧を変化さ
せるものであり、それによって出力パルスの位相を自動
的に安定化することが可能となる。
【００１６】
【実施例】図６は、本発明によるデータ読み取りタイミ
ング可変回路が適用されるＥＣＬ(Emitter Coupled Log
ic) 型の高速マスタ・スレーブ−フリップフロップ回路
１０の一回路例を示している。図７は、図６に示すマス
タ・スレーブ−フリップフロップ回路１０の基本動作を
示した動作タイミング図である。図６において、差動ト
ランジスタ対とその定電流源から成るＥＣＬ回路構成上
から明確には区別できないが、先に説明した図１との対
応で考えると一応図６の上段回路部分が図１の論理回路
部１そして図６の下段回路部分が図１の比較部２と考え
られる。
ング可変回路が適用されるＥＣＬ(Emitter Coupled Log
ic) 型の高速マスタ・スレーブ−フリップフロップ回路
１０の一回路例を示している。図７は、図６に示すマス
タ・スレーブ−フリップフロップ回路１０の基本動作を
示した動作タイミング図である。図６において、差動ト
ランジスタ対とその定電流源から成るＥＣＬ回路構成上
から明確には区別できないが、先に説明した図１との対
応で考えると一応図６の上段回路部分が図１の論理回路
部１そして図６の下段回路部分が図１の比較部２と考え
られる。
【００１７】まず、マスター部の回路動作について簡単
に説明する。図７におけるクロック信号（）の最初の
ハンサイクルはクロック信号が低レベルで基準電圧（Ｖ
ref ）より低くなり、そのとき比較部２を構成する差動
対トランジスタ１７，１８のうちトランジスタ１７がオ
ン、そしてトランジスタ１８がオフとなる。前記差動対
トランジスタ１７，１８は、その上段でラッチ回路部を
構成する２つの差動対トランジスタ１３，１４及び１
５，１６を交互に駆動するための定電流源２９の切り換
え、すなわちクロック供給源として機能する。この時点
では、前記トランジスタ１７のオンによって差動対トラ
ンジスタ１３，１４側が能動状態となる。
に説明する。図７におけるクロック信号（）の最初の
ハンサイクルはクロック信号が低レベルで基準電圧（Ｖ
ref ）より低くなり、そのとき比較部２を構成する差動
対トランジスタ１７，１８のうちトランジスタ１７がオ
ン、そしてトランジスタ１８がオフとなる。前記差動対
トランジスタ１７，１８は、その上段でラッチ回路部を
構成する２つの差動対トランジスタ１３，１４及び１
５，１６を交互に駆動するための定電流源２９の切り換
え、すなわちクロック供給源として機能する。この時点
では、前記トランジスタ１７のオンによって差動対トラ
ンジスタ１３，１４側が能動状態となる。
【００１８】入力データ信号は、差動出力バッファ回路
１１によって相互に反転した入力データ信号の各々を前
記差動対トランジスタ１３，１４のそれぞれの入力端子
に与える（、）。図７のデータ信号から前記トラン
ジスタ１３がオン、そしてトランジスタ１４がオフとな
り、前記トランジスタ１３のオンによって出力トランジ
スタ２０はオフ（）、そして次段の差動対トランジス
タ１５，１６のトランジスタ１６がオンとなる。また、
前記トランジスタ１４のオフによって出力トランジスタ
１９はオン（）、そして次段の差動対トランジスタ１
５，１６のトランジスタ１５がオフとなる。従って、前
記２組の差動対トランジスタ１３，１４及び１５，１６
の間でスルー接続された各出力は相互に等しい論理値を
有し、図７に示すクロック信号（）の次のハンサイク
ル（高レベル）で前段の差動段１３，１４がオフ、後段
の差動段１５，１６がオンとなった際に、前段の情報は
後段の差動段１５，１６にラッチされる。
１１によって相互に反転した入力データ信号の各々を前
記差動対トランジスタ１３，１４のそれぞれの入力端子
に与える（、）。図７のデータ信号から前記トラン
ジスタ１３がオン、そしてトランジスタ１４がオフとな
り、前記トランジスタ１３のオンによって出力トランジ
スタ２０はオフ（）、そして次段の差動対トランジス
タ１５，１６のトランジスタ１６がオンとなる。また、
前記トランジスタ１４のオフによって出力トランジスタ
１９はオン（）、そして次段の差動対トランジスタ１
５，１６のトランジスタ１５がオフとなる。従って、前
記２組の差動対トランジスタ１３，１４及び１５，１６
の間でスルー接続された各出力は相互に等しい論理値を
有し、図７に示すクロック信号（）の次のハンサイク
ル（高レベル）で前段の差動段１３，１４がオフ、後段
の差動段１５，１６がオンとなった際に、前段の情報は
後段の差動段１５，１６にラッチされる。
【００１９】スレーブ部の回路動作については、上記マ
スタ部と全く同じ回路構成を有しており、その相違点は
クロック信号がマスタ部とは反転して与えられているだ
けである。従って、スレーブ部は、前記安定したラッチ
信号による各出力トランジスタ１９，２０からの出力信
号（、）を入力信号とし、マスタ部に対して半クロ
ック遅れで動作する（、）。
スタ部と全く同じ回路構成を有しており、その相違点は
クロック信号がマスタ部とは反転して与えられているだ
けである。従って、スレーブ部は、前記安定したラッチ
信号による各出力トランジスタ１９，２０からの出力信
号（、）を入力信号とし、マスタ部に対して半クロ
ック遅れで動作する（、）。
【００２０】図８は、本発明によるデータ読み取りタイ
ミング可変回路の第１の実施例を示している。本発明の
図１の（Ａ）の構成に対応するものである。図８の
（Ａ）は、図１の（Ａ）のバイアス可変部３の一回路例
を示したものであり、またＩＣ回路１０は図６のフリッ
プフロップ回路１０を使用している。図８の（Ｂ）は、
前記バイアス可変部３の入出（）及び出力（）の各
データ信号波形の一例を示している。
ミング可変回路の第１の実施例を示している。本発明の
図１の（Ａ）の構成に対応するものである。図８の
（Ａ）は、図１の（Ａ）のバイアス可変部３の一回路例
を示したものであり、またＩＣ回路１０は図６のフリッ
プフロップ回路１０を使用している。図８の（Ｂ）は、
前記バイアス可変部３の入出（）及び出力（）の各
データ信号波形の一例を示している。
【００２１】入力クロック信号（）はバイアス可変部
３のコンデンサ４１で直流カットされ、ＤＣ／ＤＣコン
バータ４３から抵抗４２を通して新たな直流バイアスが
与えられる。コンデンサ４４は高周波ノイズを除去する
ためのものである。ＩＣ回路１０内部の比較部に与えら
れるクロック信号（）と基準電圧（Ｖref ）との関係
では、前記ＤＣ／ＤＣコンバータ４３からの直流バイア
スによって図８の（Ｂ）に示すようにクロック信号が基
準電圧を通過するタイミングが変化し、それによって上
述したフリップフロップ回路のデータ信号に対するラッ
チタイミングが変化する。なお、本実施例では、直流バ
イアスの供給源としてＤＣ／ＤＣコンバータ４３を用い
たがそれに限定されるものではなく、例えば電池やツェ
ナーダイオード等の直流電源を用いてもよい。
３のコンデンサ４１で直流カットされ、ＤＣ／ＤＣコン
バータ４３から抵抗４２を通して新たな直流バイアスが
与えられる。コンデンサ４４は高周波ノイズを除去する
ためのものである。ＩＣ回路１０内部の比較部に与えら
れるクロック信号（）と基準電圧（Ｖref ）との関係
では、前記ＤＣ／ＤＣコンバータ４３からの直流バイア
スによって図８の（Ｂ）に示すようにクロック信号が基
準電圧を通過するタイミングが変化し、それによって上
述したフリップフロップ回路のデータ信号に対するラッ
チタイミングが変化する。なお、本実施例では、直流バ
イアスの供給源としてＤＣ／ＤＣコンバータ４３を用い
たがそれに限定されるものではなく、例えば電池やツェ
ナーダイオード等の直流電源を用いてもよい。
【００２２】図９は、本発明によるデータ読み取りタイ
ミング可変回路の第２の実施例に関し、本発明の図１の
（Ｂ）の基準電圧可変部４に対応するが、具体的には図
２の（Ｂ）及び（Ｃ）に示す位相補償回路６の一回路例
を示したものである。図１０及び図１１は、それぞれ図
９の位相補償回路６の回路動作を説明するためのタイミ
ング図である。
ミング可変回路の第２の実施例に関し、本発明の図１の
（Ｂ）の基準電圧可変部４に対応するが、具体的には図
２の（Ｂ）及び（Ｃ）に示す位相補償回路６の一回路例
を示したものである。図１０及び図１１は、それぞれ図
９の位相補償回路６の回路動作を説明するためのタイミ
ング図である。
【００２３】図９において、２段構成のＤタイプフリッ
プフロップ回路５２，５３は、それぞれ差動出力バッフ
ァ回路５１により互いに位相が反転したクロック信号
（，）の立ち上がりエッジによって入力データ信号
（）をラッチする。前段のフリップフロップ回路５２
の各入出力信号（，）は、ＥＸ−ＯＲ回路５４によ
って排他的論理和がとられ、前記入力データ信号（）
のいわゆる微分パルス信号が作成される（）。また同
様に、後段のフリップフロップ回路５３の各入出力信号
（，）は、ＥＸ−ＯＲ回路５５によって排他的論理
和がとられ、前段のフリップフロップ回路５２の出力パ
ルスの微分パルス信号が作成される（）。
プフロップ回路５２，５３は、それぞれ差動出力バッフ
ァ回路５１により互いに位相が反転したクロック信号
（，）の立ち上がりエッジによって入力データ信号
（）をラッチする。前段のフリップフロップ回路５２
の各入出力信号（，）は、ＥＸ−ＯＲ回路５４によ
って排他的論理和がとられ、前記入力データ信号（）
のいわゆる微分パルス信号が作成される（）。また同
様に、後段のフリップフロップ回路５３の各入出力信号
（，）は、ＥＸ−ＯＲ回路５５によって排他的論理
和がとられ、前段のフリップフロップ回路５２の出力パ
ルスの微分パルス信号が作成される（）。
【００２４】図１０に示すように、入力データ信号
（）とクロック信号（，）の各位相が相互に一致
している場合には、前記各ＥＸ−ＯＲ回路５４，５５か
らの微分パルス信号波形は互いに一致する（，）。
従って、この場合には、図９のコンデンサ５８に双方向
から充電される電荷の量は互いに同極性且つ同量とな
り、結果的に前記コンデンサ５８両端の電位差は生じな
いことになる。そのため、前記コンデンサ５８両端の差
電圧を検出する後段のオペアンプ回路６１、抵抗そして
コンデンサ等で構成される整流回路の出力はゼロとな
り、すなわち基準電圧（Ｖref ）の制御は行われないこ
とになる。
（）とクロック信号（，）の各位相が相互に一致
している場合には、前記各ＥＸ−ＯＲ回路５４，５５か
らの微分パルス信号波形は互いに一致する（，）。
従って、この場合には、図９のコンデンサ５８に双方向
から充電される電荷の量は互いに同極性且つ同量とな
り、結果的に前記コンデンサ５８両端の電位差は生じな
いことになる。そのため、前記コンデンサ５８両端の差
電圧を検出する後段のオペアンプ回路６１、抵抗そして
コンデンサ等で構成される整流回路の出力はゼロとな
り、すなわち基準電圧（Ｖref ）の制御は行われないこ
とになる。
【００２５】図１１の（Ａ）は、入力データ信号（）
に対してクロック信号（，）の位相が進んだ場合を
示している。この場合には、前段のＥＸ−ＯＲ回路５４
の出力が図１０の位相が一致する場合より大きくなる
（）。しかしながら、後段のＥＸ−ＯＲ回路５５の出
力は図１０の場合と同じである（）。従って、前記コ
ンデンサ５８の両端電位は前段側が高くなり、前述した
整流回路の出力はプラス側に変化する。それによって、
内部クロック信号の位相は、遅れ方向に制御される。
に対してクロック信号（，）の位相が進んだ場合を
示している。この場合には、前段のＥＸ−ＯＲ回路５４
の出力が図１０の位相が一致する場合より大きくなる
（）。しかしながら、後段のＥＸ−ＯＲ回路５５の出
力は図１０の場合と同じである（）。従って、前記コ
ンデンサ５８の両端電位は前段側が高くなり、前述した
整流回路の出力はプラス側に変化する。それによって、
内部クロック信号の位相は、遅れ方向に制御される。
【００２６】図１１の（Ｂ）は、図１１の（Ａ）とは反
対に入力データ信号（）に対してクロック信号（，
）の位相が遅れる場合を示している。この場合には、
前段のＥＸ−ＯＲ回路５４の出力が図１０の位相が一致
する場合より小さくなるが（）、後段のＥＸ−ＯＲ回
路５５の出力は変わらない（）。従って、前記コンデ
ンサ５８の両端電位は前段側が低くなり、前述した整流
回路の出力はマイナス側に変化する。それによって、内
部クロック信号の位相は、進み方向に制御される。
対に入力データ信号（）に対してクロック信号（，
）の位相が遅れる場合を示している。この場合には、
前段のＥＸ−ＯＲ回路５４の出力が図１０の位相が一致
する場合より小さくなるが（）、後段のＥＸ−ＯＲ回
路５５の出力は変わらない（）。従って、前記コンデ
ンサ５８の両端電位は前段側が低くなり、前述した整流
回路の出力はマイナス側に変化する。それによって、内
部クロック信号の位相は、進み方向に制御される。
【００２７】図１２は、図２に示す波形変換部５を、の
こぎり波変換回路で構成した一例を示したものである。
図１３は、図１２に示すのこぎり波変換回路の一回路例
を示した回路図である。図１４は、図１３に示すのこぎ
り波変換回路の動作説明図である。始めに、図１３及び
図１４を参照して、のこぎり波変換回路について簡単に
説明すておく。
こぎり波変換回路で構成した一例を示したものである。
図１３は、図１２に示すのこぎり波変換回路の一回路例
を示した回路図である。図１４は、図１３に示すのこぎ
り波変換回路の動作説明図である。始めに、図１３及び
図１４を参照して、のこぎり波変換回路について簡単に
説明すておく。
【００２８】入力クロック信号（）は抵抗７１，７４
及びコンデンサ７２，７３で構成される二次のバンドパ
スフィルタを通過して正弦波信号に変換される（）。
次段の比較器７６は、前記正弦波信号と定電圧源７５か
ら与えられる基準電圧との比較信号を差動出力する
（，）。一方の差動出力信号は、その高レベルの
間に抵抗７７及びコンデンサ７８から成る積分器を充電
し、それによってこぎり波のゆるやかな立ち上がり波形
部分が形成される。その後、もう一方の差動出力信号
が高レベルになるとトランジスタ７９がオンとなり、瞬
時に前記コンデンサ７８を放電させる。これによっての
こぎり波の急峻な立ち下がり波形部分が形成される。
及びコンデンサ７２，７３で構成される二次のバンドパ
スフィルタを通過して正弦波信号に変換される（）。
次段の比較器７６は、前記正弦波信号と定電圧源７５か
ら与えられる基準電圧との比較信号を差動出力する
（，）。一方の差動出力信号は、その高レベルの
間に抵抗７７及びコンデンサ７８から成る積分器を充電
し、それによってこぎり波のゆるやかな立ち上がり波形
部分が形成される。その後、もう一方の差動出力信号
が高レベルになるとトランジスタ７９がオンとなり、瞬
時に前記コンデンサ７８を放電させる。これによっての
こぎり波の急峻な立ち下がり波形部分が形成される。
【００２９】図１２に戻って、図１２の（Ａ）は、図１
３で説明したのこぎり波変換回路から成る波形変換部５
の出力が、図６で示したフリップフロップ回路１０のク
ロック入力端子へ与えられることを示している。図１２
の（Ｂ）に示すように、パルス波形のクロック信号を使
う代わりにのこぎり波形に変換したクロック信号（）
を使うことによって、基準電圧（Ｖref）の変化で比較
部２の内部クロック信号の位相（立ち上がりエッジ位
置）が大きく変化することがわかる。このように、クロ
ック信号のパルス波形をのこぎり波形に変換することに
よって広い範囲に渡って識別タイミングを可変にするこ
とが可能となる。
３で説明したのこぎり波変換回路から成る波形変換部５
の出力が、図６で示したフリップフロップ回路１０のク
ロック入力端子へ与えられることを示している。図１２
の（Ｂ）に示すように、パルス波形のクロック信号を使
う代わりにのこぎり波形に変換したクロック信号（）
を使うことによって、基準電圧（Ｖref）の変化で比較
部２の内部クロック信号の位相（立ち上がりエッジ位
置）が大きく変化することがわかる。このように、クロ
ック信号のパルス波形をのこぎり波形に変換することに
よって広い範囲に渡って識別タイミングを可変にするこ
とが可能となる。
【００３０】図１５は、図２に示す波形変換部５を、バ
ンドパスフィルタやローパスフィルタ等のフィルタ回路
で構成した一例を示したものである。図１２で説明した
のとほぼ同様に機能するものであり、ここでは更めて説
明しない。ただし、この場合には、クロック信号の立ち
下がりエッジ部分も広範囲に変化させることができる。
バンドパスフィルタ回路の構成例としては、先に説明し
た図１３の回路の前段部で示したようにＣＲ受動素子だ
けで構成するものや、それにオペアンプ回路を付加した
アクテブ回路で構成するもの等の様々な構成が考えられ
る。ローパスフィルタ回路も同様である。
ンドパスフィルタやローパスフィルタ等のフィルタ回路
で構成した一例を示したものである。図１２で説明した
のとほぼ同様に機能するものであり、ここでは更めて説
明しない。ただし、この場合には、クロック信号の立ち
下がりエッジ部分も広範囲に変化させることができる。
バンドパスフィルタ回路の構成例としては、先に説明し
た図１３の回路の前段部で示したようにＣＲ受動素子だ
けで構成するものや、それにオペアンプ回路を付加した
アクテブ回路で構成するもの等の様々な構成が考えられ
る。ローパスフィルタ回路も同様である。
【００３１】なお、いままでは全て本発明によるデータ
読み取りタイミング可変回路として説明してきたが、ク
ロック信号の位相を可変させる回路部分は、クロック信
号をデータ信号に置き換えることによって、いわゆるデ
ータ遅延回路として構成できることは明白である。従っ
て、本発明によるデータ遅延回路の説明については以上
の説明もってそれにかえることとする。
読み取りタイミング可変回路として説明してきたが、ク
ロック信号の位相を可変させる回路部分は、クロック信
号をデータ信号に置き換えることによって、いわゆるデ
ータ遅延回路として構成できることは明白である。従っ
て、本発明によるデータ遅延回路の説明については以上
の説明もってそれにかえることとする。
【００３２】
【発明の効果】以上述べたように、本発明によるデータ
読み取りタイミング可変回路は、直流バイアス成分の電
圧又は基準電圧を変える簡易な回路構成を付加するだけ
で容易に実現される。そのため、従来回路構成と比較し
て実装面及びコスト面において顕著な改善が成される。
また本発明による波形変換部は、簡易な回路で広範囲な
位相補償を可能とする。そして本発明による位相補償回
路は、フィードフォワード的に識別クロック信号の自動
位相制御を可能とする。さらに、本発明によれば上記簡
易構成を用いたデータ遅延回路が容易に実現できる。
読み取りタイミング可変回路は、直流バイアス成分の電
圧又は基準電圧を変える簡易な回路構成を付加するだけ
で容易に実現される。そのため、従来回路構成と比較し
て実装面及びコスト面において顕著な改善が成される。
また本発明による波形変換部は、簡易な回路で広範囲な
位相補償を可能とする。そして本発明による位相補償回
路は、フィードフォワード的に識別クロック信号の自動
位相制御を可能とする。さらに、本発明によれば上記簡
易構成を用いたデータ遅延回路が容易に実現できる。
【図１】本発明によるデータ読み取りタイミング可変回
路の基本構成を示した回路ブロック図である。
路の基本構成を示した回路ブロック図である。
【図２】本発明によるデータ読み取りタイミング可変回
路の種々な構成例を示した図である。
路の種々な構成例を示した図である。
【図３】本発明によるデータ読み取りタイミングの可変
原理を示した説明図である。
原理を示した説明図である。
【図４】図１に示す本発明によるデータ読み取りタイミ
ング可変回路の動作説明図である。
ング可変回路の動作説明図である。
【図５】図２に示す本発明によるデータ読み取りタイミ
ングの可変回路の動作説明図である。
ングの可変回路の動作説明図である。
【図６】本発明によるデータ読み取りタイミング可変回
路が適用されるマスタ・スレーブ−フリップフロップ回
路の一回路例を示している。
路が適用されるマスタ・スレーブ−フリップフロップ回
路の一回路例を示している。
【図７】図６に示すマスタ・スレーブ−フリップフロッ
プ回路の基本動作の一例を示した動作タイミング図であ
る。
プ回路の基本動作の一例を示した動作タイミング図であ
る。
【図８】本発明によるデータ読み取りタイミング可変回
路の第１の実施例を示した図である。
路の第１の実施例を示した図である。
【図９】本発明によるデータ読み取りタイミング可変回
路の第２の実施例に関し、具体的には位相補償回路の一
回路例を示した回路図である。
路の第２の実施例に関し、具体的には位相補償回路の一
回路例を示した回路図である。
【図１０】図９に示す位相補償回路の回路動作を説明す
るためのタイミング図（１）である。
るためのタイミング図（１）である。
【図１１】図９に示す位相補償回路の回路動作を説明す
るためのタイミング図（２）である。
るためのタイミング図（２）である。
【図１２】図２に示す波形変換部５を、のこぎり波変換
回路で構成した一例を示した図である。
回路で構成した一例を示した図である。
【図１３】図１２に示すのこぎり波変換回路の一回路例
を示した回路図である。
を示した回路図である。
【図１４】図１３に示すのこぎり波変換回路の動作説明
図である。
図である。
【図１５】図２に示す波形変換部５を、フィルタ回路で
構成した一例を示した図である。
構成した一例を示した図である。
【図１６】データ信号とそれを読み込むためのクロック
信号の一例を示した図である。
信号の一例を示した図である。
１…論理回路部 ２…比較部 ３…バイアス可変部 ４…基準電圧可変部 ５…波形変換部 ６…位相補償回路
Claims (13)
- 【請求項１】 外部クロック信号を論理判定レベルを与
える基準電圧と比較することによって内部クロック信号
を発生させる比較部、そして前記内部クロック信号に同
期して入力データを取り込む論理回路部を具備し、 前記比較部は、前記内部クロック信号の位相を変えるべ
く前記外部クロック信号の直流バイアス電位を可変する
バイアス可変部を有し、前記バイアス可変部によって直
流バイアス電位が可変されたクロック信号が前記外部ク
ロック信号として比較部に与えられることを特徴とする
データ読み取りタイミング可変回路。 - 【請求項２】 外部クロック信号を論理判定レベルを与
える基準電圧と比較することにより内部クロック信号を
発生させる比較部、そして前記内部クロック信号に同期
して入力データを取り込む論理回路部を具備し、 前記比較部は、前記内部クロック信号の出力位相を変え
るべく前記基準電圧を可変する基準電圧可変部を有し、
前記基準電圧可変部によって可変された基準電圧が前記
基準電圧として比較部に与えられることを特徴とするデ
ータ読み取りタイミング可変回路。 - 【請求項３】 前記バイアス可変部は、前記入力データ
と前記外部クロックとの間の位相差を検出して前記直流
バイアス電位を可変する位相補償回路からなる請求項１
記載のデータ読み取りタイミング可変回路。 - 【請求項４】 前記基準電圧可変部は、前記入力データ
と前記外部クロックとの間の位相差を検出して前記基準
電圧を可変する位相補償回路からなる請求項２記載のデ
ータ読み取りタイミング可変回路。 - 【請求項５】 前記比較部は、前記外部クロック信号の
波形を所定のクロック波形に変換する波形変換部を有
し、前記波形変換部によって変換された信号が前記クロ
ック信号として比較部に与えられる請求項２記載のデー
タ読み取りタイミング可変回路。 - 【請求項６】 前記波形変換部は、のこぎり波変換回路
からなる請求項５記載のデータ読み取りタイミング可変
回路。 - 【請求項７】 前記波形変換部は、バンドパスフィルタ
回路からなる請求項５記載のデータ読み取りタイミング
可変回路。 - 【請求項８】 前記論理回路部は、前記入力データを前
記内部クロック信号に同期して一時記憶するフリップフ
ロップ回路からなる請求項１又は２記載のデータ読み取
りタイミング可変回路。 - 【請求項９】 入力データ信号と出力データ信号との間
の遅延量に対応した所定の直流バイアス電位を前記入力
データ信号に与えるバイアス発生部、そして前記バイア
ス発生部からの前記バイアスされたデータ信号を論理判
定レベルを与える基準電圧と比較することによってデー
タ信号を出力する比較部から構成することを特徴とする
データ遅延回路。 - 【請求項１０】 入力データ信号と出力データ信号との
間の遅延量に対応した所定の基準電位を与える基準電圧
発生変部、そして入力データ信号を前記基準電圧発生部
からの前記所定の基準電圧と比較することによってデー
タ信号を出力する比較部から構成することを特徴とする
データ遅延回路。 - 【請求項１１】 前記比較部は、前記入力データ信号の
波形を所定のデータ信号波形に変換する波形変換部を有
し、前記波形変換部からの信号が前記入力データ信号と
して比較部に与えられる請求項１０記載のデータ遅延回
路。 - 【請求項１２】 前記波形変換部は、のこぎり波変換回
路からなる請求項１１記載のデータ遅延回路。 - 【請求項１３】 前記波形変換部は、バンドパスフィル
タ回路からなる請求項１１記載のデータ遅延回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6165318A JPH0832425A (ja) | 1994-07-18 | 1994-07-18 | データ読み取りタイミング可変回路 |
| US08/429,820 US5608343A (en) | 1994-07-18 | 1995-04-27 | Circuit for varying read timing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6165318A JPH0832425A (ja) | 1994-07-18 | 1994-07-18 | データ読み取りタイミング可変回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832425A true JPH0832425A (ja) | 1996-02-02 |
Family
ID=15810056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6165318A Withdrawn JPH0832425A (ja) | 1994-07-18 | 1994-07-18 | データ読み取りタイミング可変回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5608343A (ja) |
| JP (1) | JPH0832425A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346830B1 (en) | 1999-01-06 | 2002-02-12 | Nec Corporation | Data input/output circuit and interface system using the same |
| KR100467581B1 (ko) * | 2002-01-09 | 2005-01-24 | 삼성전자주식회사 | 양자화오차를 이용한 속도측정장치 및 그 방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000207381A (ja) * | 1999-01-20 | 2000-07-28 | Mitsubishi Electric Corp | マイクロコンピュ―タのリセット装置 |
| US7180352B2 (en) * | 2001-06-28 | 2007-02-20 | Intel Corporation | Clock recovery using clock phase interpolator |
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| US7123046B2 (en) | 2002-02-13 | 2006-10-17 | Micron Technology, Inc | Apparatus for adaptively adjusting a data receiver |
| US6970029B2 (en) * | 2003-12-30 | 2005-11-29 | Intel Corporation | Variable-delay signal generators and methods of operation therefor |
| JP2005249690A (ja) * | 2004-03-05 | 2005-09-15 | Agilent Technol Inc | 信号保持方法、アナログ・ディジタル変換方法、信号保持装置、アナログ・ディジタル変換装置、および、信号観測装置 |
| US10110232B2 (en) * | 2015-06-30 | 2018-10-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiplexer and latch system |
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| GB2120030B (en) * | 1982-03-04 | 1986-11-12 | Sansui Electric Co | Digital signal demodulator circuit |
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| US4929849A (en) * | 1988-12-09 | 1990-05-29 | Coherent Communications Systems Corp. | Noise suppression in recovery of clock from NRZ data |
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-
1994
- 1994-07-18 JP JP6165318A patent/JPH0832425A/ja not_active Withdrawn
-
1995
- 1995-04-27 US US08/429,820 patent/US5608343A/en not_active Expired - Fee Related
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|---|---|---|---|---|
| US6346830B1 (en) | 1999-01-06 | 2002-02-12 | Nec Corporation | Data input/output circuit and interface system using the same |
| KR100467581B1 (ko) * | 2002-01-09 | 2005-01-24 | 삼성전자주식회사 | 양자화오차를 이용한 속도측정장치 및 그 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5608343A (en) | 1997-03-04 |
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|---|---|---|---|
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