KR960005612B1 - 이.씨.엘(ecl) 게이트를 이용한 전압 제어 발진기 - Google Patents

이.씨.엘(ecl) 게이트를 이용한 전압 제어 발진기 Download PDF

Info

Publication number
KR960005612B1
KR960005612B1 KR1019930019965A KR930019965A KR960005612B1 KR 960005612 B1 KR960005612 B1 KR 960005612B1 KR 1019930019965 A KR1019930019965 A KR 1019930019965A KR 930019965 A KR930019965 A KR 930019965A KR 960005612 B1 KR960005612 B1 KR 960005612B1
Authority
KR
South Korea
Prior art keywords
ecl
gate
voltage
output
input
Prior art date
Application number
KR1019930019965A
Other languages
English (en)
Other versions
KR950010332A (ko
Inventor
이창문
이범철
김정식
Original Assignee
재단법인한국전자통신연구소
양승택
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 재단법인한국전자통신연구소, 양승택 filed Critical 재단법인한국전자통신연구소
Priority to KR1019930019965A priority Critical patent/KR960005612B1/ko
Publication of KR950010332A publication Critical patent/KR950010332A/ko
Application granted granted Critical
Publication of KR960005612B1 publication Critical patent/KR960005612B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
    • H03B5/124—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance
    • H03B5/1243—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising voltage variable capacitance diodes

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

내용 없음.

Description

이.씨.엘(ECL) 게이트를 이용한 전압 제어 발진기
제 1 도는 종래의 ECL의 게이트를 이용한 전압제어 발진기의 구성도.
제 2 도는 본 발명에 의한 상용 ECL 게이트를 이용한 단위 링 발진기의 구성도.
제 3 도는 본 발명에 의한 상용 ECL 게이트를 이용한 단위 링 발진기의 등가회로.
제 4 도는 본 발명의 구성도.
제 5 도는 본 발명에 의한 제어 전압기의 구성도.
제 6 도는 본 발명에 의한 ECL 게이트 어레이의 양방향 입출력 마크로를 이용한 단위 링 발진기.
* 도면의 주요부분에 대한 부호의 설명
21 : 상용 ECL 인버터 게이트 22~23 : 상용 ECL 버퍼 게이트
24 : 부하용량
25 : 프리 런(free run) 주파수 조정용 종단 저항
26 : 종단 저항 41 : 단위 링 발진기
42 : 제어 전압 정합기 43 : N 분주기
51 : 연산 증폭기(OP Amp) 52 : npn 트랜지스터
VEE : ECL 게이트 공급 전압 VOH : ECL 논리레벨 "1"전압
VOL : ECL 논리레벨 "0" 전압 VTT : ECL 종단 전압
VTTin : ECL 종단 제어 입력 전압
VTTout : ECL 종단 제어 출력 전압
Vin : 전압 제어 발진기 입력 전압
VR : 제어 전압 정합기 기준 전압
CLKin, CLKout : 링 발진기 출력 클럭
CLK : N 분주기 출력 클럭
본 발명은 사용 ECL(Emitter Coupled Logic) 게이트 또는 주문형 반도체(ASIC)를 사용하여 외부에서 가해지는 전압에 의해서 출력되는 펄스의 주기가 변화하는 ECL 전압 제거 발진기에 관한 것이다.
종래의 ECL 전압 제어 발진기는 제 1 도에 도시되었는바, 제 1 도는 종래의 기술에 따라 개략적인 블럭구성도로서, 도면에서 16,17,18은 전달 지연 시간을 맞추기 위한 부하용량(load capaciter), 14는 ECL 버퍼 게이트, 15는 2분주기, 11,12,13는 VC 전압에 의해서 게이트 전달 지연 시간이 조절되는 상용 ECL 게이트가 아닌 변형된 ECL 게이트인데, VC 전압 변화로 ECL 게이트의 차동 전류를 변화시켜 전달 지연 시간을 바꾸는 구조로 되어 있다.
도면에 도시한 종래의 ECL 전압 제어 발진기는 ECL 게이트를 구성하는 공통(common) 에미터 차동 회로에서 싱크(sink) 되는 전류를 제어해서 궤환(feedback)되어 입력되는 펄스의 전달 지연 시간을 변경시켜 발진 주파수를 변경하도록 하였다.(D.L. Campbell, "ECL voltage controlled oscillator for phase locked loop has logic gate fall time controlled by capacitor and has frequency of ring oscillator controlled by phase detector" 미국 특허 53405813과, D.L. Campbell, "Interruptable voltage controlled oscillator and phase-locked loop using same" 미국특허 4,565,976).
그러나, 이 방법은 상용 ECL 게이트의 전류원 회로를 변경시켜야 되기 때문에 상용 ECL 게이트 또는 주문형 반도체 표준 셀(standard cell)이나 게이트 어레이로는 구현이 불가능하다.
또한, 논리 소자의 전달 지연 시간이 논리 소자의 내부 회로에 의해서 정해지기 때문에 프리 런(free run) 발진 주파수는 링 발진기를 구성하는 단위 게이트의 전달 지연 시간 및 단위 게이트의 수에 의해서 정해지는 단점이 있다.
따라서, 상기 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은, 상용 ECL 게이트의 내부 회로에 대한 변경 없이 단지 상용 ECL 게이트의 출력 종단 저항에 제어 회로를 추가하여 출력되는 발진 주파수를 제어 전압에 따라 변경시킬 수 있을 뿐만 아니라 프리 런(free run) 발진 주파수를 외부에서 광범위하게 변경할 수 있도록 한 전압 제어 발진기를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 안출된 본 발명은, 전단의 적분기(저역 여파기)로부터 입력되는 전압(Vin)을 입력받아 ECL(Emitter Coupled Logic) 게이트에 공급하는 음의 전원(VEE)보다 크고 전단의 위상 비교기의 '로우(low)' 출력 레벨보다 작은 범위의 제어 전압으로 변환시켜 출력하는 제어 전압 정합 수단과, 상기 제어 전압 정합 수단으로 부터 출력된 전압을 입력받아 입력 전압의 크기에 반비례하는 주파수의 펄스를 발진하여 출력하는 상용의 ECL 게이트를 이용하여 구현된 단위 링 발진 수단, 및 상기 단위 링 발진 수단에서 출력되는 주파수(CLKout)를 입력받아 이를 분주하여 출력하는 분주 수단을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예의 상세히 설명한다.
제 2 도는 상용 ECL 게이트를 사용한 본 발명에 따른 단위 링 발진기의 일실시예시도로서, 21은 ECL 인버터 게이트, 22와 23은 ECL 버퍼게이트, 24는 부하 용량(load capacitor), 25는 프린 런(free run) 주파수 조정용 종단 저항, 26은 종단 저항을 각각 나타낸다.
도면에 도시한 바와 같이 단위 링 발진기는, ECL 종단 제어 입력 전압(VTTin)에 일단이 연결된 프리런 주파수 조정용 종단 저항(25)과 상기 프리 런 주파수 조정용 종단 저항(25)의 타단에 입력단이 연결된 ECL 버퍼 게이트(22)와 상기 ECL 버퍼 게이트(22)의 출력단에 입력이 연결되어 펄스를 출력하는 또 다른 ECL 버퍼 게이트(23)와, 상기 두개의 ECL 버퍼 게이트(22,23)의 접속점에 일단이 연결되고 타단은 ECL 종단 전압(VTT)에 타단이 연결된 종단 저항(26)과, 상기 프리 런 주파수 조정용 종단 저항(25)의 타단과 접지 사이에 설치된 부하 용량(24)과, 상기 양(25)과 부하 용량(24)의 접속점에 연결된 ECL 인버터 게이트(21)를 구비한다.
상기와 같은 ECL 인버터 게이트(21)와 ECL 버퍼 게이트(22)의 입력과 출력이 서로 연결되어 있기 때문에, 만일 논리 레벨 '1'에서 '0'으로 천이되는 전달 지연 시간과 논리 레벨 '0'에서 '1'로 천이되는 전달 지연시간이 같다고 가정하면, ECL 인버터 게이트(21)의 전달 지연 시간을 tpd21이라고 하고 ECL 버퍼 게이트(22)의 전달지연 시간을 tpd22이라고 하면 ECL 버퍼 게이트(23)에서 출력되는 추기는 2(tpd21+tpd22)이된다.
제 2 도의 ECL 버퍼 게이트(23)의 출력에서 출력되는 펄스의 주기는 ECL 인버터 게이트(21)와 ECL 버퍼 게이트(22)의 전달 지연 시간에 의해서 결정되는데 ECL 게이트의 전달 지연 시간은 일반적으로 제 3 도와 같은 ECL 등가 회로를 사용하여 설명할 수 있다.
제 3 도는 제 2 도의 ECL 인버터 게이트(21)에 연결된 부하 용량(24)가 종단 저항(25)을 등가적으로 나타낸 회로도이다.
제 3 도에는 VOH는 상용 ECL 게이트의 논리 레벨 '1'의 전압이고, VOL은 논리 레벨 '0'의 전압이고, RS는 ECL 게이트 출력의 원천 저항으로 논리 레벨 '0'일때와 논리 레벨 '1'일때의 값이 같다고 가정하였다.
RTV는 제 2 도의 종단 저항(25)이고, CL은 제 2 도의 부하 용량(24)이고, SW는 ECL 게이트가 논리 레벨 '0'에서 '1' 또는 '0'으로 스위칭하는 것을 모델링한 스위치이다.
제 2 도에서 Vo(t)를 구하면 Vo(t)의 파형은, ECL 게이트 논리 레벨 '0' 또는 '1' 또는 '1'에서 '0'으로 천이할 때에 천이 시간은 VTT, Rs, RTV, CL에 따라 변하게 되는데, VTT의 전압에 따라 천이 시간이 비선형적으로 비레하고, RTV 및 CL 값에 따라 비선형적으로 반비례하게 된다.
따라서, VTT값을 변화하면 Vo(t)의 천이 시간을 변경시킬 수 있기 때문에 전압 제어로 상용 ECL 게이트의 전달 지연 시간을 제어할 수 있다.
또한, 종단 저항 RTV 값을 적절하게 설정함으로써 ECL 게이트의 단위 전달지연 시간을 설정할 수 있다.
제 4 도는 본 발명의 개략적인 전체 구성도로서, 41은 제 2 도에 도시된 단위 링 발진기, 42는 제어 전압 정합기, 43은 N 분주기를 각각 나타낸다.
제 4 도에 의해 본 발명을 설명하면, 상기 제 2 도에서 설명한 단위 링 발진기(41)의 출력 클럭 CLKout에 연결되어 이 클럭을 N 분주기를 N 분주기(43) ; 상기 단위 링 발진기(41)의 입력단 VTTin에 연결되어 단위 링 발진기(41)의 출력 클럭의 주파수 CLKout을 제어하는 전압을 ECL의 논리레벨 '0'보다는 낮고 ECL의 전원 전압인 VEE보다는 높은 범위에서 가변되도록 정합시키는 제어 전압 정합기(42)를 구비한다.
본 발명의 일실시예에서, 제어 전압 정합기(42)로 입력되는 Vin은 적분기 또는 저역 여파기에서 출력되는 전압인데 일반적으로 위상 비교기의 출력 논리 레벨 '0' 전압을 VOL이라 하고, 논리 레벨 '1' 전압을 VOH이라고 하고, 적분기 또는 저역 여파기의 직류 이득이 A 라고하면 Vin은 A*|VOH-VOL|로, (여기서 | |는 절대값을 나타냄) 표시될 수 있다, 그런데, 상기 단위 링 발진기(41)의 주파수 조정용 종단저항에 가할 수 있는 전압(VTTin)의 범위는 ECL 게이트에 공급하는 전원을 VEE(-5.2V 또는 4.5V)라고 하면, VOL>VTTin>VEE로 VTTout 이어야만 한다.
왜냐하면 Vin이 VOL보다 높으면 단위 링 발진기(41)의 출력 펄스의 논리 레벨 '0'가 높아지게 되고, Vin이 VEE 보다 낮으면 ECL 게이트의 장격(maximum rating)을 벗어나게 된다. 따라서 제어 전압 정합기(42)는 ECL VVTin이 가질 수 있는 전압 범위인 VOL>VTTout>VEE로 VTTout의 값이 되도록 변환하여 제어 전압 VTTout을 출력하게 된다.
단위 링 발진기(41)는 제어 전압 정합기(42)로부터 출력된 VTTin을 입력함으로써, VTTin이 VEE에 근접할수록 단위 링 발진기(41)에서 발생되는 발진 펄스인 CLKout의 주파수가 높아지게되고, VTTin이 VOL에 근접할 수 있도록 단위 링 발진기(41)에서 발생되는 CLKout의 주파수는 낮아지게 된다.
단위 링 발진기(41)에서 발생되는 발진 펄스의 주파수가 VTTin에 의해서 제어되는 원리는 상기에서 기술한 바와 같이 제 3 도에서 VTTin의 전압의 전압값(절대값)이 커지면 부하 용량(load capacitor)인 CL 흘러가는 전류가 커져서 결국 ECL 게이트의 천이 시간이 작아지게 되기 때문이다.
N 분주기(43)는 상기 단위 링 발진기(41)에서 출력되는 CLKout의 주파수가 매우 높으며 파형의 스윙(swing) 레벨도 ECL 게이트의 속성에 의해 작으며 듀티 사이클(duty cycle)도 50%를 유지하지 않을 수 있기 때문에 이러한 문제를 해결하기 위해서 2이상의 분주를 하는 기능을 수행한다.
N 분주기(43)은 개별 ECL 게이트 또는 집적된 ECL 게이트로 쉽게 구현이 가능하다.
제 5 도는 제어 전압 정합기(42)의 일실시예에 따른 상세 회로도이다,.
도면에 도시한 바와 같이 제어 전압 정합기(42)의 일실시예에 따른 구성은 다음과 같다.
논 인버팅 입력단자(+)는 저항 R1을 통해서 압력 Vin에 연결되고, 인버팅 입력단자(-)는 저항 R3을 통해서 입력 VR에 연결되는 연산 증폭기(51)와, 상기 연산 증폭기(51)의 출력은 npn 트랜지스터(52)의 베이스에 연결되고, 에미터는 궤한 저항 R4를 통해 연산 증폭기(51)의 인버팅 입력단자(-)에 연결되는 동시에 종단 저항 R5를 통해 VEE에 연결된다.
또한 npn 트랜지스터(52)의 콜렉터 단자는 접지에 연결되는 동시에 궤한 저항 R2를 통해 연산 증폭기(51)의 논인버팅 입력단자(+)에 연결되어, 차동 증폭 모드로 동작하는 구성을 갖는다.
여기서 상기 저항 R1-R4 값은 연산 증폭기(51)의 직류 이득값을 정하는 저항값이며 이 값들은 상기 Vin의 범위에 따라 정해진다.
본 발명의 일실시예에 따른 제어 전압 정합기(42)는, A*|VOH-VOL| 값으로 입력되는 입력 제어전압을 Vin을 변화시켜 출력되는 VTTout 전압이 VOL 보다 작고 VEE보다 큰 값으로 유지되게 한다.
제 5 도에서 연산 증폭기(51)는 차동(differential) 증폭기 모드로 동작하며, 논인버팅 입력단자(+)는 저항 R1을 통해서 입력 Vin에 연결되고, 인버팅 입력단자(-)는 저항 R3을 통해서 기준 전압(VR)에 연결되었는데, 만일 Vin 전압이 0 볼트(volt)를 중심으로 스윙(swing) 한다면 VR 전압을 ((VOL-VEE)/2)+VBE(트랜지스터(52)의 베이스에 대한 에미터 전압)로 해야 최대 대칭(symmetrical) 스윙(swing)하게 된다.
상기 연산 증폭기(51)의 출력단에 베이스단이 연결된 npn 트랜지스터(52)는 전류 증폭을 위해서 사용되며, 일반적으로 연산 증폭기(51)의 출력 전류가 10mA 이하 인데 비해, VTTout에 흐르는 전류는 10mA 이상이 요구되기 때문에 상기 npn 트랜지스터(52)가 이용되는 것이다.
연산 증폭기(51)의 궤환(feedback) 루프는 npn 트랜지스터(52)의 베이스단‥>컬렉터단을 통하는 루프로 형성시켰기 때문에, npn 트랜지스터(52)의 VBE 전압 변화에 VTTout이 민감하게 반응을 나타내지 않는다.
제 6 도는 단위 링 발진기의 다른 실시예시도로서, ECL 게이트 어레이의 양방향 ECL 입출력 마크로(macro)이다.
도면에서 60은 ECL 양방향 입출력 마크로, 61은 ECL 버퍼 게이트, 62는 부정 논리합(nor) 게이트, 63은 입출력 패드를 각각 나타낸다.
도면에 도시한 바와 같이 단위 링 발진기의 다른 실시예는, ECL 양방향 입출력 마크로로 된 ECL 게이트 어레이를 사용하는데, 즉, ECL 2입력 NOR 게이트(62) 출력이 ECL 버퍼 게이트(61)의 입력에 연결되고 ECL 2입력 NOR 게이트(62) 출력과 ECL 버퍼 게이트(61)의 입력이 패드(63)에 연결된 ECL 양방향 입출력 마크로(60)를 구비하고, 상기 패드에 프리 런 주파수 조정용 종단 저항(25)의 한 단자를 연결하고, 종단 저항(25)의 다른 단자를 주기 제어용 제어 전압(VTTin) 단자에 연결하고, 부하 용량(24)의 한 단자를 ECL 전원의 접지에 연결하고, 부하 용량(24)의 나머지 단자는 ECL 양방향 입출력 마크로(60)의 패드(63)에 접속시키고, ECL 양방향 입출력 마크로(60)의 2입력 NOR 게이트(62)의 한 입력은 ECL 양방향 입출력 마크로(60)의 ECL 버퍼 게이트(61)의 출력에 연결하여 발진하는 펄스를 출력 단자(CLKout)로 출력하고, ECL 양방향 입출력 마크로(60)의 2입력 NOR 게이트(62)의 다른 한 입력은 발진 유무를 제어하는 SEL 단자로 하도록 하였다.
제 6 도에 도시된 단위 링 발진기의 구성이, 제 2 도에 도시된 단위 링 발진기와 다른 것은, 제 6 도에서의 구성은 종단 저항이 없다는 것과 SEL 단자가 더 있다는 것 외에는 다른 것이 없다.
종단 저항이 없는 이유는 ECL 게이트 어레이의 코어 로직의 특성 때문이고 SEL 단자는 단위 링 발진을 무력화시키기 위한 것이다.
제 6 도에서 63은 입출력 패드로 ECL 게이트 어레이의 핀으로 나가기 위한 단자이다. 동작 원리는 제 2 도에서 설명한 일실시예의 구성과 같다.
한편, 제 6 도에 도시된 바와 같은 싱글 엔드(single ended) 입출력을 사용하지 않고, 차동(differential) 입출력 마이크를 사용하면 더 높은 단위링 발진기 구현도 가능하나 원리가 같기 때문에 여기서는 기술하지 않는다.
따라서, 상기와 같이 구성되어 동작하는 본 발명은, 종래의 ECL 전압제어 발진기를 대체해서 사용할 수 있으며 다음과 같은 특유한 효과를 갖는다.
첫째, 사용 ECL 게이트 또는 상용 주문형 반도체로 구현이 가능하다.
둘째, 종래의 ECL 전압 제어 발진기보다 발진 범위가 크다.
셋째, ECL 기술이 발전하여 ECL 게이트의 전달지연 시간이 작아지면 높은 전압 제어 발진기 구현도 가능하다.

Claims (5)

  1. 전단의 적분기(저역 여파기)로부터 입력되는 전압(Vin)을 입력받아 ECL(Emitter Coupled Logic) 게이트에 공급하는 음의 전원(VEE)보다 크고 전단의 위상 비교기의 '로우(low)' 출력 레벨보다 작은 범위의 제어 전압으로 변환시켜 출력하는 제어 전압 정합 수단(42)과, 상기 제어 전압 정합 수단(42)으로 부터 출력된 전압을 입력받아 입력 전압의 크기에 반비례하는 주파수의 펄스를 발진하여 출력하는 단위 링 발진기 수단(41), 및 상기 단위 링 발진 수단(41)에서 출력되는 주파수(CLKout)를 입력받아 이를 분주하여 출력하는 분주 수단(43)을 구비하는 것을 특징으로 하는 ECL 게이트를 이용한 전압 제어 발진기.
  2. 제 1 항에 있어서, 상기 제어 전압 정합 수단(42)은, 입력되는 전압(Vin)을 제 1 저항(R1)을 통해 (+)입력단자에 연결하고, 기존 전압(VR)을 제 2 저항(R3)을 통해(-) 입력단자에 연결시킨 연산 증폭기(51)와 ECL 전원 접지와 상기 연산 증폭기(51)의 (+) 입력단자간에 연결된 제 3 저항(R2)과, 상기 연산 증폭기(51)의 출력단에 베이스 단이 연결되고, 컬렉터 단은 ECL 전원 접지에 연결되며, 에미터 단은 종단 저항인 제 4 저항(R5)을 통해 ECL 전원(VEE)에 연결되는 트랜지스터(52), 및 상기 트랜지스터(52)의 에미터단의 상기 연산 증폭기(51)의 (-) 입력 단자에 연결된 제 4 항(R4)을 구비하는 것을 특징으로 하는 상용 ECL 게이트를 이용한 전압 제어 발진기.
  3. 제 1 항에 있어서, 상기 단위 링 발진 수단(41)은, 상기 제어 전압 정합 수단(42)으로 부터 입력되는 제어 전압(VTTin)에 일단이 연결된 프리 런(free run) 주파수 조정용 종단 저항(25)과, 상기 프리 런 주파수 조정용 종단 저항(25)의 타단에 입력단이 연결된 제 1 ECL 버퍼 게이트(22)와, 상기 제 1 ECL 버퍼 게이트(22)의 출력단에 입력단이 연결되어 펄스를 출력하는 제 2 ECL 버퍼 게이트(23) 와, 상기 제 1, 제 2 ECL 버퍼 게이트(22,23)의 접속점에 일단이 연결되고, 타단은 ECL 종단 전압(VTT)에 연결된 종단 저항(26)과, 상기 프리 런 주파수 조정용 종단 저항(25)의 타단과 접지 사이에 설치된 부하 용량(24)과, 상기 제 1, 제 2 ECL 버퍼 게이트(22,23)의 접속점에 입력단이 연결되고 출력단은 프리 런 주파수 조정용 종단저항(25)과 부하 용량(24)의 접속점에 연결되는 ECL 인버터 게이트(21)를 구비하는 것을 특징으로 하는 상용 ECL 게이트를 이용한 전압 제어 발진기.
  4. 제 1 항에 있어서, 상기 단위 링 발진 수단(41)은, 상기 제어 전압 정합 수단(42)으로 부터 입력되는 제어 전압(VTTin)에 일단이 연결된 프리 런(free run)주파수 조정용 종단 저항(25)과, 상기 프리 런 주파수 조정용 종단 저항(25)의 타단과 접지사이에 설치된 부하 용량(24)과, 상기 프리 런(free run) 주파수 조정용 종단 저항(25)의 타단에 연결되어 단위 펄스를 출력하며, 단위 링 발진을 무력화시키기 위한 신호 입력단자(SEL)를 갖는 ECL 양방향 마크로(60)를 구비하는 것을 특징으로 하는 상용 ECL 게이트를 이용한 전압 제어 발진기.
  5. 제 4 항에 있어서, 상기 ECL 양방향 마크로(60)는, 상기 프리 런(free run) 주파수 조정용 종단 저항(25)의 타단에 연결된 패드(63)와, 상기 패드(63)에 입력단이 연결되며, 발진하는 펄스를 출력하는 ECL 게이트(61), 및 입력 일단을 단위 링 발진을 무력화시키기 위한 신호 입력 단자(SEL)로 사용하고, 입력 타단은 상기 ECL 게이트(61)의 출력 단자에 연결되며, 출력 단자는 상기 ECL 게이트(61)의 입력단에 연결된 부정 논리합(NOR) 게이트(62)를 구비하는 것을 특징으로 하는 상용 ECL 게이트를 이용한 전압 제어 발진기.
KR1019930019965A 1993-09-27 1993-09-27 이.씨.엘(ecl) 게이트를 이용한 전압 제어 발진기 KR960005612B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930019965A KR960005612B1 (ko) 1993-09-27 1993-09-27 이.씨.엘(ecl) 게이트를 이용한 전압 제어 발진기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930019965A KR960005612B1 (ko) 1993-09-27 1993-09-27 이.씨.엘(ecl) 게이트를 이용한 전압 제어 발진기

Publications (2)

Publication Number Publication Date
KR950010332A KR950010332A (ko) 1995-04-28
KR960005612B1 true KR960005612B1 (ko) 1996-04-26

Family

ID=19364784

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930019965A KR960005612B1 (ko) 1993-09-27 1993-09-27 이.씨.엘(ecl) 게이트를 이용한 전압 제어 발진기

Country Status (1)

Country Link
KR (1) KR960005612B1 (ko)

Also Published As

Publication number Publication date
KR950010332A (ko) 1995-04-28

Similar Documents

Publication Publication Date Title
KR960015678B1 (ko) 전압 제어형 발진 회로 및 위상 동기 회로
US7061277B1 (en) Low power differential-to-single-ended converter with good duty cycle performance
US6320435B1 (en) PLL circuit which can reduce phase offset without increase in operation voltage
KR920004335B1 (ko) 전압제어발진회로
US5764110A (en) Voltage controlled ring oscillator stabilized against supply voltage fluctuations
US5426384A (en) Voltage controlled oscillator (VCO) with symmetrical output and logic gate for use in same
US5136260A (en) PLL clock synthesizer using current controlled ring oscillator
US5945855A (en) High speed phase lock loop having high precision charge pump with error cancellation
US5497127A (en) Wide frequency range CMOS relaxation oscillator with variable hysteresis
US5929714A (en) PLL timing generator
US6583657B1 (en) Single-edge clock adjustment circuits for PLL-compatible, dynamic duty-cycle correction circuits
Mu et al. Pulsewidth control loop in high-speed CMOS clock buffers
JP4167531B2 (ja) 位相同期ループ回路および半導体集積回路装置
KR19990022015A (ko) 직교 클럭 발생기에 사용하기 위한 위상시프터
KR910009086B1 (ko) 출력회로
US4771249A (en) Phase locked loop having a filter with controlled variable bandwidth
KR20010112287A (ko) 이중 제어 아날로그 지연소자
Lee et al. A 5-Gb/s digital clock and data recovery circuit with reduced DCO supply noise sensitivity utilizing coupling network
US7187245B1 (en) Amplitude control for crystal oscillator
KR960005612B1 (ko) 이.씨.엘(ecl) 게이트를 이용한 전압 제어 발진기
JPH0832425A (ja) データ読み取りタイミング可変回路
KR20040055123A (ko) 차동 전하펌프 및 이를 구비하는 위상 동기 루프
US7446597B2 (en) Voltage-controlled current source and frequency scanner using the same
JP2002185291A (ja) 電圧制御発振器およびｐｌｌ回路
US5631590A (en) Synchronized clock signal regenerating circuit

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030408

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee