KR20040055123A - 차동 전하펌프 및 이를 구비하는 위상 동기 루프 - Google Patents

차동 전하펌프 및 이를 구비하는 위상 동기 루프 Download PDF

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Abstract

스위칭시 상기 전하펌프에서 발생되는 글리치를 제거할 수 있는 스위칭 제어신호 발생회로, 상기 스위칭 회로를 구비하는 전하 펌프 및 상기 전하 펌프를 구비하는 위상 동기 루프가 제공된다. 스위칭 제어신호 발생회로는 입력단쌍; 출력단쌍; 및 상기 입력단쌍을 통하여 입력되는 차동 신호들을 차동 스위칭 제어신호들로 변환하여 상기 출력단쌍으로 각각 출력하는 변환회로를 구비하며, 상기 변환회로는 상기 입력단쌍을 통하여 입력되는 상기 차동신호들의 상태에 따라, 출력되는 상기 차동 스위칭 제어 신호들중에서 레벨이 상대적으로 높은 제1신호가 상기 차동 스위칭 제어 신호들중에서 레벨이 상대적으로 낮은 제2신호로 천이를 시작하는 시점과 상기 제2신호가 상기 제1신호로 천이를 시작하는 시점을 서로 다르게 제어한다. 스위칭 제어신호 발생회로를 구비하는 전하펌프는 스위칭시 글리치가 발생되지 않는 효과가 있다. 상기 전하 펌프를 구비하는 위상 동기 루프의 출력신호에서 지터는 발생되지 않는다.

Description

차동 전하펌프 및 이를 구비하는 위상 동기 루프{Differential charge pump and phase locked loop having the same}
본 발명은 차동 전하 펌프 및 이를 구비하는 위상 동기 루프에 관한 것으로, 보다 상세하게는 스위칭시 발생되는 글리치(glitch)를 제거하기 위한 스위칭 제어신호 발생회로, 상기 스위칭 제어신호 발생회로를 구비하는 차동 전하 펌프 및 상기 차동 전하 펌프를 구비하는 위상 동기 루프에 관한 것이다.
위상 동기 루프(phase locked loop; PLL)는 입력되는 기준 주파수의 위상과 동일하거나 일정비율만큼 빠른 위상을 갖는 주파수를 가지는 클럭을 발생시키기 위한 회로이다.
도 1은 종래의 위상 동기 루프의 블락도를 나타낸다. 도 1을 참조하면, 위상 동기 루프(100)는 위상-주파수 검출기(Phase & Frequency Detector; 10), 전하 펌프(20), 저역 통과 필터(30), 및 전압제어 발진기(40)를 구비한다.
위상-주파수 검출기(10)는 기준클럭(CREF)과 궤환 클럭(FVCO)을 수신하고, 두 신호들(CREF와 FCVO)의 위상 차이에 따른 위상 오차 신호들(UP / DOWN)을 전하 펌프(20)로 출력한다.
스위치(S1)가 업 신호(UP)에 응답하여 온(on)되면, 전하펌프(20)는 출력단 (VCP)에 접속된 저역통과 필터(30)의 커패시터(C1, C2)로 전하를 충전하고, 스위치(S2)가 다운 신호(DOWN)에 응답하여 온되면, 전하 펌프(20)는 커패시터(C1, C2)로부터 전하를 접지전압쪽으로 방전시킨다.
전압제어 발진기(40)는 전하 펌프(20)의 출력단(VCP)의 전압에 비례하는 주파수를 가진 클럭(CVCO)을 소정의 내부회로 및 주파수 분배기(50)로 출력한다.
주파수 분배기(50)는 전압제어 발진기(40)의 출력(CVCO)을 소정의 비율로 나누어 위상-주파수 검출기(10)로 출력하거나 또는 전압제어 발진기(40)의 출력(CVCO)을 위상-주파수 검출기(10)로 출력한다.
그러나, 전하 펌프(20)의 출력단(VCP)으로 다양한 경로에 의하여 잡음이 입력되면, 전압 제어 발진기(40)의 출력(CVCO)에 지터(jitter)가 발생한다.
예컨대 전하 펌프(20)의 출력단(VCP)의 전압이 1V일 때, 전압제어 발진기 (40)가 200MHz의 클럭(CVCO)을 발생시키고 전압제어 발진기(40)의 주파수 이득이 50MHz/V인 경우, 전하 펌프(20)의 출력단(VCP)으로 100mV의 잡음이 유입되면, 전압제어 발진기(40)의 클럭(CVCO)의 가변범위는 200MHz±5MHz이 된다.
따라서, 전압제어 발진기(40)의 클럭(CVCO)을 기준클럭으로 사용하는 회로의 셋업 시간(setup time)/홀드 시간(hold time)등과 같은 타이밍 마진(timing margin)은 제한된다.
그리고 전압제어 발진기(40)의 클럭(CVCO)을 기준클럭으로 사용하는 회로는 오동작을 일으키기 쉽고, 상기 회로의 최대 동작 주파수도 제한된다.
따라서, 전하 펌프(20)의 출력단(VCP)으로 유입되는 잡음을 최소화하기 위한 방법을 사용하여 회로를 설계하는 경우라도 전압제어 발진기(40)의 출력에서 발생되는 지터를 근본적으로 제거하는 것은 어렵다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 전압제어 발진기의 출력에서 발생되는 지터를 근본적으로 제거하기 위한 전하 펌프를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적인 과제는 상기 전하 펌프에 사용되고, 스위칭시 상기 전하펌프에서 발생되는 글리치를 제거할 수 있는 스위칭 제어신호 발생회로를 제공하는 것이다.
그리고 본 발명이 이루고자 하는 기술적인 과제는 상기 차동 전하 펌프를 구비하는 위상 동기 루프를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 위상 동기 루프의 블락도를 나타낸다.
도 2는 본 발명에 따른 차동 전하 펌프를 구비하는 위상 동기 루프의 블락도를 나타낸다.
도 3은 도 2에 도시된 펌핑 회로를 나타낸다.
도 4는 도 3에 도시된 각 스위치의 동작을 나타내는 표이다.
도 5는 PMOS 트랜지스터로 구현되는 차동 스위치들을 제어하는 스위칭 제어신호 발생회로를 나타낸다.
도 6은 NMOS 트랜지스터로 구현되는 차동 스위치들을 제어하는 스위칭 제어신호 발생회로를 나타낸다.
도 7은 도 2에 도시된 공통 모드 궤환 회로를 나타낸다.
도 8은 도 2에 도시된 전압-전류 변환기를 나타낸다.
본 발명에 따른 스위칭 제어신호 발생회로는 입력단쌍; 출력단쌍; 및 상기 입력단쌍을 통하여 입력되는 차동 신호들을 차동 스위칭 제어신호들로 변환하여 상기 출력단쌍으로 각각 출력하는 변환회로를 구비하며, 상기 변환회로는 상기 입력단쌍을 통하여 입력되는 상기 차동신호들의 상태에 따라, 출력되는 상기 차동 스위칭 제어 신호들중에서 레벨이 상대적으로 높은 제1신호가 상기 차동 스위칭 제어 신호들중에서 레벨이 상대적으로 낮은 제2신호로 천이를 시작하는 시점과 상기 제2신호가 상기 제1신호로 천이를 시작하는 시점을 서로 다르게 제어한다.
상기 제1신호가 상기 제2신호로 천이를 시작하는 시간은 상기 제2신호가 상기 제1신호로 천이를 시작하는 시간보다 빠른 것이 바람직하다. 또는 상기 제1신호가 상기 제2신호로 천이를 시작하는 시간은 상기 제2신호가 상기 제1신호로 천이를 시작하는 시간보다 느린 것이 바람직하다. 상기 제1신호와 상기 제2신호는 서로 차동신호들 또는 상보적인 신호들이다.
본 발명에 따른 스위칭 제어신호 발생회로는 제1입력단으로 입력되는 입력신호를 지연시키는 제1지연회로; 제2입력단으로 입력되는 상보 입력신호를 지연시키는 제2지연회로; 제1전원전압과 제1출력단사이에 접속되고, 상기 제1지연회로의 출력신호에 응답하여 상기 제1출력단을 상기 제1전원전압 레벨로 풀-업하는 제1풀-업회로; 상기 제1출력단과 제2전원전압사이에 접속되고, 상기 상보 입력 신호에 응답하여 상기 제1출력단을 상기 제2전원전압 레벨로 풀-다운하는 제1풀-다운회로; 상기 제1전원전압과 제2출력단사이에 접속되고, 상기 제2지연회로의 출력신호에 응답하여 상기 제2출력단을 상기 제1전원전압으로 풀-업하는 제2풀-업회로; 및 상기 제2출력단과 상기 제2전원전압사이에 접속되고, 상기 입력신호에 응답하여 상기 제2출력단을 상기 제2전원전압으로 풀-다운하는 제2풀-다운회로를 구비한다.
상기 제1출력단의 출력신호 및 상기 제2출력단의 출력신호신호는 차동신호들 또는 상보적인 신호들이다. 상기 제1지연회로 및 상기 제2지연회로는 인버터이다.
본 발명에 따른 스위칭 제어신호 발생회로는 제1입력단으로 입력되는 입력신호를 지연시키는 제1지연회로; 제2입력단으로 입력되는 상보 입력신호를 지연시키는 제2지연회로; 제1출력단과 접지전압사이에 접속되고, 상기 제1지연회로의 출력신호에 응답하여 상기 제1출력단을 상기 접지전압 레벨로 풀-다운하는 제1풀-다운 회로; 전원전압과 상기 제1출력단사이에 접속되고, 상기 상보 입력 신호에 응답하여 상기 제1출력단을 상기 전원전압 레벨로 풀-업하는 제1풀-업 회로; 제2출력단과 상기 접지전압사이에 접속되고, 상기 제2지연회로의 출력신호에 응답하여 상기 제2출력단을 상기 접지전압 레벨로 풀-다운하는 제2풀-다운 회로; 및 상기 제2출력단과 상기 전원전압사이에 접속되고, 상기 입력신호에 응답하여 상기 제2출력단을 상기 전원전압으로 풀-업하는 제2풀-업 회로를 구비한다.
본 발명에 따른 전하 펌프는 제1출력단; 제2출력단; 전원전압에 접속되는 제1전류 소스; 상기 전원전압에 접속되는 제2전류 소스; 접지전압에 접속되는 제1전류 싱크; 상기 접지전압에 접속되는 제2전류 싱크; 상기 제1출력단과 상기 제1전류 소스사이에 접속되며, 제1차동 스위칭 제어신호들에 응답하는 제1차동 스위치들; 상기 제2출력단과 상기 제1전류 싱크사이에 접속되며, 제2차동 스위칭 제어신호들에 응답하는 제2차동 스위치들; 상기 제2출력단과 상기 제2전류 소스에 접속되며, 상기 제1차동 스위칭 제어신호들에 응답하는 제3차동 스위치들; 및 상기 제2출력단과 상기 제2전류 싱크사이에 접속되며, 상기 제2차동 스위칭 제어신호들에 응답하는 제4차동 스위치들를 구비한다.
상기 제1출력단의 출력신호 및 상기 제2출력단의 출력신호는 차동신호들 또는 상보적인 신호들이다.
상기 제1전류 소스, 상기 제2전류 소스, 상기 제1전류 싱크, 및 상기 제2전류 싱크는 동일한 전류 값을 갖는다.
본 발명에 따른 전하 펌프는 제1입력단; 제2입력단; 제3입력단; 제4입력단; 제1출력단; 제2출력단; 상기 제1입력단과 상기 제2입력단으로 입력되는 제1차동신호들에 응답하여 상기 제1출력단을 제1전압으로 충전함과 동시에 상기 제2출력단을 제2전압으로 방전하거나, 상기 제3입력단과 상기 제4입력단으로 입력되는 제2차동신호들에 응답하여 상기 제2출력단을 상기 제1전압으로 충전함과 동시에 상기 제1출력단을 상기 제2전압으로 방전하는 펌핑 회로; 및 상기 제1출력단과 상기 제2출력단에 각각 접속되어 상기 제1출력단의 출력전압과 상기 제2출력단의 출력전압의공통 전압을 일정한 값으로 유지하는 공통 모드 궤환 회로를 구비하며, 상기 제1출력단의 출력전압과 상기 제2출력단의 출력전압은 차동신호들이다.
본 발명에 따른 제17항의 전하 펌프를 구비하는 위상 동기 루프에 있어서, 상기 위상 동기 루프는 상기 제1차동신호들과 상기 제2차동신호들을 출력하는 위상-주파수 검출회로; 및 상기 제1출력단의 출력전압과 상기 제2출력단의 출력전압의 차이에 응답하여 출력 클락을 발생하는 전압 제어 발진기를 더 구비하며, 상기 위상-주파수 검출회로는 기준클락과 상기 출력 클락에 응답하여 상기 제1차동신호들과 상기 제2차동신호들을 출력한다.
상기 전압 제어 발진기는 상기 제1출력단의 출력전압과 상기 제2출력단의 출력전압의 차이에 상응하는 전류를 발생하는 전압-전류 변환기; 및 상기 전압-전류 변환기의 출력신호에 응답하여 상기 출력 클락을 발생하는 바이브레이터를 구비한다.
상기 위상 동기 루프가 상기 전압 제어 발진기로부터 출력된 출력 클락을 분배하기 위한 주파수 분배기를 더 구하는 경우, 상기 위상-주파수 검출회로는 상기 기준클락과 상기 주파수 분배기로부터 출력된 클락에 응답하여 상기 제1차동신호들과 상기 제2차동신호들을 출력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써,본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 차동 전하 펌프를 구비하는 위상 동기 루프의 블락도를 나타낸다. 도 2를 참조하면, 차동적으로 동작하는 위상 동기 루프(200)는 위상-주파수 검출기(210), 전하 펌프(220), 저역 통과 필터(250), 전압 제어 발진기 (260) 및 주파수 분배기(290)를 구비한다.
전하 펌프(220)는 펌핑 회로(230) 및 공통 모드 궤환 회로(common mode feedback circuit; 240)를 구비한다. 전압 제어 발진기(260)는 전압-전류 변환기 (270) 및 주파수 발진기(280)를 구비한다. 주파수 발진기(280)의 일례로 바이브레이터가 사용될 수 있다.
위상-주파수 검출기(210)는 기준클락(CREF, 외부 시스템 클락)의 주파수와 위상 및 궤환클락(내부 클락; FVCO)의 주파수와 위상을 비교하고, 그 비교 결과에 따른 제1차동신호들(UP, UPB)과 제2차동신호들(DN, DNB)을 출력한다. 그리고 UP신호와 UPB신호는 서로 차동신호들이고, DN신호과 DNB신호는 서로 차동신호들이다.
전하 펌프(220)는 제1차동신호들(UP, UPB) 또는 제2차동신호들(DN, DNB)에 응답하여 제1출력단(OUTT)을 제1전류만큼 충전함과 동시에 제2출력단(OUTC)을 상기 제1전류만큼 방전한다. 여기서 제1출력단(OUTT)의 전압과 제2출력단(OUTC)의 전압은 차동신호들(differential signals) 또는 상보적인 신호들(complementary signals)이다.
저역 통과 필터(250)는 제1출력단(OUTT)과 제2출력단(OUTC)에 접속되고, 제1출력단(OUTT)의 전압과 제2출력단(OUTC)의 전압에 포함된 고주파 잡음을 필터링한다.
전압 제어 발진기(260)는 제1출력단(OUTT)의 전압과 제2출력단(OUTC)의 전압의 차이에 응답하여 소정의 주파수와 위상을 갖는 출력 클락(CVCO)을 소정의 내부 회로들(미 도시) 및 주파수 분배기(290)로 내부 출력한다. 출력 클락(CVCO)은 도시되지 않은 다른 회로들의 기준 클락으로 사용될 수 있다. 또한, 출력클락(CVCO)은 직접 위상-주파수 검출기(210)로 궤환될 수 있다.
주파수 분배기(290)는 전압제어 발진기(260)의 출력클락(CVCO)을 소정의 비율로 나누어 위상-주파수 검출기(210)로 출력한다.
본 발명에 따른 차동 구조의 전하펌프의 경우, 전원전압 및/또는 기판에 의하여 발생된 잡음은 전하펌프(220)의 제1출력단(OUTT)과 제2출력단(OUTC)에 동일하게 영향을 미치므로, 제1출력단(OUTT)의 전압과 제2출력단(OUTC)의 전압의 차동값은 상기 잡음에 영향을 받지 않는다.
전압 제어 발진기(260)의 전압-전류 변환기(270)는 제1출력단(OUTT)의 전압과 제2출력단(OUTC)의 전압의 차동값을 검출하고, 그 검출 결과를 주파수 발진기( 280)로 공급하므로, 주파수 발진기(280)는 상기 잡음에 무관하게 출력 클락(CVCO)을 발생한다. 따라서 본 발명에 따른 위상 동기 루프(200)의 출력클락(CVCO)에서는 상기 잡음에 의한 지터(jitter)가 발생되지 않는다.
도 3은 도 2에 도시된 펌핑 회로를 나타낸다. 도 3을 참조하면, 펌핑회로(230)는 제1전류 소스(231), 제2전류 소스(233), 제1 전류 싱크(249), 제2전류 싱크(247), 제1차동 스위치들(S1과 S2), 제2차동 스위치들(S7과 S8), 제3차동 스위치들(S5와 S6), 제4차동 스위치들(S3과 S4), 제1스위칭 제어신호 발생회로(239A, 239B) 및 제2스위칭 제어신호 발생회로(241A, 241B)를 구비한다.
각 스위칭 제어신호 발생회로(239A, 239B, 241A, 241B)는 도 5 및 도 6에 상세히 도시되어 있고, 각 스위칭 제어신호 발생회로(239A, 239B, 241A, 241B)는 제1 내지 제4차동 스위치들을 스위칭하는 경우에 발생되는 글리치(glitch)를 방지 또는 방지하기 위한 디-글리치 회로의 일 예이다.
제1전류 소스(231)는 전원전압(VDD)과 노드(235)사이에 접속되고, 제2전류 소스(233)는 전원전압(VDD)과 노드(237)에 접속된다.
제1 전류 싱크(249)는 노드(245)와 접지전압(VSS)사이에 접속되고, 제2전류 싱크(247)는 노드(243)와 접지전압(VSS)사이에 접속된다. 제1전류 소스(231), 제2전류 소스(233), 제1전류 싱크(249) 및 제2전류 싱크(247)는 동일한 전류 값을 갖는 것이 바람직하다.
제1차동 스위치들(S1과 S2)각각은 대응되는 제1차동 스위칭 제어신호(SWPA와 SWPB)에 응답하여 배타적으로 스위칭된다. 따라서 제1전류 소스(231)는 제1차동 스위치(S1)를 통하여 제1출력단(OUTT)으로 전류를 공급하거나, 스위치(S2)를 통하여 CML 또는 VSS로 전류를 공급한다.
그리고, 제2차동 스위치들(S7과 S8)각각은 대응되는 제2차동 스위칭 제어신호(SWNA와 SWNB)에 응답하여 배타적으로 스위칭된다. 따라서 제1전류 싱크(249)는 제2차동 스위치(S8)를 통하여 제2출력단(OUTC)으로부터 전류를 싱크(sink)하거나,스위치(S7)를 통하여 CML 또는 전원전압(VDD)으로부터 전류를 싱크한다.
제3차동 스위치들(S5와 S6)각각은 대응되는 제1차동 스위칭 제어신호(SWPA와 SWPB)에 응답하여 배타적으로 스위칭된다. 따라서 제2전류 소스(233)는 제3차동 스위치(S6)를 통하여 제2출력단(OUTC)으로 전류를 공급하거나, 스위치(S5)를 통하여 CML 또는 접지전압(VSS)으로 전류를 공급한다.
그리고, 제4차동 스위치들(S3과 S4)각각은 대응되는 제2차동 스위칭 제어신호(SWNA와 SWNB)에 응답하여 배타적으로 스위칭된다. 따라서 제2전류 싱크(247)는 제4차동 스위치(S3)를 통하여 제1출력단(OUTT)으로부터 전류를 싱크(sink)하거나, 스위치(S4)를 통하여 CML 또는 전원전압(VDD)으로부터 전류를 싱크한다.
각 스위칭 제어신호 발생회로(239A, 239B, 241A, 241B)는 대응되는 제1차동신호들(UP, UPB)과 제2차동신호들(DN, DNB)에 응답하여 제1차동 스위칭 제어신호들 (SWPA와 SWPB)과 제2차동 스위칭 제어신호들(SWNA와 SWNB)을 발생한다.
스위치들(S2, S5)은 CML 또는 접지전압(VSS)에 접속되고, 스위치들(S4, S7)은 CML 또는 전원전압(VDD)에 접속된다. 여기서 CML은 전원전압(VDD)과 접지전압 (VSS)을 저항들(R1, R2)의 비로 나타낸 값으로, 저항(R1)의 값과 저항(R2)의 값이 동일한 경우, CML은 0.5VDD이다.
도 4는 도 3에 도시된 각 스위치의 동작을 나타내는 표이다. 도 3 및 도 4를 참조하면, UP신호가 논리 하이(high)인 경우 각 스위치(S1, S8)가 온(ON)되고 각 스위치(S2, S7)가 오프(OFF)된다고 가정하면, 제1출력단(OUTT)은 제1전류 소스(231)에 의하여 충전됨과 동시에 제2출력단(OUTC)은 제1전류 싱크(249)에 의하여 방전된다. 이 경우 전압 제어 발진기(260)로 입력되는 전압, 즉 제1출력단 (OUTT)의 전압(VOUTT)과 제2출력단(OUTC)의 전압(VOUTC)의 차이는 증가한다.
반대로, DN신호가 논리 하이인 경우 각 스위치(S3, S6)가 온(ON)되고 각 스위치(S4, S5)가 오프(OFF)된다고 가정하면, 제1출력단(OUTT)은 제2전류 싱크(247)를 통하여 방전됨과 동시에 제2출력단(OUTC)은 제2전류 소스(233)에 의하여 충전된다. 이 경우 전압 제어 발진기(260)로 입력되는 전압, 즉 제1출력단(OUTT)의 전압과 제2출력단(OUTC)의 전압의 차이는 감소한다.
여기서 제1차동 스위치들(S1과 S2)과 제3차동 스위치들(S5, S6)은 PMOS 트랜지스터로 구현되고, 제2동 스위치들(S7과 S8)과 제4차동 스위치들(S3, S4)은 NMOS트랜지스터로 구현된다. 그러나 각 스위치(S1 내지 S8)는 이에 한정되는 것이 아니다.
도 5는 PMOS 트랜지스터로 구현되는 차동 스위치들을 제어하는 스위칭 제어신호 발생회로를 나타낸다. 도 5를 참조하면, 스위칭 제어신호 발생회로(239)는 입력단쌍(2391, 2392), 출력단쌍(2395, 2396) 및 변환회로를 구비한다. 상기 변환회로는 다수개의 MOS트랜지스터들(P1 내지 P7, N1 내지 N7)을 구비한다. 출력단쌍 (2395, 2396)의 출력신호들은 차동 스위칭 제어신호들(SWPA, SWPB)이다.
상기 변환 회로는 입력단쌍(2391, 2392)을 통하여 입력되는 차동신호들(UP와 UPB, 또는 DN과 DNB)의 논리 상태에 따라 출력되는 차동 스위칭 제어 신호들(SWPA, SWPB)중에서 레벨이 상대적으로 높은 제1신호(VDD)가 레벨이 상대적으로 낮은 제2신호(CML)로 천이하는 시점과 제2신호(CML)가 제1신호(VDD)로 천이하는 시점을 서로 다르게 제어한다.
제1신호(VDD)가 제2신호(CML)로 천이를 시작하는 시점과 제2신호(CML)가 제1신호(VDD)로 천이하는 시점사이에는 지연시간(Δt)에 따른 차이가 있다.
제1인버터는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성되고, 제2인버터는 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)로 구성된다. 제1풀-업 회로는 PMOS트랜지스터(P3)로 구현되고, PMOS트랜지스터(P3)는 제1전원전압(VDD)과 제1출력단(2395)사이에 접속되고, PMOS 트랜지스터(P3)의 게이트는 제1인버터의 출력단 (2393)에 접속된다. 따라서 PMOS트랜지스터(P3)는 제1인버터의 출력신호에 응답하여 제1출력단(2395)을 제1전원전압 레벨로 풀-업 한다.
제1풀-다운 회로는 NMOS트랜지스터(N3)로 구현되고, NMOS트랜지스터(N3)는 제1출력단(2395)과 제2전원전압(½VDD)사이에 접속되고, NMOS 트랜지스터(N3)의 게이트는 입력단(2392)에 접속된다. 따라서 NMOS트랜지스터(N3)는 입력단(2392)으로 입력되는 UPB 신호(또는 DNB신호)에 응답하여 제1출력단(2395)을 제2전원전압 (½VDD)레벨로 풀-다운한다.
제2풀-업 회로는 PMOS트랜지스터(P7)로 구현되고, PMOS트랜지스터(P7)는 제1전원전압(VDD)과 제2출력단(2396)사이에 접속되고, PMOS 트랜지스터(P7)의 게이트는 제2인버터의 출력단(2394)에 접속된다. 따라서 PMOS트랜지스터(P7)는 제2인버터의 출력신호에 응답하여 제2출력단(2396)을 제1전원전압(VDD)레벨로 풀-업한다.
제2풀-다운 회로는 NMOS트랜지스터(N7)로 구현되고, NMOS트랜지스터(N7)는제2출력단(2396)과 제2전원전압(½VDD)사이에 접속되고, NMOS 트랜지스터(N7)의 게이트는 입력단(2391)에 접속된다. 따라서 NMOS트랜지스터(N7)는 입력단(2391)으로 입력되는 UP신호(또는 DN신호)에 응답하여 제2출력단(2396)을 제2전원전압(½VDD)레벨로 풀-다운한다.
예컨대, 제1차동신호들(UP, UPB)각각이 제1전원전압(VDD)과 접지전압(VSS)사이에서 스윙하는 경우, 제1차동 스위칭 제어신호들(SWPA, SWPB)각각은 제1전원전압 (VDD)과 제2전원전압(½VDD)사이에 스윙하는 것이 바람직하다.
도 3에 도시된 각 스위치(S1 내지 S8)를 제1전원전압(VDD)과 접지전압(예컨대 0V)으로 스위칭할 경우, 각 출력단(OUTT, OUTC)에서 AC 커플링에 의한 잡음이 발생될 수 있으므로, 상기 잡음을 방지하기 위하여 각 스위치(S1 내지 S8)를 온 (ON)시키기 위한 전압레벨을 ½VDD로 하는 것이 바람직하다.
예컨대, 제1차동신호들(UP, UPB)중에서 UP신호가 제1전원전압(VDD)이고, UPB 신호가 0인 경우, 제2풀-다운 회로(N7)는 상기 UP신호에 응답하여 턴-온되므로, 제2출력단(2396)의 전압은 제2전원전압(½VDD)으로 되고, 제1풀-업 회로(P3)는 제1인버터의 출력단(2393)의 전압에 응답하여 턴-온되므로, 제1출력단(2395)의 전압은 제1전원전압(VDD)으로 된다.
UP신호가 제1전원전압(VDD)에서 0으로 천이하고 UPB신호가 0에서 제1전원전압(VDD)으로 천이하는 경우, 제1풀-다운 회로(N3)가 제2풀-업 회로(P7)보다 먼저 턴-온 되므로, 제1출력단(2395)의 전압은 제1전원전압(VDD)으로부터 제2전원전압(½VDD)으로 천이를 시작하고, 제2인버터에 의한 지연시간(Δt)만큼 경과된 후에제2출력단(2396)은 제2전원전압(½VDD)으로부터 제1전원전압(VDD)으로 천이를 시작한다.
그리고, UP신호가 제1전원전압(VDD)으로 천이하고 UPB신호가 0으로 천이하는 경우, 제2풀-다운 회로(N7)가 제1풀-업 회로(P3)보다 먼저 턴-온 되므로, 제2출력단(2396)의 전압은 제1전원전압(VDD)으로부터 제2전원전압(½VDD)으로 천이를 시작하고, 제1인버터에 의한 지연시간(Δt)만큼 경과된 후에 제1출력단(2395)은 제2전원전압(½VDD)으로부터 제1전원전압(VDD)으로 천이를 시작한다. 상기 제1인버터 및 상기 제2인버터는 다른 지연회로로 구현될 수 있다.
도 3 내지 도 5를 참조하면, 스위치(S1)가 상태를 변화하는 구간과 스위치 (S2)가 상태를 변화하는 구간사이에 제1인버터 및/또는 제2인버터에 의한 지연시간(Δt)만큼의 갭(gap)이 존재하므로, 각 차동 스위치들(S1과 S2, S5와 S6)이 동시에 오프(off)되는 구간은 존재하지 않는다. 따라서 스위칭시 각 차동 스위치들(S1과 S2, S5와 S6)에 흐르는 전류의 글리치는 발생되지 않는다.
도 6은 NMOS 트랜지스터로 구현되는 차동 스위치들을 제어하는 스위칭 제어신호 발생회로를 나타낸다. 도 6을 참조하면, 스위칭 제어신호 발생회로(241)는 입력단쌍(2411, 2412), 출력단쌍(2415, 2416) 및 변환회로를 구비한다. 상기 변환회로는 다수개의 MOS 트랜지스터들(P11 내지 P17, N11 내지 N17)을 구비한다.
상기 변환 회로는 입력단쌍(2411, 2412)을 통하여 각각 입력되는 차동신호들 (DN과 DNB, UP와 UPB)의 논리 상태에 따라 출력되는 차동 스위칭 제어 신호들(SWNA, SWNB)중에서 레벨이 상대적으로 높은 제1신호(CML)가 레벨이 상대적으로 낮은 제2신호(VSS)로 천이를 시작하는 시점과 제2신호(VSS)가 제1신호(CML)로 천이를 시작하는 시점을 서로 다르게 제어한다.
제1인버터는 PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)로 구성되고, 제2인버터는 PMOS 트랜지스터(P15)와 NMOS 트랜지스터(N15)로 구성된다. 제1풀-다운 회로는 NMOS트랜지스터(N13)로 구현되고, NMOS트랜지스터(N13)는 접지전압(VSS)과 제1출력단(2415)사이에 접속되고, NMOS 트랜지스터(N13)의 게이트는 제1인버터의 출력단(2413)에 접속된다. 따라서 NMOS트랜지스터(N13)는 제1인버터의 출력신호에 응답하여 제1출력단(2415)을 접지전압 레벨로 풀-다운한다.
제1풀-업 회로는 PMOS트랜지스터(P13)로 구현되고, PMOS트랜지스터(P13)는 제1출력단(2415)과 전원전압(½VDD)사이에 접속되고, PMOS 트랜지스터(P13)의 게이트는 입력단(2412)에 접속된다. 따라서 PMOS트랜지스터(P13)는 입력단(2412)으로 입력되는 DNB신호(또는 UPB신호)에 응답하여 제1출력단(2415)을 전원전압(½VDD)레벨로 풀-업 한다.
제2풀-다운 회로는 NMOS트랜지스터(N17)로 구현되고, NMOS트랜지스터(N17)는 접지전압(VSS)과 제2출력단(2416)사이에 접속되고, NMOS 트랜지스터(N17)의 게이트는 제2인버터의 출력단(2414)에 접속된다. 따라서 NMOS트랜지스터(N17)는 제2인버터의 출력신호에 응답하여 제2출력단(2416)을 접지전압(VSS)레벨로 풀-다운한다.
제2풀-업 회로는 PMOS트랜지스터(P17)로 구현되고, PMOS트랜지스터(P17)는 제2출력단(2416)과 전원전압(½VDD)사이에 접속되고, PMOS 트랜지스터(P17)의 게이트는 입력단(2411)에 접속된다. 따라서 PMOS트랜지스터(P17)는 입력단(2411)으로입력되는 DN신호(또는 UP신호)에 응답하여 제2출력단(2416)을 전원전압(½VDD)레벨로 풀-업 한다.
예컨대, 제2차동신호들(DN, DNB)각각이 제1전원전압(VDD)과 접지전압(VSS)사이에서 스윙하는 경우, 제2차동 스위칭 제어신호들(SWNA, SWNB)각각은 전원전압 (½VDD=CML)과 접지전압(VSS)사이에 스윙하는 것이 바람직하다.
도 3에 도시된 각 스위치(S1 내지 S8)를 제1전원전압(VDD)과 접지전압(예컨대 0V)으로 스위칭할 경우, 각 출력단(OUTT, OUTC)에서 AC 커플링에 의한 잡음이 발생될 수 있으므로, 상기 잡음을 방지하기 위하여 각 스위치(S1 내지 S8)를 온(ON)시키기 위한 전압레벨을 ½VDD로 하는 것이 바람직하다.
예컨대, 제2차동신호들(DN, DNB)중에서 DN신호가 제1전원전압(VDD)이고, DNB 신호가 0인 경우, 제1풀-업 회로(P13)는 상기 DNB신호에 응답하여 턴-온되므로, 제1출력단(2415)의 전압은 전원전압(½VDD)으로 되고, 제2풀-다운 회로(N17)는 제2인버터의 출력단(2414)의 전압에 응답하여 턴-온되므로, 제2출력단(2416)의 전압은 접지전압(VSS)으로 된다.
그리고, DN신호가 제1전원전압(VDD)에서 0으로 천이하고, DNB신호가 0에서 제1전원전압(VDD)으로 천이하는 경우, 제2풀-업 회로(P17)가 제1풀-다운 회로(N13)보다 먼저 턴-온 되므로, 제2출력단(2416)의 전압은 접지전압(VSS)으로부터 전원전압(½VDD)으로 천이를 시작하고, 제1인버터에 의한 지연시간(Δt)만큼 경과된 후에 제1출력단(2415)은 전원전압(½VDD)으로부터 접지전압(VSS)으로 천이를 시작한다.
그리고, DN신호가 0에서 제1전원전압(VDD)으로 천이하고, DNB신호가 제1전원전압(VDD)에서 0으로 천이하는 경우, 제1풀-업 회로(P13)가 제2풀-다운 회로(N17)보다 먼저 턴-온 되므로, 제1출력단(2415)의 전압은 접지전압(VSS)으로부터 전원전압(½VDD)으로 천이를 시작하고, 제2인버터에 의한 지연시간(Δt)만큼 경과된 후에 제2출력단(2416)은 전원전압(½VDD)으로부터 접지전압(VSS)으로 천이를 시작한다.
도 3, 도 4 및 도 6을 참조하면, 스위치(S1)가 상태를 변화하는 구간과 스위치(S2)가 상태를 변화하는 구간사이에 제1인버터 및/또는 제2인버터에 의한 지연시간(Δt)만큼의 갭(gap)이 존재하므로, 각 차동 스위치들(S3과 S4, S7과 S8)이 동시에 오프(off)되는 구간은 존재하지 않는다. 따라서 스위칭시 각 차동 스위치들(S3과 S4, S7과 S8)에 흐르는 전류의 글리치(glitch)는 발생되지 않는다.
도 7은 도 2에 도시된 공통 모드 궤환 회로를 나타낸다. 도 7을 참조하면, 공통 모드 궤환 회로(240)는 다수개의 전류원들(2407, 2419, 2431, 2443) 및 다수개의 MOS 트랜지스터들을 구비한다.
도 2를 참조하면, 펌핑 회로(230)가 차동신호들(OUTT, OUTC)을 출력하는 경우, 상기 차동신호들(OUTT, OUTC)의 공통 전압(common voltage)은 일정하게 유지되어야 한다. 여기서 공통전압은 제1출력단(OUTT)의 전압과 제2출력단(OUTC)의 전압의 합의 절반이다.
PMOS 트랜지스터(2401)는 VDD와 노드(2403)사이에 접속되고, PMOS 트랜지스터(2401)의 게이트는 노드(2403)에 접속된다. PMOS 트랜지스터(2401)의 드레인에 흐르는 전류는 Ia이다. NMOS 트랜지스터(2412)는 노드(2403)와 노드(2405)사이에 접속되고, NMOS 트랜지스터(2412)의 게이트는 제1출력단(OUTT)에 접속된다. 전류원(2407)은 노드(2405)와 접지전압사이에 접속된다.
PMOS 트랜지스터(2409)는 제1전원전압(VDD)와 노드(2411)사이에 접속되고, PMOS 트랜지스터(2409)의 게이트는 노드(2411)에 접속된다. PMOS 트랜지스터(2409)의 소오스에 흐르는 전류는 Io이다. NMOS 트랜지스터(2413)는 노드(2411)와 노드 (2405)사이에 접속되고, NMOS 트랜지스터(2415)는 노드(2411)와 노드(2417)사이에 접속되고, NMOS 트랜지스터들(2413, 2415)의 각 게이트는 제2전원전압(CML)에 접속된다.
PMOS 트랜지스터(2421)는 VDD와 노드(2423)사이에 접속되고, PMOS 트랜지스터(2421)의 게이트는 노드(2423)에 접속되고, PMOS 트랜지스터(2421)의 드레인에 흐르는 전류는 Ib이다. NMOS 트랜지스터(2416)는 노드(2423)와 노드(2417)사이에 접속되고, NMOS 트랜지스터(2416)의 게이트는 제2출력단(OUTC)에 접속된다. 전류원 (2419)은 노드(2417)와 접지전압사이에 접속된다.
PMOS 트랜지스터(2425)는 VDD와 제1출력단(OUTT)사이에 접속되고, PMOS 트랜지스터(2425)의 게이트는 노드(2411)에 접속되고, PMOS 트랜지스터(2425)의 드레인으로부터 제1출력단(OUTT)으로 흐르는 전류는 Iup1이다.
PMOS 트랜지스터(2427)는 VDD와 제2출력단(OUTC)사이에 접속되고, PMOS 트랜지스터(2427)의 게이트는 노드(2411)에 접속되고, PMOS 트랜지스터(2427)의 드레인으로부터 제2출력단(OUTC)으로 흐르는 전류는 Iup1이다. 이 경우, 전류는 Io = Iup1 = Iup2이다.
전류원(2431)은 VDD와 노드(2433)사이에 접속되고, PMOS 트랜지스터(2435)는노드(2433)와 노드(2436)사이에 접속되고, 제2출력단(OUTC)은 PMOS 트랜지스터 (2435)의 게이트에 접속된다. NMOS 트랜지스터(2440)는 노드(2436)와 접지전압 (VSS)사이에 접속되고, NMOS 트랜지스터(2440)의 게이트는 노드(2436)에 접속된다. 이때 PMOS 트랜지스터(2435)의 드레인에 흐르는 전류는 Ic이다.
전류원(2443)은 VDD와 노드(2444)사이에 접속되고, PMOS 트랜지스터(2437)는 노드(2433)와 노드(2439)사이에 접속되고, PMOS 트랜지스터(2445)는 노드(2444)와 노드(2439)사이에 접속된다. PMOS 트랜지스터들(2437, 2445)의 각 게이트는 제2전원전압(CML)에 접속된다. NMOS 트랜지스터(2441)는 노드(2439)와 접지전압(VSS)사이에 접속되고, NMOS 트랜지스터(2441)의 드레인에 흐르는 전류는 I1이다.
PMOS 트랜지스터(2447)는 노드(2444)와 노드(2449)사이에 접속되고, PMOS 트랜지스터(2447)의 게이트는 제1출력단(OUTT)에 접속되고, PMOS 트랜지스터(2447)의 드레인에 흐르는 전류는 Id이다.
NMOS 트랜지스터(2448)는 노드(2449)와 접지전압(VSS)사이에 접속되고, NMOS 트랜지스터(2448)의 게이트는 노드(2449)에 접속된다.
NMOS 트랜지스터(2451)는 VSS와 제1출력단(OUTT)사이에 접속되고, NMOS 트랜지스터(2451)의 게이트는 노드(2439)에 접속되고, NMOS 트랜지스터(2451)의 드레인에 흐르는 전류는 Idn1이다.
NMOS 트랜지스터(2453)는 VSS와 제2출력단(OUTC)사이에 접속되고, NMOS 트랜지스터(2453)의 게이트는 노드(2439)에 접속되고, NMOS 트랜지스터(2453)의 드레인에 흐르는 전류는 Idn2이다. 이 경우 I1 = Idn1 = Idn2이다.
공통전압(제1출력단(OUTT)의 전압과 제2출력단(OUTC)의 전압의 합의 절반) 이 증가하면, 전류들(Ia와 Ib)의 합은 증가하고, 전류들(Ic와 Id)의 합은 감소한다. 즉, 전류(Io = Iup1 = Iup2)는 감소하며, 전류(I1 = Idn1 = Idn2)는 증가한다. 따라서 방전전류가 증가하므로 공통전압은 낮아진다.
그러나, 공통전압이 낮아지는 경우, 전류들(Ia와 Ib)의 합은 감소하고, 전류들(Ic와 Id)의 합은 증가한다. 즉, 전류(Io = Iup1 = Iup2)는 증가하며, 전류(I1 = Idn1 = Idn2)는 감소한다. 따라서 충전전류가 증가하므로 공통전압은 높아진다.
도 8은 도 2에 도시된 전압-전류 변환기를 나타낸다. 도 8을 참조하면, 전압-전류 변환기(270)는 제1출력단(OUTT)의 전압과 제2출력단(OUTC)의 전압차이에 상응하는 전류를 발생시키기 위한 것으로, 제1차동 증폭기(2701), 제2차동 증폭기(2709), 두 개의 전류원들(2703, 2707), 저항(R11), 세 개의 MOS 트랜지스터들(2702, 2711, 2713)을 구비한다.
제1차동 증폭기(2701)의 (+)단자는 제1출력단(OUTT)에 접속되고, (-)단자는 출력단(A)에 접속된다. 출력단(A)의 전압은 제1출력단(OUTT)의 전압(VOUTT)과 같다.
제2차동 증폭기(2709)의 (+)단자는 제2출력단(OUTC)에 접속되고, (-)단자는 노드(B)에 접속된다. 노드(B)의 전압은 제2출력단(OUTC)의 전압(VOUTC)과 같다. 저항(R11)은 제1차동 증폭기(2701)의 출력단(A)과 노드(B)사이에 접속된다.
전류원(2703)은 VDD와 노드(2705)사이에 접속되고, 전류원(2703)이 노드 (2705)로 소싱하는 전류는 Io' + Ioff이다. 전류원(2707)은 노드(B)와 접지전압사이에 접속되고, 전류원(2707)이 접지전압으로 싱킹하는 전류는 Io'이다.
NMOS 트랜지스터(2702)는 노드(2705)와 노드(B)사이에 접속되고, NMOS 트랜지스터(2702)의 게이트는 제2차동 증폭기(2709)의 출력단에 접속된다.
NMOS 트랜지스터(2711)는 노드(2705)와 접지전압사이에 접속되고, NMOS 트랜지스터(2711)의 게이트는 노드(2705)에 접속되고, NMOS 트랜지스터(2711)의 드레인에 흐르는 전류는 Iout이다.
NMOS 트랜지스터(2713)는 전압-전류 변환기(270)의 출력단과 접지전압사이에 접속되고, NMOS 트랜지스터(2713)의 게이트는 노드(2705)에 접속되고, NMOS 트랜지스터(2713)의 드레인에 흐르는 전류는 Iout이다. 도 2를 참조하면 주파수 발진기(280)는 전압-전류 변환기(270)에 의하여 발생된 전류(Iout)에 응답하여 출력 클락(CVCO)을 발생한다.
저항(R11)에 흐르는 전류(i)는 수학식 1과 같다.
i= (VOUTT- VOUTC)/ R11
이 경우, 전류(i)는 양(+), 또는 음(-)의 값을 가질 수 있다.
따라서 항상 양의 값을 갖는 전류(Iout)를 만들기 위하여 전류(Ioff)는 수학식 2와 같이 설정되어야 한다.
Iout= Ioff ±i
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 스위칭 제어신호 발생회로는 스위칭시에 발생되는 글리치를 방지 또는 예방하는 효과가 있다.
본 발명에 따른 스위칭 제어신호 발생회로를 구비하는 차동 전하 펌프는 글리치가 발생되지 않는 차동 출력신호들을 출력하는 효과가 있다.
본 발명에 따른 차동 전하 펌프를 구비하는 위상 동기 루프의 출력신호에서 지터는 발생되지 않는다. 따라서 상기 위상 동기 루프의 출력신호를 기준신호로 사용하는 회로의 타이밍 마진은 개선되고, 상기 회로를 구비하는 소정의 반도체 장치의 최대 동작 주파수는 증가되는 효과가 있다.

Claims (20)

  1. 스위칭 제어신호 발생회로에 있어서,
    입력단쌍;
    출력단쌍; 및
    상기 입력단쌍을 통하여 입력되는 차동 신호들을 차동 스위칭 제어신호들로변환하여 상기 출력단쌍으로 각각 출력하는 변환회로를 구비하며,
    상기 변환회로는,
    상기 입력단쌍을 통하여 입력되는 상기 차동신호들의 상태에 따라, 출력되는 상기 차동 스위칭 제어 신호들중에서 레벨이 상대적으로 높은 제1신호가 상기 차동 스위칭 제어 신호들중에서 레벨이 상대적으로 낮은 제2신호로 천이를 시작하는 시점과 상기 제2신호가 상기 제1신호로 천이를 시작하는 시점을 서로 다르게 제어하는 것을 특징으로 하는 스위칭 제어신호 발생회로.
  2. 제1항에 있어서, 상기 제1신호가 상기 제2신호로 천이를 시작하는 시간은 상기 제2신호가 상기 제1신호로 천이를 시작하는 시간보다 빠른 것을 특징으로 하는 스위칭 제어신호 발생회로.
  3. 제1항에 있어서, 상기 제1신호가 상기 제2신호로 천이를 시작하는 시간은 상기 제2신호가 상기 제1신호로 천이를 시작하는 시간보다 느린 것을 특징으로 하는 스위칭 제어신호 발생회로.
  4. 제1항에 있어서, 상기 제1신호와 상기 제2신호는 서로 차동신호들 또는 상보적인 신호들인 것을 특징으로 하는 스위칭 제어신호 발생회로.
  5. 스위칭 제어신호 발생회로에 있어서,
    제1입력단으로 입력되는 입력신호를 지연시키는 제1지연회로;
    제2입력단으로 입력되는 상보 입력신호를 지연시키는 제2지연회로;
    제1전원전압과 제1출력단사이에 접속되고, 상기 제1지연회로의 출력신호에 응답하여 상기 제1출력단을 상기 제1전원전압 레벨로 풀-업하는 제1풀-업회로;
    상기 제1출력단과 제2전원전압사이에 접속되고, 상기 상보 입력 신호에 응답하여 상기 제1출력단을 상기 제2전원전압 레벨로 풀-다운하는 제1풀-다운회로;
    상기 제1전원전압과 제2출력단사이에 접속되고, 상기 제2지연회로의 출력신호에 응답하여 상기 제2출력단을 상기 제1전원전압으로 풀-업하는 제2풀-업회로; 및
    상기 제2출력단과 상기 제2전원전압사이에 접속되고, 상기 입력신호에 응답하여 상기 제2출력단을 상기 제2전원전압으로 풀-다운하는 제2풀-다운회로를 구비하는 것을 특징으로 하는 스위칭 제어신호 발생회로.
  6. 제5항에 있어서, 상기 제1출력단의 출력신호 및 상기 제2출력단의 출력신호신호는 차동신호들 또는 상보적인 신호들인 것을 특징으로 하는 스위칭 제어신호 발생회로.
  7. 제5항에 있어서, 상기 제1지연회로 및 상기 제2지연회로는 인버터인 것을 특징으로 하는 스위칭 제어신호 발생회로.
  8. 스위칭 제어신호 발생회로에 있어서,
    제1입력단으로 입력되는 입력신호를 지연시키는 제1지연회로;
    제2입력단으로 입력되는 상보 입력신호를 지연시키는 제2지연회로;
    제1출력단과 접지전압사이에 접속되고, 상기 제1지연회로의 출력신호에 응답하여 상기 제1출력단을 상기 접지전압 레벨로 풀-다운하는 제1풀-다운 회로;
    전원전압과 상기 제1출력단사이에 접속되고, 상기 상보 입력 신호에 응답하여 상기 제1출력단을 상기 전원전압 레벨로 풀-업하는 제1풀-업 회로;
    제2출력단과 상기 접지전압사이에 접속되고, 상기 제2지연회로의 출력신호에 응답하여 상기 제2출력단을 상기 접지전압 레벨로 풀-다운하는 제2풀-다운 회로; 및
    상기 제2출력단과 상기 전원전압사이에 접속되고, 상기 입력신호에 응답하여 상기 제2출력단을 상기 전원전압으로 풀-업하는 제2풀-업 회로를 구비하는 것을 특징으로 하는 스위칭 제어신호 발생회로.
  9. 제8항에 있어서, 상기 제1출력단의 출력신호 및 상기 제2출력단의 출력신호는 차동신호들 또는 상보적인 신호들인 것을 특징으로 하는 스위칭 제어신호 발생회로.
  10. 제8항에 있어서, 상기 제1지연회로 및 상기 제2지연회로는 인버터인 것을 특징으로 하는 스위칭 제어신호 발생회로.
  11. 전하 펌프에 있어서,
    제1출력단;
    제2출력단;
    전원전압에 접속되는 제1전류 소스;
    상기 전원전압에 접속되는 제2전류 소스;
    접지전압에 접속되는 제1전류 싱크;
    상기 접지전압에 접속되는 제2전류 싱크;
    상기 제1출력단과 상기 제1전류 소스사이에 접속되며, 제1차동 스위칭 제어신호들에 응답하는 제1차동 스위치들;
    상기 제2출력단과 상기 제1전류 싱크사이에 접속되며, 제2차동 스위칭 제어신호들에 응답하는 제2차동 스위치들;
    상기 제2출력단과 상기 제2전류 소스에 접속되며, 상기 제1차동 스위칭 제어신호들에 응답하는 제3차동 스위치들; 및
    상기 제2출력단과 상기 제2전류 싱크사이에 접속되며, 상기 제2차동 스위칭 제어신호들에 응답하는 제4차동 스위치들를 구비하는 것을 특징으로 하는 전하 펌프.
  12. 제11항에 있어서, 상기 제1출력단의 출력신호 및 상기 제2출력단의 출력신호는 차동신호들 또는 상보적인 신호들인 것을 특징으로 하는 전하 펌프.
  13. 제11항에 있어서, 상기 제1전류 소스, 상기 제2전류 소스, 상기 제1전류 싱크, 및 상기 제2전류 싱크는 동일한 전류 값을 갖는 것을 특징으로 하는 전하 펌프.
  14. 제11항에 있어서, 상기 전하 펌프는 상기 제1차동 스위칭 제어신호들을 발생하는 제1스위칭 제어신호 발생회로를 더 구비하며,
    상기 제1스위칭 제어신호 발생회로는,
    입력단쌍;
    출력단쌍; 및
    상기 입력단쌍을 통하여 입력되는 차동 신호들을 제1차동 스위칭 제어신호들로 변환하여 상기 출력단쌍으로 각각 출력하는 변환회로를 구비하며,
    상기 변환회로는,
    상기 입력단쌍을 통하여 입력되는 상기 차동신호들의 상태에 따라, 출력되는 상기 제1차동 스위칭 제어 신호들중에서 레벨이 상대적으로 높은 제1신호가 상기 제1차동 스위칭 제어 신호들중에서 레벨이 상대적으로 낮은 제2신호로 천이를 시작하는 시점과 상기 제2신호가 상기 제1신호로 천이를 시작하는 시점을 서로 다르게 제어하는 것을 특징으로 하는 전하 펌프.
  15. 제11항에 있어서, 상기 전하 펌프는 상기 제2차동 스위칭 제어신호들을 발생하는 제2스위칭 제어신호 발생회로를 더 구비하며,
    상기 제2스위칭 제어신호 발생회로는,
    입력단쌍;
    출력단쌍; 및
    상기 입력단쌍을 통하여 입력되는 차동 신호들을 차동 스위칭 제어신호들로 변환하여 상기 출력단쌍으로 각각 출력하는 변환회로를 구비하며,
    상기 변환회로는,
    상기 입력단쌍을 통하여 입력되는 상기 차동신호들의 상태에 따라, 출력되는 상기 제2차동 스위칭 제어 신호들중에서 레벨이 상대적으로 높은 제1신호가 상기 제2차동 스위칭 제어 신호들중에서 레벨이 상대적으로 낮은 제2신호로 천이를 시작하는 시점과 상기 제2신호가 상기 제1신호로 천이를 시작하는 시점을 서로 다르게 제어하는 것을 특징으로 하는 전하 펌프.
  16. 제11항에 있어서, 상기 전하 펌프는 상기 제1출력단과 상기 제2출력단에 접속되고, 상기 제1출력단의 출력신호와 상기 제2출력단의 출력신호의 공통전압을 일정한 값으로 유지하기 위한 공통 모드 궤환 회로를 더 구비하는 것을 특징으로 하는 전하 펌프.
  17. 전하 펌프에 있어서,
    제1입력단;
    제2입력단;
    제3입력단;
    제4입력단;
    제1출력단;
    제2출력단;
    상기 제1입력단과 상기 제2입력단으로 입력되는 제1차동신호들에 응답하여 상기 제1출력단을 제1전압으로 충전함과 동시에 상기 제2출력단을 제2전압으로 방전하거나, 상기 제3입력단과 상기 제4입력단으로 입력되는 제2차동신호들에 응답하여 상기 제2출력단을 상기 제1전압으로 충전함과 동시에 상기 제1출력단을 상기 제2전압으로 방전하는 펌핑 회로; 및
    상기 제1출력단과 상기 제2출력단에 각각 접속되어 상기 제1출력단의 출력전압과 상기 제2출력단의 출력전압의 공통 전압을 일정한 값으로 유지하는 공통 모드 궤환 회로를 구비하며,
    상기 제1출력단의 출력전압과 상기 제2출력단의 출력전압은 차동신호들인 것을 특징으로 하는 전하 펌프.
  18. 제17항의 전하 펌프를 구비하는 위상 동기 루프에 있어서, 상기 위상 동기 루프는,
    상기 제1차동신호들과 상기 제2차동신호들을 출력하는 위상-주파수 검출회로; 및
    상기 제1출력단의 출력전압과 상기 제2출력단의 출력전압의 차이에 응답하여 출력 클락을 발생하는 전압 제어 발진기를 구비하며,
    상기 위상-주파수 검출회로는 기준클락과 상기 출력 클락에 응답하여 상기 제1차동신호들과 상기 제2차동신호들을 출력하는 것을 특징으로 하는 위상 동기 루프.
  19. 제18항에 있어서, 상기 전압 제어 발진기는 상기 제1출력단의 출력전압과 상기 제2출력단의 출력전압의 차이에 상응하는 전류를 발생하는 전압-전류 변환기; 및
    상기 전압-전류 변환기의 출력신호에 응답하여 상기 출력 클락을 발생하는 주파수 발진기를 구비하는 것을 특징으로 하는 위상 동기 루프.
  20. 제18항에 있어서, 상기 위상 동기 루프가 상기 전압 제어 발진기로부터 출력된 출력 클락을 분배하기 위한 주파수 분배기를 더 구하는 경우,
    상기 위상-주파수 검출회로는 상기 기준클락과 상기 주파수 분배기로부터 출력된 클락에 응답하여 상기 제1차동신호들과 상기 제2차동신호들을 출력하는 것을 특징으로 하는 위상 동기 루프.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6903585B2 (en) * 2003-06-27 2005-06-07 Analog Devices, Inc. Pulse width modulated common mode feedback loop and method for differential charge pump
US7492197B2 (en) * 2005-11-17 2009-02-17 Realtek Semiconductor Corp. Charge pump circuit with regulated current output
US7764092B2 (en) * 2006-01-10 2010-07-27 Samsung Electronics Co., Ltd. Phase locked loop and phase locking method
US20080183679A1 (en) * 2007-01-25 2008-07-31 First American Title Insurance Company Apparatus and method for generating legal descriptions
US20090039929A1 (en) * 2007-08-06 2009-02-12 International Business Machines Corporation Method to Reduce Static Phase Errors and Reference Spurs in Charge Pumps
KR101538537B1 (ko) * 2013-04-17 2015-07-22 고려대학교 산학협력단 차지 펌프 및 이를 이용한 위상 동기 루프 회로
US9496880B1 (en) 2015-08-14 2016-11-15 Qualcomm Incorporated Fully differential charge pump with switched-capacitor common-mode feedback

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5740213A (en) * 1994-06-03 1998-04-14 Dreyer; Stephen F. Differential charge pump based phase locked loop or delay locked loop
EP0718978A1 (en) * 1994-12-23 1996-06-26 STMicroelectronics S.r.l. Differential charge pump
US6385265B1 (en) * 1998-08-04 2002-05-07 Cypress Semiconductor Corp. Differential charge pump
US6275097B1 (en) * 1999-04-02 2001-08-14 S3 Incorporated, Inc. Differential charge pump with low voltage common mode feedback circuit
US6847251B2 (en) * 2001-01-11 2005-01-25 Media Tek, Inc. Differential charge pump circuit
US6771102B2 (en) * 2002-08-30 2004-08-03 Intel Corporation Common mode feedback technique for a low voltage charge pump
US6686794B1 (en) * 2002-12-19 2004-02-03 Intel Corporation Differential charge pump
US6825730B1 (en) * 2003-03-31 2004-11-30 Applied Micro Circuits Corporation High-performance low-noise charge-pump for voltage controlled oscillator applications

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190019301A (ko) 2017-08-17 2019-02-27 황윤국 전압 및 회전방향 자동 제어 장치

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