JP4172570B2 - ディジタル制御アナログ遅延ロック閉回路 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、一般的には遅延ロック閉回路（ＤＬＬ）のための方法とアーキテクチャーの両方またはどちらか一方に関し、特にディジタル制御アナログ遅延ロック閉回路（ＤＬＬ）のための方法とアーキテクチャーの両方またはどちらか一方に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
いくつかの適用では、データが、立ち上がりクロックエッジから０．３５ｎｓ（２５０ＭＨｚ）未満の間、有効であることを必要とする場合がある。データ有効（ｔｃｏ）時間に対するクロックとデータ出力保持（ｔｄｏｈ）時間が、データ有効ウインドーを規定・に影響する。また、データ有効ウインドーを減らさないためにデータのデューティーサイクルはクロックのデューティーサイクルに従わなければならない。クロックジターとデューティーサイクルを追跡・探知するゼロ遅延バッファーは、必要条件を満足させるために使用される。
【０００３】
クロックジターとデューティーサイクルを追跡する従来のゼロ遅延バッファーは遅延ロック閉回路（ＤＬＬ）を有し得る。ＤＬＬは、ＤＬＬクロックの望ましいエッジ（例えば、立ち上がりまたは落下）が入力クロックの対応するエッジの時間ｔｃｏだけ前に起こるように、入力クロックのフェーズ調節されたバージョンを発生することができる。入力クロック時間に対するデータが理想的にはゼロであるために、フェーズ調節されたクロックがチップからのクロックデータに対して使用される。
【０００４】
ＤＬＬは、クロック周期からクロックを引いたものに等しい遅延を出力するように遅延線路を通して伝播を調節する閉回路システムである。フィードバッククロックが入力クロックに関して３６０度（即ち、フェーズの整合）遅れるまでフェーズ探知器とフィルターは、遅延線路を調節する。補正遅延は時間ｔｃｏと等しく設定できるので、遅延線路はクロック周期から時間ｔｃｏを引いたものとなる遅延を持つことができる。
【０００５】
どのサイクルにおいてもＤＬＬは、フェーズ探知器とフィルターを用いて遅延線路内のフェーズ調節に対応する調節を行う。調節がＤＬＬの分解度・解像度（ｒｅｓｏｌｕｔｉｏｎ）を決定する。細かい調節は小さいフェーズ調節（高分解度）に対応し、粗いフェーズ調節は大きなフェーズ調節（低分解度）に対応する。ＤＬＬは、低いジターのために速いロック時間と細かい分解度を持つ必要がある。速いロック時間は遅延線路内の粗い調節を必要とし、細かい分解度は遅延線路内の細かい調節を必要とする。
【０００６】
従来のＤＬＬは、ディジタル遅延線路かアナログ遅延線路のどちらかを使用する。ディジタル遅延線路は、分解度を犠牲にして速いロック時間を与えることができる。アナログ遅延線路は、よい分解度を与えることができるが、問題を引き起こし得るチャージポンプ電流を変化させるようなロック獲得補助を必要とする。
【０００７】
図１を参照すると、アナログＤＬＬを説明する回路１０のブロック図が示されている。回路１０は、フェーズ探知器１２と、アナログ遅延線路１４と、補正遅延回路１６と、チャージポンプ１８と、アナログ閉回路フィルター２０とを有している。フェーズ探知器１２は、デッドゾーン（不感帯）なしに実施される。アナログ遅延線路１４は、最小のジターを供給する。回路１０は、フェーズエラーをフィルター２０のコンデンサーにまとめる・統合する（ｉｎｔｅｇｒａｔｅ）。フェーズエラーがコンデンサーに統合されフェーズ探知器がデッドゾーンを持たないので、回路１０は低いクロックジターまたは細かい分解度を供給する。
【０００８】
信号ＤＬＬ＿ＣＬＯＣＫのジターを減らすためにＤＬＬの帯域幅を減らすことができる。閉回路フィルター２０の電気容量を大きくすることとチャージポンプ１８からの電流を小さくすることの両方またはどちらか一方を行う場合、帯域幅が減少する。帯域幅が減らされると、ＲＥＦ＿ＣＬＫＲＥＦ＿ＣＬＯＣＫとフィードバック信号ＦＢＫがフェーズエラーを持たない場合、フェーズ探知器のどのアップ／ダウンサイクルも信号ＤＬＬ＿ＣＬＯＣＫのフェーズを少量だけ調節するかまたは全く調節しない。粗い調節のために、コンデンサーのサイズを減らすこととチャージポンプ電流を増加させることの両方またはどちらか一方を行うことによってＤＬＬの帯域幅を広くすることができる。大きな帯域幅に関しては、フェーズ探知器のどのアップ／ダウンサイクルも細かい調節（小さい帯域幅）の場合よりも大きい量だけ信号ＤＬＬ＿ＣＬＯＣＫのフェーズを調節する。
【０００９】
アナログＤＬＬ１０は、よい分解度を与えることができる。しかしながら、チャージポンプ電流または閉回路フィルターを変化させるロック獲得補助を使用することによって安定を得るための設計が複雑になる。またロックがどれだけ早く得られるかについては、アナログＤＬＬ１０は制限される。さらにバイナリーサーチのような異なるロック方法は実施するのが困難になり得る。
【００１０】
図２を参照すると、ディジタルＤＬＬを説明する回路３０のブロック図が示されている。回路３０は、フェーズ探知器３２と、粗いディジタル遅延線路３４と、細かいディジタル遅延線路３６と、補正遅延２８と、ディジタル閉回路フィルター４０とを有している。ディジタルＤＬＬ３０は、より小さく（サイズ）より速いロックのより簡単に移し替えのできるＤＬＬを生み出すことが可能である。ディジタルＤＬＬ３０は、ロックに近づくために粗い遅延線路３４を使用し、ロックを得るためにまたロックを維持するために細かい遅延線路３６を使用する。チャージポンプとフィルター（即ち、図１の要素１８と２０）が、ディジタル閉回路フィルター４０に置き換えられる。ディジタル閉回路フィルター４０は、Ｍアップ／ダウンサイクルごとに増加／減少するアップ／ダウンカウンターを有している。Ｍはフィルターサイズによって決定される。
【００１１】
ディジタルＤＬＬ３０は、あまり複雑にならないようにすることができ、ロック時間がアナログＤＬＬ１０よりも速い。ディジタルＤＬＬ３０は、他の技術に容易に移し替えることができる。大きな閉回路フィルターが存在しないので、ディジタルＤＬＬはアナログＤＬＬよりも小さくすることが可能である。しかしながら、細かい遅延線路がディジタル要素なので分解度はある量に限られる。また、フェーズエラーが統合されないので、出力はデッドゾーン（不感帯）を持つ。デッドゾーンでは、フェーズエラーが特定の大きさに達するまでディジタルＤＬＬ３０は、反応しない。特定の大きさのフェーズエラーが現れた時、ＤＬＬ３０は細かい調節によって調節される。
【００１２】
【課題を解決するための手段】
本発明は、アナログ遅延線路と制御回路とを備えた装置に関する。アナログ遅延線路は、入力信号と、第１制御信号と、第２制御信号とに反応して出力信号を発生させるように構成されている。出力信号のフェーズは、（１）第１制御信号に反応して入力信号に関して粗く調節され、（２）第２制御信号に反応して細かく連続的に調節される。制御回路は、入力信号と出力信号とに反応して第１制御信号と第２制御信号を発生する。本発明の目的、特徴および効果は、次の（１）から（６）のすべてまたはいくつかまたは１つの特徴を持つディジタル制御アナログ遅延ロック閉回路を供給することを含む。（１）細かい分解度を供給する。（２）速くロックを獲得する。（３）広いロック範囲を有する。（４）異なるスピードソート（ｓｐｅｅｄ ｓｏｒｔ）のためのフューズとメタルオプション（ｍｅｔａｌ ｏｐｔｉｏｎｉｎｇ）の必要性を削除する。（５）より高いスピードソートと同じ分解度を持つより低いスピードソートを供給する。（６）出力遅延に対して小さいクロックを必要とするメモリチップを含むゼロ遅延バッファーを必要とする適用に使用される。
【００１３】
本発明のこれらと他の目的、特徴及び効果は、次の詳しい説明と特許請求の範囲と図面から明らかになるであろう。
【００１４】
【発明の実施の形態】
図３を参照すると、回路１００の上面図が本発明の好適実施形態に従って示されている。回路１００はディジタル方式で制御される遅延ロック閉回路（ＤＬＬ）を有していてよい。回路１００は、ＲＥＦ＿ＣＬＫ（ＲＥＦ＿ＣＬＫ）を受け入れる入力１０２と、信号（例えば、ＣＬＫ＿ＯＵＴ（ＣＬＫ＿ＯＵＴ））を与える出力１０４とを有していてよい。回路１００は、信号ＲＥＦ＿ＣＬＫの対応エッジに所定の時間の期間（例えば、ｔｃｏ）だけ先行するエッジ（例えば、立ち上がりと落下）を持つ信号ＣＬＫ＿ＯＵＴを発生するように構成されてよい。信号ＣＬＫ＿ＯＵＴは、ジター（ｊｉｔｔｅｒ）と信号ＲＥＦ＿ＣＬＫのデューティーサイクルを追跡・探知してよい。
【００１５】
回路１００は、回路１１０と回路１１２と回路１１４と回路１１６と回路１１８と回路１２０と回路１２２とを有していてよい。回路１１２は、粗い（分解・分解能）フェーズ探知回路を有していてよい。回路１１４は、アナログ遅延線路を有していてよい。回路１１４は、粗くにも細かくにも調節可能な遅延を与えられるように構成されていてよい。回路１１６は、補正遅延回路を有していてよい。１つの例では、回路１１６はメモリ回路の遅延時間（ｔｃｏ）を出力するようにクロックを補正するために実施される。回路１１８は、制御回路として実施される。１つの例では、回路１１８はデジタル論理を使用して実施される。回路１２０は、チャージポンプ回路（ｃｈａｒｇｅ ｐｕｍｐ ｃｉｒｃｕｉｔ）を有している。回路１２２は、アナログフィルター回路として実施される。
【００１６】
信号ＲＥＦ＿ＣＬＫが、回路１１０の入力１２４と、回路１１２の入力１２６と、回路１１４の入力１２８とに与えられる。回路１１０は、信号（例えば、ＦＢＫ）を受け入れる入力１３０と、回路１２０の第１入力に入力される制御信号（例えば、ＵＰＦ）を出力する出力１３２と、回路１２０の第２入力に入力される第２制御信号（例えば、ＤＮＦ）を出力する出力１３４とを有している。信号ＦＢＫは、信号ＣＬＫ＿ＯＵＴに反応して発生させられたフィードバック信号であってよい。信号ＵＰＦと信号ＤＮＦは、チャージポンプ制御信号である（例えば、それぞれポンプアップとポンプダウン）。１つの例では、信号ＵＰＦとＤＮＦは、信号ＣＬＫ＿ＯＵＴの微妙な・細かい（ｆｉｎｅ）フェーズ調節をするのに使用できる。
【００１７】
信号ＦＢＫは、回路１１２の入力１３６に与えられる。回路１１２は、回路１１８を制御するのに使用される多数の制御信号を発生するように構成されている。１つの例では、回路１１２は、回路１１８の入力１４０に制御信号（例えば、ＵＰＣ）を与える出力１３８と、回路１１８の入力１４４に制御信号（例えば、ＤＮＣ）を与える出力１４２とを有している。信号ＵＰＣとＤＮＣは、粗い（ｃｏａｒｓｅ）フェーズ調節を行うのに使用される。例えば、信号ＵＰＣは回路１００によって与えられる遅延の範囲を増加させるのに使用される。信号ＤＮＣは、回路１００によって与えられる遅延の範囲を減少させるのに使用される。信号ＵＰＣとＤＮＣは、図１３と関連させて以下でさらに説明される。代わりに、特定の実施の設計基準に合うように他のタイプの制御信号や他の数の制御信号を回路１１２によって発生させることができる。
【００１８】
回路１１４は、信号（例えば、ＶＣＴＲＬ）を受け入れる入力１４６と、信号（例えば、ＤＬＹ＿ＲＡＮＧＥ（遅延範囲））を受け入れる入力１４８と、信号ＣＬＫ＿ＯＵＴを供給する出力１５０とを有している。信号ＶＣＴＲＬは、アナログ制御信号である。信号ＤＬＹ＿ＲＡＮＧＥは、デジタル制御信号である。回路１１４は、信号ＤＬＹ＿ＲＡＮＧＥに反応して遅延の範囲を選択するように構成されている。さらに回路１１４は、信号ＶＣＴＲＬに反応して選択された特定の範囲内で細かく連続的に変化させられる遅延を発生するように構成できる。回路１１４は、信号ＲＥＦ＿ＣＬＫのフェーズを調節したバージョンとしての信号ＣＬＫ＿ＯＵＴを発生するように構成可能である。このフェーズの調節は信号ＶＣＴＲＬと信号ＤＬＹ＿ＲＡＮＧＥに反応して決定される。
【００１９】
回路１１６は、信号ＣＬＫ＿ＯＵＴを受け入れる入力１５２と、信号ＦＢＫを供給・出力する出力１５４とを有している。回路１１６は信号ＣＬＫ＿ＯＵＴに反応して信号ＦＢＫを発生するように構成される。１つの例では、回路１１６は、クロックを補正してメモリデバイス（ｍｅｍｏｒｙ ｄｅｖｉｃｅ）の遅延（ｔｃｏ）を出力するように構成される。しかしながら、特定の適用の設計基準に合うように他の遅延が補われてもよい。
【００２０】
回路１１８は、信号ＤＬＹ＿ＲＡＮＧＥを供給する出力１５６と、信号ＣＬＫ＿ＯＵＴを受け入れる入力１５８とを有している。信号ＤＬＹ＿ＲＡＮＧＥは１つまたはそれ以上の信号を含んでいる。１つの例では、信号ＤＬＹ＿ＲＡＮＧＥは多数ビット信号である。この多数ビット信号において、各ビットは独立した制御信号として使用できる。１つの例では、信号ＤＬＹ＿ＲＡＮＧＥは、並列またはシリアル（複合の）信号として供給される。代わりに、信号ＤＬＹ＿ＲＡＮＧＥは、１つのクロック信号と１つかまたはそれ以上の制御信号を含んでいてよい。１つの例では、回路１１８は、信号ＵＰＣとＤＮＣとＣＬＫ＿ＯＵＴに反応して信号ＤＬＹ＿ＲＡＮＧＥを発生するように構成される。代替的に、回路１１８は、信号ＣＬＫ＿ＯＵＴの代わりに信号ＲＥＦ＿ＣＬＫまたは信号ＦＢＫを使用するように構成可能である。
【００２１】
回路１２０は、回路１２２の入力に信号を供給する出力を有している。１つの例では、回路１２０は、信号ＵＰＦとＤＮＦに反応して電流信号を発生するように構成される。回路１２０は、信号ＵＰＦとＤＮＦを使用して制御されるある数の電流源を有している。
【００２２】
回路１２２は、ある数のフィルター要素を有している。１つの例では、回路１２２は、抵抗器と第１コンデンサーと第２コンデンサーとを有している。ノード１５９は、回路１２２の入力と出力とを抵抗器の第１端子と第１コンデンサーの第１端子に接続することによって形成されている。抵抗器の第２端子は第２コンデンサーの第１端子に接続される。第１コンデンサーと第２コンデンサーの第２端子はサプライグラウンド・アースに接続される。信号ＶＣＴＲＬは、ノード１５９において供給される。信号ＶＣＴＲＬは、信号ＵＰＦとＤＮＦに反応して発生させられる。
【００２３】
図４を参照すると、回路１００のより詳細なブロック図が示されている。回路１１０は、制御回路１１８の出力１６２から信号（例えば、ＥＮまたはＥＮＦ）を受け入れるエネイブル入力１６０（使用可能にする・ｅｎａｂｌｅ ｉｎｐｕｔ）を有している。信号（例えば、ＣＮＴとＳＦＴＲ）がそれぞれ回路１１２の出力１３８と１４２において与えられる。１つの例では、信号ＣＮＴは、カウント信号として実行される。信号ＳＦＴＲは、シフト制御信号として実行される。回路１１４は、制御信号（例えば、ＢＹＰＡＳＳ）を受け入れる入力１６４と、制御信号（例えば、ＲＥＳＥＴ）を受け入れる入力１６６とを有している。信号ＢＹＰＡＳＳは、遅延線路１１４をバイパス・回避する（ｂｙｐａｓｓ）ために使用される。信号ＢＹＰＡＳＳが肯定状態（ａｓｓｅｒｔｅｄ ｓｔａｔｅ）にある場合、信号ＲＥＦ＿ＣＬＫは、遅延なしに出力１５０へ通過させられる。信号ＲＥＳＥＴは、制御信号であってよい。
【００２４】
遅延線路１１４は、信号ＲＥＳＥＴに反応して予め条件づけられた状態または初期化された状態になるように構成される。例えば、信号ＲＥＳＥＴに反応して（１）ある数のレジスター（例えば、３つ）を論理回路のハイ状態即ち“１”に設定し（２）残りのすべてのレジスターを論理回路のロー状態即ち“０”に設定するように回路１１４を構成することができる。回路１１４が初期化（リセット）された時、図１１に関連してより詳しく述べられるように一般的には遅延の所定の最小量が選択される。
【００２５】
回路１１４は、回路１７０と回路１７２とを有している。回路１７０は、遅延チェーン（ｄｅｌａｙ ｃａｈｉｎ）として実施される。回路１７２は、シフトレジスターとして実施される。回路１７０は、信号ＲＥＦ＿ＣＬＫと、信号ＶＣＴＲＬとを受け入れ、また回路１７２から１つかまたはそれ以上の制御信号（例えば、ＳＥＬ０からＳＥＬｎ）を受け入れる。１つの例では、回路１７２は、信号(例えば、ＲＥＧＣＬＫ)と信号ＳＦＴＲとを回路１１８から受け入れる。信号ＲＥＧＣＬＫは、クロック信号として実施される。回路１７０は、信号ＲＥＦ＿ＣＬＫ（ＲＥＦＣＬＫ）と信号ＶＣＴＲＬと信号ＳＥＬ０からＳＥＬｎに反応して信号ＣＬＫ＿ＯＵＴを発生するように構成できる。回路１７２は、信号ＢＹＰＡＳＳとＲＥＳＥＴとＲＥＧＣＬＫとＳＦＴＲに反応して、信号ＳＥＬ０からＳＥＬｎを発生するように構成できる。回路１１８は、信号ＣＮＴとＳＦＳＴＲとＣＬＫ＿ＯＵＴに反応して信号ＲＥＧＣＬＫとＥＮとを発生するように構成できる。
【００２６】
ロックシーケンス（ｌｏｃｋ ｓｅｑｕｅｎｃｅ）の粗い遅延調節の間、制御電圧ＶＣＴＲＬは最大値に設定され、信号ＳＦＴＲが肯定され（ａｓｓｅｒｔｅｄ）、粗いフェーズ探知器１１２が信号ＳＦＴＲを否定（ｄｅａｓｓｅｒｔ）するまですべてのサイクルにおいて遅延線路１１４が（例えば、信号ＲＥＧＣＬＫに反応して）一般的には所定の遅延量を加える。遅延が望まれた量を超えた時、信号ＳＦＴＲは一般的には否定される。信号ＳＦＴＲが否定されると、一般的には制御回路１１８が信号ＣＮＴによって決定された遅延量を除去するように遅延線路１１４を制御する。信号ＲＥＧＣＬＫは不可能状態にさせられ、信号ＥＮが肯定される。
【００２７】
粗い遅延調節の後、ロックシーケンスの細かい遅延調節が実行される。遅延要素の数は変化されないままでよく、各要素を通しての遅延が信号ＶＣＴＲＬに反応して変化させられる。各要素を通しての遅延は、粗い調節の間、所定の最大値に設定される。微妙な・細かい調節が遅延線路を減速させて（スピードをゆるめて）ロックを行うことができることを確実にするために、制御電圧ＶＣＴＲＬの関数としての各要素の遅延範囲を予め決定できる。
【００２８】
粗い調節と細かい調節は、遅延要素のチェーン（ｃｈａｉｎ）を使用して実行される。この遅延要素のチェーンは、制御電圧ＶＣＴＲＬが高い範囲の値である場合で実施される所定の最大期間よりも長い合計遅延量を発生するように構成される。シフト抵抗器１７２は、粗い調節の間、通過する遅延要素の増加のために使用される。各サイクルごとに、右シフトが起こり、遅延チェーンの出力が次の遅延要素から得られる。エネイブル入力において論理回路のロー即ち“０”を持っているすべての遅延要素の電力が落とされ必要とされる遅延要素の最小の数だけが使用される。遅延要素の数を最小にすることによって、電力の消費量を減少させることができる。
【００２９】
図５を参照すると、図４のフェーズ探知器１１０の詳しいブロック図が示されている。フェーズ探知器１１０は、保持要素１８０と、ゲート１８２と、保持要素１８４とを有している。１つの例では、保持要素１８０と１８４は、ラッチまたはレジスターまたはフリップフロップとして実施される。１つの例では、ゲート１８２は、２つの入力のアンドゲートとして実施される。信号ＲＥＦ＿ＣＬＫが、レジスター１８０のクロック入力に与えられる。ラッチ１８０のＤ入力は、供給電圧（例えば、ＶＣＣ）に接続される。ラッチ１８０のＱ出力は、信号ＵＰＦを与える。１つの例では、信号ＵＰＦは、チャージポンプ回路を制御するためにポンプアップ信号として使用される。信号ＵＰＦは、ゲート１８２の第１入力に与えられる。信号ＦＢＫは、ラッチ１８４のクロック入力に与えられる。ラッチ１８４のＤ入力は供給電圧ＶＣＣに接続されている。ラッチ１８４は、信号ＤＮＦを与えるＱ出力を有している。１つの例では、信号ＤＮＦは、チャージポンプ回路を制御するためにポンプダウン信号として使用される。信号ＤＮＦは、ゲート１８２の第２入力に与えられる。ゲート１８２の出力は、ラッチ１８０とラッチ１８４のリセット入力（入力Ｒ）に信号を与える。
【００３０】
図６を参照すると、図４の回路１１２のより詳しいブロック図が示されている。回路１１２は、ゲート１９０と、保持要素１９２と、ゲート１９４と、保持要素１９６とを有している。１つの例では、ゲート１９０と１９４は、２つの入力のノアゲートとして実施される。しかしながら、特定の適用の設計基準に合うように他のタイプのゲートを使用してもよい。１つの例では、保持要素１９２と１９６は、ラッチとして実施される。しかしながら、他の保持要素が特定の適用の設計規準に合うように実施されてもよい。例えば、保持要素１９２と１９６は、レジスターまたはフリップフロップとして実施される。
【００３１】
信号ＲＥＦ＿ＣＬＫを補完・補充するもの（例えば、ＲＥＦ＿ＣＬＫＢ）が、ゲート１９０と１９４の第１入力に与えられる。ゲート１９０の出力が保持要素１９２の入力（ＩＮ）に与えられる。信号ＦＢＫを補完・補充するもの（例えば、ＦＢＫＢ）が、保持要素１９２と１９６のクロック入力（ＣＬＫＩＮ）に与えられる。保持要素１９２は、ゲート１９０の第２入力に接続された出力（例えば、ＱＢ）と、ゲート１９４の第２入力に信号ＣＮＴを与える出力（例えば、Ｑ）とを有している。ゲート１９４の出力は、保持要素１９６の入力（IN）に信号を与える。保持要素１９６は、ＱＢ出力において信号ＳＦＴＲを与えるように構成される。
【００３２】
保持要素１９２と１９４は、所定の値で始動される（初期化される）ように構成できる。例えば、保持要素１９２は、初期値“１”を持ち、保持要素１９６は、初期値“０”を持っていてもよい。始動されると、信号ＳＦＴＲが、論理回路のハイ状態で与えられる。信号ＦＢＫの立ち上がりエッジ（信号ＦＢＫＧの落下エッジ）が信号ＲＥＦ＿ＣＬＫＢの論理回路ロー状態に一致する（対応する）まで、信号ＣＮＴは一般的には論理回路ハイ状態にとどまる。信号ＦＢＫの立ち上がりエッジが信号ＲＥＦ＿ＣＬＫＢの論理回路ロー状態に一致（対応）すると、信号ＣＮＴは一般的には論理回路ハイ状態から論理回路ロー状態に移行する。信号ＦＢＫが信号ＲＥＦ＿ＣＬＫＢを論理回路ハイ状態でラッチ・遮断する（ｌａｔｃｈ）まで、信号ＳＦＴＲは一般的には論理回路ハイ状態にとどまる。信号ＳＦＴＲがハイにとどまっている間、信号ＲＥＦ＿ＣＬＫの立ち上がりエッジ（信号ＲＥＦ＿ＣＬＫＧの落下エッジ）の後に信号ＦＢＫの立ち上がりエッジが起こるまで所定の遅延量を繰り返して加えていく（例えば、１度に１遅延セル）ことによって、信号ＦＢＫの遅延を増加させるように遅延線路１１４を構成することができる。
【００３３】
図７を参照すると、図４のディジタル制御回路１１８のより詳しいブロック図が示されている。回路１１８は、保持要素２００と、保持要素２０２と、トランジスタ２０４と、トランジスタ２０６と、ゲート２０８と、ゲート２１０と、ゲート２１２と、ゲート２１４と、ゲート２１６とを有している。保持要素２００と２０２は、例えばレジスターまたはラッチまたはフリップフロップを使用して実施される。１つの例では、トランジスタ２０４は１つまたはそれ以上のＰＭＯＳトランジスタとして実施される。１つの例では、トランジスタ２０６は、１つまたはそれ以上のＮＭＯＳトランジスタとして実施される。しかしながら、特定の適用の設計基準を満たすために他のタイプと他の極性トランジスタを実施してもよい。１つの例では、ゲート２０８、２１０、２１４、２１６は、インバーターとして実施される。１つの例では、ゲート２１２は、２つの入力のナンドゲートとして実施される。しかしながら、特定の適用の設計基準を満たすために他のタイプのゲートを実施してもよい。
【００３４】
信号ＳＦＴＲは、ラッチ２００と２０２のリセット入力に与えられる。ラッチ２００の入力は、供給電圧ＶＣＣに接続される。ラッチ２００の出力は、ラッチ２０２の入力とトランジスタ２０４の第１ソース／ドレインに接続される。ラッチ２０２のＱ出力は、トランジスタ２０６の第１ソース／ドレインに接続される。ラッチ２００と２０２のクロック入力は、信号（例えば、ＲＥＧＣＬＫＢ）を受け入れる。信号ＣＮＴは、トランジスタ２０４のゲートとトランジスタ２０６のゲートに与えられる。トランジスタ２０４の第２ソース／ドレインは、トランジスタ２０６の第２ソース／ドレインとゲート２０８の入力に与えられる。ゲート２０８の出力は、ゲート２１０の入力とゲート２１２の第１入力に信号（例えば、ＥＮＢ）を与える。ゲート２１０の出力は、信号ＥＮを与える。信号ＣＬＫ＿ＯＵＴは、ゲート２１２の第２入力に与えられる。ゲート２１２の出力は、ゲート２１４の入力に与えられる。信号ＲＥＧＣＬＫは、ゲート２１６の入力に与えられる。ゲート２１６の出力は、信号ＲＥＧＣＬＫＢを与える。
【００３５】
図８を参照すると、図４の回路１１４のより詳しいブロック図が示されている。回路１７０は、増幅器２２０と、バイアス発生器２２２と、多数の遅延要素２２４ａから２２４ｎとを有している。回路１７２は、多数のレジスター要素２２６ａから２２６ｎを有している。増幅器２２０は、信号ＶＣＴＲＬと、信号（例えば、ＰＤ）と、信号（例えば、ＰＤＭ）と、信号（例えば、ＮＢＩＡＳ）と、信号（例えば、ＷＢＩＡＳ）とを受け入れる。信号ＮＢＩＡＳは、バイアス信号として実施され得る。信号ＮＢＩＡＳは、チャージポンプ回路１２０によって発生させられる。１つの例では、回路１２０は、信号ＮＢＩＡＳを発生するように構成された電流参照回路を有している。信号ＷＢＩＡＳは、遅延チェーンにおけるＰＦＥＴのためのＰＦＥＴバックバイアス（または、ｎ井戸（ｎｗｅｌｌ））電圧であってよい。回路２２０は、信号ＶＣＴＲＬ、ＮＢＩＡＳ、ＷＢＩＡＳ、ＰＤ、ＰＤＭに反応して、バイアス電圧（例えば、ＶＰＢＩＡＳ）を発生するように構成される。信号ＰＤＭは、信号ＰＤを補完・補充するものである。回路２２０と２２２は、信号ＰＤと信号ＰＤＭの両方またはどちらか一方に反応して、パワーダウンモードまたは低電流モードに入るように構成される。
【００３６】
回路２２２は、信号ＶＰＢＩＡＳ、ＶＣＴＲＬ、ＰＤ、ＰＤＭを受け入れる。回路２２２は、井戸バイアス（ｗｅｌｌ−ｂｉａｓ）発生回路として実施されてよい。回路２２２は、信号ＶＣＴＲＬとＶＰＢＩＡＳに反応してバイアス電圧ＷＢＩＡＳを発生するように構成される。電圧ＷＢＩＡＳは、遅延要素２２４ａから２２４ｎの各ＰＦＥＴの基板接続において与えられる。
【００３７】
回路２２４ａから２２４ｎは、信号ＶＰＢＩＡＳを受け入れる第１入力と、信号ＷＢＩＡＳを受け入れる第２入力と、信号ＶＣＴＲＬを受け入れる第３入力と、信号ＲＥＦ＿ＣＬＫ（ＲＥＦ＿ＣＬＫ）を受け入れる第４入力と、信号ＲＥＦ＿ＣＬＫを補完・補充するもの（例えば、ＲＥＦ＿ＣＬＫＢ）を受け入れる第５入力とを有している。回路２２４ａから２２４ｎの各々は、共に結合してノード２２８を形成する出力を有している。信号ＣＬＫ＿ＯＵＴは、ノード２２８において与えられる。回路２２４ａは、供給電圧ＶＣＣに接続される第１制御入力（例えば、ＰＲＥＶ）と、信号ＳＥＬ０を受け入れる第２制御入力（例えば、ＣＵＲＲ）とを有している。回路２２４ｂの第１制御入力（例えば、ＰＲＥＶ）は、回路２２４ａの第２制御入力（ＣＵＲＲ）に接続される。回路２２４ｂの第２制御入力（例えば、ＣＵＲＲ）は、対応するレジスター要素（例えば、２２６ｂ）から信号ＳＥＬ１を受け入れる。残りの遅延要素２２４ｃから２２４ｎは、同じように接続される。
【００３８】
信号ＲＥＧＣＬＫは、回路２２６ａから２２６ｎの第１入力に与えられる。信号ＳＦＴＲは、回路２２６ａから２２６ｎの第２入力に与えられる。信号ＢＹＰＡＳＳは、回路２２６ａから２２６ｎの第３入力に与えられる。信号ＲＥＳＥＴは、回路２２６ａから２２６ｎの第４入力に与えられる。回路２２６ａから２２６ｎを、シリアル方式で接続することが可能である。例えば、前方の回路（例えば、２２６ａ）の出力が電流回路２２６ｂの入力に接続され、次の回路（例えば、２２６ｃ）の出力が電流回路（例えば、２２６ｂ）の入力（例えば、ＮＥＸＴ）に与えられる。信号ＳＥＬ０からＳＥＬｎは、回路２２６ａから２２６ｎのそれぞれの出力において与えられる。
【００３９】
図９を参照すると、図８の遅延要素２２４の詳しいブロック図が示されている。遅延要素２２４は、第１増幅器２３０と、第２増幅器２３０と、第１遅延セル２３２と、第２遅延セルとを有している。個々の遅延セル２３２の実行必要条件があまり厳しくならないように（ゆるくする）ために、遅延要素２２４は２つの遅延セルを有していてよい。しかしながら、遅延要素２２４は、１つの増幅器２３０と１つの遅延セル２３２を用いて実施されてもよい。増幅器２３０は、完全スイング増幅器と異なる制限されたスイング（ｓｗｉｎｇ）と制御論理（制御ロジック）とを有していてよい。１つの例では、各増幅器２３０は、差動ＣＭＯＳ増幅器として実施される。第１増幅器２３０は、遅延要素２２４の出力信号（例えば、ＯＵＴＣＬＫ）を与える出力（ＯＵＴ）を有している。
【００４０】
１つの例では、回路２３２は、遅延チェーン１７０の最も低いレベルの遅延要素を有している。回路２３２は、電圧制御される負荷と並列のダイオード負荷を持つＰＦＥＴ差動増幅器として実施されてよい。回路２３２は、トランジスタ２３８と、トランジスタ２４０と、トランジスタ２４２と、トランジスタ２４４と、トランジスタ２４６と、トランジスタ２４８と、トランジスタ２５０とを有している。トランジスタ２３８から２４２は、１つまたはそれ以上のＰＭＯＳトランジスタとして実施される。トランジスタ２４４から２５０は、１つまたはそれ以上のＮＭＯＳトランジスタとして実施される。しかしながら、特定の適用の設計基準を満たすために他のタイプと他の極性トランジスタを実施してもよい。
【００４１】
トランジスタ２３８は、供給電圧ＶＣＣに接続されたソースと、バイアス電圧ＶＰＢＩＡＳを受け入れるように構成されたゲートと、トランジスタ２４０のソースとトランジスタ２４２のソースとに接続されたドレインとを有している。信号（例えば、ＩＮＰ）が、トランジスタ２４０のゲートに与えられる。信号（例えば、ＩＮＭ）が、トランジスタ２４２のゲートに与えられる。信号ＩＮＰとＩＮＭは、相補ペア信号または差動信号である。トランジスタ２４０のドレインは、トランジスタ２４４のドレインとトランジスタ２４６のドレインとゲートに接続される。トランジスタ２４２のドレインは、トランジスタ２４８のドレインとゲートとトランジスタ２５０のドレインに接続される。１つの例では、トランジスタ２４４から２５０の各々のソースは、トランジスタ２５２を介してサプライグラウンド（例えば、ＶＳＳ）に接続される。信号（例えば、ＰＲＥＶ）が、トランジスタ２５２のゲートに与えられる。信号ＰＲＥＶは、遅延セル２３２をＯＮとＯＦＦに切り替えるのに使用される。信号ＰＲＥＶは、セル２３２を不能状態にさせることによって電流の浪費を減少させるために使用される。
【００４２】
第２増幅器は、“ダミー”増幅器として機能するように構成される。ここで使用される言葉“ダミー”は、一般的には、回路に実際の出力を与えることよりもむしろ回路の操作状態・条件を設定または決定またはその両方を行うための要素の使用のことをいう。第２増幅器２３０は、エネイブル入力をサプライグラウンドＶＳＳに接続することによって不能状態にさせられる。第２増幅器２３０は、第１増幅器の負荷と結合に合わせて使用される。第１増幅器のエネイブル入力は、制御論理回路に接続される。制御論理回路は、付随するレジスター２２６からのエネイブル信号が論理回路のロー即ち“０”であり前の遅延要素が論理回路のハイ即ち“１”を持っている場合、増幅器を使用可能にするように構成される。しかしながら、特定の適用の設計基準を満たすために他の使用可能にする条件と論理を実施してもよい。
【００４３】
図１０を参照すると、図８のレジスター要素２２６のより詳しいブロック図が示されている。各遅延要素２２４は、一般的には、対応するレジスター要素を持っている。各レジスター要素２２６は、前段のレジスター要素からの信号（例えば、ＰＲＥＶ）と、次段のレジスター要素からの信号（例えば、ＮＥＸＴ）と、信号ＳＦＴＲと、信号ＲＥＧＣＬＫと、多数の制御信号（例えば、Ｒ１、Ｒ２、Ｓ）とを受け入れる。パス（ｐａｔｈ）が、次のクロックが起こる前に遅延線路を変化させるクリティカルパスなので、出力レジスターへの信号ＲＥＧＣＬＫの伝播遅延は、最小伝播遅延に形成される。遅延チェーン１７０は、単一のエンドクロック（終了クロック・ｅｎｄｅｄ ｃｌｏｃｋ）信号（例えば、ＲＥＦ＿ＣＬＫ）を受け入れ差動信号（例えば、ＩＮＰとＩＮＭ）を発生するように構成されたチェーンの前部の増幅器を有している。
【００４４】
回路２２６は、保持要素２６０と、ゲート２６２と、ゲート２６４と、ゲート２６６と、ゲート２６８と、ゲート２７０とを有している。１つの例では、保持要素２６０は、フリッププロップ回路かレジスター回路かまたはラッチ回路として実施される。１つの例では、保持要素２６０は、セット入力とリセット入力とを持つＤタイプフリップフロップとして実施される。ゲート２６２と２６６は、２つの入力のナンドゲートとして実施される。ゲート２６８は、インバータとして実施される。ゲート２７０は、２つの入力のノアゲートとして実施される。しかしながら、特定の適用の設計基準を満たすために他のタイプのゲートと他の数の入力が実施されてもよい。
【００４５】
クロック信号ＲＥＧＣＬＫが、保持要素２６０のクロック入力に与えられる。前のレジスター要素からの信号（例えば、ＰＲＥＶ）が、ゲート２６２の第１入力に与えられる。信号ＳＦＴＲが、ゲート２６２の第２入力とゲート２６８の入力に与えられる。ゲート２６２の出力は、ゲート２６４の第１入力に接続される。ゲート２６４の出力は、保持要素２６０の入力（例えば、Ｄ入力）に接続される。次のレジスター要素からの信号（例えば、ＮＥＸＴ）が、ゲート２６６の第１入力に与えられる。ゲート２６８の出力は、ゲート２６６の第２入力に接続される。ゲート２６６の出力は、ゲート２６４の第２入力に接続される。制御信号（例えば、Ｒ１）が、ゲート２７０の第１入力に与えられる。制御信号（例えば、Ｒ２）が、ゲート２７０の第２入力に与えられる。ゲート２７０の出力は、保持要素２６０のリセット入力に接続される。制御信号（例えば、Ｓ）が、保持要素２６０のセット入力に与えられる。１つの例では、信号ＢＹＰＡＳＳが信号Ｒ１として使用され、信号ＲＥＳＥＴが信号Ｓとして使用され、サプライグラウンドＶＳＳが信号Ｒ２として使用される。
【００４６】
図１１を参照すると、リセットに引き続く回路１００の操作の１例を説明する回路１１４のブロック図が示されている。パワーアップとリセットの間、最初の２つのレジスター要素２２６ａと２２６ｂが論理回路のハイ即ち“１”に設定され、残り（例えば、２２６ｃから２２６ｎ）が論理回路のロー即ち“０”に設定される。リセット状態・条件の間、信号ＲＥＦ＿ＣＬＫが流れて遅延セル２２４ａと２２４ｂを通って最小の遅延を供給する。例えば、（１）パワーアップの後、（２）クロックが停止して再開された後、または（３）回路１００が不能状態にさせられ再び使用可能状態にさせられた後、リセットが起こる。１つの例では、論理回路のロー状態から論理回路のハイ状態への移行を与える外部信号によってリセットが引き起される。
【００４７】
遅延線路は、所定の操作範囲を支持・サポートするように設計される。１つの例では、好ましい範囲は、７５ＭＨｚ（１３．３ｎｓ）から４００ＭＨｚ（２．５ｎｓ）である。しかしながら、特定の適用の設計規準を満たすために他の範囲が実施されてもよい。操作範囲を支持・サポートするために粗い遅延調節が使用されてもよいし、緻密な・細かい分解能・分解度を達成するために細かい遅延調節を使用してもよい。粗い遅延は遅延の段を追加することで達成させられ、細かい遅延は遅延段の制御電圧ＶＣＴＲＬを変化させることで達成させられる。
【００４８】
制御電圧が最も高い電圧レベルにある場合の各遅延セル（遅延段）を通しての遅延（遅延量）によって、一般的には、いくつのセルを実施させるのかということが決定される。ＤＬＬが粗いフェーズ探知器でロックしている間、遅延線路は最も小さい伝播遅延に設定されてよい。行き過ぎた（オーバーシュート）後、クロック周波数と補正遅延に依存して２つまたは３つの遅延セルだけ戻る（取り除く）ように遅延線路が構成されていてよい。次に、ＤＬＬがロックを達成するまで、制御電圧が下げられる。
【００４９】
１つの例では、実施される遅延要素の数は、望ましい最小ロック周波数（例えば、８３ＭＨｚ（１２ｎｓ））と補正される遅延（例えば、２ｎｓ）とを使用して計算（決定）される。例えば、最大レベルで制御電圧ＶＣＴＲＬを持っている各遅延要素２２４を通じての遅延は０．４ｎｓに選択される。各遅延要素２２４に関して０．４ｎｓの遅延を選択することによって遅延チェーン１７０は２５個の遅延要素２２４を使用する（持つ）ことになる（（１２―２）／０．４ｎｓ）。各遅延要素は０．４ｎｓの伝播遅延を持っているので、各遅延セル２３２は、一般的には、最大制御電圧で０．２ｎｓの伝播遅延を持っている。細かいロック操作の間、制御電圧を最大から最小値に減少させると、遅延要素２２４の伝播遅延にいくらかのマージンをプラスした分だけ遅延要素２２４を遅らせる。マージンは、ロック後のクロックのトラック・追跡とプロセス変化を考慮してもよい。制御電圧による遅延の範囲が伝播遅延の２倍になるように構成してもよい。しかしながら、特定の適用の設計規準を満たすために他の範囲が実施されてもよい。各遅延セル２３２の必要条件をゆるめるために３つの遅延要素２２４（６つの遅延セル２３２）を使用可能にして遅延チェーンを開始してもよい。使用可能にされる遅延要素２２４の数が、一般的には、遅延チェーン１７０の最小遅延を設定する。例えば、各遅延セル２３２は、２００ｐｓから３３３ｐｓ（０．２＋２×０．４ｎｓ／６）の遅延範囲を持っている。各遅延セルは、２×（制御電圧が最大である１つの遅延要素の遅延）／[（制御電圧範囲）×（６つの遅延要素）]の利得を持つように構成されてよい。最大制御電圧の遅延要素２２４の伝播遅延が０．４ｎｓであり制御電圧範囲が０．８Ｖから１．３Ｖである場合、各遅延セル２３２の利得は、一般的には、（２×０．４ｎｓ）／（０．５Ｖ×６）＝（２６７ｐｓ／Ｖ）である。
【００５０】
図１２を参照すると、回路２８０のブロック図が示されている。回路２８０は１対の相補クロック信号を発生するように実施される。信号ＲＥＦ＿ＣＬＫを補充・補完するもの（例えば、ＲＥＦ＿ＣＬＫＢ）は、回路１００と同じ制御線（例えば、信号ＳＥＬ０からＳＥＬｎ）によって制御される第２遅延線路を通過してよい。相補的信号ＲＥＦ＿ＣＬＫとＲＥＦ＿ＣＬＫＢは、それぞれの遅延線路とクロックツリーを通ってそれぞれのＦＩＦＯに伝わる。回路１００に接続されたクロックツリー（ｃｌｏｃｋ ｔｒｅｅ）の出力は、ダミーＦＩＦＯとドライバーブロック１１６’に与えられる。回路１００は、ＦＩＦＯを除いて遅延（ｔｃｏ）を出力する実際のクロックと、ドライバーと、信号ＣＬＫ＿ＯＵＴとＣＬＫ＿ＯＵＴＢのフェーズを調節するパッケージ寄生／負荷（ｐａｃｋａｇｅ ｐａｒａｓｉｔｉｃｓ／ｌｏａｄ）とを使用してもよい。ダミードライバーは、実際のドライバーのカットダウンバージョンであるが、一般的には電力供給のための遅延と調和させるためにＶＣＣＱ／ＶＳＳＱとを使用してもよい。
【００５１】
図１３を参照すると、本発明のリセット操作の例を説明するタイミングダイヤグラム２８２が示されている。一般的には、リセットによって回路１００は、粗いフェーズ探知器１１２を使用して最初に粗いフェーズ調節部分でもってロックシーケンスを開始する。ロックシーケンスの粗い調節部分の間、細かいフェーズ探知器１１０は、一般的には、使用不能状態にある。電圧制御信号ＶＣＴＲＬ最も高い制御電圧レベルに設定された状態で、遅延線路１１４の遅延が望ましい量を行き過ぎるまで、粗いフェーズ探知器は、一般的には、各サイクルごとにシフトレジスター１７２を右にシフトするように制御する。どのサイクルにおいても増幅器２３０を持つもう１つの遅延要素２２４が、遅延チェーン１７０において使用可能にさせられる。信号ＦＢＫのフェーズがＲＥＦ＿ＣＬＫのフェーズを行き過ぎるまでだけ、粗いフェーズ探知器は、一般的には、各サイクルにおいてダウン信号（ＤＮＣ）を出力する。信号ＦＢＫのフェーズが信号ＲＥＦ＿ＣＬＫのフェーズを行き過ぎた時、一般的には、粗いフェーズ探知器はアップ信号（ＵＰＣ）を出力して細かいフェーズ探知器を使用可能にする。
【００５２】
一般的には遅延線路１１４は最小遅延で開始され、信号ＦＢＫが信号ＲＥＦ＿ＣＬＫの次のエッジに対してロックされるように遅延量が増加させられる。最小遅延で開始し、行き過ぎるまで増加させることによって、回路１００は、遅延線路１１４の最初（の部分）に至らないようにしてもよい。最も低い所望の周波数を支持・サポートするために、遅延線路１１４は、一般的には、十分長く（例えば、十分な数の遅延要素を用いて）実施される。粗いフェーズ探知器が行き過ぎを探知した後、一般的にはシフトレジスターが２つまたは３つの要素を左にシフトさせて行き過ぎを補正し、電圧制御ノード（例えば、信号ＶＣＴＲＬ）を制御し遅延線路を遅らせてロックを得るために細かいフェーズ探知器が使用可能にさせられる。
【００５３】
図１４を参照すると、粗いロック操作の例を説明するタイミングダイヤグラム２８４が示されている。タイミングダイヤグラム２８４は、一般的にはＤＬＬが右にシフトを開始するまでのリセット状態からの回路１００の様々な信号を説明している。パワーオンリセット信号（例えば、ＰＵＢ）が伝わるまで回路は使用不能状態にある。入力クロック（ＩＮＰＵＴ ＣＬＯＣＫ）の次の落下エッジは、一般的には回路１００をリセット状態から解放させる。一般的には、粗いフェーズ探知器１１２への信号（例えば、ＲＥＦ＿ＣＬＫ）が開始され、信号ＲＥＦ＿ＣＬＫが遅延線路１１４を伝わり始める。信号ＣＬＫ＿ＯＵＴは、一般的には、クロックツリー（もし存在するなら）と補正遅延回路１１６を通過し、信号ＦＢＫになる。一般的には、信号ＵＰ１とＵＰ２は、閉回路を巡る伝播遅延がそれぞれ１サイクルかより小さかったかどうかまたは２サイクルより小さかったかどうかを示す。信号ＵＰ１とＵＰ２は、論理回路の状態（例えば、１つのサイクルを表す論理回路のロー状態と２つのサイクルを表す論理回路のハイ状態）によってサイクルの数を示す単一の信号（例えば、ＣＮＴ）として実施されてよい。
【００５４】
伝播遅延の決定は、行き過ぎた後にアナログ遅延線路１１４を１ポジション左にシフトさせるのか２ポジション左にシフトさせるのかを判断するのに使用される。信号ＣＯＲＥＮＭは、粗い調節のエネイブル・動作可能信号であり、右シフト操作を開始させる。閉回路を巡る伝播遅延（例えば、遅延線路と補正遅延）が２クロックサイクルより大きい場合、一般的には、信号ＵＰ１は信号ＰＦＤＣＬＫＭの第１立ち上がりエッジでハイ状態に移行する。閉回路を巡る遅延が２クロックサイクルより大きい場合、一般的には、信号ＵＰ２は信号ＰＦＤＣＬＫＭの第２立ち上がりエッジでハイ状態に移行する。信号ＵＰ１がハイ状態にある場合、遅延線路１１４は、一般的には、細かい遅延モードに切り替わる前に、２ポジション戻ってよい。信号ＵＰ２がハイ状態にある場合、３遅延ポジション移動するように遅延線路１１４が構成されてよい。信号ＵＰ１とＵＰ２が信号ＣＮＴとして実施される場合、１つの例では、遅延線路１１４は論理回路のロー状態を持つ信号ＣＮＴに反応して２ポジション戻り、論理回路のハイ状態に反応して３ポジション戻るように構成される。
【００５５】
図１５を参照すると、粗いロック操作の例を説明するタイミングダイヤグラム３００が示されている。一般的には、粗いロック操作は、リセット後に始まり、細かいロック操作の開始まで続く。回路１００における粗いロック操作の間、信号ＲＥＧＣＬＫの落下エッジは、一般的には、レジスターを右にシフトする。レジスターは、第１シフトの後にハイ状態に移行するキャリービット・繰り上がったビット（ｃａｒｒｙ ｂｉｔ）を持っている。信号（例えば、ＣＵＲＲ５）は、次の右シフトでハイ状態に移行するレジスタービットを表している。遅延線路が行き過ぎた後、一般的には、レジスターは左にシフトする。信号ＲＥＧＣＬＫは、信号（例えば、ＣＵＲＲ６）をロー状態に移行させる。
【００５６】
図１６を参照すると、本発明の操作例を説明するタイミングダイヤグラム３２０が示されている。このタイミングダイヤグラムは、閉回路を巡るクロックサイクルの遅延が２サイクルより大きい場合の操作例を示している。閉回路を巡るクロックサイクル遅延が２サイクルより大きい場合、一般的には信号ＵＰ２は論理回路のハイ状態に移行する。
【００５７】
本発明はアナログＤＬＬの最もよい部分とディジタルＤＬＬの最もよい部分を結合させて１つにすることかできる。本発明は、アナログＤＬＬの分解度またはジターとディジタルＤＬＬの速いロック時間とを供給する。本発明は、広いロック範囲を提供する。
【００５８】
ＤＬＬの中心度数（ｃｅｎｔｅｒ ｆｒｅｑｕｅｎｃｙ）を変化させる従来の方法では、メタルオプショニングで配線をするかより多くの段を融合させる。本発明は、ＤＬＬの制限の理由による異なるスピードソート（ｓｐｅｅｄ ｓｏｒｔ）のための融合やメタルオプションの必要性を削除する。本発明によって、より低いスピードソートのものがより高いスピードソートの分解度を持つことを可能にする。本発明は、出力データ時間に対してクロックが小さいことを必要とするメモリチップに限定されないがこれを含むゼロ遅延バッファーを必要とする適用に使用されてもよい。
【００５９】
回路１００は、使用不能モードを持ってよい。回路１００が使用不能状態にある場合、一般的には、遅延ロック閉回路（ＤＬＬ）は、バイパス・迂回される。ＤＬＬがバイパスされる場合、ＤＬＬは多重系（ｍｕｌｔｉｐｌｅｘｅｄ ｏｕｔ）であってよい。ＤＬＬは、リセットモードにあってもよい。回路１００が再び使用状態にさせられると、ＤＬＬは適切な操作を確実にするために再決定されたスタートポイントに初期化されてよい。回路１００は、パワーダウンモードを有していてよい。パワーダウンモードでは、一般的には、回路１００は、いかなる直流電流をも焼き付けない。フェーズ探知器１１０と１１２とチャージポンプ１２０と遅延線路１１４が一般的には直流電力を消費しないために、信号ＲＥＦ＿ＣＬＫがゲートで制御されてよい。補正遅延回路１１６は一般的にはクロックツリーの最後にあるので、補正遅延回路１１６もゲートで制御されてよい。パワーダウンモードは、一部をゼロ電流で操作するために使用されてよい。
【００６０】
回路１００は待機モードを持っていてよい。待機モードに入るために信号ＲＥＦ＿ＣＬＫが停止された場合、回路１００はロックを再び獲得するために多数のクロックを必要としてよい。１つの例では、信号ＲＥＦ＿ＣＬＫが再開された後、再びロックを獲得するのに回路１００は１０２４サイクルを必要とする。
【００６１】
本発明の様々な信号は、一般的には、“ＯＮ”（例えば、ディジタルハイ即ち１）または“ＯＦＦ”（ディジタルロー即ち０）である。しかしながら、信号のＯＮ（例えば、肯定）とＯＦＦ（例えば、否定）状態の特定の極性は、特定の実施の設計基準を満たすために調節（例えば、逆転させる）されてよい。
【００６２】
本発明は特に好適実施形態について示し説明したが、本発明の概念と範囲からそれることなく形や細部の様々な変化がなされてもよいことは当業者によって理解されるであろう。
【図面の簡単な説明】
【図１】アナログ遅延ロック閉回路のブロック図である。
【図２】ディジタル遅延ロック閉回路のブロック図である。
【図３】本発明の好適実施形態の上から見た図である。
【図４】 本発明の好適実施形態のブロック図である。
【図５】図４の細かいフェーズ探知器の詳しいブロック図である。
【図６】図４の粗いフェーズ探知器の詳しいブロック図である。
【図７】図４の制御論理の詳しいブロック図である。
【図８】図４のアナログ遅延線路詳しいブロック図である。
【図９】図８の遅延要素の詳しいブロック図である。
【図１０】図８のレジスター要素のブロック図である。
【図１１】本発明の操作路の例を説明するブロック図である。
【図１２】本発明の代わりの実施形態を説明するブロック図である。
【図１３】本発明の操作の例を説明するタイミングダイヤグラムである。
【図１４】本発明のリセットの例を説明するタイミングダイヤグラムである。
【図１５】本発明の粗い調節操作の例を説明するタイミングダイヤグラムである。
【図１６】本発明にしたがった二重クロック調節を説明するタイミングダイヤグラムである。
【符号の説明】
１２ フェーズ探知器
１４ アナログ遅延線路
１６ 補正遅延
３２ フェーズ探知器
３４ 粗いディジタル遅延線路
３６ 細かいディジタル遅延線路
３８ 補正遅延
４０ ディジタル閉回路フィルター
１１０ 細かいフェーズ探知器
１１２ 粗いフェーズ探知器
１１４ アナログ遅延線路
１１６ 補正遅延
１１８ ディジタル制御
１２０ チャージポンプ
１２２ 閉回路フィルター
１７０ 遅延チェーン
１７２ シフトレジスター
２２０ 増幅器
２２２ バイアス発生器
２２４ａから２２４ｎ 遅延要素
２２６ａから２２６ｎ レジスター要素
２３２ 遅延セル
２６０ ラッチ

Claims (13)

  1. 各々が複数の遅延セルと増幅器からなる複数の遅延要素からなる遅延チェーンと、シフトレジスターからなり、入力信号（ＲＥＦ＿ＣＬＫ）とシフトレジスターに入力される第１制御信号（ＤＬＹ＿ＲＡＮＧＥ）と遅延チェーンに入力される第２制御信号（ＶＣＴＲＬ）に反応して出力信号（ＣＬＫ＿ＯＵＴ）を発生するように構成されたアナログ遅延線路を有し、
    上記入力信号とフィードバック信号とに反応して上記第１制御信号を発生するように構成され、上記第１制御信号が不連続の量で上記フェーズを調節するように形成された第１フェーズ探知回路（粗いフェーズ探知器）と、
    上記入力信号とフィードバック信号に反応して上記第２制御信号を発生するように構成され、上記第２制御信号が所定の範囲内で連続的に上記フェーズを調節するように形成された第２フェーズ探知回路（細かいフェーズ探知器）と、
    上記出力信号及び所定の遅延に反応して上記フィードバック信号を発生させるように構成された遅延回路（補正遅延回路）とを有する装置。
  2. 上記シフトレジスターが複数のレジスター要素を有していることを特徴とする請求項１に記載の装置。
  3. 上記レジスター要素の各々がフリップフロップを有していることを特徴とする請求項２に記載の装置。
  4. 上記遅延要素の各々が１つまたはそれ以上の差動ＣＭＯＳ増幅器を有していることを特徴とする請求項１に記載の装置。
  5. 上記遅延要素の各々が電圧制御される負荷と並列であるダイオード負荷を持つ１つまたはそれ以上の差動増幅器を有することを特徴とする請求項１に記載の装置。
  6. 上記第１フェーズ探知回路が、上記入力信号と上記フィードバック信号とのフェーズの差に反応して上記アナログ遅延線路を制御するように構成されたディジタル制御回路を有することを特徴とする請求項１に記載の装置。
  7. 上記第２フェーズ探知回路が、上記入力信号と上記フィードバック信号とのフェーズの差に反応して上記アナログ遅延線路を制御するように構成されたチャージポンプと閉回路フィルターとを有することを特徴とする請求項１に記載の装置。
  8. 上記複数の遅延要素がそれぞれ上記第２制御信号に反応して連続的に調節可能な遅延をもたらすように構成された請求項１に記載の装置。
  9. 上記第１制御信号がディジタル制御信号からなり、上記第２制御信号がアナログ制御信号からなる請求項１に記載の装置。
  10. 出力信号（ＣＬＫ＿ＯＵＴ）のフェーズを入力信号（ＲＥＦ＿ＣＬＫ）のフェーズに対してロックし調節する方法であって、入力信号（ＲＥＦ＿ＣＬＫ）と第１制御信号（ＤＬＹ＿ＲＡＮＧＥ）と第２制御信号（ＶＣＴＲＬ）とに反応して出力信号（ＣＬＫ＿ＯＵＴ）を発生するステップＡと、
    上記出力信号のフェーズが上記第１制御信号に反応して上記入力信号に関してアナログ遅延回路の遅延要素の個数を選択することにより粗く調節され、上記出力信号のフェーズが上記第２制御信号に反応して細かく連続的に調節可能であり、上記入力信号とフィードバック信号とに反応して上記第１制御信号を発生するように構成され、上記第１制御信号が不連続の量で上記フェーズを調節するように形成された第１フェーズ探知回路（粗いフェーズ探知器）と、上記入力信号とフィードバック信号に反応して上記第２制御信号を発生するように構成され、上記第２制御信号が所定の範囲内で連続的に上記フェーズを調節するように形成された第２フェーズ探知回路（細かいフェーズ探知器）とにより上記第１制御信号と上記第２制御信号とを発生するステップＢと、
    遅延回路によって上記出力信号から上記フィードバック信号を発生させるステップＣとを有することを特徴とする方法。
  11. 上記第１制御信号がディジタル制御信号を含むことを特徴とする請求項１０に記載の方法。
  12. 上記第２制御信号がアナログ制御信号を含むことを特徴とする請求項１０に記載の方法。
  13. 上記ステップＡが、上記アナログ制御信号に反応して上記遅延要素の個数によって発生させられる遅延量を制御するステップを含むことを特徴とする請求項１２に記載の方法。
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