KR100537202B1 - 지연고정루프의 지연고정상태 정보의 이용이 가능한반도체 소자 - Google Patents

지연고정루프의 지연고정상태 정보의 이용이 가능한반도체 소자 Download PDF

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Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 지연고정루프(delay locked loop, DLL)에 관한 것이며, 더 자세히는 계층적 딜레이 라인 구조의 DLL의 지연고정상태를 검출하는 기술에 관한 것이다. 본 발명은 계층적 딜레이 라인을 구비한 지연고정루프(DLL)의 지연고정상태를 검출하여 지연고정상태 정보의 이용이 가능한 반도체 소자를 제공하는데 그 목적이 있다. 본 발명은 계층적 딜레이 라인을 구비한 DLL에서 코오스 딜레이 조절 동작을 종료하는 시점에서의 내부클럭과 외부클럭의 위상이 어떠한 관계에 있는지를 미리 저장해 두고, 파인 딜레이 조절 동작을 수행하다가 내부클럭과 외부클럭의 위상이 기 저장된 이전의 위상상태와 다르게 되는 시점을 검출하여, 이 시점에 DLL이 지연고정상태로 진입한 것을 나타내는 내부신호를 활성화시키도록 한다.

Description

지연고정루프의 지연고정상태 정보의 이용이 가능한 반도체 소자{SEMICONDUCTOR DEVICE CAPABLE OF USING LOCK-IN STATE INFORMATION OF DELAY LOCKED LOOP}
본 발명은 반도체 회로 기술에 관한 것으로, 특히 지연고정루프(delay locked loop, DLL)에 관한 것이며, 더 자세히는 계층적 딜레이 라인 구조의 DLL의 지연고정상태를 검출하는 기술에 관한 것이다.
통상적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연 - 이를 클럭 스큐(clock skew)라 함- 이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다.
한편, DLL은 기존에 사용되어 온 위상고정루프(PLL)에 비해 잡음(noise)의 영향을 덜 받는 장점이 있어 SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있다. 동기식 반도체 메모리 소자에서 DLL은 기본적으로 외부 클럭을 받아서 클럭 경로 및 데이터 경로의 지연 성분을 보상하여 미리 네거티브 지연을 반영함으로서 데이터의 출력이 외부 클럭과 동기되도록 해주는 기능을 수행한다.
한편, 최근에는 이러한 DLL에서 최소가변 지연시간(minimum variable delay time, tUD)를 줄여 지터(jitter)를 최소화하는 방향으로 연구가 지속되고 있으며, 그 일환으로 코오스 딜레이 라인(coarse delay line)과 파인 딜레이 라인(fine delay line)을 구비한 계층적 딜레이 라인을 이용한 DLL이 제안되었다.
도 1은 종래기술에 따른 계층적 딜레이 라인을 구비한 DLL의 블럭 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 DLL(1000)은 외부클럭(CLK)을 버퍼링하여 외부 클럭(CLK)의 라이징 에지(또는 폴링 에지)에 동기된 소오스 클럭(iclk)을 생성하기 위한 클럭 버퍼(100)와, 소오스 클럭(iclk)을 입력으로 하며, 프로그램 가능한 다수의 단위 코오스 딜레이(unit coarse delay)를 구비하는 코오스 딜레이 라인(110)과, 코오스 딜레이 라인(110)으로부터 출력된 코오스 지연 클럭(cd_clk)을 입력으로 하며, 프로그램 가능한 다수의 단위 파인 딜레이(unit fine delay)를 구비하는 파인 딜레이 라인(120)과, 파인 딜레이 라인(120)으로부터 출력된 파인 지연 클럭(fd_clk)을 입력으로 하며, 실제 클럭 경로의 지연 성분을 모델링한 지연 모델(130)과, 소오스 클럭(iclk)과 지연 모델(130)으로부터 출력된 피드백 클럭(fb_clk)의 위상을 비교하기 위한 제1 위상 비교기(140)와, 제1 위상 비교기(140)로부터 출력된 위상비교신호(pc_out1)에 따라 코오스 딜레이 라인(110)의 지연량을 제어하기 위한 코오스 딜레이 제어부(150)와, 코오스 딜레이 제어부(150)로부터 출력된 코오스 딜레이 조정 종료신호(cd_end)에 응답하여 소오스 클럭(iclk)과 피드백 클럭(fb_clk)의 위상을 비교하기 위한 제2 위상 비교기(160)와, 제2 위상 비교기(160)로부터 출력된 위상비교신호(pc_out2)에 따라 파인 딜레이 라인(120)의 지연량을 제어하기 위한 파인 딜레이 제어부(170)와, 파인 딜레이 라인(120)으로부터 출력된 파인 지연 클럭(fd_clk)을 입력으로 하여 DLL 클럭(dll_clk)을 생성하기 위한 DLL 드라이버(180)를 구비한다.
여기서, 지연 모델(130)은 실제 클럭 버퍼(100), 데이터 출력 버퍼(도시되지 않음), 클럭 신호 라인(도시되지 않음) 등의 지연 시간 또는 경로와 동일한 지연 조건을 가지며, 흔히 레플리카 딜레이(replica delay)라 불리워진다.
전술한 바와 같이 구성된 종래기술에 따른 DLL(1000)은 우선, 제1 위상 비교기(140) 및 코오스 딜레이 제어부(150)에 의해 코오스 딜레이 라인(110)의 지연량을 조절하는 동작을 수행하여 거칠지만 빠르게 지연고정에 근접한 상태의 코오스 지연 클럭(cd_clk)을 확보하고, 이어서 제2 위상 비교기(160) 및 파인 딜레이 제어부(170)에 의해 파인 딜레이 라인의 지연량을 조절하는 동작을 수행함으로써 미세하게 그 위상을 맞추어 나간다.
그런데, 종래기술에 따른 DLL(1000)은 외부클럭(CLK)과 내부클럭(fb_clk)의 위상이 서로 일치하는 순간, 즉 지연고정상태(lock-in state)가 되는 순간을 판단하는 구조를 포함하고 있지 않다. 따라서, DLL 블럭 내에서 또는 반도체 소자 내의 다른 블럭에서 DLL의 지연고정상태 정보를 이용하여 다른 여러가지 동작을 수행할 수 있는 여지가 없었다.
한편, 종래의 계층적 딜레이 라인을 구비한 DLL 중에는 상기 도 1에 제시된 블럭 구성과 다른 블럭 구성을 가지는 DLL이 존재하나, 이처럼 일부 구성 상에 차이점이 있더라도 계층적 딜레이 라인을 구비하는 경우라면 상기와 같은 문제점을 수반할 수 밖에 없을 것이다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 계층적 딜레이 라인을 구비한 지연고정루프(DLL)의 지연고정상태를 검출하여 지연고정상태 정보의 이용이 가능한 반도체 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 코오스 딜레이 라인 및 파인 딜레이 라인을 구비한 계층적 딜레이 라인 구조의 지연고정루프 블럭; 상기 지연고정루프 블럭으로부터 출력된 위상비교신호 및 코오스 딜레이 조정 종료신호에 응답하여 코오스 딜레이 조정 종료 시점에서의 비교 대상 클럭의 위상상태를 저장하기 위한 위상상태 저장수단; 및 상기 위상비교신호, 상기 코오스 딜레이 조정 종료신호 및 상기 위상상태 저장수단으로부터 출력된 위상상태신호에 응답하여 파인 딜레이 조정에 따른 상기 위상비교신호의 천이 시점을 검출하여 그 시점에 활성화되는 지연고정신호를 생성하기 위한 지연고정상태 검출수단을 구비하는 반도체 소자가 제공된다.
본 발명은 계층적 딜레이 라인을 구비한 DLL에서 코오스 딜레이 조절 동작을 종료하는 시점에서의 내부클럭과 외부클럭의 위상이 어떠한 관계에 있는지를 미리 저장해 두고, 파인 딜레이 조절 동작을 수행하다가 내부클럭과 외부클럭의 위상이 기 저장된 이전의 위상상태와 다르게 되는 시점을 검출하여, 이 시점에 DLL이 지연고정상태로 진입한 것을 나타내는 내부신호를 활성화시키도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 블럭 다이어그램이다.
도 2를 참조하면, 본 실시예에 따른 반도체 소자는, 코오스 딜레이 라인 및 파인 딜레이 라인을 구비한 계층적 딜레이 라인 구조의 DLL 블럭(1000)과, 계층적 딜레이 라인 구조의 DLL 블럭(1000)으로부터 출력된 위상비교신호(pc_out1) 및 코오스 딜레이 조정 종료신호(cd_end)에 응답하여 코오스 딜레이 조정 종료 시점에서의 소오스 클럭(iclk)에 대한 피드백 클럭(fb_clk)의 위상상태를 저장하기 위한 위상상태 저장부(200)와, 위상비교신호(pc_out1), 코오스 딜레이 조정 종료신호(cd_end) 및 위상상태 저장부(200)로부터 출력된 위상상태신호(lock_sel)에 응답하여 파인 딜레이 조정에 따른 상기 위상비교신호(pc_out1)의 천이 시점을 검출하여 그 시점에 활성화되는 지연고정신호(lock_in)를 생성하기 위한 지연고정상태 검출부(300)를 구비한다.
즉, 본 실시예에 따른 반도체 소자는 코오스 딜레이 라인 및 파인 딜레이 라인을 구비한 계층적 딜레이 라인 구조의 DLL 블럭(도 1의 1000 참조)에 지연고정상태를 나타낼 수 있는 지연고정신호(lock_in)를 생성하기 위한 위상상태 저장부(200)와 지연고정상태 검출부(300)를 추가하였다.
위상상태 저장부(200)와 지연고정상태 검출부(300)는 계층적 딜레이 라인 구조의 DLL 블럭(1000)으로부터 출력된 위상비교신호(pc_out1), 코오스 딜레이 조정 종료신호(cd_end)를 이용한다.
도 3은 상기 도 2의 위상상태 저장부(200)의 구성을 예시한 회로도이다.
도 2을 참조하면, 위상상태 저장부(200)는, 코오스 딜레이 조정 종료신호(cd_end)에 응답하여 위상비교신호(pc_out1)를 스위칭하기 위한 스위칭부(210)와, 스위칭부(210)의 출력신호를 래치하기 위한 래칭부(220)를 구비한다.
여기서, 스위칭부(210)는 위상비교신호(pc_out1)를 입력으로 하는 인버터(INV1)와, 코오스 딜레이 조정 종료신호(cd_end)를 입력으로 하는 인버터(INV2)와, 코오스 딜레이 조정 종료신호(cd_end) 및 인버터(INV2)의 출력신호에 제어 받아 인버터(INV1)의 출력신호를 선택적으로 래칭부(220)에 전달하기 위한 트랜스퍼 게이트(TG)를 구비한다.
또한, 래칭부(220)는 스위칭부(210)의 출력신호를 입력으로 하는 인버터 래치(INV3 및 INV4)와, 인버터 래치(INV3 및 INV4)의 출력신호를 입력으로 하여 위상상태신호(lock_sel)를 출력하기 위한 인버터(INV5)를 구비한다.
도 4는 계층적 딜레이 라인 구조의 DLL 블럭(1000) 내의 위상비교 대상 클럭인 소오스 클럭(iclk)과 피드백 클럭(fb_clk)의 코오스 딜레이 조정 종료시점에서의 위상상태에 따른 위상비교신호(pc_out1) 및 위상상태신호(lock_sel)의 논리레벨을 설명하기 위한 도면이다.
도 4를 참조하면, 코오스 딜레이 조정 종료신호(cd_end)가 논리레벨 하이로 활성화된 시점 즉, 코오스 딜레이 조정이 완료된 시점에서 피드백 클럭(fb_clk)의 라이징 에지가 소오스 클럭(iclk)의 라이징 에지보다 앞선 위상을 갖는 경우(a), 위상비교신호(pc_out1)는 논리레벨 하이(H)이고, 이때 위상상태신호(lock_sel)는 논리레벨 로우(L) 상태를 유지하게 된다.
한편, 코오스 딜레이 조정이 완료된 시점에서 피드백 클럭(fb_clk)의 라이징 에지가 소오스 클럭(iclk)의 라이징 에지보다 늦은 위상을 갖는 경우(b), 위상비교신호(pc_out1)는 논리레벨 로우(L)이고, 이때 위상상태신호(lock_sel)는 논리레벨 하이(H) 상태를 유지하게 된다.
도 5는 상기 도 2의 지연고정상태 검출부(300)의 회로 구성을 예시한 도면이다.
도 5를 참조하면, 지연고정상태 검출부(300)는, 파인 딜레이 조정 과정에서 피드백 클럭(fb_clk)의 위상이 소오스 클럭(iclk)의 위상에 비해 처음으로 늦어지는 시점을 검출하기 위한 제1 천이검출부(310)와, 파인 딜레이 조정 과정에서 피드백 클럭(fb_clk)의 위상이 소오스 클럭(iclk)의 위상에 비해 처음으로 빨라지는 시점을 검출하기 위한 제2 천이검출부(320)와, 제1 및 제2 천이검출부(310, 320)의 공통출력노드(A)과 연결되어 지연고정신호(lock_in)를 출력하기 위한 출력부(330)를 구비한다.
여기서, 출력부(330)는 제1 및 제2 천이검출부(310, 320)의 공통출력노드(A)에 걸린 신호를 래치하기 위한 래칭부와, 리셋신호(resetb)에 응답하여 공통출력노드(A)를 초기화하기 위한 리셋부를 구비하는 바, 래칭부는 공통출력노드(A)에 접속된 인버터 래치(INV11 및 INV12)로 구현할 수 있으며, 리셋부는 리셋신호(resetb)를 게이트 입력으로 하며 전원전압단과 공통출력노드(A) 사이에 접속된 PMOS 트랜지스터(N7)로 구현할 수 있다.
한편, 제1 천이검출부(310)는 위상상태신호(lock_sel)를 입력으로 하는 인버터(INV6)와, 인버터(INV6)의 출력신호 및 코오스 딜레이 조정 종료신호(cd_end)를 입력으로 하는 낸드 게이트(NAND1)와, 낸드 게이트(NAND1)의 출력신호를 입력으로 하는 인버터(INV7)와, 위상비교신호(pc_out1)를 입력으로 하는 인버터(INV8)와, 주기 클럭(periodic_clk)을 클럭단 입력으로 하며 위상비교신호(pc_out1)를 데이터단 입력으로 하는 플립플롭(F/F)과, 공통출력노드(A)와 접지전압단 사이에 직렬 접속되며 각각 인버터(INV7)의 출력신호, 인버터(INV8)의 출력신호, 플립플롭(F/F)의 출력신호(pc_out1_ff)를 게이트 입력으로 하는 NMOS 트랜지스터(N1, N2, N3)를 구비한다.
또한, 제2 천이검출부(320)는 위상상태신호(lock_sel) 및 코오스 딜레이 조정 종료신호(cd_end)를 입력으로 하는 낸드 게이트(NAND2)와, 낸드 게이트(NAND2)의 출력신호를 입력으로 하는 인버터(INV9)와, 플립플롭(F/F)의 출력신호(pc_out1_ff)를 입력으로 하는 인버터(INV10)와, 공통출력노드(A)와 접지전압단 사이에 직렬 접속되며 각각 인버터(INV9)의 출력신호, 위상비교신호(pc_out1), 인버터(INV10)의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터(N4, N5, N6)를 구비한다.
이하, 상기 도 2 내지 도 5를 참조하여 본 실시예에 따른 반도체 소자의 동작을 살펴본다.
우선, 계층적 딜레이 라인 구조의 DLL 블럭(1000)에서 코오스 딜레이 조정 종료신호(cd_end)가 활성화될 때까지 코오스 딜레이 조정 과정을 수행한다. 코오스 딜레이 조정 종료신호(cd_end)는 초기 상태부터 논리레벨 로우를 유지하다가 피드백 클럭(fb-clk)의 위상이 소오스 클럭(iclk)의 위상에 일정 정도 이내로 근접하게 되면 논리레벨 하이로 활성화된다.
이어서, 코오스 딜레이 조정 종료신호(cd_end)가 활성화됨에 따라 코오스 딜레이 조정 과정이 종료되고 파인 딜레이 조정이 개시된다. 그런데, 코오스 딜레이 조정 과정이 종료되는 시점에서의 피드백 클럭(fb-clk)과 소오스 클럭(iclk)의 위상 관계는 상기 도 4에 도시된 바와 같이 두 가지 경우가 존재할 수 있다.
코오스 딜레이 조정 종료신호(cd_end)가 논리레벨 하이로 활성화되기 전에는 상기 도 3에 도시된 위상상태 저장부(200)의 트랜스퍼 게이트(TG)가 열려있어 위상비교신호(pc_out1)가 반전되어 위상상태신호(lock_sel)로서 출력되다가, 코오스 딜레이 조정 종료신호(cd_end)가 논리레벨 하이로 활성화되면, 트랜스퍼 게이트(TG)가 닫혀 위상비교신호(pc_out1)를 차단하고 최종적인 출력값이 래칭부(220)에 저장된다. 만일, 코오스 딜레이 조정이 완료된 시점에서 피드백 클럭(fb_clk)의 라이징 에지가 소오스 클럭(iclk)의 라이징 에지보다 앞선 위상을 갖는 경우(도 4의 (a))라면, 위상비교신호(pc_out1)는 논리레벨 하이(H)이고 위상상태신호(lock_sel)는 논리레벨 로우(L) 상태를 유지하게 된다. 한편, 코오스 딜레이 조정이 완료된 시점에서 피드백 클럭(fb_clk)의 라이징 에지가 소오스 클럭(iclk)의 라이징 에지보다 늦은 위상을 갖는 경우(도 4의 (b))라면, 위상비교신호(pc_out1)는 논리레벨 로우(L)이고, 위상상태신호(lock_sel)는 논리레벨 하이(H) 상태를 유지하게 된다. 즉, 위상상태신호(lock_sel)는 코오스 딜레이 조정이 완료된 시점에서의 피드백 클럭(fb_clk)과 소오스 클럭(iclk)의 위상상태에 관한 정보를 가지고 있게 된다.
한편, 코오스 딜레이 조정 종료신호(cd_end)가 논리레벨 하이로 활성화된 이후에는 계층적 딜레이 라인 구조의 DLL 블럭(1000)에서 파인 딜레이 조정 과정을 수행하게 된다. 만일, 코오스 딜레이 조정이 완료된 시점에서 피드백 클럭(fb_clk)의 라이징 에지가 소오스 클럭(iclk)의 라이징 에지보다 앞선 위상을 갖는 경우(도 4의 (a))에는 파인 딜레이 라인에 대한 딜레이 조정을 통해 피드백 클럭(fb_clk)의 위상을 조금씩 뒤로 미는 과정을 수행하게 되며, 이러한 과정을 반복적으로 수행하게 되면 어느 순간에는 피드백 클럭(fb_clk)의 라이징 에지가 소오스 클럭(iclk)의 라이징 에지보다 늦어지는 상태(이때, 위상비교신호(pc_out1)가 논리레벨 하이에서 로우로 천이됨)가 나타나게 된다. 한편, 코오스 딜레이 조정이 완료된 시점에서 피드백 클럭(fb_clk)의 라이징 에지가 소오스 클럭(iclk)의 라이징 에지보다 늦은 위상을 갖는 경우(도 4의 (b))에는 파인 딜레이 라인에 대한 딜레이 조정을 통해 피드백 클럭(fb_clk)의 위상을 조금씩 앞으로 당기는 과정을 수행하게 되며, 이러한 과정을 반복적으로 수행하게 되면 어느 순간에는 피드백 클럭(fb_clk)의 라이징 에지가 소오스 클럭(iclk)의 라이징 에지보다 빨라지는 상태(이때, 위상비교신호(pc_out1)가 논리레벨 로우에서 하이로 천이됨)가 나타나게 된다.
본 발명에서는 이와 같이 파인 딜레이 조정 과정에서 나타나는 위상비교신호(pc_out1)의 천이 시점을 검출하여 그 시점을 지연고정상태로 인식하도록 한다.
상기 도 5에 예시된 지연고정상태 검출부(300)는 코오스 딜레이 조정 과정이 완료된 시점에 저장된 위상상태신호(lock_sel)를 기준으로 하여 파인 딜레이 조정 과정에서 위상비교신호(pc_out1)가 천이되는 시점을 검출하여 지연고정신호(lock_in)를 생성하는 회로이다.
이하, 지연고정상태 검출부(300)의 동작을 살펴본다.
우선, 초기동작시 리셋신호(resetb)가 논리레벨 로우로 펄싱하여 활성화되면, 제1 및 PMOS 트랜지스터(N7)가 턴온되 공통출력노드(A)를 논리레벨 하이로 초기화된다. 따라서, 지연고정신호(lock_in)는 논리레벨 로우 상태를 유지하게 된다. 이때, 코오스 딜레이 조정 종료신호(cd_end)는 논리레벨 로우 상태이므로 위상비교신호(pc_out1)의 논리값에 관계없이 제1 및 제2 천이검출부(310, 320)에서 접지전압단과 공통출력노드(A) 사이가 오픈되어 공통출력노드(A)가 방전되지 않는다.
이어서, 계층적 딜레이 라인 구조의 DLL 블럭(1000)에서 코오스 딜레이 조정 과정을 수행하게 된다. 이때, 전술한 바와 같이 코오스 딜레이 조정 종료신호(cd_end)가 논리레벨 하이로 활성화되기 전까지는 위상상태신호(lock_sel) 및 위상비교신호(pc_out1)의 논리값에 관계없이 공통출력노드(A)의 논리값이 변하지 않게 된다.
계속하여, 코오스 딜레이 조정 종료신호(cd_end)가 논리레벨 하이로 활성화되면, 계층적 딜레이 라인 구조의 DLL 블럭(1000)에서는 코오스 딜레이 조정 과정을 종료하고 파인 딜레이 조정 과정을 수행하게 된다.
여기서, 코오스 딜레이 조정 과정이 완료된 시점에서 피드백 클럭(fb_clk)의 라이징 에지가 소오스 클럭(iclk)의 라이징 에지보다 앞선 위상을 갖는 경우(도 4의 (a))에는 위상비교신호(pc_out1)가 논리레벨 하이이고 위상상태신호(lock_sel)가 논리레벨 로우이므로, 제1 천이검출부(310)의 NMOS 트랜지스터(N1)가 턴온된다. 또한, 주기 클럭(periodic_clk) - 예컨대, 8 tCK 마다 논리레벨 하이로 활성화되는 클럭 - 의 라이징 에지가 발생할 때마다 위상비교신호(pc_out1)를 래치하는 플립플롭(F/F)의 출력신호(pc-out1_ff) 또한 논리레벨 하이 상태가 되어 NMOS 트랜지스터(N3) 역시 턴온 상태가 된다. 이러한 상태에서 파인 딜레이 조정 과정을 반복하면서 위상비교신호(pc_out1)가 논리레벨 로우로 천이하게 되면 NMOS 트랜지스터(N2)마저 턴온되어 공통출력노드(A)를 방전시키고, 최종적인 출력인 지연고정신호(lock_in)는 논리레벨 하이로 활성화된다. 한편, 이와 같이 제1 천이검출부(310)가 동작하는 동안 제2 천이검출부(320)의 NMOS 트랜지스터(N4)는 턴오프 상태를 유지하게 되어 공통출력노드(A)에 영향을 주지 않는다.
한편, 코오스 딜레이 조정 과정이 완료된 시점에서 피드백 클럭(fb_clk)의 라이징 에지가 소오스 클럭(iclk)의 라이징 에지보다 늦은 위상을 갖는 경우(도 4의 (b))에는 위상비교신호(pc_out1)가 논리레벨 로우이고 위상상태신호(lock_sel)가 논리레벨 하이이므로, 제1 천이검출부(310)의 NMOS 트랜지스터(N4)가 턴온되고, 플립플롭(F/F)의 출력신호(pc-out1_ff) 또한 논리레벨 로우 상태가 되어 NMOS 트랜지스터(N6) 역시 턴온 상태가 된다. 이러한 상태에서 파인 딜레이 조정 과정을 반복하면서 위상비교신호(pc_out1)가 논리레벨 하이로 천이하게 되면 NMOS 트랜지스터(N5)마저 턴온되어 공통출력노드(A)를 방전시키고, 최종적인 출력인 지연고정신호(lock_in)는 논리레벨 하이로 활성화된다. 한편, 이와 같이 제2 천이검출부(320)가 동작하는 동안 제1 천이검출부(310)의 NMOS 트랜지스터(N1)는 턴오프 상태를 유지하게 되어 공통출력노드(A)에 영향을 주지 않는다.
즉, 제1 천이검출부(310)와 제2 천이검출부(320)는 코오스 딜레이 조정이 완료된 시점에서의 피드백 클럭(fb_clk)과 소오스 클럭(iclk)의 위상관계에 따라 배타적으로 동작하여 파인 딜레이 조정 과정에서 일어나는 위상비교신호(pc_out1)의 천이 시점을 검출하게 된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
예컨대, 전술한 실시예에서는 상기 도 1에 예시된 블럭 구성을 가지는 계층적 딜레이 라인 구조의 DLL을 일례로 들어 설명하였으나, 본 발명은 그와 일부 구성 상에 차이점이 있더라도 계층적 딜레이 라인을 구비하는 경우라면 적용이 가능하다. 이와 같은 취지로, 위상비교기를 하나만 사용하는 경우에도 본 발명을 적용할 수 있다.
또한, 전술한 실시예에서 사용된 트랜스퍼 게이트 및 NMOS 트랜지스터는 다른 스위칭 소자로 대체할 수 있다.
전술한 본 발명은 지연고정 시점을 간편하고 명확하게 검출할 수 있으며, 이에 따라 DLL 블럭 내에서 또는 반도체 소자 내의 다른 블럭에서 DLL의 지연고정상태 정보를 이용하여 다른 여러가지 동작을 수행할 수 있는 근거를 마련하였다. 지연고정상태 정보를 이용하면 반도체 소자의 불필요한 동작을 방지하여 전력 소모를 크게 줄일 수 있는 장점이 있다.
도 1은 종래기술에 따른 계층적 딜레이 라인을 구비한 DLL의 블럭 다이어그램.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 블럭 다이어그램.
도 3은 상기 도 2의 위상상태 저장부의 구성을 예시한 회로도.
도 4는 계층적 딜레이 라인 구조의 DLL 블럭 내의 위상비교 대상 클럭의 코오스 딜레이 조정 종료시점에서의 위상상태에 따른 위상비교신호 및 위상상태신호의 논리레벨을 설명하기 위한 도면.
도 5는 상기 도 2의 지연고정상태 검출부의 회로 구성을 예시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
1000 : 계층적 딜레이 라인 구조의 DLL 블럭
200 : 위상상태 저장부
300 : 지연고정상태 검출부

Claims (11)

  1. 코오스 딜레이 라인 및 파인 딜레이 라인을 구비한 계층적 딜레이 라인 구조의 지연고정루프 블럭;
    상기 지연고정루프 블럭으로부터 출력된 위상비교신호 및 코오스 딜레이 조정 종료신호에 응답하여 코오스 딜레이 조정 종료 시점에서의 비교 대상 클럭의 위상상태를 저장하기 위한 위상상태 저장수단; 및
    상기 위상비교신호, 상기 코오스 딜레이 조정 종료신호 및 상기 위상상태 저장수단으로부터 출력된 위상상태신호에 응답하여 파인 딜레이 조정에 따른 상기 위상비교신호의 천이 시점을 검출하여 그 시점에 활성화되는 지연고정신호를 생성하기 위한 지연고정상태 검출수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 위상상태 저장수단은,
    상기 코오스 딜레이 조정 종료신호에 응답하여 상기 위상비교신호를 스위칭하기 위한 스위칭부와,
    상기 스위칭부의 출력신호를 래치하기 위한 래칭부를 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 지연고정상태 검출수단은,
    파인 딜레이 조정 과정에서 상기 위상비교신호가 논리레벨 하이에서 로우로 천이되는 시점을 검출하기 위한 제1 천이검출부;
    파인 딜레이 조정 과정에서 상기 위상비교신호가 논리레벨 로우에서 하이로 천이되는 시점을 검출하기 위한 제2 천이검출부; 및
    상기 제1 및 제2 천이검출부의 공통출력노드와 연결되어 상기 지연고정신호를 출력하기 위한 출력부를 구비하는 반도체 소자.
  4. 제3항에 있어서,
    상기 출력부는,
    상기 제1 및 제2 천이검출부의 공통출력노드에 걸린 신호를 래치하기 위한 래칭부와,
    리셋신호에 응답하여 공통출력노드를 초기화하기 위한 리셋부를 구비하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 및 제2 천이검출부는 각각,
    상기 코오스 딜레이 조정 종료신호 및 상기 위상상태신호에 제어 받는 제1 스위칭 소자;
    현재의 상기 위상비교신호에 제어 받는 제2 스위칭 소자;
    래치된 이전의 상기 위상비교신호에 제어 받는 제3 스위칭 소자를 구비 - 상기 제1 내지 제3 스위칭 소자는 상기 제1 및 제2 천이검출부의 공통출력노드와 접지전압단 사이에 직렬로 접속됨 - 하는 것을 특징으로 하는 반도체 소자.
  6. 제4항에 있어서,
    상기 제1 천이검출부는,
    상기 위상상태신호를 입력으로 하는 제1 인버터;
    상기 인버터의 출력신호 및 상기 코오스 딜레이 조정 종료신호를 입력으로 하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력신호를 입력으로 하는 제2 인버터;
    상기 위상비교신호를 입력으로 하는 제3 인버터;
    상기 지연고정루프 블럭의 비교 동작 주기마다 상기 위상비교신호를 래치하기 위한 플립플롭; 및
    상기 공통출력노드와 접지전압단 사이에 직렬 접속되며 각각 상기 제2 인버터의 출력신호, 상기 제3 인버터의 출력신호, 상기 플립플롭의 출력신호를 게이트 입력으로 하는 제1 내지 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제2 천이검출부는 상기 위상상태신호 및 상기 코오스 딜레이 조정 종료신호를 입력으로 하는 제2 낸드 게이트;
    상기 제2 낸드 게이트의 출력신호를 입력으로 하는 제4 인버터;
    상기 플립플롭의 출력신호를 입력으로 하는 제5 인버터;
    상기 공통출력노드와 상기 접지전압단 사이에 직렬 접속되며 각각 제4 인버터의 출력신호, 상기 위상비교신호, 상기 제5 인버터의 출력신호를 게이트 입력으로 하는 제4 내지 제5 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.
  8. 제2항에 있어서,
    상기 위상상태 저장수단의 상기 스위칭부는,
    상기 위상비교신호를 입력으로 하는 제1 인버터;
    상기 코오스 딜레이 조정 종료신호를 입력으로 하는 제2 인버터;
    상기 코오스 딜레이 조정 종료신호 및 상기 제2 인버터의 출력신호에 제어 받아 상기 제1 인버터의 출력신호를 선택적으로 상기 래칭부에 전달하기 위한 트랜스퍼 게이트를 구비하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 위상상태 저장수단의 상기 래칭부는,
    상기 스위칭부의 출력신호를 입력으로 하는 인버터 래치와,
    상기 인버터 래치의 출력신호를 입력으로 하여 상기 위상상태신호를 출력하기 위한 제3 인버터를 구비하는 것을 특징으로 하는 반도체 소자.
  10. 제4항에 있어서,
    상기 출력부의 상기 래칭부는 상기 제1 및 제2 천이검출부의 공통출력노드에 접속된 인버터 래치를 구비하는 것을 특징으로 하는 반도체 소자.
  11. 제4항에 있어서,
    상기 출력부의 상기 리셋부는 상기 리셋신호를 게이트 입력으로 하며 전원전압단과 상기 제1 및 제2 천이검출부의 공통출력노드 사이에 접속된 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.
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