JP5377843B2 - タイミング制御回路及び半導体記憶装置 - Google Patents
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Description
・動作電圧が低めにばらつき、且つ、
・MOSトランジスタのしきい値が高く、且つ、
・動作温度が高い、
場合の遅延に対応しており、アナログディレイ(ADLY)の遅延量(td)は大となる。また、High−voltage、fast、Low tempの組み合わせは、
・動作電圧が高めにばらつき、且つ、
・MOSトランジスタのしきい値が低く、且つ、
・動作温度が低い、
場合の遅延に対応しており、アナログディレイ(ADLY)の遅延量(td)は小となる。他の組み合わせも同様に読み取れる。
m・T1+n・(T2/L)に、
T1、T2には依存しない固定遅延量を加えた値とされる。
前記活性化信号が活性化された時点における前記第1のクロック信号の有効エッジからm・T1遅延させた疎調タイミング信号を出力する疎調遅延回路と、
前記疎調タイミング信号を前記第2のクロック群に応答してサンプルする手段と、前記サンプルされた複数の信号の各々に対して、遅延n・(T2/L)をそれぞれ付加する手段と、前記遅延を付加した複数の信号の論理演算結果に基づき、前記疎調タイミング信号の有効エッジから、n・(T2/L)遅延させたタイミングで微調タイミング信号を出力する手段と、を有する微調遅延回路と、を備えている。本発明において、前記m、nは、レジスタに可変自在に記録される構成としてもよい。
第2の周期(T2)を有し位相がT2/L(ただし、Lは2以上の所定の整数)で離間しているL相クロックからなる第2のクロック群と、前記疎調遅延回路から出力される前記疎調タイミング信号と、微調レジスタからの選択信号(値=n)とを入力とし、
前記疎調タイミング信号を前記第2のクロック群のタイミングでサンプルして得た複数の信号の各々に対して、遅延n・(T2/L)をそれぞれ付加し、前記遅延を付加した複数の信号の論理演算結果に基づき、前記疎調タイミング信号の有効エッジから、n・(T2/L)遅延させたタイミングで微調タイミング信号を出力する微調遅延回路と、を備えている。
m・T1+n・T2/L ・・・(1)
だけ遅延した立ち上がりエッジを有する。
m・T1+tc ・・・(2)
だけ遅れた疎調タイミング信号(CT)を発生する。
n・T2/L+tf ・・・(3)
だけ遅れた微調タイミング信号(FT)を発生する。ここで、tfは、微調遅延回路(FD)に固有の遅延時間である。nの値は微調遅延レジスタ(FDR)より微調遅延回路(FD)に伝達される。図1(b)では、n=3の場合(図1(a)の微調遅延レジスタ(FDR)からのNR<2>がHigh)が示されている。
td=2・T1+3・T2/L+tc+tf ・・・(4)
で表される。
T1、T2、L、m、n
で決まるため、温度変化、電源電圧やデバイスのばらつきによる変動を受けにくい、という特徴がある。温度変化、電源電圧やデバイスのばらつきの影響を受けるのは、全体に比べると小さい固定遅延分tc+tfのみであることから、全体の遅延に対する、遅延変動分の割合を特段に減少することができる。
ACT アクティベート信号(ACT)
ADLY アナログディレイ回路
ARY メモリアレイ
BL,BLT,BLB ビット線
BLEQ ビット線プリチャージ信号
BLK メモリブロック
CC クロスカップル・アンプ
CD 疎調遅延回路(CD)
CDR 疎調遅延レジスタ(CDR)
CHIP メモリチップ
CKa クロックA(CKa)
CKb クロックB
CKf 微調用クロック
CMD コマンド
CMDGEN コマンドジェネレータ
CT 疎調タイミング信号
CNTL 制御回路
COUNT カウンタ回路
Cs キャパシタ
CSD CS線ドライバ
CSN N側共通ソース線
CSP P側共通ソース線
D ダミーセレクタ
DB データバス回路
DCAL 遅延計算回路
DD デジタル遅延回路
DEC デコーダ
DQC 入出力回路
EQD BLEQ信号ドライバ
EGDT エッジ検出回路(EGDT)
EXNOR 排他的論理和ゲート
FD 微調遅延回路(FD)
FDR 微調遅延レジスタ
FF フリップフロップ
FGEN 遅延生成回路
FT 微調タイミング信号(FT)
FX サブワードドライバ選択線
FXD FX線ドライバ
L クロックBの相数
LIO,LIOT,LIOB ローカルIO線
LOGIC ロジックLSI
MIO,MIOT,MIOB メインIO線
MA メインアンプ
MAA メインアンプ列
MC メモリセル
MEMCORE メモリアレイ
MR m選択信号
MS1〜MS3 ノード入力選択信号
MWLB メインワード線
NM1、NM2 NMOSトランジスタ
NR n選択信号
PCAL 位相演算回路
PCC プリチャージ回路
PD1、PD2、PD3、PD4 多相クロック制御遅延回路
PM1 PMOSトランジスタ
PSEL 位相選択回路
RST リセット信号
R0、R90、R180、R270 クロック入力位相選択信号
SEL セレクタ
SA センスアンプ
SAA センスアンプ列
SEQ CS線プリチャージ回路
SDRAM シンクロナスDRAM
SEL1〜SEL3 4入力セレクタ
SHD SHR信号ドライバ
SHR センスアンプ分離信号
SN 蓄積ノード
SWD サブワードドライバ
SWDA サブワードドライバ列
T1 クロックA(CKa)の周期
T2 クロックBの周期
td アナログディレイ回路の遅延量
TG タイミング制御回路(TG)
WL ワード線
XDEC 行デコーダ
YDEC 列デコーダ
XP クロスエリア
YS 列選択線
3SEL 3入力セレクタ
Claims (16)
- 第1の周期を有する第1のクロック信号と、
第2の周期を有し位相が互いに所定の間隔で離間している第2のクロック群と、
活性化信号と、
遅延量を設定する選択信号と、
を入力し、
前記活性化信号が活性化された時点における前記第1のクロック信号の有効エッジを基準として、前記選択信号に基づき、前記第1の周期の所定倍遅延させた信号を生成し、
前記第1の周期の所定倍遅延させた信号を前記第2のクロック群に応答してそれぞれサンプルして得た複数の信号に対して、前記選択信号に基づき、前記第2のクロック群の隣接クロック間の位相間隔に対応する時間を所定倍させた遅延を付加し、
前記遅延を付加した複数の信号に基づき、タイミング信号を生成するデジタル遅延回路を備えている、ことを特徴とするタイミング制御回路。 - 前記第1の周期をT1とし、前記第2の周期をT2として前記第2のクロック群を隣接クロック間の位相がT2/L(但し、Lは所定の正整数)離間しているL相クロックとし、前記選択信号で規定される値を非負の整数m、n、前記タイミング信号の遅延時間をtdとすると、tdは、T1のm倍の時間m・T1と(T2/L)のn倍の時間n・(T2/L)の和で規定される、ことを特徴とする請求項1記載のタイミング制御回路。
- 前記デジタル遅延回路において、
前記第1の周期をT1とし、前記第2の周期をT2として前記第2のクロック群を隣接クロック間の位相がT2/L(但し、Lは所定の正整数)離間しているL相クロックとし、前記選択信号で規定される値を非負の整数m、nとし、
前記活性化信号が活性化された時点における前記第1のクロックの有効エッジからm・T1遅延させた疎調タイミング信号を出力する疎調遅延回路と、
前記疎調タイミング信号を前記第2のクロック群に応答してサンプルし、前記サンプルされた複数の信号に対して、遅延n・(T2/L)を付加し、前記遅延を付加した複数の信号の論理演算結果に基づき、前記疎調タイミング信号の有効エッジから、n・(T2/L)遅延させたタイミングで微調タイミング信号を出力する微調遅延回路と、
を備えている、ことを特徴とする請求項1記載のタイミング制御回路。 - 前記m、nは、レジスタに可変自在に記録される、ことを特徴とする請求項2又は3に記載のタイミング制御回路。
- 第1の周期(=T1)の第1のクロック信号と、活性化信号と、疎調レジスタからの選択信号(値=m)とを入力し、前記活性化信号が活性化された時点における前記第1のクロック信号の有効エッジから、m・T1の遅延量にて、疎調タイミング信号を出力する疎調遅延回路と、
第2の周期(T2)を有し位相がT2/L(ただし、Lは2以上の所定の整数)で離間しているL個の第2のクロック信号からなる第2のクロック群と、前記疎調遅延回路から出力される前記疎調タイミング信号と、微調レジスタからの選択信号(値=n)とを入力とし、
前記疎調タイミング信号を前記第2のクロック群のタイミングでサンプルし、前記サンプルされた複数の信号の各々に対して、遅延n・(T2/L)をそれぞれ付加し、前記遅延を付加した複数の信号の論理演算結果に基づき、前記疎調タイミング信号の有効エッジから、n・(T2/L)遅延させたタイミングで微調タイミング信号を出力する微調遅延回路と、
を備えている、ことを特徴とするタイミング制御回路。 - 前記疎調遅延回路は、
入力されるシフトクロックに応答して固定値を順次後方に転送するシフトレジスタと、
前記第1のクロック信号と前記活性化信号とを入力し、前記活性化信号が活性状態のとき、前記第1のクロック信号を伝達出力し、前記活性化信号が非活性状態のとき、前記第1のクロック信号をマスクするゲート回路と、
を備え、
前記ゲート回路から出力されるクロック信号が、前記シフトクロックとして用いられ、
前記ゲート回路からのクロックが入力端に共通に接続され、出力端が1つのノードに共通に接続され、前記疎調レジスタからの選択信号に対応して設けられた複数のスイッチを備え、
前記複数のスイッチのうち、前記選択信号の値mに対応して選択されたスイッチは、
前記シフトレジスタの出力に基づき、前記シフトレジスタの前記選択信号に対応するm段まで固定値がシフトされた時点でオンとされ、前記活性化信号が活性化された時点における前記第1のクロック信号の有効エッジから、前記選択信号で選択されたmサイクル後に、前記ゲート回路から出力される前記クロック信号を前記ノードに伝達し、前記疎調タイミング信号が出力される、ことを特徴とする請求項3又は5記載のタイミング制御回路。 - 前記疎調遅延回路は、
前記選択信号に対応するスイッチを、前記選択信号が活性化されているとき、前記シフトレジスタの出力に基づき、前記シフトレジスタの前記選択信号の値mに対応するm段まで前記固定値がシフトされた時点でオフからオンに設定し、
前記シフトレジスタにおいて前記m+1段まで前記固定値がシフトされる時点で、オンからオフに設定し、
前記選択信号が非活性化状態のとき、オフとする回路を備えている、ことを特徴とする請求項6記載のタイミング制御回路。 - 前記疎調遅延回路は、
前記複数のスイッチの出力端が共通に接続される前記ノードの信号をバッファして前記疎調タイミング信号を出力するバッファ回路を備え、
前記バッファ回路は、前記ノードの信号を入力する反転回路を備え、前記反転回路の出力が第1の論理値のとき、前記ノードを第2の論理値に対応する電位の端子に接続するスイッチを備えている、ことを特徴とする請求項6又は7記載のタイミング制御回路。 - 前記疎調遅延回路において、
前記シフトレジスタには、前記ゲート回路から出力されるクロックの反転クロックが前記シフトクロックとして用いられる、ことを特徴とする請求項6記載のタイミング制御回路。 - 前記微調遅延回路は、
前記疎調遅延回路からの前記疎調タイミング信号をデータ端子に共通に入力し前記第2のクロック群に応答してそれぞれサンプル出力する複数のフリップフロップと、
前記複数のフリップフロップの出力をそれぞれ入力し、対応するフリップフロップのクロック端子に供給されるクロックの遷移タイミングを基準として、n・(T2/L)遅延させて出力する複数の多相クロック制御遅延回路と、
前記選択信号の値nを受け、前記複数の多相クロック制御遅延回路の各々で(T2/L)のn倍の遅延を作るための信号を生成する遅延計算回路と、
を備え、
前記複数の多相クロック制御遅延回路の出力の論理和をとり、前記疎調タイミング信号の有効エッジから、n・(T2/L)遅延させた有効エッジの前記微調タイミング信号を出力する、ことを特徴とする請求項3又は5記載のタイミング制御回路。 - 前記微調遅延回路において、
前記多相クロック遅延回路は、
前記多相クロック遅延回路の入力に出力が接続される前記フリップフロップの出力を、初段に受け、前段の出力が後段の入力に接続されている、複数段のフリップフロップと、
前記複数段のフリップフロップのそれぞれに対応して設けられ、前記第2のクロック群を入力し、前記遅延計算回路からのクロック入力選択信号に基づき、対応する前記フリップフロップのクロック入力端子に入力するクロックを選択する第1群のセレクタと、
前記複数段のフリップフロップの出力を入力し、前記遅延計算回路からのノード選択信号に基づき1つを選択して、出力する第2のセレクタと、
を備え、
前記第1群のセレクタにおける前記クロック入力選択信号と、前記第2のセレクタにおける前記ノード選択信号は、前記多相クロック遅延回路の入力に出力が接続される前記フリップフロップに供給されるクロックの遷移に対応するタイミングから、前記第2のセレクタで選択されるまでの遅延が、n・(T2/L)となるように、前記遅延計算回路において、それぞれの値が決定される、ことを特徴とする請求項10記載のタイミング制御回路。 - 前記多相クロック制御遅延回路は、L相の前記第2クロック群の相数に等しいL個、並置されている、ことを特徴とする請求項10又は11記載のタイミング制御回路。
- 請求項1乃至12のいずれか一に記載のタイミング制御回路を有し、チップ内部のタイミングを制御する半導体記憶装置。
- 請求項13記載の半導体記憶装置において、半導体記憶装置はDRAM(ダイナミックランダムアクセスメモリ)であり、
前記タイミング制御回路で発生したタイミングを、
ビット線イコライズの解除、
ワード線の活性化、
センスアンプの活性化、
列選択線の活性化、
メインアンプの活性化のうち少なくとも一つに用いる、ことを特徴とする半導体記憶装置。 - チップ内部のタイミングを制御する回路として、
請求項1乃至12のいずれか一に記載のタイミング制御回路を有する半導体装置。 - 第1の周期の第1のクロック信号と、活性化信号と、選択信号(値=m)とを入力し、前記活性化信号が活性化された時点における前記第1のクロック信号の有効エッジから、遅延量m×(前記第1の周期)遅延させた第1のタイミング信号を出力する第1のユニットと、
第2の周期を有し位相が(第2の周期/L)(ただし、Lは2以上の所定の整数)で離間しているL個の第2のクロック信号からなる第2のクロック群と、前記第1のタイミング信号と、選択信号(値=n)とを入力とし、前記第1のタイミング信号を、前記第2のクロック群でサンプルする手段と、前記サンプルされた複数の信号に対して、遅延n・(第2の周期/L)を付加した信号を生成する手段と、を備え、前記遅延を付加した複数の信号の論理演算結果に基づき、前記第1のタイミング信号の有効エッジより、遅延量n(T2/L)遅延させた第2のタイミング信号を出力する第2のユニットと、
を備えている、ことを特徴とするタイミング生成システム。
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