JP5607289B2 - タイミング制御回路及び半導体記憶装置 - Google Patents

Description

本発明は、タイミング制御回路に関し、特に、半導体記憶装置のタイミング信号の生成に好適なタイミング制御回路及び該タイミング制御回路を有する半導体記憶装置に関する。

図１９（ａ）は、ロジックＬＳＩチップの典型的な構成を模式的に示す図である。図１９（ａ）を参照すると、ロジックＬＳＩチップ（ＬＯＧＩＣ）においては、データ処理のスループットを上げるために、データ入力（ＤＩＮ）からデータ出力（ＤＯＵＴ）の間を、フリップフロップ回路（ＦＦ）で複数の論理回路ブロック（ＬＧＫ）に分割し、フリップフロップ（ＦＦ１、ＦＦ２、ＦＦ３）をクロック（ＣＫ）で制御するパイプライン動作を行っている。ロジックＬＳＩチップ（ＬＯＧＩＣ）では、それぞれの論理回路ブロック（ＬＧＫ）を、ほぼ同じ遅延を有するように分割することが可能であるため、上記に示したように、共通クロックで制御されるフリップフロップ（ＦＦ１、ＦＦ２、ＦＦ３）を用いパイプライン動作させることで動作周波数を向上することができる。パイプライン動作において、フリップフロップ（ＦＦ）は前段の論理回路ブロック（ＬＧＫ）の出力をクロックに同期してサンプルしサンプルした値を後段の論理回路ブロック（ＬＧＫ）に入力し、各段の論理回路ブロック（ＬＧＫ）での演算は１クロックサイクル内に行われる。

図１９（ｂ）は、クロック同期型のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の典型的な構成を模式的に説明する図である。なお、図１９（ｂ）では、簡単のため、コマンド（ＣＭＤ）、アドレス（ＡＤＤ）をそれぞれサンプルする入力段のフリップフロップをＦＦ１で表しており、コマンドデコーダ、アドレスデコーダをデコーダ（ＤＥＣ）で表している。図１９（ｂ）を参照すると、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）においては、コマンドやアドレスの入力段とデータ出力段のフリップフロップＦＦ１、ＦＦ４はクロックＣＫ（の立ち上がりエッジ）で制御しているが、その他のチップ内部のフリップフロップ（例えばＦＦ２、ＦＦ３）は、タイミング制御回路（ＴＧ）において、外部端子から入力されたクロック（ＣＫ）からパルスジェネレータ（ＰＧ）で発生したパルスをアナログ遅延回路（ＡＤＬＹ１、ＡＤＬＹ２）で遅らせて生成したタイミング制御信号で制御している。

シンクロナスＤＲＡＭにおいては、チップ内部の機能ブロックであるデコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）、データバス（ＤＢ）の遅延は大きく異なる。このため、共通のクロックでタイミングを制御したとすると、メモリアレイの遅延によって動作可能なクロック周波数が決定されることになる。すなわち、シンクロナスＤＲＡＭにおいては、図１９（ａ）のロジックＬＳＩのように、機能ブロックの遅延をほぼ同一とすることはできず、共通クロックで制御されるフリップフロップ（ＦＦ）を用いパイプライン動作させることはできず、この結果、周波数を向上することが難しい。

図１９（ｂ）に示したシンクロナスＤＲＡＭについて、リード動作を例にとってその動作を説明する。シンクロナスＤＲＡＭに、コマンド（ＣＭＤ）、アドレス（ＡＤＤ）が入力されると、これらは、それぞれ、対応する入力段のフリップフロップＦＦ１にて、クロック（ＣＫ）に同期してチップ内部に取り込まれる。ＦＦ１に取り込まれたコマンド、アドレスはデコーダ（ＤＥＣ）でデコードされ、動作（この場合、リード）と、選択すべきアドレスが確定する。この時間（タイミング）と一致するように、パルスジェネレータ（ＰＧ）からのクロックパルスをアナログディレイ（ＡＤＬＹ１）で遅延させて、次のフリップフロップＦＦ２のクロック端子ＣＫに供給し、メモリアレイ（ＭＥＭＣＯＲＥ）において選択アドレスのメインワード線（ＭＷＬＢ）（不図示）が活性化される。

続いて、メモリアレイ（ＭＥＭＣＯＲＥ）内において選択されたメモリセル（不図示）からビット線（不図示）に信号が発生する時間と一致するように、アナログディレイ（ＡＤＬＹ１）で遅延させたパルスをさらにアナログディレイ（ＡＤＬＹ２）で遅延させ、フリップフロップＦＦ３のクロック端子ＣＫに供給し、センスアンプ起動信号（ＳＡＮ）が活性化され、発生した信号がセンスアンプ（不図示）で増幅される。

センスアンプ（不図示）で増幅された信号は、引き続きリードコマンドが入力されたときに、データパス（ＤＢ）を通って出力バッファまで伝送され、ＦＦ４において、カウンタ（ＣＯＵＮＴ）からのクロックに同期して、チップの外部データ出力端子（ＤＯＵＴ）からチップ外部に出力される。

なお、クロック位相の粗調整を行う粗調整回路とクロック位相の微調整を行う微調整回路を備えた構成として特許文献１等がある（なお、特許文献１に記載された発明は、後述される本発明とは構成が全く相違している）。また特許文献２には、直列接続した粗遅延部と微小遅延部に電源電圧を供給する第１、第２のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）を備え、第１、第２のＤＬＬのモニタ回路として用いる遅延部を粗遅延部と微小遅延部と同じ回路形式としたタイミング発生回路が開示されている。

特開２００４−１１０４９０号公報 特開２００６−１８６５４７号公報 Ｋｏｈｔａｒｏｈ Ｇｏｔｏｈ， Ｓｈｉｇｅｔｏｓｈｉ Ｗａｋａｙａｍａ， Ｍｉｙｏｓｈｉ Ｓａｉｔｏ， Ｊｕｎｊｉ Ｏｇａｗａ， Ｈｉｒｏｔａｋａ Ｔａｍｕｒａ， Ｙｏｓｈｉｎｏｒｉ Ｏｋａｊｉｍａ， ａｎｄ Ｍａｓａｏ Ｔａｇｕｃｈｉ， ‘Ａｌｌ−Ｄｉｇｉｔａｌ Ｍｕｌｔｉ−Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ｆｏｒ Ｉｎｔｅｒｎａｌ Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｉｏｎ ｉｎ Ｅｍｂｅｄｄｅｄ ａｎｄ／ｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ ＤＲＡＭｓ’， １９９７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．１０７−１０８）

上記非特許文献、特許文献等の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明によって与えられたものである。

近年、ＬＳＩ内のＭＯＳトランジスタや配線の微細化、及び低電圧化の進展により、デバイス特性のばらつきが大きな問題となっている。

図２０（ａ）は、上記したアナログディレイ（ＡＤＬＹ）の回路構成の一例を示す図である。図２０（ａ）には、一例として、多段のインバータ（ＩＮＶ）を従属接続した構成が示されている。

図２０（ｂ）は、図２０（ａ）のアナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）を各種の条件でシミュレーションにより求めた値を相対値として示している。ここで、Ｌｏｗ−ｖｏｌｔａｇｅ／Ｈｉｇｈ−ｖｏｌｔａｇｅは、動作電圧が高めにばらついている場合と、低めにばらついている場合にそれぞれ対応している。Ｓｌｏｗ／ｆａｓｔは、ＭＯＳトランジスタのしきい値が高い場合と、低い場合にそれぞれ対応している。Ｈｉｇｈ ｔｅｍｐ／Ｌｏｗ ｔｅｍｐは動作温度が高い場合と、低い場合にそれぞれ対応している。

図２０（ｂ）において、例えば、Ｌｏｗ−ｖｏｌｔａｇｅ、ｓｌｏｗ、Ｈｉｇｈ ｔｅｍｐの組み合わせは、
・動作電圧が低めにばらつき、且つ、
・ＭＯＳトランジスタのしきい値が高く、且つ、
・動作温度が高い、
場合の遅延に対応しており、アナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）は大となる。また、Ｈｉｇｈ−ｖｏｌｔａｇｅ、ｆａｓｔ、Ｌｏｗ ｔｅｍｐの組み合わせは、
・動作電圧が高めにばらつき、且つ、
・ＭＯＳトランジスタのしきい値が低く、且つ、
・動作温度が低い、
場合の遅延に対応しており、アナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）は小となる。他の組み合わせも同様に読み取れる。

図２０（ｂ）からも明らかなように、アナログディレイ（ＡＤＬＹ）において、最も遅延が長くなる場合（最大遅延）と、最も短くなる場合（最小遅延）では約２倍の違いがある。シンクロナスＤＲＡＭの内部にある遅延回路において、このように遅延量が大きく変化すると、アクセス時間が増大する。

図２１（ａ）は、シンクロナスＤＲＡＭ内部の回路が最も早く動作する条件（Ｂｅｓｔ）における、回路ブロックの動作タイミングを模式的に示した図である。図２１（ａ）において、デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）、データバス（ＤＢ）の動作時間を横軸にとっている。

これらの回路ブロックの動作時間が重ならないように、クロック（ＣＫ）からメインワード線（ＭＷＬＢ）までの遅延量ｔｄ１と、メインワード線（ＭＷＬＢ）からセンスアンプ起動信号（ＳＡＮ）までの遅延量ｔｄ２を決定し、図１９（ｂ）に示したように、タイミング制御回路（ＴＧ）に、アナログディレイ（ＡＤＬＹ１、ＡＤＬＹ２）が設けられている。この場合、アナログディレイ（ＡＤＬＹ１）の遅延量をｔｄ１、アナログディレイ（ＡＤＬＹ２）の遅延量をｔｄ２としている。

図２１（ｂ）には、上記のように遅延量を決定して回路を設計した場合の、回路が最も遅く動作する条件（Ｗｏｒｓｔ）における、動作タイミングを示している。

デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）、データバス（ＤＢ）の各回路ブロックの動作時間が、図２１（ａ）の各回路ブロックの動作時間と比べて、増加しているのに加えて、アナログディレイ（ＡＤＬＹ１、ＡＤＬＹ２）の遅延量も増加している。このとき、デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）のそれぞれの動作時間の増加分よりも、アナログディレイ（ＡＤＬＹ１、ＡＤＬＹ２）の遅延量（ｔｄ１、ｔｄ２）の増加分の方が大きいため、デコーダ（ＤＥＣ）の動作の終了とメモリアレイ（ＭＥＭＣＯＲＥ）の動作開始の間、メモリアレイ（ＭＥＭＣＯＲＥ）の動作の終わりと、データバス（ＤＢ）の動作開始の間にそれぞれ、デッドマージン（ＤＭ１、ＤＭ２）が発生する。このタイミングマージンのために、デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）、データバス（ＤＢ）の各回路ブロックの持つ遅延量の和よりも、アクセス時間が長くなってしまう。このため、本来のデバイス・回路の性能が生かされない、という問題が発生している。

反対に、図２１（ｂ）に示したＷｏｒｓｔの条件においてタイミングマージンを設けずに、図１９（ｂ）のアナログディレイ（ＡＤＬＹ１、ＡＤＬＹ２）の遅延量を決定した場合、図２１（ａ）に示したＢｅｓｔの条件では、各回路ブロック動作が終了するよりも速く次の回路ブロックが起動されるため（すなわち遅延量ｔｄ１、ｔｄ２が、それぞれ、デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）の動作時間よりも短くなる）、回路ブロックの動作が重なってしまい、誤動作する。

この問題を解決するために、デジタル遅延素子（回路）をメモリ回路に適用する例が報告されている。デジタル遅延素子（回路）とは、一般に、クロック信号及び多相クロックを用いて、これらの周期の整数倍の遅延を発生する回路をいう。デジタル遅延素子（回路）を用いると、デバイス、温度、電源電圧が変化した場合でも、外部より供給されるクロック周期で定まる遅延を発生することができるため、遅延量の変動幅が小さいという利点がある。一例としては、非特許文献１には、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）で多相のクロックを発生し、該多相クロックを内部で用いるＤＲＡＭが開示されている。

しかしながら、ＤＬＬは、クロックが供給されてから、ＤＬＬ内部での遅延がクロックと同期するまでには、所定の時間（一例として、１００サイクル程度）を要する。このため、ＤＲＡＭが動作していないスタンバイモードにおいても、クロックを止めることが出来ず、スタンバイモードの消費電流が増加する、という問題がある。

本発明の目的は、短時間で起動できるデジタル遅延回路を有するタイミング制御回路を提供することにある。

本発明の他の目的は、プロセスや動作環境等の変化に対して、遅延変動の小さいタイミングを生成するタイミング制御回路、及び該タイミング制御回路を備えた半導体記憶装置を提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の１つの側面によれば、第１の周期を有する第１のクロックと、第２の周期を有し位相が互い所定の間隔で離間している第２のクロック群と、活性化信号と、遅延量を設定する選択信号と、を入力し、前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジを基準として、前記選択信号によって規定される、
前記第１の周期の所定倍の遅延時間と、
前記第２のクロック群の隣接クロック間の位相間隔に対応する時間の所定倍の遅延時間と、を合成した遅延量、遅延させたタイミング信号を出力する回路を備えているタイミング制御回路が提供される。

本発明において、前記第１の周期をＴ１とし、前記第２の周期をＴ２として前記第２のクロック群を隣接クロック間の位相がＴ２／Ｌ（但し、Ｌは所定の正整数）離間しているＬ相クロックとし、前記第１、第２の選択信号で規定される値を非負の整数ｍ、ｎとし、
前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから前記タイミング信号の有効エッジまでの遅延時間をｔｄとすると、
前記ｔｄは、Ｔ１のｍ倍の遅延時間ｍ・Ｔ１と（Ｔ２／Ｌ）のｎ倍の遅延時間ｎ・（Ｔ２／Ｌ）の和ｍ・Ｔ１＋ｎ・（Ｔ２／Ｌ）に、
Ｔ１、Ｔ２には依存しない遅延量を加えた値とされる。

本発明においては、前記デジタル遅延回路において、前記第１の周期をＴ１とし、前記第２の周期Ｔ２として前記第２のクロック群を隣接クロック間の位相がＴ２／Ｌ（但し、Ｌは所定の正整数）離間しているＬ相クロックとし、前記選択信号で規定される値を非負の整数ｍ、ｎとし、
前記活性化信号が活性化された時点における前記第１のクロックの有効エッジから、ｍ・Ｔ１の遅延量で疎調タイミング信号を出力する疎調遅延回路と、
前記活性化信号の活性化されたタイミングでの前記第１のクロックの有効エッジと、同時または直後のタイミングに有効エッジをもつ第２のクロックの検出結果に基づき、前記活性化信号の活性化されたタイミングにおける前記第１のクロックの有効エッジからｍサイクル後に、前記疎調タイミング信号の有効エッジと同一タイミングの有効エッジを持つ第２のクロックを導出し、前記導出された第２のクロックがＬ相の第１相となるように前記第２のクロック群を並び替えることでＬ相の微調クロック群を生成し、前記生成されたＬ相の微調クロック群に基づき、ｎ・（Ｔ２／Ｌ）の遅延量の微調タイミング信号を出力する微調遅延回路と、を備えている。

本発明において、前記ｍ、ｎは、レジスタに可変自在に記録される構成としてもよい。

本発明に係るタイミング制御回路においては、第１の周期（＝Ｔ１）の第１のクロックと、活性化信号と、疎調レジスタからの選択信号（値＝ｍ）とを入力し、前記活性化信号が活性化された時点における前記第１のクロックの有効エッジから、ｍ・Ｔ１の遅延量にて、疎調タイミング信号を出力する疎調遅延回路と、第２の周期（＝Ｔ２）を有し位相がＴ２／Ｌ（ただし、Ｌは２以上の所定の整数）で離間しているＬ個のクロックからなる第２のクロック群と、前記疎調遅延回路から出力される前記疎調タイミング信号と、前記疎調レジスタからの選択信号（値＝ｍ）、及び、微調レジスタからの選択信号（値＝ｎ）とを入力とし、前記活性化信号の活性化されたタイミングでの前記第１のクロックの有効エッジと同時または直後のタイミングに有効エッジをもつ第２のクロックの検出結果に基づき、前記第１のクロックの有効エッジからｍサイクル目に前記疎調タイミング信号の有効エッジと同一タイミングの有効エッジを持つ第２のクロックを導出し、前記導出された第２のクロックがＬ相の第１相となるように前記第２のクロック群を並び替えることでＬ相の微調クロック群を生成し、前記生成されたＬ相の微調クロック群に基づき、ｎ・（Ｔ２／Ｌ）の遅延量の微調タイミング信号を出力する微調遅延回路と、を備えている。

本発明において、前記疎調遅延回路は、入力されるシフトクロックに応答して固定値を順次後方に転送するシフトレジスタと、前記第１のクロックと前記活性化信号を入力し、前記活性化信号が活性状態のとき、前記第１のクロックを伝達出力し、前記活性化信号が非活性状態のとき、前記第１のクロックをマスクするゲート回路と、を備え、前記ゲート回路から出力されるクロックが、前記シフトクロックのシフトクロックとして用いられる。さらに、前記疎調遅延回路は、前記ゲート回路からのクロックが入力端に共通に接続され、出力端が１つのノードに共通に接続され、前記疎調レジスタからの選択信号の本数に対応して設けられた複数のスイッチを備え、前記複数のスイッチのうち、前記疎調レジスタからの前記選択信号の値ｍに対応して選択されたスイッチは、前記シフトレジスタの出力に基づき、前記シフトレジスタの前記選択信号に対応するｍ段まで固定値がシフトされた時点でオンとされ、前記活性化信号が活性化された時点における前記第１のクロックの有効エッジから、前記選択信号で選択されたｍサイクル後に、前記ゲート回路からのクロックを前記ノードに出力し前記疎調タイミング信号を出力する。

本発明において、前記選択信号に対応するスイッチを、前記選択信号が活性化されているとき、前記シフトレジスタの出力に基づき、前記シフトレジスタの前記選択信号の値ｍに対応するｍ段まで前記固定値がシフトされた時点でオフからオンに設定し、前記シフトレジスタにおいて前記ｍ＋１段まで前記固定値がシフトされる時点でオンからオフに設定し、前記選択信号が非活性化状態のとき、オフとする回路を備えた構成としてもよい。

本発明において、前記複数のスイッチの出力端が共通に接続される前記ノードの信号をバッファして前記疎調タイミング信号を出力するバッファ回路を備え、前記バッファ回路は、前記ノードの信号を入力する反転回路を備え、前記反転回路の出力が第１の論理値のとき、前記ノードを第２の論理値に対応する電位の端子に接続するスイッチを備えた構成としてもよい。本発明において、前記シフトレジスタには、前記ゲート回路から出力されるクロックの反転クロックが前記シフトクロックとして用いられる構成としてもよい。

本発明において、前記微調遅延回路は、前記第２のクロック群を入力し、前記第２のクロック群のうち前記活性化信号が活性状態のときに入力される前記第１のクロックの有効エッジと同時又は直後に遷移する有効エッジを持つクロックを検出するエッジ検出回路と、
前記エッジ検出回路からの検出信号を受け、前記選択信号（値ｍ）に基づき、前記活性化信号の活性化されたタイミングにおける前記第１のクロックの有効エッジからｍサイクル目に前記疎調タイミング信号と同一タイミングの有効エッジをもつ第２のクロックを導出し、前記導出された第２のクロックが、Ｌ相の第１相となるように位相選択信号を生成し、前記位相選択信号に基づき、前記第２のクロック群を並び替えてＬ相の微調クロック群を生成する位相選択回路と、
前記微調クロック群に基づき、前記第２の周期／Ｌ毎に異なる位相で前記疎調タイミング信号をサンプルして得た信号から前記第２の周期／Ｌのｎ倍の遅延に対応する信号を選択して前記微調タイミング信号として出力する遅延生成回路と、を備えている。

本発明において、前記微調遅延回路の前記エッジ検出回路は、前記第２のクロック信号群を前記活性化信号が活性状態のときに入力される前記第１のクロックでサンプルする複数のフリップフロップと、
前記複数のフリップフロップに対応して設けられ、隣接フリップフロップの出力同士の一致を検出する一致検出回路と、
前記一致検出回路と隣の一致検出回路の出力とを受け、前記一致検出回路が一致を示し、且つ、前記隣の隣の一致検出回路が不一致を示しているとき、活性化した信号を出力するゲート回路と、を備えている。

本発明において、前記微調遅延回路の前記位相選択回路は、前記エッジ検出回路からの検出信号を受け、前記選択信号（値ｍ）に基づき、前記活性化信号の活性化されたタイミングにおける前記第１のクロックの有効エッジからｍサイクル目に前記疎調タイミング信号と同一タイミングの有効エッジをもつ第２のクロックを導出し、前記導出された第２のクロックが、Ｌ相の第１相となるように位相選択信号を生成する位相演算回路と、
前記第２のクロック群の中から前記位相選択信号に基づき第１乃至第L相のクロックをそれぞれ選択する第１乃至第Ｌのセレクタと、を備えている。

本発明において、前記微調遅延回路の前記遅延生成回路は、
前記疎調タイミング信号を共通に入力し、前記疎調タイミング信号を前記微調クロック群のそれぞれのクロックでサンプルするフリップフロップ群と、前記フリップフロップ群の出力のうち前記微調レジスタからの選択信号ｎに対応するフリップフロップの出力を前記微調タイミング信号として出力する選択回路と、を備えている。

本発明において、前記フリップフロップのそれぞれの出力を入力し、それぞれ、前記微調クロック群の各クロックでサンプルする別のフリップフロップ群を備え、前記選択回路は、前記フリップフロップ群と前記別のフリップフロップ群の出力のうち前記微調レジスタからの選択信号ｎに対応するフリップフロップの出力を前記微調タイミング信号として出力する構成としてもよい。

本発明において、前記エッジ検出回路において、前記一致検出回路の１つは、対応するフリップフロップの出力と隣接するフリップフロップの出力の反転信号を入力する構成としてもよい。

本発明において、前記微調遅延回路の前記位相選択回路において、
前記第１乃至第Ｌのセレクタの各第１の入力には、前記第２のクロック群の第１乃至第Ｌ相のクロックがそれぞれ入力され、
前記第１乃至第Ｌのセレクタの各第２の入力には、前記第２のクロック群の第２乃至第Ｌ相、第１相のクロックが入力され、
以下、前記第１乃至第Ｌのセレクタの各第Ｌの入力には、前記第２のクロック群の第Ｌ、第１乃至第Ｌ−１相のクロックが入力され、
前記第１乃至第Ｌのセレクタは、位相選択信号に基づき、第１乃至第Ｌの入力の１つを選択して出力する。

本発明によれば、上記タイミング制御回路を有し、チップ内部のタイミングを制御する半導体記憶装置が提供される。本発明において、半導体記憶装置はＤＲＡＭであり、前記タイミング制御回路で発生したタイミングをビット線イコライズの解除、ワード線活性化、センスアンプ活性化、列選択線活性化、メインアンプ活性化のうち少なくとも一つに用いる。

本発明によれば、短時間で起動できるデジタル遅延素子を備えたタイミング制御回路を提供することができる。

本発明によれば、プロセス、電源電圧、温度が変動しても、発生するタイミング信号の遅延量の変動を低減することができる。本発明のタイミング制御回路を備えた半導体記憶装置によれば、デッドマージンを解消できるため、アクセス時間を短縮することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、図面において、ＰＭＯＳトランジスタにはゲートに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。また、図面において、ＭＯＳトランジスタの基板電位の接続は明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。

本発明に係るタイミング制御回路においては、第１の周期（Ｔ１）を持つ第１のクロック信号と、第２の周期（Ｔ２）を持ちＬ相（Ｌは２以上の所定の正整数）クロックをなす第２のクロック群（互いにほぼＴ２／Ｌで位相が異なる、Ｌ個の第２のクロック信号）を入力し、遅延を選択する選択信号の値をｍ、ｎ（ｍ、ｎは非負整数）としたときに、第１のクロックからの遅延量が、ほぼ、ｔｄ＝ｍ・Ｔ１＋ｎ・（Ｔ２／Ｌ）となるタイミング信号（微調タイミング信号：ＦＴ）を発生する。

本発明に係るタイミング制御回路においては、疎調遅延回路（ＣＤ；Ｃｏａｒｓｅ Ｄｅｌａｙ）と、微調遅延回路（ＦＤ；Ｆｉｎｅ Ｄｅｌａｙ）とを備えている。疎調遅延回路（ＣＤ）は、活性化（アクティベート）信号（ＡＣＴ）が活性化してから、第１のクロック信号の有効エッジ（例えば立ち上がりエッジ）をカウントするカウンタを有し、ｍクロックサイクル計数した時点で、第１のクロック信号の有効エッジからの遅延量がほぼｍ・Ｔ１の疎調タイミング信号（ＣＴ）を発生する。

微調遅延回路（ＦＤ）においては、Ｌ相の第２のクロック信号群のうち、アクティベート信号（ＡＣＴ）が活性化してから第１のクロック信号の有効エッジ（例えば立ち上がりエッジ）の直後に有効エッジ（例えば立ち上がりエッジ）を持つ第２のクロック信号を検出し、該エッジ検出結果に基づき、疎調タイミング信号（ＣＴ）からの遅延量が、ほぼｎ・（Ｔ２／Ｌ）となる微調タイミング信号（ＦＴ）を発生する。

より詳細には、微調遅延回路（ＦＤ）においては、Ｌ相の第２のクロック信号群のうち、例えば第１のクロック信号の有効エッジの直後に有効エッジを持つ第２のクロック信号が第ｉ相（ｉは１〜Ｌのいずれか）である場合、該エッジ検出結果に基づき、第ｉ相の第２のクロック信号を、Ｌ相クロックの第１相クロックとし、第ｉ＋１相（ただし、ｉ＋１がＬを超えた場合、１に戻る）の第２のクロック信号を第２相クロックとし、以下、同様に時間的な置き換えを行って、Ｌ相クロックを生成し、生成されたＬ相クロックとｎに基づき、疎調タイミング信号（ＣＴ）からの遅延量が、ほぼｎ・（Ｔ２／Ｌ）となる微調タイミング信号（ＦＴ）を発生する。なお、遅延を選択する選択信号ｍ、ｎの値（いずれも０以上の整数）は、レジスタにより設定可能とされる。以下具体的な実施例に即して説明する。

図１（ａ）は、本発明の一実施例のタイミング制御回路（ＴＧ）の構成を示す図である。図１（ｂ）は、本発明の一実施例のタイミング制御回路（ＴＧ）の動作波形を示す図である。

図１（ａ）を参照すると、本実施例のタイミング制御回路（ＴＧ）には、クロック周期がＴ１であるクロックＡ（ＣＫａ）（本発明の第１のクロック信号に対応する）と、クロック周期がＴ２であるクロックＢ（ＣＫｂ）が入力される。クロックＢ（ＣＫｂ）は、位相が３６０°／Ｌずつ離間しているＬ相のクロック（本発明の第２のクロック群に対応する）である。Ｌ相クロックは、立ち上がりエッジがＴ２／Ｌの時間差で等間隔に離間している。特に制限されないが、本実施例では、Ｌを４として、クロックＢ（ＣＫｂ）を、互いに位相が９０°離間している４相クロックＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０とする。

メモリチップ内のコマンドジェネレータ（ＣＭＤＧＥＮ）には、コマンド（ＣＭＤ）が入力され、コマンドジェネレータ（ＣＭＤＧＥＮ）で発生したアクティベート信号（活性化信号）（ＡＣＴ）、及び、リセット信号（ＲＳＴ）が、タイミング制御回路（ＴＧ）に入力される。

タイミング制御回路（ＴＧ）は、複数のデジタル遅延回路（ＤＤ１、ＤＤ２、ＤＤ３）を備えている。複数のデジタル遅延回路（ＤＤ１、ＤＤ２、ＤＤ３）でそれぞれ生成された微調タイミング信号（ＦＴ）がメモリアレイ（ＡＲＹ）に入力される。なお、図１（ａ）には、簡単のため、デジタル遅延回路（ＤＤ１）から生成された微調タイミング信号（ＦＴ）がメモリアレイ（ＡＲＹ）に入力される構成が示されており、デジタル遅延回路（ＤＤ２、ＤＤ３）からの微調タイミング信号（ＦＴ）、デジタル遅延回路（ＤＤ２、ＤＤ３）からそれぞれ生成される微調タイミング信号（ＦＴ）を入力するメモリアレイ（ＡＲＹ）は図示されていない。

微調タイミング信号（ＦＴ）は、ｍ、ｎを整数として、アクティベート信号（ＡＣＴ）の活性化時において、クロックＡ（ＣＫａ）の立ち上がりエッジ（有効エッジ）から、遅延時間
ｍ・Ｔ１＋ｎ・Ｔ２／Ｌ ・・・（１）
だけ遅延した立ち上がりエッジを有する。

実際の回路では、クロック信号が回路内部を通過する部分の固定遅延分（クロック周期に依存しないで発生する遅延分）ｔｃ＋ｔｆが付加される。

なお、本実施例では、クロックＡ（ＣＫａ）の有効エッジを立ち上がりエッジとして説明するが、本発明においてかかる構成に限定されるものでないことは勿論である。例えばクロックＡ（ＣＫａ）の立ち下がりエッジを有効エッジとし、クロックＡ（ＣＫａ）の立ち下がりから、ｍ・Ｔ１＋ｎ・Ｔ２／Ｌだけ遅延した立ち下がりエッジを有する微調タイミング信号（ＦＴ）を生成するようにしてもよいことは勿論である。

デジタル遅延回路（ＤＤ１、ＤＤ２、ＤＤ３）は同一構成とされ、図１（ａ）では、デジタル遅延回路（ＤＤ１）の内部構成のみが示されている。

図１（ａ）を参照すると、デジタル遅延回路（ＤＤ１）は、疎調遅延回路（ＣＤ）と、微調遅延回路（ＦＤ）と、疎調遅延レジスタ（ＣＤＲ）と、微調遅延レジスタ（ＦＤＲ）と、を備えている。なお、疎調遅延レジスタ（ＣＤＲ）と、微調遅延レジスタ（ＦＤＲ）は、デジタル遅延回路（ＤＤ１、ＤＤ２、ＤＤ３）内に個別に備えるかわりに、レジスタ群（レジスタファイル）として、デジタル遅延回路（ＤＤ１、ＤＤ２、ＤＤ３）に対して共通に設けるようにしてもよいことは勿論である。

疎調遅延回路（ＣＤ）には、クロックＡ（ＣＫａ）が入力され、アクティベート信号（ＡＣＴ）が活性化された状態においてクロックＡ（ＣＫａ）の立ち上がりエッジから、
ｍ・Ｔ１＋ｔｃ ・・・（２）
だけ遅れた疎調タイミング信号（ＣＴ）を発生する。

ここで、ｔｃは、疎調遅延回路（ＣＤ）に固有の遅延時間である。ｍの値は、疎調遅延レジスタ（ＣＤＲ）より、疎調遅延回路（ＣＤ）に伝達される。

図１（ｂ）には、ｍ＝２の場合（図１（ａ）の疎調遅延レジスタ（ＣＤＲからのＭＲ＜２＞がＨｉｇｈ）が示されている。アクティベート信号（ＡＣＴ）が活性化された状態（Ｈｉｇｈ）におけるクロックＡ（ＣＫａ）の立ち上がりエッジから（図１（ｂ）のサイクル０の開始から）、２・Ｔ１＋ｔｃ遅れた疎調タイミング信号（ＣＴ）が、疎調遅延回路（ＣＤ）から出力される。

微調遅延回路（ＦＤ）には、クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）が入力され、疎調タイミング信号（ＣＴ）の立ち上がりエッジから
ｎ・Ｔ２／Ｌ＋ｔｆ ・・・（３）
だけ遅れた微調タイミング信号（ＦＴ）を発生する。ここで、ｔｆは、微調遅延回路（ＦＤ）に固有の遅延時間である。ｎの値は微調遅延レジスタ（ＦＤＲ）より微調遅延回路（ＦＤ）に伝達される。図１（ｂ）では、ｎ＝３の場合（図１（ａ）の微調遅延レジスタ（ＦＤＲ）からのＮＲ＜２＞がＨｉｇｈ）が示されている。

アクティベート信号（ＡＣＴ）が活性化した状態における、クロックＡ（ＣＫａ）の立ち上がりエッジから、微調タイミング信号（ＦＴ）の立ち上がりまでの遅延時間ｔｄは、
ｔｄ＝２・Ｔ１＋３・Ｔ２／Ｌ＋ｔｃ＋ｔｆ ・・・（４）
で表される。

式（４）から、遅延時間ｔｄは、ｍの値を１つ増やすごとにＴ１増加し、ｎの値を１つ増やすごとにＴ２／Ｌ増加する。

本実施例のタイミング生成回路を用いると、微調タイミング信号（ＦＴ）は、
Ｔ１、Ｔ２、Ｌ、ｍ、ｎ
で決まるため、温度変化、電源電圧やデバイスのばらつきによる変動を受けにくい、という特徴がある。温度変化、電源電圧やデバイスのばらつきの影響を受けるのは、全体に比べると小さい固定遅延分ｔｃ＋ｔｆのみであることから、全体の遅延に対する、遅延変動分の割合を特段に減少することができる。

図２は、図１の疎調遅延回路（ＣＤ）の回路構成の一例を示す図である。図２を参照すると、疎調遅延回路（ＣＤ）は、複数のフリップフロップ（ＦＦ１〜ＦＦ８）をカスケード接続してなるシフトレジスタ（クロックを計数するカウンタとして機能）を有し、疎調遅延レジスタ（ＣＤＲ）からのｍ選択信号ＭＲ＜０：７＞とシフトレジスタの該当する段の出力とに基づき、オンするＣＭＯＳ型のトランスファゲート（ＴＧ０、ＴＧ１、・・・ＴＧ７）を選択することにより、クロックＡ（ＣＫａ）を、ｍ周期分遅延させた疎調タイミング信号（ＣＴ）を生成する。

ＡＮＤゲート（ＡＮＤ８）は、アクティベート信号（ＡＣＴ）とクロック（ＣＫａ）を入力し、アクティベート信号（ＡＣＴ）が活性状態（Ｈｉｇｈ）のときに、クロック（ＣＫａ）を伝達してクロック（ＣＫｃ）として出力し、一方、アクティベート信号（ＡＣＴ）が活性状態（Ｌｏｗ）のときに固定値Ｌｏｗを出力する（クロックをマスクする）。

複数のトランスファゲート（ＴＧ０、ＴＧ１、・・・ＴＧ７）はクロック（ＣＫａ）を共通に入力し、出力はノード（Ｎ０）に共通に接続されている。ノード（Ｎ０）は、インバータ（ＩＮＶ２）、インバータ（反転バッファ）（ＩＮＶ３）を介してＣＴに接続される。

ｍ選択信号のうち活性化されたＭＲ＜０＞に対応するトランスファゲートＴＧ０は、次段のフリップフロップＦＦ１の出力Ｑ１がＬｏｗのとき、選択的にオンとされ、ＣＫｃをＣＴとして出力し、次のクロックサイクルでＦＦ１の出力Ｑ１がＨｉｇｈとなると、ＴＧｉはオフし、この結果、ＣＴとしてワンショットパルスが出力される制御が行われる。

また、ｍ選択信号のうち活性化されたＭＲ＜ｉ＞（ただし、ｉは１〜７）に対応するトランスファゲートＴＧｉは、対応する段のフリップフロップＦＦｉの出力ＱｉがＨｉｇｈであり、且つ、次段のフリップフロップＦＦｉ＋１の出力Ｑｉ＋１がＬｏｗのとき、選択的にオンとされ、ＣＫｃをＣＴとして出力し、次のクロックサイクルで対応する段のＦＦｉの出力ＱｉがＨｉｇｈ、且つ、次段のＦＦｉ＋１の出力Ｑｉ＋１がＨｉｇｈとなると、ＴＧｉはオフし、この結果、ＣＴとしてワンショットパルスが出力される制御が行われる。なお、ＩＮＶ２の出力をゲートに受け、ソースが接地され、ドレインがノード（Ｎ０）に接続されたＮＭＯＳトランジスタ（ＮＭ１）は、ＩＮＶ２の出力がＨｉｇｈのときオンしノード（Ｎ０）の電荷を放電して接地電位とする。

より詳細には、ｍ選択信号ＭＲ＜０：７＞のうちＭＲ＜０＞と、フリップフロップＦＦ１の出力Ｑ１を反転するインバータ（ＩＮＶ１）の出力とを入力するＮＡＮＤゲート（ＮＡＮＤ０）と、ＩＮＶ１の出力とＭＲ＜０＞とを入力するＡＮＤゲート（ＡＮＤ０）の出力は、トランスファゲート（ＴＧ０）のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートにそれぞれ接続される。アクティベート信号（ＡＣＴ）、ＭＲ＜０＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１がＬｏｗの場合、ＮＡＮＤ０、ＡＮＤ０の出力がそれぞれＬｏｗ、Ｈｉｇｈとなり、ＴＧ０がオンする。アクティベート信号（ＡＣＴ）、ＭＲ＜０＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１がＨｉｇｈとなると、ＮＡＮＤ０、ＡＮＤ０の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、ＴＧ０はオフする。すなわち、アクティベート信号（ＡＣＴ）が活性化された時点のサイクル０（クロックのＣＫｃの立ち下がりエッジは０発）で、ＴＧ０がオンし、ＣＫａをノードＮ０に出力しバッファ（ＩＮＶ２、ＩＮＶ３）を介してＣＴに出力する。

１段目のＦＦ１のデータ入力端子（Ｄ）は電源（ＶＤＤ）に接続され、フリップフロップＦＦ１のクロック端子（ＣＫ）には、クロックＣＫｃをインバータで反転した信号が入力され、ＦＦ１の出力Ｑ１は、次段のＦＦ２のデータ入力端子（Ｄ）に接続されるとともに、ＮＯＲ回路（ＮＯＲ１）に反転入力（負論理入力）で入力される（したがって、ＮＯＲ１のこの入力にはＦＦ１の反転出力端子Ｑ１Ｂ（不図示）を接続してもよい）。ＦＦ１の出力Ｑ１は、前述したようにＩＮＶ１を介して、ＡＮＤ０に入力される。ＮＯＲ１の他の入力には、次段のＦＦ２の出力Ｑ２が入力され、ＮＯＲ１の出力はＡＮＤ１に入力される。ここで、ＮＯＲ１は、ＦＦ１の出力Ｑ１がＨｉｇｈ、ＦＦ２の出力Ｑ２がＬｏｗのとき、Ｈｉｇｈを出力し、それ以外はＬｏｗを出力する。ＭＲ＜１＞とＮＯＲ１の出力とを入力するＮＡＮＤ１と、ＮＯＲ１の出力とＭＲ＜１＞とを入力するＡＮＤ１の出力は、トランスファゲートＴＧ１のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートにそれぞれ接続される。

アクティベート信号（ＡＣＴ）、ＭＲ＜１＞が活性状態（Ｈｉｇｈ）のとき、フリップフロップＦＦ１が電源電位をＣＫｃの立ち下がりエッジでサンプルした結果、その出力Ｑ１がＨｉｇｈ、ＦＦ２の出力Ｑ２がＬｏｗの場合（ＦＦ２までは電源電位はシフトされていない状態）、ＮＯＲ１の出力がＨｉｇｈとなり、ＮＡＮＤ１、ＡＮＤ１の出力はそれぞれＬｏｗ、Ｈｉｇｈとなり、ＴＧ１がオンする。アクティベート信号（ＡＣＴ）、ＭＲ＜１＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１、ＦＦ２の出力Ｑ２がともにＨｉｇｈとなると（ＦＦ２まで電源電位がシフトされると）、その時点でＮＯＲ１の出力がＬｏｗとなり、ＮＡＮＤ１、ＡＮＤ１の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、ＴＧ１はオフする。すなわち、アクティベート信号（ＡＣＴ）が活性化された時点から１発目のクロックＣＫｃの立ち下がりに応答して、ＴＧ１がオンし、クロックＣＫｃをノードＮ０に出力しバッファ（ＩＮＶ２、ＩＮＶ３）を介してＣＴに出力する。ＴＧ１がオンのとき、ＣＫａのＨｉｇｈからＬｏｗへの遷移に応答してノードＮ０はＮＭＯＳトランジスタＮＭ１を介して接地端子に放電される。つづいて２発目のクロックＣＫｃの立ち下がりに応答してＴＧ１はオフする。

後段のフリップフロップＦＦ２〜ＦＦ７についても同様の構成とされる。なお、フリップフロップＦＦ８の出力は前段のフリップフロップＦＦ７に対応するＮＯＲ７に入力される。ＦＦ１〜ＦＦ８は、リセット端子（Ｒ）にＲＳＴが共通に接続され、ＲＳＴがＨｉｇｈのとき、出力端子Ｑ１〜Ｑ８はＬｏｗにリセットされる。フリップフロップＦＦ１は１発目のＣＫｃの立ち下がりエッジに応答してＨｉｇｈ電位（電源電位）をサンプル出力する。フリップフロップＦＦ２〜ＦＦ７は、それぞれ２〜７発目のＣＫｃの立ち下がりエッジに応答して前段のＦＦ１〜ＦＦ６より出力されるＨｉｇｈ電位をサンプル出力する。ＦＦ８は、７発目のＣＫｃの立ち下がりエッジに応答してＦＦ７より出力されるＨｉｇｈ電位をサンプル出力する。

図３は、図２の疎調遅延回路（ＣＤ）の動作を説明するためのタイミング図である。クロックＡ（ＣＫａ）をアクティベート信号（ＡＣＴ）とＡＮＤ（図２のＡＮＤ８）をとったものをＣＫｃとし、ＦＦ１〜ＦＦ８よりなるシフトレジスタにシフトクロックとして入力される。シフトレジスタは、ＣＫｃを反転した信号をクロックに入力しているため、立ち下がりエッジでＱ１〜Ｑ７へとＨｉｇｈ電位が１クロックサイクルずつ、転送されていく。なお、図３では、アクティベート信号（ＡＣＴ）がＨｉｇｈとなった時点以降のクロックサイクル０〜３でＱ１〜Ｑ４がＣＫｃの立ち下がりエッジに応答して順次Ｈｉｇｈ電位となり、クロックサイクル４でＲＳＴがＨｉｇｈに設定されて、ＦＦ１〜ＦＦ８の出力Ｑ１〜Ｑ８はＬｏｗにリセットされる。

アクティベート信号（ＡＣＴ）が活性化されてから、クロックサイクル１のＣＫｃの立ち下がりエッジ（２回目の立ち下がりエッジ）で、ＦＦ２の出力端子Ｑ２がＬｏｗからＨｉｇｈに遷移する。ｍ＝２の場合、ＭＲ＜２＞がＨｉｇｈとされており、セレクタ（ＡＮＤ２、ＮＡＮＤ２、ＮＯＲ２）を通してトランスファゲート（ＴＧ２）が導通状態とされる。すなわち、ＭＲ＜２＞がＨｉｇｈ、ＦＦ２の出力Ｑ２がＨｉｇｈ、且つ、ＦＦ３の出力Ｑ３がＬｏｗのときに、ＮＯＲ２の出力はＨｉｇｈ、ＮＡＮＤ２の出力がＬｏｗ、ＡＮＤ２の出力がＨｉｇｈとなり、ＴＧ２のＰＭＯＳトランジスタとＮＭＯＳトランジスタがともにオンする。この状態で、ＣＫｃの２つ目の立ち上がりエッジは、ＴＧ２を通過しノード（Ｎ０）において、２・Ｔ１＋ｔｃの遅延を発生する。

アクティベート信号（ＡＣＴ）が活性化されてからクロックサイクル２のＣＫｃの立ち下がりエッジ（３回目の立ち下がりエッジ）以降、ＦＦ２の出力Ｑ２がＨｉｇｈ、且つ、ＦＦ３の出力Ｑ３がＨｉｇｈとなるため、ＮＯＲ２の出力はＬｏｗ、ＮＡＮＤ２の出力がＨｉｇｈ、ＡＮＤ２の出力がＬｏｗとなり、ＴＧ２のＰＭＯＳトランジスタとＮＭＯＳトランジスタがともにオフし、非導通となる。

クロックサイクル２において、ノード（Ｎ０）に伝達されたクロックＣＫｃのパルスはインバータＩＮＶ２、ＩＮＶ３を介して疎調タイミング信号（ＣＴ）として出力される。ノード（Ｎ０）に伝達されたクロックＣＫｃがＨｉｇｈからＬｏｗに遷移すると、インバータＩＮＶ２の出力はＨｉｇｈとなり、パストランジスタＮＭ１がオンし、ノード（Ｎ０）の電荷は放電され、ノード（Ｎ０）はＬｏｗ電位となる。

これによって、疎調タイミング信号（ＣＴ）は、ＣＤＲからｍ（ＭＲ＜０＞〜＜７＞）で規定される遅延ｍ・Ｔ１＋ｔｃを有する、単発パルス（ワンショットパルス）を発生できる。ここで、ｔｃは、クロックパルスＣＫａが図２の疎調遅延回路（ＣＤ）内を通過する場合の遅延量である。例えば、ＡＮＤ８、トランスファゲート、ＩＮＶ２、ＩＮＶ３の各伝搬遅延時間の和に対応する。

本実施例の疎調タイミング発生回路（ＣＤ）は、温度やプロセスばらつきに対して変動の小さい遅延を発生することができる。

また、本実施例の疎調タイミング発生回路（ＣＤ）は、シフトレジスタの出力自体を疎調タイミングとして出力するのではなく、前のクロックサイクルのＣＫｃの立ち下がりエッジで、ＣＫｃが通るトランスファゲートを事前に導通状態（オン状態）としている。このため、クロックが通過するパスが短くなり、出力とクロックエッジの時間差を減らすことが出来る。例えば、図３において、ＭＲ＜２＞がＨｉｇｈのとき、クロックサイクル１のクロックＣＫｃの立ち下がりエッジで、ＦＦ２の出力Ｑ２がＨｉｇｈに立ち上がり、これを受けて、トランスファゲートＴＧ２を導通状態（オン状態）としておき、クロックサイクル２のＣＫｃのＨｉｇｈパルスをＴＧ２を介してノードＮ０に伝達させるようにしている。クロックＣＫｃがノードＮ０に出力されるまでに通過するパスは、導通状態となっているＴＧ２のみであり、出力とクロックＣＫｃのエッジの時間差を減らしている。したがって、疎調タイミング信号（ＣＴ）の、プロセス、電圧、温度の変化による遅延時間の変動による影響を抑制している。

図４は、図１の微調タイミング発生回路（ＦＤ）の構成を示す図である。図４を参照すると、微調タイミング発生回路（ＦＤ）は、エッジ検出型の構成とされる。図４を参照すると、微調タイミング発生回路（ＦＤ）は、エッジ検出回路（ＥＧＤＴ）と、位相選択回路（ＰＳＥＬ）と、遅延生成回路（ＦＧＥＮ）とを備えている。

エッジ検出回路（ＥＧＤＴ）は、アクティベート信号（ＡＣＴ）と、クロックＡ（ＣＫａ）と、クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）とを入力し、アクティベート信号（ＡＣＴ）の活性化されたタイミング（ＬｏｗからＨｉｇｈへ立ち上がり遷移のタイミング）のクロックＡ（ＣＫａ）の立ち上がりエッジと同時または直後に立ち上がるクロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）を検出し、検出結果を出力する。

図６は、微調タイミング発生回路（ＦＤ）の動作波形を示す図である。図６において、アクティベート信号（ＡＣＴ）の活性化されたタイミングにおいて、クロックＡ（ＣＫａ）の０番目（クロックサイクル０）の立ち上がりエッジと同時に立ち上がっているのは、クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）のうち、２番目（２番目の位相）のＣＫｂ９０である。

エッジ検出回路（ＥＧＤＴ）は、エッジ検出結果を、エッジ検出結果信号（Ｐ０、Ｐ９０、Ｐ１８０、Ｐ２７０）として出力する。エッジ検出回路（ＥＧＤＴ）は、アクティベート信号（ＡＣＴ）の活性化されたタイミングにおけるクロックＡ（ＣＫａ）の立ち上がりエッジと同時に立ち上がっているクロックがＣＫｂ９０の場合には、Ｐ９０を活性化させる（Ｈｉｇｈレベルとする）。

ここで、クロックＡ（ＣＫａ）とクロックＢとは、互いに周波数が異なるために、クロックＡ（ＣＫａ）の０番目の立ち上がりエッジと同一タイミング（同一位相）でＣＫｂ９０が立ち上がるとしても、クロックＡ（ＣＫａ）のｍサイクル目に立ち上がりエッジを有するクロックＢは、ｍの値によって異なる（ＣＫｂ９０とは限らない）。図６に示す例では、アクティベート信号（ＡＣＴ）の活性化後、クロックＡ（ＣＫａ）のサイクル２の立ち上がりエッジで立ち上がるクロックＢは、ＣＫｂ９０ではなく、ＣＫｂ２７０である。

そこで、図４の位相選択回路（ＰＳＥＬ）は、
・エッジ検出回路（ＥＧＤＴ）からのエッジ検出結果信号（Ｐ０、Ｐ９０、Ｐ１８０、Ｐ２７０）、
・クロックＡ（ＣＫａ）、
・クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）、
・疎調遅延レジスタ（ＣＤＲ）からのｍ選択信号ＭＲ＜０：７＞
を入力し、アクティベート信号（ＡＣＴ）が活性化されてからクロック（ＣＫａ）のｍサイクル後に、立ち上がりエッジが、クロックＡ（ＣＫａ）と立ち上がりエッジのタイミングと一致しているクロックをクロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）の中から導出し、４相の微調用クロック（ＣＫｆ０、ＣＫｆ９０、ＣＫｆ１８０、ＣＫｆ２７０）として出力する。

このうち、ＣＫｆ０は、アクティベート信号（ＡＣＴ）が活性化されてからクロック（ＣＫａ）のｍサイクル後に、疎調タイミング信号（ＣＴ）の立ち上がりと同じタイミングで立ち上がり、ＣＫｆ０、ＣＫｆ９０、ＣＫｆ１８０、ＣＫｆ２７０は互いに９０°ずつ位相がずれた周期Ｔ２のクロックとして出力される。

遅延生成回路（ＦＧＥＮ）は、
・微調遅延レジスタ（ＦＤＲ）からｎ選択信号ＮＲ＜０：８＞として出力されるｎ（ｎは整数）の値と、
・微調用クロック（ＣＫｆ０、ＣＫｆ９０、ＣＫｆ１８０、ＣＫｆ２７０）
とを入力して、遅延
ｎ・Ｔ２／Ｌ＋ｔｆ
を生成し、疎調タイミング信号（ＣＴ）に加えて微調タイミング信号（ＦＴ）を生成する。ここで、ｔｆは、遅延生成回路（ＦＧＥＮ）に固有の遅延であり、ＮＲ＜０＞がＨｉｇｈの場合における、ＣＴからＦＴまでの遅延量である。

図５は、図４の遅延生成回路（ＦＧＥＮ）の回路構成を示す図である。図５を参照すると、遅延生成回路（ＦＧＥＮ）は、微調用クロック（ＣＫｆ０、ＣＫｆ９０、ＣＫｆ１８０、ＣＫｆ２７０）をクロック端子（ＣＫ）に入力するフリップフロップ（ＦＦ０〜ＦＦ３、ＦＦ４〜ＦＦ８）と、ｎ選択信号ＮＲ＜０：８＞を入力し、フリップフロップ（ＦＦ０〜ＦＦ３、ＦＦ４〜ＦＦ８）の出力を選択するセレクタからなる。セレクタは、ＦＦ０の出力ノード（Ｆ０）とＮＲ＜０＞、ＦＦ１の出力ノード（Ｆ１）とＮＲ＜１＞、ＦＦ２の出力ノード（Ｆ２）とＮＲ＜２＞を入力する３つの２入力ＡＮＤと、３つの２入力ＡＮＤの出力を入力とする３入力ＯＲの組を、ＦＦ３〜ＦＦ５、ＦＦ６〜ＦＦ８についても備え、３つのＯＲの出力を入力とする３入力ＯＲの出力をＦＴとしている。

ＦＦ０〜ＦＦ３は、データ入力端子（Ｄ）に疎調タイミング信号（ＣＴ）が共通に入力され、クロック端子（ＣＫ）に微調用クロック（ＣＫｆ０、ＣＫｆ９０、ＣＫｆ１８０、ＣＫｆ２７０）がそれぞれ入力され、０番目から３番目までの微調タイミングを発生する。ＦＦ４〜ＦＦ７は、データ入力端子（Ｄ）にＦＦ０〜ＦＦ３の出力端子（Ｑ）がそれぞれ接続されており、クロック端子（ＣＫ）には微調用クロック（ＣＫｆ０、ＣＫｆ９０、ＣＫｆ１８０、ＣＫｆ２７０）がそれぞれ入力され、４番目から７番目の微調タイミングを発生する。ＮＲ＜ｉ＞（ｉは１〜８）がＨｉｇｈのとき、ＦＦｉの出力Ｆｉが、微調タイミング信号（ＦＴ）として出力される。

図６には、図５の遅延生成回路（ＦＧＥＮ）の動作波形が示されている。アクティベート信号（ＡＣＴ）が活性化した２サイクル後に、すなわち、クロックサイクル２において、フリップフロップに疎調タイミング信号（ＣＴ）が入力されると、微調クロック（ＣＫｆ０、ＣＫｆ９０、ＣＫｆ１８０、ＣＫｆ２７０）の立ち上がりに応答して、Ｔ２／Ｌの等間隔で、図５のノードＦ０、Ｆ１、Ｆ２・・・Ｆ８が、信号が順次、立ち上がる。Ｆ０、Ｆ１、Ｆ２・・・Ｆ８のうち、どれを微調タイミングとして選択するかはｎ選択信号ＮＲ＜０：８＞を用い、ＮＲ＜ｉ＞（ｉは１〜８）がＨｉｇｈのとき、ＡＮＤゲート、ＯＲゲートを介してＦｉが微調タイミング信号（ＦＴ）として出力される。図６では、ＮＲ＜３＞が活性化された（Ｈｉｇｈ）例を示しており、疎調タイミング信号（ＣＴ）から、３・Ｔ２／Ｌだけ遅延した微調タイミング信号（ＦＴ）が出力される。

図７は、図４のエッジ検出回路（ＥＧＤＴ）及び位相選択回路（ＰＳＥＬ）の回路構成を示す図である。ＡＮＤゲートＡＮＤは、アクティベート信号（ＡＣＴ）とクロックＡ（ＣＫａ）を入力し、ＡＣＴがＨｉｇｈのときＣＫａをＣＫｅとして出力し、アクティベート信号（ＡＣＴ）がＬｏｗのとき、固定値Ｌｏｗを出力する。

ＣＫｅの立ち上がりエッジと同時または直後に立ち上がるクロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）のエッジを、フリップフロップ（ＦＦ１〜ＦＦ４）によって検出し、クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）にそれぞれ対応したエッジ検出結果信号Ｐ０、Ｐ９０、Ｐ１８０、Ｐ２７０が出力される。

フリップフロップＦＦ１の出力Ｓ０とＦＦ４の出力Ｓ２７０を反転した信号が、一致検出回路をなす排他的否定論理和ゲートＥＸＮＯＲ１に入力される。フリップフロップＦＦ２の出力Ｓ９０とＦＦ１の出力Ｓ０がＥＸＮＯＲ２に入力される。フリップフロップＦＦ３の出力Ｓ１８０とＦＦ２の出力Ｓ９０がＥＸＮＯＲ３に入力される。フリップフロップＦＦ４の出力Ｓ２７０とＦＦ３の出力Ｓ１８０がＥＸＮＯＲ４に入力される。

ＥＸＮＯＲ０の出力Ｕ０の反転とＥＸＮＯＲ１の出力Ｕ９０のＮＯＲ（出力Ｕ０がＨｉｇｈ、Ｕ９０がＬｏｗのときＨｉｇｈ）をとるＮＯＲ０と、ＥＸＮＯＲ１の出力Ｕ９０の反転とＥＸＮＯＲ２の出力Ｕ１８０のＮＯＲ（出力Ｕ９０がＨｉｇｈ、Ｕ１８０がＬｏｗのときＨｉｇｈ）をとるＮＯＲ１と、ＥＸＮＯＲ２の出力Ｕ１８０の反転とＥＸＮＯＲ３の出力Ｕ２７０のＮＯＲ（出力Ｕ１８０がＨｉｇｈ、Ｕ２７０がＬｏｗのときＨｉｇｈ）をとるＮＯＲ２と、ＥＸＮＯＲ３の出力Ｕ２７０の反転とＥＸＮＯＲ１の出力Ｕ０のＮＯＲ（出力２７０がＨｉｇｈ、Ｕ０がＬｏｗのときＨｉｇｈ）をとるＮＯＲ３とを備えている。

位相選択回路（ＰＳＥＬ）において、位相演算回路（ＰＣＡＬ）は、エッジ検出回路（ＥＧＤＴ）からのＰ０、Ｐ９０、Ｐ１８０、Ｐ２７０と、疎調遅延レジスタ（ＣＤＲ）からｍ選択信号ＭＲ＜０：７＞を入力し、０サイクル目で位相が一致しているクロックの情報（Ｐ０、Ｐ９０、Ｐ１８０、Ｐ２７０のうちＨｉｇｈの信号）と、ｍ選択信号ＭＲ＜０：７＞の値（ＨｉｇｈのＭＲ＜ｉ＞）を用いて、ｍサイクル目において、疎調タイミング信号（ＣＴ）と一致するクロックＢのエッジを求める。

位相選択回路（ＰＳＥＬ）において、クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）を位相選択信号ＰＳ＜０：３＞によってセレクタ（ＳＥＬ１）で選択し、微調クロックＣＫｆ０として出力する。クロックＢ（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）を位相選択信号ＰＳ＜０：３＞によってセレクタ（ＳＥＬ２、ＳＥＬ３、ＳＥＬ４）で選択し、微調クロックＣＫｆ０から、９０度ずつ等間隔で位相がずれたクロックＢを、微調クロックＣＫｆ９０、ＣＫｆ１８０、ＣＫｆ２７０として出力する。

セレクタ（ＳＥＬ１）は、ＰＳ０、ＰＳ１、ＰＳ２、ＰＳ３の活性化に対応してＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０をそれぞれ選択し、ＣＫｆ０を出力する。
セレクタ（ＳＥＬ２）は、ＰＳ０、ＰＳ１、ＰＳ２、ＰＳ３の活性化に対応してＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０、ＣＫｂ０をそれぞれ選択し、ＣＫｆ９０を出力する。セレクタ（ＳＥＬ３）は、ＰＳ０、ＰＳ１、ＰＳ２、ＰＳ３の活性化に対応してＣＫｂ１８０、ＣＫｂ２７０、ＣＫｂ０、ＣＫｂ９０、をそれぞれ選択し、ＣＫｆ１８０を出力する。セレクタ（ＳＥＬ４）は、ＰＳ０、ＰＳ１、ＰＳ２、ＰＳ３の活性化に対応してＣＫｂ２７０、ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０をそれぞれ選択し、ＣＫｆ２７０を出力する。

ＰＳ０がＨｉｇｈ、ＰＳ１、ＰＳ２、ＰＳ３がＬｏｗのとき、（ＣＫｆ０、ＣＫｆ９０、ＣＫｆ１８０、ＣＫｆ２７０）＝（ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０）となる。

ＰＳ１がＨｉｇｈ、ＰＳ０、ＰＳ２、ＰＳ３がＬｏｗのとき、（ＣＫｆ０、ＣＫｆ９０、ＣＫｆ１８０、ＣＫｆ２７０）＝（ＣＫｂ９０、ＣＫｂ１８０、ＣＫｂ２７０、ＣＫｂ０）となる。

ＰＳ２がＨｉｇｈ、ＰＳ０、ＰＳ１、ＰＳ３がＬｏｗのとき、（ＣＫｆ０、ＣＫｆ９０、ＣＫｆ１８０、ＣＫｆ２７０）＝（ＣＫｂ１８０、ＣＫｂ２７０、ＣＫｂ０、ＣＫｂ９０）となる。

ＰＳ３がＨｉｇｈ、ＰＳ０、ＰＳ１、ＰＳ２がＬｏｗのとき、（ＣＫｆ０、ＣＫｆ９０、ＣＫｆ１８０、ＣＫｆ２７０）＝（ＣＫｂ２７０、ＣＫｂ０、ＣＫｂ９０、ＣＫｂ１８０）となる。

図８は、エッジ検出回路（ＥＧＤＴ）の動作波形を示す図である。リセット状態ではフリップフロップの出力信号Ｓ０〜Ｓ２７０はＬｏｗレベルにある。

Ｓ０〜Ｓ２７０の隣接信号同士のＥＸＮＯＲ演算をとったＵ０−Ｕ２７０は、Ｕ０のみＬｏｗでその他はＨｉｇｈになるように、Ｓ２７０とＥＸＮＯＲ０の入力の間にインバータが挿入されている。

Ｕ０〜Ｕ２７０の隣接信号のＥＸＮＯＲ演算（一致検出）をとって、Ｐ０〜Ｐ２７０として出力される。初期状態では、Ｐ２７０がＨｉｇｈに選択された状態になる。

図８では、アクティベート信号（ＡＣＴ）が活性化されたときの０サイクル目で、ＣＫａとＣＫｂ９０の立ち上がりエッジの位相が一致している（ＣＫｂ０の立ち上がりエッジはＣＫａの立ち上がりエッジよりも進んでいる）。このため、図７において、ＣＫｅの立ち上がりに応じてＣＫｂ０〜ＣＫｂ２７０をサンプルするＦＦ１〜ＦＦ４の出力Ｓ０〜Ｓ２７０のうち、Ｓ０とＳ９０がＨｉｇｈになり、Ｓ１８０とＳ２７０はＬｏｗのままである。これにより、ＥＸＮＯＲ０、ＥＸＮＯＲ１の出力Ｕ０、Ｕ９０はＨｉｇｈ、Ｕ１８０、Ｕ２７０はＬｏｗに遷移し、ＮＯＲ１の出力であるＰ９０のみがＨｉｇｈとなり（活性化され）、エッジの検出結果として出力される。

このエッジ検出結果を受け、位相演算回路（ＰＣＡＬ）により、ＰＳ３が活性化され（ＰＳ３＝Ｈｉｇｈ）、アクティベート信号（ＡＣＴ）が活性化されてから、２サイクル目に疎調タイミング（ＣＴ）と立ち上がりが一致するクロックＣＫｂ２７０が、微調用クロックＣＫｆ０が出力される。このとき、位相選択回路（ＰＳＥＬ）では、セレクタ（ＳＥＬ２、ＳＥＬ３、ＳＥＬ４）により、ＣＫｂ０をＣＫｆ９０、ＣＫｂ９０をＣＫｆ１８０、ＣＫｂ１８０をＣＫｆ２７０として選択出力する。

図９は、図７の位相演算回路（ＰＣＡＬ）における演算の手順を示すフローチャートである。ここでは、クロックＡ（ＣＫａ）とクロックＢの周期の比Ｔ１：Ｔ２が異なり、クロックＡ（ＣＫａ）が１サイクル進む毎に、クロックＡ（ＣＫａ）と立ち上がりの一致するクロックＢが１相ずつずれていく場合を示している。

例えば、０サイクル目でＣＫａの立ち上がりエッジとＣＫｂ０が一致すると、
１サイクル目では、ＣＫｂ９０が、
２サイクル目では、ＣＫｂ１８０
が一致する。

一例として、Ｐ９０がＨｉｇｈでＭＲ＜２＞が活性化されている（Ｈｉｇｈ）ときには、２サイクル後に、クロックＡ（ＣＫａ）とＣＫｂ２７０のエッジが一致するので、ＰＳ３が活性化される。

図９にフローチャートで示した制御は、図１０に示す位相演算回路（ＰＣＡＬ）で実現できる。位相演算回路（ＰＣＡＬ）において、ＰＳ０は、ＮＡＮＤ（ＮＡＮＤ（Ｐ０、ＯＲ（ＭＲ＜０＞、ＭＲ＜４＞）、ＮＡＮＤ（Ｐ９０、ＯＲ（ＭＲ＜３＞、ＭＲ＜７＞）、ＮＡＮＤ（Ｐ１８０、ＯＲ（ＭＲ＜２＞、ＭＲ＜６＞）、ＮＡＮＤ（Ｐ２７０、ＯＲ（ＭＲ＜１＞、ＭＲ＜５＞））という演算で求まる。ＰＳ１は、ＮＡＮＤ（ＮＡＮＤ（Ｐ０、ＯＲ（ＭＲ＜１＞、ＭＲ＜４＞）、ＮＡＮＤ（Ｐ９０、ＯＲ（ＭＲ＜０＞、ＭＲ＜４＞）、ＮＡＮＤ（Ｐ１８０、ＯＲ（ＭＲ＜３＞、ＭＲ＜７＞）、ＮＡＮＤ（Ｐ２７０、ＯＲ（ＭＲ＜２＞、ＭＲ＜６＞））という演算で求まる。ＰＳ２は、ＮＡＮＤ（ＮＡＮＤ（Ｐ０、ＯＲ（ＭＲ＜２＞、ＭＲ＜６＞）、ＮＡＮＤ（Ｐ９０、ＯＲ（ＭＲ＜１＞、ＭＲ＜５＞）、ＮＡＮＤ（Ｐ１８０、ＯＲ（ＭＲ＜０＞、ＭＲ＜４＞）、ＮＡＮＤ（Ｐ２７０、ＯＲ（ＭＲ＜３＞、ＭＲ＜７＞））という演算で求まる。ＰＳ３は、ＮＡＮＤ（ＮＡＮＤ（Ｐ０、ＯＲ（ＭＲ＜３＞、ＭＲ＜７＞）、ＮＡＮＤ（Ｐ９０、ＯＲ（ＭＲ＜２＞、ＭＲ＜６＞）、ＮＡＮＤ（Ｐ１８０、ＯＲ（ＭＲ＜１＞、ＭＲ＜５＞）、ＮＡＮＤ（Ｐ２７０、ＯＲ（ＭＲ＜０＞、ＭＲ＜４＞））という演算で求まる。Ｐ９０がＨｉｇｈのとき、すなわち、アクティベート信号（ＡＣＴ）が活性化されてから０サイクル目でクロックＡ（ＣＫａ）と立ち上がりのタイミングが一致したクロックＢがＣＫｂ９０の場合、２サイクル目にＣＴと立ち上がりのタイミングが一致するクロックＢがＣＫｂ２７０の場合（ＰＳ３はＨｉｇｈ）、ＣＫｂ２７０はさらに４サイクル後の６サイクル目でも、ＣＴと立ち上がりのタイミングが一致する。

図１１は、本発明の一実施の形態による半導体記憶装置において、そのチップ構成の一例を平面図で模式的に示したものであり、図１１（ａ）は、チップ全体の構成例、図１１（ｂ）は、図１１（ａ）におけるメモリバンクの構成例を示すものである。

図１１に示す半導体記憶装置は、ＤＲＡＭであり、メモリチップＣＨＩＰ全体の構成は、例えば図１１（ａ）に示すように、制御回路（ＣＮＴＬ）と、入出力回路（ＤＱＣ）と、メモリブロック（ＢＬＫ）とに大きく分けられる。

制御回路（ＣＮＴＬ）には、クロック、アドレス、制御信号がメモリチップ（ＣＨＩＰ）外から入力され、メモリチップ（ＣＨＩＰ）の動作モードの決定やアドレスのプリデコード等が行われる。

入出力回路（ＤＱＣ）は、入出力バッファ等を備え、メモリチップ（ＣＨＩＰ）外部からライトデータが入力され、メモリチップ（ＣＨＩＰ）外部へリードデータを出力する。

メモリブロック（ＢＬＫ）には、例えば図１１（ｂ）に示すように、複数のアレイ状に配置されたメモリアレイ（ＡＲＹ）が配置され、その周囲にはセンスアンプ列（ＳＡＡ）、サブワードドライバ列（ＳＷＤＡ）、クロスエリア（ＸＰ）が配置される。

また、メモリバンク（ＢＡＮＫ）内の外周には、センスアンプ列（ＳＡＡ）と平行に列デコーダ（ＹＤＥＣ）、及びメインアンプ列（ＭＡＡ）が配置され、サブワードドライバ列（ＳＷＤＡ）と平行に、行デコーダ（ＸＤＥＣ）とアレイ制御回路（ＡＣＣ）とが配置される。

図１２は、制御回路（ＣＮＴＬ）とメモリブロック（ＢＬＫ）の構成例を示す図である。コマンドデコーダ（ＣＭＤ）で発行されたアクティベートコマンド（ＡＣ）は、前記実施例で説明した構成のタイミング制御回路であるＴＧＸに入力され、そこで、デジタル遅延素子（ＤＤ１からＤＤ３）を用いて、微調タイミング信号（ＦＴ）を生成する。

微調タイミング信号（ＦＴ）は、メモリブロック（ＢＬＫ）に入力され、アレーコントロール回路（ＡＣＣ）内のロジック（ＡＬ）を通った後、センスアンプ（ＳＡ）や行デコーダ（ＸＤＥＣ）の中で用いるビット線イコライズ信号（ＢＬＥＱ）、メインワード線（ＭＷＬＢ）、センスアンプ活性化信号（ＳＡＮ）のタイミングを生成するのに用いられる。

また、コマンドデコーダ（ＣＭＤ）で発行されたリードコマンド（ＲＤ）、ライトコマンド（ＷＴ）は、前記実施例で説明した構成のタイミング制御回路であるＴＧＹに入力され、そこで、デジタル遅延素子（ＤＤ４、ＤＤ５）を用いて、微調タイミング（ＦＴ）を発生する。微調タイミング（ＦＴ）は、メモリブロック（ＢＬＫ）に入力され、列コントロール回路（ＣＣ）内のロジック（ＡＬ）を通った後、列デコーダ（ＹＤＥＣ）、メインアンプ（ＭＡ）の中で用いる列選択信号（ＹＳ）、メインアンプ活性化信号（ＭＡＥ）のタイミングを生成するのに用いられる。

上記実施例で説明したタイミング制御回路（ＴＧＸ、ＴＧＹ）を用いることにより、これらのタイミングのプロセス、電圧変動、温度変化等による変動幅を低減でき、アクセス時間を短縮することができる。

図１３、図１４は、図１１の半導体記憶装置において、そのメモリアレイの構成の一例を示す図である。図１３、図１４に示すように、メモリアレイ（ＡＲＹ）は、複数のメモリセル（ＭＣ）から構成されている。各メモリセル（ＭＣ）は、ＤＲＡＭメモリセルとなっており、１個のＭＯＳトランジスタ（Ｔｒ）と１個のキャパシタ（Ｃｓ）で構成される。メモリセルトランジスタ（Ｔｒ）の一方のソース又はドレインは、ビット線（ＢＬＴ又はＢＬＢ）に接続され、他方のソース又はドレインは、蓄積ノード（ＳＮ）に接続され、ゲートは、ワード線ＷＬに接続されている。

キャパシタ（Ｃｓ）の一端は、蓄積ノード（ＳＮ）に接続され、他端は共通プレート（ＰＬ）に接続される。なお、ビット線（ＢＬＴ）とビット線（ＢＬＢ）は、ビット線対（相補ビット線）として機能し、同一のセンスアンプ（ＳＡ）に接続される。

センスアンプ列（ＳＡＡ）は、メモリアレイ（ＡＲＹ）に対して上下に交互配置され、上下のメモリアレイ（ＡＲＹ）内のビット線対（ＢＬＴ／ＢＬＢ）に共通に接続され、両者で共用される。また、これに伴い各センスアンプ列（ＳＡＡ）内では、隣接するセンスアンプ（ＳＡ）がビット線対１つ分のスペースを挟んで配置されることになる。このような配置をとることにより、センスアンプ（ＳＡ）間のピッチが緩和されるため、センスアンプ（ＳＡ）のレイアウトが容易となり、微細化が可能となる。

図１３に示す構成は、折り返し型ビット線方式のアレイを用いており、ワード線とビット線の交点の半分にメモリセルが配置されている。このアレイは動作時のノイズが小さく、動作マージンが大きいという利点がある。

一方、図１４に示す構成は、開放型ビット線方式のアレイを用いており、全てのワード線とビット線の交点にメモリセルが配置されている。このため、メモリセルのサイズを縮小できる効果がある。

図１５は、図１１の半導体記憶装置において、そのセンスアンプ列とサブワードドライバ列の詳細な配置関係の一例を示す平面図である。図１５に示すように、センスアンプ列（ＳＡＡ）内のセンスアンプ（ＳＡ）は、メモリアレイ（ＡＲＹ）に対して上下に交互配置され、上下のメモリアレイ（ＡＲＹ）内のビット線対（ＢＬＴ／ＢＬＢ）に共通接続される。

同様に、サブワードドライバ列（ＳＷＤＡ）内のサブワードドライバ（ＳＷＤ）も、メモリアレイ（ＡＲＹ）に対して左右に交互配置され、左右のメモリアレイ（ＡＲＹ）内のワード線（ＷＬ）に共通接続される。このように配置することにより、サブワードドライバ列（ＳＷＤＡ）内において、サブワードドライバ（ＳＷＤ）間のピッチを、メモリアレイ（ＡＲＹ）内のワード線（ＷＬ）間のピッチの２倍に広げることができる。したがって、微細化が容易となる。

また、センスアンプ列（ＳＡＡ）には、ローカルＩ／Ｏ線（ＬＩＯ）が配置され、ＬＩＯは、クロスエリア（ＸＰ）でスイッチ（ＳＷ）を介して、メインＩ／Ｏ線（ＭＩＯ）と接続される。

リード時には、センスアンプ（ＳＡ）中のデータが、ローカルＩ／Ｏ線（ＬＩＯ）とメインＩ／Ｏ線（ＭＩＯ）を介してチップ外に読み出され、ライト時には、チップ外から、メインＩ／Ｏ線（ＭＩＯ）とローカルＩ／Ｏ線（ＬＩＯ）を介してセンスアンプ（ＳＡ）にデータが書き込まれる。

図１６は、センスアンプの回路構成の一例を示す図である。各センスアンプＳＡ内には、トランスファーゲート（ＴＧＣ）と、プリチャージ回路（ＰＣＣ）と、クロスカップル・アンプ（ＣＣ）と、読み出し・書き込みポート（ＩＯＰ）とが含まれている。

トランスファーゲート（ＴＧＣ）は、センスアンプ分離信号（ＳＨＲ信号）が活性化された時に、センスアンプ（ＳＡ）のビット線（ＢＬＤ、ＢＬＤＢ）とメモリアレイ（ＡＲＹ）のビット線（ＢＬＵ、ＢＬＵＢ）を接続する回路である。

プリチャージ回路（ＰＣＣ）は、ビット線プリチャージ信号（ＢＬＥＱ信号）が活性化された時に対となるビット対線（ＢＬＴ、ＢＬＢ）間をイコライズし、ビット線プリチャージレベル（ＶＢＬＲ）にプリチャージする。ビット線プリチャージレベル（ＶＢＬＲ）は、通常、ビット線振幅の電圧ＶＤＬ（チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを降圧したレベル）の中点ＶＤＬ／２に設定される。

クロスカップル・アンプ（ＣＣ）は、ビット線対上にメモリセル（ＭＣ）からの微小な読出し信号が発生した後に、ＰＭＯＳトランジスタ側の共通ソース線ＣＳＰを電圧ＶＤＬに、ＮＭＯＳトランジスタ側の共通ソース線ＣＳＮを接地電圧ＶＳＳに駆動して、ビット線対ＢＬＤとＢＬＤＢのうちの電圧の高い方をＶＤＬに、低い方をＶＳＳに増幅し、増幅された電圧をラッチする回路である。

読み出し・書き込みポート（ＩＯＰ）は、列選択線（ＹＳ）が活性化されたときにローカルＩＯ線（ＬＩＯ線）ＬＩＯＴ／ＬＩＯＢと、ビット線対ＢＬＤ／ＢＬＤＢを接続する回路である。なお、ＬＩＯ線ＬＩＯＴ／ＬＩＯＢは、非選択センスアンプ列（ＳＡＡ）での電流消費を防止するために、待機時にはプリチャージレベルに保持される。

図１７は、図１の半導体記憶装置において、そのサブワードドライバ列の構成の一例を示す図である。サブワードドライバ列（ＳＷＤＡ）は、複数のサブワードドライバ（ＳＷＤ）によって構成される。図１１（ｂ）等にも示したように、サブワードドライバ列（ＳＷＤＡ）は、メモリアレイ（ＡＲＹ）の周辺に配置される。

サブワードドライバ（ＳＷＤ）は、両側に配置されるメモリアレイ（ＡＲＹ）内のワード線ＷＬを駆動する。図１５を参照して説明したように、サブワードドライバ列（ＳＷＤＡ）は、メモリアレイ（ＡＲＹ）に対して交互配置されているため、メモリアレイ（ＡＲＹ）内のワード線ＷＬ（サブワード線）は、１本おきに左右のサブワードドライバ（ＳＷＤ）に接続される。

サブワードドライバ（ＳＷＤ）は、２つのＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２とＰチャネルＭＯＳトランジスタＰＭ１で構成される。一方のＮチャネルＭＯＳトランジスタＮＭ１は、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースに電圧ＶＫＫが接続される。他方のＮチャネルＭＯＳトランジスタＮＭ２はゲートに相補ワードドライバ選択線ＦＸＢｉ（ｉ＝０，１，２，３）、ドレインにワード線ＷＬが接続され、ソースに電圧ＶＫＫが接続される。ＶＫＫは負電圧発生回路で発生したＶＳＳより低い電圧である。

ＰチャネルＭＯＳトランジスタＰＭ１は、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースにサブワードドライバ選択線ＦＸｉ（ｉ＝０，１，２，３）が接続される。

一つのサブワードドライバ列ＳＷＤＡ上に４組のサブワードドライバ選択線ＦＸ０〜ＦＸ３が配線され、一本のメインワード線ＭＷＬＢで選択される４個のサブワードドライバＳＷＤのうちいずれか１個を選択して１本のワード線ＷＬが活性化される。

図１８は、図１１の半導体記憶装置において、そのクロスエリア（ＸＰ）の構成の一例を示す図である。図１８を参照すると、クロスエリア（ＸＰ）は、ＳＨＲ信号ドライバ（ＳＨＤ）と、ＬＩＯ線プリチャージ回路（ＲＥＱ）と、リードライトゲート（ＲＧＣ）と、ＣＳ線ドライバ（ＣＳＤ）と、ＣＳ線プリチャージ回路（ＳＥＱ）と、ＢＬＥＱ信号ドライバ（ＥＱＤ）と、ＦＸ線ドライバＦＸＤが配置される。

ＳＨＲ信号ドライバ（ＳＨＤ）は、ＳＨＲ信号の相補信号ＳＨＲＢが入力され、その反転信号を出力する。ＬＩＯ線プリチャージ回路（ＲＥＱは、リードライトイネーブル信号ＲＷＥが非活性状態のＶＳＳレベルのときに、ＬＩＯ線ＬＩＯＴ／Ｂを電圧ＶＰＣにプリチャージする。

リードライトゲート（ＲＧＣ）は、リードライトイネーブル信号ＲＷＥが活性状態の電圧ＶＣＬ（外部ＶＣＣレベルと同じかまたはそれを降圧したレベルで周辺回路用電源電圧として用いられる）のときに、ＬＩＯ線ＬＩＯＴ／ＢとメインＩＯ線ＭＩＯＴ／Ｂとを接続する。

ＣＳ線ドライバ（ＣＳＤ）は、ＮＭＯＳ側センスアンプイネーブル信号ＳＡＮが活性状態のときに、センスアンプのＮＭＯＳ側共通ソース線ＣＳＮ（図１６参照）を接地電圧ＶＳＳに駆動し、ＰＭＯＳ側のセンスアンプイネーブル信号ＳＡＰ１Ｂが活性状態（ＶＳＳレベル）のときに、センスアンプのＰＭＯＳ側共通ソース線ＣＳＰ（図１６参照）を電圧ＶＤＬ（ビット線のＨｉｇｈレベル）に駆動する。

ＣＳ線プリチャージ回路（ＳＥＱ）は、ＢＬＥＱ信号が活性化されたときに、センスアンプのＰＭＯＳ側、ＮＭＯＳ側共通ソース線ＣＳＰ、ＣＳＮ（図１６参照）を、ＶＤＬ／２にプリチャージする。

ＢＬＥＱ信号ドライバ（ＥＱＤ）は、プリチャージ信号ＢＬＥＱの相補信号ＢＬＥＱＢが入力され、その反転信号を出力する。

ＦＸ線ドライバ（ＦＸＤ）は、信号ＦＸＢが入力され、その相補信号を、サブワードドライバ選択線ＦＸ（ＦＸ線）に出力する。

本発明のタイミング制御信号は、ＤＲＡＭ製品等に適用して特に有益な技術であるが、これに限らず、マイクロプロセッサやＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等のロジックチップに内蔵されるオンチップメモリ等に対しても適用可能である。さらに、本発明によれば、帰還ループを備えたＤＬＬのようにロックに時間を要しないことから、任意のタイミングジェネレータ、システムに適用可能である。

なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

（ａ）と（ｂ）は、本発明の一実施例のタイミング制御回路（ＴＧ）の構成とその動作波形を示す図である。 図１のタイミング制御回路（ＴＧ）における疎調遅延回路（ＣＤ）の回路構成を示す図である。 図２の疎調遅延回路（ＣＤ）の動作波形を示す図である。 図１のタイミング制御回路（ＴＧ）における微調遅延回路（ＦＤ）の構成を示す図である。 図４の微調遅延回路（ＦＤ）における遅延生成回路の回路構成を示す図である。 図５の遅延生成回路の動作波形を示す図である。 図４の微調遅延回路（ＦＤ）におけるエッジ検出回路（ＥＧＤＴ）と位相選択回路の回路構成を示す図である。 図７のエッジ検出回路（ＥＧＤＴ）及び位相選択回路の動作波形を示す図である。 図７の位相選択回路内の位相演算回路の演算フローチャートである。 図７の位相選択回路内の位相演算回路の回路構成を示す図である。 （ａ）と（ｂ）は、本発明の一実施例のタイミング制御回路（ＴＧ）を搭載したＤＲＡＭチップの全体の構成とメモリバンクの構成の例を示す図である。 図１１のＤＲＡＭチップの制御回路とメモリブロックの構成を示す図である。 図１１のＤＲＡＭチップで用いるメモリアレイの一例（折り返し型ビット線方式）の回路構成を示す図である。 図１１のＤＲＡＭチップで用いるメモリアレイの別の例（開放型ビット線方式）の回路構成を示す図である。 図１１のＤＲＡＭチップで用いるメモリアレイ、サブワードドライバ列、センスアンプ列の接続を示す回路構成を示す図である。 図１１のＤＲＡＭチップで用いるセンスアンプの回路構成を示す図である。 図１１のＤＲＡＭチップで用いるサブワードドライバの回路構成を示す図である。 図１１のＤＲＡＭチップで用いるクロスエリアの回路構成を示す図である。 （ａ）と（ｂ）はロジックＬＳＩチップ及びシンクロナスＤＲＡＭにおけるタイミング制御方式を示す図である。 （ａ）と（ｂ）は、シンクロナスＤＲＡＭにおける従来のタイミング制御方式で用いられるアナログディレイの回路構成とその遅延特性を示す図である。 （ａ）と（ｂ）は、シンクロナスＤＲＡＭにおいて従来のタイミング制御方式を用いた場合の、チップ内部の回路ブロックの動作タイミングのＢｅｓｔとＷｏｒｓｔを示す図である。

符号の説明

ＡＣＣ アレイ制御回路
ＡＣＴ アクティベート信号（ＡＣＴ）
ＡＤＬＹ アナログディレイ回路
ＡＲＹ メモリアレイ
ＢＬ，ＢＬＴ，ＢＬＢ ビット線
ＢＬＥＱ ビット線プリチャージ信号
ＢＬＫ メモリブロック
ＣＣ クロスカップル・アンプ
ＣＤ 疎調遅延回路（ＣＤ）
ＣＤＲ 疎調遅延レジスタ（ＣＤＲ）
ＣＨＩＰ メモリチップ
ＣＫａ クロックＡ（ＣＫａ）
ＣＫｂ クロックＢ
ＣＫｆ 微調用クロック
ＣＭＤ コマンド
ＣＭＤＧＥＮ コマンドジェネレータ
ＣＴ 疎調タイミング信号
ＣＮＴＬ 制御回路
ＣＯＵＮＴ カウンタ回路
Ｃｓ キャパシタ
ＣＳＤ ＣＳ線ドライバ
ＣＳＮ Ｎ側共通ソース線
ＣＳＰ Ｐ側共通ソース線
ＤＢ データバス回路
ＤＤ デジタル遅延回路
ＤＥＣ デコーダ
ＤＱＣ 入出力回路
ＥＱＤ ＢＬＥＱ信号ドライバ
ＥＧＤＴ エッジ検出回路（ＥＧＤＴ）
ＥＸＮＯＲ 排他的論理和ゲート
ＦＤ 微調遅延回路（ＦＤ）
ＦＤＲ 微調遅延レジスタ
ＦＦ フリップフロップ
ＦＧＥＮ 遅延生成回路
ＦＴ 微調タイミング信号（ＦＴ）
ＦＸ サブワードドライバ選択線
ＦＸＤ ＦＸ線ドライバ
Ｌ クロックＢの相数
ＬＩＯ，ＬＩＯＴ，ＬＩＯＢ ローカルＩＯ線
ＬＯＧＩＣ ロジックＬＳＩ
ＭＩＯ，ＭＩＯＴ，ＭＩＯＢ メインＩＯ線
ＭＡ メインアンプ
ＭＡＡ メインアンプ列
ＭＣ メモリセル
ＭＥＭＣＯＲＥ メモリアレイ
ＭＲ ｍ選択信号
ＭＷＬＢ メインワード線
ＮＭ１、ＮＭ２ ＮＭＯＳトランジスタ
ＮＲ ｎ選択信号
ＰＣＡＬ 位相演算回路
ＰＣＣ プリチャージ回路
ＰＭ１ ＰＭＯＳトランジスタ
ＰＳＥＬ 位相選択回路
ＲＳＴ リセット信号
ＳＥＬ セレクタ
ＳＡ センスアンプ
ＳＡＡ センスアンプ列
ＳＥＱ ＣＳ線プリチャージ回路
ＳＤＲＡＭ シンクロナスＤＲＡＭ
ＳＨＤ ＳＨＲ信号ドライバ
ＳＨＲ センスアンプ分離信号
ＳＮ 蓄積ノード
ＳＷＤ サブワードドライバ
ＳＷＤＡ サブワードドライバ列
Ｔ１ クロックＡ（ＣＫａ）の周期
Ｔ２ クロックＢの周期
ｔｄ アナログディレイ回路の遅延量
ＴＧ タイミング制御回路（ＴＧ）
ＴＧ０〜ＴＧ８ トランスファゲート
ＷＬ ワード線
ＸＤＥＣ 行デコーダ
ＹＤＥＣ 列デコーダ
ＸＰ クロスエリア
ＹＳ 列選択線

Claims (21)

1. 第１の周期Ｔ１を有する第１のクロック信号と、
   第２の周期Ｔ２を有し位相が互いに所定の間隔Ｔ２／Ｌで離間している複数の第２のクロック信号からなる第２のクロック信号群（Ｌは、第２のクロック信号群の第２のクロック信号の数）と、
   活性化信号と、
   遅延量を設定する選択信号と、
   を入力するデジタル遅延回路を備え、
   前記デジタル遅延回路において、
   前記活性化信号が活性化された時点における、前記第１のクロック信号の有効エッジを基準として、前記第１の周期Ｔ１の所定倍ｍの時間ｍ・Ｔ１の遅延を生成し、
   前記遅延から、前記第２のクロック信号群の隣接クロック信号間の位相間隔に対応する時間Ｔ２／Ｌの所定倍ｎの時間ｎ・（Ｔ２／Ｌ）遅延させたタイミング信号を生成し、
   前記タイミング信号は、前記第１のクロック信号の有効エッジから、遅延量ｍ・Ｔ１＋ｎ・（Ｔ２／Ｌ）遅延して出力され、
   前記ｍは２以上の整数であり、前記ｎは非負整数であり、前記ｍと前記ｎは前記選択信号で規定される、ことを特徴とするタイミング制御回路。
2. 第１の周期を有する第１のクロック信号と、
   第２の周期を有し位相が互いに所定の間隔で離間している第２のクロック信号群と、
   活性化信号と、
   遅延量を設定する選択信号と、
   を入力するデジタル遅延回路を備え、
   前記デジタル遅延回路において、
   前記第１の周期をＴ１とし、前記第２の周期をＴ２として前記第２のクロック信号群を、隣接する第２のクロック信号間の位相がＴ２／Ｌ（但し、Ｌは所定の正整数）離間しているＬ相クロックとし、ｍとｎを、前記選択信号で規定される値を２以上の整数と非負の整数とし、
   前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから、ｍ・Ｔ１の遅延量で疎調タイミング信号を出力する疎調遅延回路と、
   前記活性化信号の活性化されたタイミングでの前記第１のクロック信号の有効エッジと、同時または直後のタイミングに有効エッジを持つ１つの前記第２のクロック信号を前記第２のクロック信号群の中から検出した結果に基づき、前記活性化信号の活性化されたタイミングにおける前記第１のクロック信号の有効エッジから、ｍサイクル目に前記疎調タイミング信号の有効エッジと同一タイミングの有効エッジを持つ２つ目の前記第２のクロック信号を前記第２のクロック信号群の中から選択し、
   前記第２のクロック信号群の中から選択された前記２つ目の前記第２のクロック信号が、Ｌ相の微調クロック群におけるＬ相クロック信号の第１相クロック信号に位置するように、前記第２のクロック信号群を並び替えることで、Ｌ相の微調クロック群を生成し、
   前記生成されたＬ相の微調クロック群に基づき、前記疎調タイミング信号の有効エッジから、ｎ・（Ｔ２／Ｌ）の遅延量の微調タイミング信号を出力する微調遅延回路と、
   を備えている、ことを特徴とするタイミング制御回路。
3. 前記ｍ、ｎは、レジスタにそれぞれ可変自在に記録される、ことを特徴とする請求項１または２に記載のタイミング制御回路。
4. 前記第１の周期（＝Ｔ１）の第１のクロック信号と、前記活性化信号と、前記レジスタからの前記第１の選択信号（値＝ｍ）とを入力し、前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから、ｍ・Ｔ１の遅延量にて、疎調タイミング信号を出力する前記疎調遅延回路と、
   前記第２の周期（＝Ｔ２）を有し位相がＴ２／Ｌ（ただし、Ｌは２以上の所定の整数）で離間しているＬ個の第２のクロック信号からなる前記第２のクロック信号群と、前記疎調遅延回路から出力される前記疎調タイミング信号と、前記レジスタからの前記第１の選択信号（値＝ｍ）、及び、前記レジスタからの第２の選択信号（値＝ｎ）と、を入力とし、
   前記第２のクロック信号群の中から選択し、
   前記Ｌ相の微調クロック群を生成し、
   前記微調タイミング信号を出力する前記微調遅延回路と、
   を備えている、ことを特徴とする請求項３記載のタイミング制御回路。
5. 前記疎調遅延回路は、
   入力されるシフトクロックに応答して固定値を順次後方に転送するシフトレジスタと、
   前記第１のクロック信号と前記活性化信号を入力し、前記活性化信号が活性状態のとき、前記第１のクロック信号を伝達出力し、前記活性化信号が非活性状態のとき、前記第１のクロック信号をマスクするゲート回路と、
   を備え、
   前記ゲート回路から出力されるクロック信号が、前記シフトクロックのシフトクロックとして用いられ、
   前記ゲート回路からのクロック信号が入力端に共通に接続され、出力端が１つのノードに共通に接続され、前記レジスタからの前記第１の選択信号に対応して設けられた複数のスイッチを備え、
   前記複数のスイッチのうち、前記レジスタからの前記第１の選択信号の値ｍに対応して選択されたスイッチは、前記シフトレジスタの出力に基づき、前記シフトレジスタの前記前記第１の選択信号に対応するｍ段まで前記固定値がシフトされた時点でオンとされ、
   前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから、前記第１の選択信号で選択されたｍサイクル後に、前記ゲート回路からのクロック信号を前記ノードに出力し、前記疎調タイミング信号を出力する、ことを特徴とする請求項４記載のタイミング制御回路。
6. 前記疎調遅延回路は、
   前記第１の選択信号に対応するスイッチを、前記第１の選択信号が活性化されているとき、前記シフトレジスタの出力に基づき、前記シフトレジスタの前記第１の選択信号の値ｍに対応するｍ段まで前記固定値がシフトされた時点でオフからオンに設定し、
   前記シフトレジスタにおいて前記ｍ＋１段まで前記固定値がシフトされた時点で、オンからオフに設定し、
   前記第１の選択信号が非活性化状態のとき、オフとする回路を備えている、ことを特徴とする請求項５記載のタイミング制御回路。
7. 前記疎調遅延回路は、
   前記複数のスイッチの出力端が共通に接続される前記ノードの信号をバッファして前記疎調タイミング信号を出力するバッファ回路を備え、
   前記バッファ回路は、前記ノードの信号を入力する反転回路を備え、前記反転回路の出力が第１の論理値のとき、前記ノードを第２の論理値に対応する電位の端子に接続するスイッチを備えている、ことを特徴とする請求項５又は６記載のタイミング制御回路。
8. 前記疎調遅延回路において、前記シフトレジスタには、前記ゲート回路から出力されるクロック信号を反転した信号が、前記シフトクロックとして用いられる、ことを特徴とする請求項５記載のタイミング制御回路。
9. 前記微調遅延回路は、
   前記第２のクロック信号群を入力し、前記第２のクロック信号群のうち、前記活性化信号が活性状態のときに入力される前記第１のクロック信号の有効エッジと同時又は直後に遷移する有効エッジを持つ前記１つの前記第２のクロック信号を前記第２のクロック信号群から検出するエッジ検出回路と、
   前記エッジ検出回路からの検出信号を受け、前記第１の選択信号（値ｍ）に基づき、前記活性化信号の活性化されたタイミングにおける前記第１のクロック信号の有効エッジからｍサイクル目に前記疎調タイミング信号と同一タイミングの有効エッジを持つ前記２つ目の前記第２のクロック信号を前記第２のクロック信号群から選択し、前記第２のクロック信号群から選択された前記２つ目の第２のクロック信号が前記Ｌ相の微調クロック群におけるＬ相クロックの第１相クロックに位置するように位相選択信号を生成し、前記位相選択信号に基づき、前記第２のクロック信号群を並び替えて、Ｌ相の微調クロック群を生成する位相選択回路と、
   前記微調クロック群に基づき（Ｔ２／Ｌ）毎に互いに異なる位相で、前記疎調タイミング信号をサンプルして得た信号から、（Ｔ２／Ｌ）のｎ倍の遅延に対応する信号を選択して前記微調タイミング信号として出力する遅延生成回路と、
   を備えている、ことを特徴とする請求項２記載のタイミング制御回路。
10. 前記微調遅延回路において、前記エッジ検出回路は、
    前記第２のクロック信号群を前記活性化信号が活性状態のときに入力される前記第１のクロック信号でサンプルする複数のフリップフロップと、
    前記複数のフリップフロップに対応して設けられ、隣接フリップフロップの出力同士の一致を検出する、複数の一致検出回路と、
    前記一致検出回路と隣の一致検出回路の出力とを受け、前記一致検出回路が一致を示し、且つ、前記隣の一致検出回路が不一致を示しているとき、活性化した検出信号を出力するゲート回路と、
    を備えている、ことを特徴とする請求項９記載のタイミング制御回路。
11. 前記微調遅延回路において、前記位相選択回路は、
    前記エッジ検出回路からの検出信号を受け、前記第１の選択信号（値ｍ）とに基づき、前記活性化信号の活性化されたタイミングにおける前記第１のクロック信号の有効エッジからｍサイクル目に、前記疎調タイミング信号と同一タイミングの有効エッジを持つ前記２つ目の第２のクロック信号を前記第２のクロック信号群から選択し、前記選択された前記２つ目の第２のクロック信号が、前記Ｌ相の微調クロック群におけるＬ相クロックの第１相クロックとなるように位相選択信号を生成する位相演算回路と、
    前記第２のクロック信号群の中から、前記位相選択信号に基づき、第１乃至第Ｌ相のクロック信号をそれぞれ選択する第１乃至第Ｌのセレクタと、
    を備えている、ことを特徴とする請求項９記載のタイミング制御回路。
12. 前記微調遅延回路において、前記遅延生成回路は、
    前記疎調タイミング信号を共通に入力し、入力した前記疎調タイミング信号を前記微調クロック群のそれぞれのクロック信号でサンプルするフリップフロップ群と、
    前記フリップフロップ群の出力のうち前記レジスタからの前記第２の選択信号の値ｎに対応するフリップフロップ群の出力を前記微調タイミング信号として出力する選択回路と、
    を備えている、ことを特徴とする請求項９記載のタイミング制御回路。
13. 前記微調遅延回路において、前記遅延生成回路は、
    前記フリップフロップ群のそれぞれの出力を入力し、それぞれ前記微調クロック群の各クロック信号でサンプルする別のフリップフロップ群を備え、
    前記選択回路は、前記フリップフロップ群と前記別のフリップフロップ群の出力のうち前記レジスタからの前記第２の選択信号の値ｎに対応するフリップフロップの出力を前記微調タイミング信号として出力する、ことを特徴とする請求項１２記載のタイミング制御回路。
14. 前記微調遅延回路の前記エッジ検出回路において、
    前記一致検出回路の１つは、対応するフリップフロップの出力信号と、隣接するフリップフロップの出力の反転信号とを入力する、ことを特徴とする請求項１０記載のタイミング制御回路。
15. 前記微調遅延回路の前記位相選択回路において、
    前記第１乃至第Ｌのセレクタの各第１の入力には、前記第２のクロック信号群の第１乃至第Ｌ相のクロック信号がそれぞれ入力され、
    前記第１乃至第Ｌのセレクタの各第２の入力は、前記第２のクロック信号群の第２乃至第Ｌ相、第１相のクロック信号が入力され、
    以下、前記第１乃至第Ｌのセレクタの各第Ｌの入力には、前記第２のクロック信号群の第Ｌ、第１乃至第Ｌ−１相のクロック信号が入力され、
    前記第１乃至第Ｌのセレクタは、前記位相選択信号に基づき、第１乃至第Ｌの入力の１つを選択して出力する、ことを特徴とする請求項１１記載のタイミング制御回路。
16. 請求項１乃至１５のいずれか一に記載のタイミング制御回路を有し、チップ内部のタイミングを制御する半導体記憶装置。
17. 請求項１６に記載の半導体記憶装置において、半導体記憶装置はＤＲＡＭ（ダイナミックランダムアクセスメモリ）であり、
    前記タイミング制御回路で発生したタイミングを、
    ビット線イコライズの解除、
    ワード線の活性化、
    センスアンプの活性化、
    列選択線の活性化、
    メインアンプの活性化のうちの少なくとも一つに用いることを特徴とする半導体記憶装置。
18. チップ内部のタイミングを制御する回路として、
    請求項１乃至１５のいずれか一に記載のタイミング制御回路を有する半導体装置。
19. 第１の周期の第１のクロック信号と、活性化信号と、遅延を設定する第１の選択信号（値＝ｍ）とを入力し、前記活性化信号が活性化された時点における前記第１のクロック信号の有効エッジから、ｍ・（前記第１の周期）の遅延量にて第１のタイミング信号を出力し、
    第２の周期を有し位相が（第２の周期／Ｌ）（ただし、Ｌは２以上の所定の整数）で離間しているＬ個の第２のクロック信号からなる第２のクロック信号群と、前記第１の遅延ユニットから出力される前記第１のタイミング信号と、前記第１の選択信号（値＝ｍ）、及び、遅延を設定する第２の選択信号（値＝ｎ）と、を入力とし、前記活性化信号の活性化されたタイミングでの前記第１のクロック信号の有効エッジと同時または直後に位置する有効エッジを持つ１つの前記第２のクロック信号を第２のクロック信号群の中から検出した結果に基づき、前記第１のクロック信号の有効エッジからｍサイクル目に前記第１のタイミング信号の有効エッジと同一タイミングの有効エッジを持つ２つ目の前記第２のクロック信号を前記第２のクロック信号群の中から選択し、
    前記第２のクロック信号群の中から選択された前記２つ目の前記第２のクロック信号がＬ相の微調クロック信号群におけるＬ相クロック信号の第１相クロック信号に位置するように、前記第２のクロック信号群を並び替えることでＬ相の微調クロック群を生成し、
    前記生成されたＬ相の微調クロック群に基づき、前記第１のタイミング信号の有効エッジから、ｎ・（第２の周期／Ｌ）の遅延量の第２のタイミング信号を出力する、ことを特徴とするタイミング生成方法。
20. 前記第２のクロック信号群から選択された前記１つの前記第２のクロック信号が、前記第２のクロック信号群から検出された前記２つ目の前記第２のクロック信号と同一である、請求項２又は４記載のタイミング制御回路。
21. 前記第２のクロック信号群から選択された前記１つの前記第２のクロック信号が、前記第２のクロック信号群から検出された前記２つ目の前記第２のクロック信号と同一である、請求項１９記載のタイミング生成方法。

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