KR100985413B1 - 지연회로 및 그를 포함하는 지연고정루프회로 - Google Patents

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Abstract

본 발명은 레이아웃 면적 및 전력소모를 감소할 수 있는 지연회로 및 그를 포함하는 지연고정루프회로에 관한 것으로서, 본 발명에 따른 지연회로는 적어도 하나 이상의 지연제어신호에 응답하여 입력클럭을 단위 지연량으로 지연시켜 상기 지연 제어신호에 대응하는 지연 입력클럭을 생성하는 다수의 지연유닛을 포함하는 지연라인부; 및 상기 지연 제어신호에 응답하여 상기 지연라인부에 의해 생성된 다수의 지연 입력클럭 중 적어도 어느 하나를 선택적으로 출력하는 신호선택부를 포함한다.
Figure R1020080100727
지연, 먹스, 듀티

Description

지연회로 및 그를 포함하는 지연고정루프회로{DELAY CIRCUIT AND DELAY LOCKED LOOP CIRCUIT INCLUDING THE SAME}
본 발명은 지연회로 및 그를 포함하는 지연고정루프회로에 관한 것으로, 보다 상세하게는 면적 및 전력소비가 감소된 지연회로 및 그를 포함하는 지연고정루프회로에 관한 것이다.
도 1은 듀티비 보정회로를 포함하는 종래의 지연고정루프회로의 구성도이다.
도면에 도시된 바와 같이 종래의 지연고정루프회로는 제1지연고정부(101), 제2지연고정부(131) 및 듀티비 보정회로부(151)로 구성된다.
제1지연고정부(101)는 제1위상비교부(103), 제1지연조절부(105), 제1코어스 지연부(107), 제1파인 지연부(109) 및 제1레플리카 모델부(111)로 구성된다. 제2지연고정부(131)는 제2위상비교부(133), 제2지연조절부(135), 제2코어스 지연부(137), 제2파인 지연부(139) 및 제2레플리카 모델부(141)로 구성된다. 듀티비 보정회로부(151)는 듀티비 보정부(153) 및 듀티비 감지부(155)로 구성된다.
제1위상비교부(103)는 외부클럭(EXT_CLK)과 제1레플리카 모델부(111)로부터 출력되는 제1피드백클럭(FB_1)의 위상을 비교해 외부클럭(EXT_CLK)과 제1피드백클럭(FB_1)의 위상차에 대한 정보를 포함하는 비교신호(CMP_1)를 생성한다. 제1레플리카 모델부(111)는 반도체 장치 내부의 클럭 지연성분이 모델링되어 있으며 듀티비 보정부(153)에 의해 듀티비가 보정된 제1내부클럭(OUT_1)을 입력받아 제1피드백클럭(FB_1)을 출력한다. 제1위상비교부(103)가 생성하는 비교신호(CMP_1)는 제1지연조절부(105)로 입력된다. 제1지연조절부(105)는 외부클럭(EXT_CLK)과 제1피드백클럭(FB_1)의 위상을 일치시키기 위해 비교신호(CMP_1)에 응답해 제1코어스 지연제어신호(DLC_1) 및 제1파인 지연제어신호(DLF_1)를 생성한다.
제1코어스 지연부(107)는 제1코어스 지연제어신호(DLC_1)에 응답해 외부클럭(EXT_CLK)을 코어스 지연량(COARSE_DD, 도 3에 도시되는 지연유닛 2개에 해당하는 지연량)으로 각각 지연시켜 제1코어스 지연클럭(CLKDC_1) 및 제2코어스 지연클럭(CLKDC_2)을 출력하되, 제1코어스 지연부(107)는 제1코어스 지연클럭(CLKDC_1)과 제2코어스 지연클럭(CLKDC_2)이 코어스 지연량(COARSE_DD)의 절반, 즉 단위 지연량(UNIT_DD, 도 3에 도시되는 지연유닛 1개에 해당하는 지연량)만큼 차이가 나도록 외부클럭(EXT_CLK)을 지연시킨다. 제1코어스 지연클럭(CLKDC_1)과 제2코어스 지연클럭(CLKDC_2)의 지연량 차이는 제1파인 지연부(109)에서 미세하게 조절된다.
제1파인 지연부(109)는 제1파인 지연제어신호(DLF_1)에 응답해 제1코어스 지연클럭(CLKDC_1)과 제2코어스 지연클럭(CLKDC_1)의 위상을 혼합하여 단위 지연 량(UNIT_DD)보다 적은 파인 지연량(FINE_DD)으로 외부클럭(EXT_CLK)을 지연시켜 지연고정된 제1내부클럭(CLK_1)을 출력한다.
제2지연고정부(131) 역시 제1지연고정부(101)와 유사한 동작을 수행하여 외부클럭(EXT_CLK)과 제2피드백클럭(FB_2)의 위상을 일치시키고 지연고정된 제2내부클럭(CLK_2)을 출력한다. 그러나 제2파인 지연부(139)는 후술되는 듀티비 보정동작과 관련하여 외부클럭(EXT_CLK)을 반전시켜 출력하기 때문에 제1내부클럭(CLK_1)과 제2내부클럭(CLK_2)의 라이징 에지는 서로 위상일치되며 제2내부클럭(CLK_2)의 듀티비는 제1내부클럭(CLK_1)의 듀티비와 반대이다. 제2파인 지연부(139)의 출력단에 도시된 버블은 반전을 의미한다.
제1내부클럭(CLK_1)과 제2내부클럭(CLK_2)은 듀티비 보정회로부(151)로 입력된다. 듀티비 감지부(155)는 제1내부클럭(CLK_1)과 제2내부클럭(CLK_2)의 듀티비를 감지하여 제1내부클럭(CLK_1)과 제2내부클럭(CLK_2)의 듀티비에 따른 보정신호(CTRL_1)를 듀티비 보정부(153)로 출력한다. 제1내부클럭(CLK_1)과 제2내부클럭(CLK_2)의 라이징 에지는 서로 위상일치하므로 듀티비 보정부(153)는 보정신호(CTRL_1)에 응답해 제1내부클럭(CLK_1)과 제2내부클럭(CLK_2)의 폴링 에지간 위상을 혼합하여 듀티비가 보정된 제1내부클럭(OUT_1)과 제2내부클럭(OUT_2)을 출력한다.
도 2는 듀티비 보정회로를 포함하는 종래의 다른 구성의 지연고정루프회로의 구성도이다.
도면에 도시된 바와 같이 종래의 지연고정루프회로는 제1지연고정부(201), 제2지연고정부(231) 및 듀티비 보정회로부(251)로 구성된다.
제1지연고정부(201)는 위상비교부(203), 제1지연조절부(205), 제1코어스 지연부(207), 제1파인 지연부(209) 및 레플리카 모델부(211)로 구성된다. 제2지연고정부(231)는 제2지연조절부(233), 제2코어스 지연부(235) 및 제2파인 지연부(237)로 구성된다. 듀티비 보정회로부(251)는 듀티비 보정부(253) 및 듀티비 감지부(255)로 구성된다.
제1지연고정부(201)의 동작 및 구성은 도 1의 제1지연고정부(101)와 유사하다. 하지만 제2지연고정부(231)는 도 1의 제2지연고정부(131)와 달리 위상비교부 및 레플리카 모델부를 포함하지 않는다. 대신 제2지연고정부(231)는 비교신호(CMP) 및 듀티비 감지부(255)에서 생성되는 보정신호(CTRL_2) 각각에 응답해 외부클럭(EXT_CLK)을 지연시켜 제2내부클럭(CLK_2)을 생성함으로써 듀티비 보정회로부(251)가 제1 및 제2내부클럭(CLK_1, CLK_2)의 듀티비를 보정할 수 있도록 한다.
제2지연조절부(233)는 비교신호(CMP)에 응답해 제2코어스 지연제어신호(DLC_2) 및 제2파인 지연제어신호(DLF_2)를 생성하므로 제1내부클럭(CLK_1)과 제2내부클럭(CLK_2)의 지연량은 동일하다. 다만 제2파인 지연부(237)는 출력단의 버블에 의해 입력신호를 반전시켜 출력하므로 제1내부클럭(CLK_1)과 제2내부클럭(CLK_2)은 반전관계이다.
한편, 상기된 바와 같이 제2지연조절부(233)는 보정신호(CTRL_2)에 응답해서도 제2코어스 지연제어신호(DLC_2) 및 제2파인 지연제어신호(DLF_2)를 생성하는 데 제2지연조절부(233)가 보정신호(CTRL_2)에 응답해 제2코어스 지연제어신호(DLC_2) 및 제2파인 지연제어신호(DLF_2)를 생성하는 동작은 후술되는 듀티비 보정회로부(251)의 보정동작과 함께 설명한다.
듀티비 보정부(253)는 제1내부클럭(CLK_1)의 라이징 에지와 제2내부클럭(CLK_2)의 라이징 에지의 간격을 하이레벨 구간의 폭으로 하는 보정클럭(CLK_OUT)을 생성하여 제1내부클럭(CLK_1)과 제2내부클럭(CLK_2)의 듀티비를 보정한다. 예를 들어 제1내부클럭(CLK_1)의 하이레벨 구간이 로우레벨 구간보다 좁은 경우 제1내부클럭(CLK_1)과 반전 관계인 제2내부클럭(CLK_2)의 하이레벨 구간은 로우레벨 구간보다 넓다. 그리고 제1내부클럭(CLK_1)의 라이징 에지는 제2내부클럭(CLK_2)의 폴링 에지와 위상일치하며 제1내부클럭(CLK_1)의 폴링 에지는 제2내부클럭(CLK_2)의 라이징 에지와 위상일치한다. 따라서 이 경우 듀티비 보정부(253)는 하이레벨 구간이 로우레벨 구간보다 좁은 보정클럭(CLK_OUT)을 생성한다.
듀티비 감지부(255)는 보정클럭(CLK_OUT)의 듀티비를 감지하여 보정클럭(CLK_OUT)의 듀티비에 따른 보정신호(CTRL_2)를 제2지연조절부(233)로 출력한다.
제2지연조절부(233)는 보정신호(CTRL_2)에 응답해 제2코어스 지연제어신호(DLC_2) 및 제2파인 지연제어신호(DLF_2)를 인에이블하여 제2내부클럭(CLK_2)이 더 지연되도록 한다. 그러면 제2내부클럭(CLK_2)의 라이징 에지는 제1내부클럭(CLK_1)의 폴링 에지보다 지연되고 보정클럭(CLK_OUT)의 하이레벨 구간은 넓어지며 보정클럭(CLK_OUT)의 듀티비는 50:50에 이른다.
도 3은 도 1의 제1코어스 지연부(107) 및 제1파인 지연부(109)를 함께 도시한 구성도이다.
도 1의 제1코어스 지연부(107) 및 제1파인 지연부(109)는 도 1의 제2코어스 지연부(137), 제2파인 지연부(139), 도2의 제1 및 제2코어스 지연부(207, 235), 제1 및 제2파인 지연부(209, 237)와 동일한 구성으로서 이하에서는 도 1의 제1코어스 지연부(107) 및 제1파인 지연부(109)를 중심으로 설명한다.
제1코어스 지연부(107)는 제1코어스 지연제어신호(DLC_1)에 응답해 인에이블되는 다수의 지연유닛으로 구성된 제1지연라인(301) 및 제2지연라인(303)으로 구성된다. 제1코어스 지연부(107)는 빠른 지연 동작을 위해 파인 지연량(FINE_DD)과 비교하여 많은 지연량, 즉 코어스 지연량(COARSE_DD)으로 외부클럭(EXT_CLK)을 지연시킨다.
제1지연라인(301)은 제1코어스 지연제어신호(DLC_1)에 응답해 제1코어스 지연클럭(CLKDC_1)을 출력하며 제2지연라인(303)은 제1코어스 지연제어신호(DLC_1)에 응답해 제2코어스 지연클럭(CLKDC_2)을 출력한다. 제1코어스 지연제어신호(DLC_1)는 제1코어스 지연클럭(CLKDC_1)과 제2코어스 지연클럭(CLKDC_2)이 단위 지연량(UNIT_DD)만큼 차이나도록 쌍(pair)으로 인에이블된다.
예를 들어 제1코어스 지연제어신호(DLC_1<3>)와 제1코어스 지연제어신호(DLC_1<2>)가 인에이블되는 경우, 지연유닛(303, 309)은 외부클럭(EXT_CLK)을 입력받고 외부클럭(EXT_CLK)은 지연유닛(303, 305, 307, 309, 311)에 의해 지연되어 제1코어스 지연클럭(CLKDC_1) 및 제2코어스 지연클럭(CLKDC_2)으로 출력된다. 제1 코어스 지연클럭(CLKDC_1)은 제2코어스 지연클럭(CLKDC_2)보다 단위 지연량(UNIT_DD)만큼 더 지연된다.
제1파인 지연부(109)는 정밀한 지연을 위해 파인 지연량(FINE_DD)으로 외부클럭(EXT_CLK)을 미세하게 지연시킨다. 제1파인 지연부(109)는 제1파인 지연제어신호(DLF_1)에 응답해 제1코어스 지연클럭(CLKDC_1) 및 제2코어스 지연클럭(CLKDC_2)의 구동력을 달리하여 제1코어스 지연클럭(CLKDC_1) 및 제2코어스 지연클럭(CLKDC_2)의 위상을 혼합하여 제1내부클럭(CLK_1)을 출력한다.
지연고정루프회로에서 다수의 지연유닛으로 구성된 지연라인은 매우 넓은 면적을 차지하며, 클럭이 계속 토글하므로 인에이블된 지연유닛은 계속 전력을 소모한다. 또한 지연라인의 출력신호의 지연량이 증가되는 경우 인에이블되는 지연유닛의 수가 증가하므로 지연라인은 매우 많은 전력을 소모한다. 그런데 도 1 및 도 2의 지연고정루프회로 각각은 모두 2개의 코어스 지연부로 구성되며 코어스 지연부 각각은 2개의 지연라인으로 구성된다. 즉, 종래의 지연고정루프회로는 매우 넓은 면적을 차지하며 매우 많은 전력을 소모하는 적어도 4개의 지연라인을 포함하므로 종래의 지연고정루프회로의 경우 레이아웃 면적이 넓어지고 많은 전력이 소모되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 레이아웃 면적 및 전력소모를 줄일 수 있는 지연회로 및 그를 포함하는 지연고정루프회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 적어도 하나 이상의 지연제어신호에 응답하여 입력클럭을 단위 지연량으로 지연시켜 상기 지연 제어신호에 대응하는 지연 입력클럭을 생성하는 다수의 지연유닛을 포함하는 지연라인부; 및 상기 지연 제어신호에 응답하여 상기 지연라인부에 의해 생성된 다수의 지연 입력클럭 중 적어도 어느 하나를 선택적으로 출력하는 신호선택부를 포함하는 지연회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 제1 및 제2위상비교결과에 응답해 외부클럭을 코어스 지연량으로 지연시켜 제1 내지 제4코어스 지연클럭을 출력하는 공유 코어스 지연부; 상기 외부클럭과 반도체 메모리 장치의 지연 모델링이 반영된 제1피드백클럭의 상기 제1위상비교결과에 응답해, 상기 공유 코어스 지연부가 출력하는 상기 제1 및 제2코어스 지연클럭의 위상을 혼합하여 제1내부클럭을 출력하는 제1지연고정부; 상기 외부클럭과 제2피드백클럭의 상기 제2위상비교결과에 응답해 상기 공유 코어스 지연부가 출력하는 상기 제3 및 제4코어스 지연클럭의 위상을 혼합하여 제2내부클럭을 출력하는 제2지연고정부; 및 상기 제1내부클럭 및 제2 내부클럭의 듀티비를 보정하는 듀티비 보정회로부를 포함하는 지연고정루프회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 위상비교결과 및 듀티비 감지결과에 응답해 외부클럭을 코어스 지연량으로 지연시켜 제1 내지 제4코어스 지연클럭을 출력하는 공유 코어스 지연부; 상기 외부클럭과 반도체 메모리 장치의 지연 모델링이 반영된 피드백클럭의 상기 위상비교결과에 응답해, 상기 공유 코어스 지연부가 출력하는 상기 제1 및 제2코어스 지연클럭의 위상을 혼합하여 제1내부클럭을 출력하는 제1지연고정부; 상기 위상비교결과 및 상기 듀티비 감지결과에 응답해 상기 공유 코어스 지연부가 출력하는 상기 제3 및 제4코어스 지연클럭의 위상을 혼합하여 제2내부클럭을 출력하는 제2지연고정부; 및 상기 제1 및 제2내부클럭의 상기 듀티비 감지결과로서 보정신호를 생성하고 상기 제1 및 제2내부클럭의 듀티비를 보정하는 듀티비 보정회로부를 포함하는 지연고정루프회로를 제공한다.
본 발명에 따르면, 다수의 지연라인을 이용하지 않고 하나의 지연라인을 이용하여 다수의 지연클럭을 생성함으로써 지연회로 및 그를 포함하는 지연고정루프회로의 레이아웃 면적 및 전력소모가 감소되는 효과가 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 지연회로의 구성도이다.
도면에 도시된 바와 같이 본 발명에 따른 지연회로는 지연라인부(401) 및 신호선택부(410)를 포함한다.
본 발명에 따른 지연회로는 다수의 지연유닛(403 내지 408)으로 직렬 구성되는 하나의 지연라인부(401)만을 포함한다. 다수의 지연유닛(403 내지 408) 각각은 대응하는 N비트의 이진코드인 지연제어신호(CTRL_DD<1:N>)에 의해 턴온 제어된다.
입력클럭(EXT_CLK)은 지연라인부(401)를 구성하는 다수의 지연유닛(403 내지 408) 각각에 의해 단위 지연량(UNIT_DD)으로 지연되어 출력되는 한편 후속 지연유닛에 의해 추가적으로 단위 지연량(UNIT_DD)만큼 지연된다. 따라서 지연라인부(401)는 다양하게 지연되는 지연 입력클럭(CLKD_1 내지 CLKD_N)을 생성한다. 신호선택부(410)는 지연제어신호(CTRL_DD<1:N>)에 응답하여 지연라인부(401)로부터 다양하게 지연되는 다수의 지연 입력클럭(CLKD_1 내지 CLKD_N)중에서 지연클럭(CLKDC_1 내지 CLKDC_4)을 선택한다. 따라서 본 발명에 따른 지연회로는 하나의 지연라인부(401)를 이용하여 다수의 지연클럭(CLKDC_1 내지 CLKDC_4)을 생성할 수 있다.
그리고 도 5에 도시된 바와 같이 본 발명의 다른 실시예에 따른 지연회로는 입력부(501)를 더 포함할 수 있다.
입력부(501)는 다수의 지연제어신호(DLC_1<1:N>, DLC_2<1:N>)를 논리합 연산하여 지연라인부(401)로 전달하는 다수개의 논리합 연산소자를 포함한다. 다수의 지연제어신호(DLC_1<1:N>, DLC_2<1:N>)중 하나만 인에이블되더라도 지연제어신호(CTRL_DD<1:N>)가 인에이블되므로 지연라인부(401)는 인에이블된 지연제어신호(DLC_1<1:N>, DLC_2<1:N>)에 대응하는 지연 입력클럭(CLKD_1 내지 CLKD_N)을 생성할 수 있다. 이후 상기된 신호선택부(410)는 상기 인에이블된 지연제어신호에 응답해 상기 지연 입력클럭 중 일부를 선택해 출력한다.
이해를 돕기 위해 도 5에 도시된 본 발명에 따른 지연회로가 도 1의 제1 및 제2코어스 지연부(107, 137)로서 이용되는 경우를 설명한다. 이 때 지연조절부(105, 135)는 제1 및 제2코어스 지연제어신호(DLC_1<1:N>, DLC_2<1:N>)를 생성하기 위해 thermometer 타입의 쉬프트 레지스터를 포함하는 것이 바람직하다. thermometer 타입의 쉬프트 레지스터는 당업자에게 자명한 쉬프트 레지스터로서, thermometer 타입의 쉬프트 레지스터의 출력신호인 제1 및 제2코어스 지연제어신호(DLC_1<1:N>, DLC_2<1:N>)는 예를 들어 '0001', '0011', '0111'과 같이 하이레벨로 인에이블된 상태에서 한 비트씩 쉬프트되며 인에이블될 수 있다.
제1 및 제2위상비교부(103, 133)의 위상비교결과에 따라 제1 및 제2코어스 지연제어신호(DLC_1<1:N>, DLC_2<1:N>)의 논리값은 각각 다르다. 입력부(501)는 제1 및 제2코어스 지연제어신호(DLC_1<1:N>, DLC_2<1:N>)를 입력받는 다수의 오어게이트를 포함함으로써 제1 및 제2코어스 지연제어신호(DLC_1<1:N>, DLC_2<1:N>) 중 하나만 인에이블되더라도 지연라인부(401)가 인에이블된 코어스 지연제어신호에 대응하는 지연 입력클럭을 생성할 수 있도록 한다.
지연라인부(401)는 직렬연결된 다수의 지연유닛(403 내지 408)을 포함하며 다수의 지연유닛 각각(403 내지 408)은 제1 및 제2코어스 지연제어신호(DLC_1<1:N>, DLC_2<1:N>)에 응답해 인에이블된다. 인에이블된 지연유닛은 입력클럭(EXT_CLK) 또는 직전 지연유닛의 출력신호를 지연시켜 지연 입력클럭(CLKD_1 내지 CLKD_N)을 출력한다.
지연라인부(401)와 신호선택부(410)을 연결하는 전달라인은 다수의 지연유닛(403 내지 408) 각각으로부터 출력되는 지연 입력클럭(CLKD_1 내지 CLKD_N)을 후술되는 신호선택부(410)의 제1 내지 제4먹스(412 내지 415)로 분배하여 전달한다. 본 발명의 일실시예에 따르면, 하나의 지연라인부(401)만으로 후술되는 제1 및 제2지연고정부(701, 731, 801, 831) 각각에서 이용되는 다수의 코어스 지연클럭(CLKDC_1 내지 CLKDC_4)을 생성하기 때문에 다수의 코어스 지연클럭(CLKDC_1 내지 CLKDC_4)에 대응하는 제1 내지 4먹스(412 내지 415)로 지연 입력클럭(CLKD_1 내지 CLKD_N)이 분배될 필요가 있다. 예를 들어 도 5는, 다수의 지연유닛(403 내지 408) 중 홀수번째 지연유닛(403, 405, 407)으로부터 짝수번째 지연유닛(404, 406, 408)으로부터 출력되는 지연 입력클럭은 제1 및 제3코어스 지연클럭(CLKDC_1, CLKDC_3)에 대응하는 제1 및 제3먹스(412, 414)로 분배되며, 다수의 지연유닛(403 내지 408) 중 홀수번째 지연유닛(403, 405, 407)으로부터 출력되는 지연 입력클럭은 제2 및 제4코어스 지연클럭(CLKDC_2, CLKDC_4)에 대응하는 제2 및 제4먹스(413, 415)로 분배되는 일실시예를 도시한다.
신호선택부(410)는 제1 내지 제4먹스(412 내지 415)를 포함한다. 제1 및 제2먹스(412, 413) 각각은 제1코어스 지연제어신호(DLC_1<1:N>)에 응답해 지연 입력클럭(CLKD_1 내지 CLKD_N)중 하나를 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)으로 선택해 출력하되, 제1 및 제2먹스(412, 413)로 입력되는 지연 입력클럭을 생성하는 지연유닛을 인에이블하는 제1코어스 지연제어신호(DLC_1<1:N>)에 응답한다. 제3 및 제4먹스(414, 415)각각은 제2코어스 지연제어신호(DLC_2<1:N>)에 응답해 지연 입력클럭(CLKD_1 내지 CLKD_N)중 하나를 제3 및 제4코어스 지연클럭(CLKDC_3, CLKDC_4)으로 선택해 출력하되, 제3 및 제4먹스(414, 415)로 입력되는 지연 입력클럭을 생성하는 지연유닛을 인에이블하는 제2코어스 지연제어신호(DLC_2<1:N>)에 응답한다. 상기된 바와 같이 제1 및 제2코어스 지연제어신호<DCL_1<1:N>, DLC_2<1:N>)는 N개의 비트(bit)로 구성되며 신호선택부(410)는 인에이블된 제1 및 제2코어스 지연제어신호<DCL_1<1:N>, DLC_2<1:N>)의 비트중 최상위의 비트에 응답해 제1 내지 제4코어스 지연클럭(CLKDC_1 내지 CLKDC_4)을 선택한다.
따라서 제1 내지 제4코어스 지연클럭(CLKDC_1 내지 CLKDC_4)은 코어스 지연량(COARSE_DD)으로 지연되며 제1코어스 지연클럭(CLKDC_1)과 제2코어스 지연클럭(CLKDC_2), 그리고 제3코어스 지연클럭(CLKDC_3)과 제4코어스 지연클럭(CLKDC_4)은 단위 지연량(UNIT_DD)만큼 차이난다.
이해를 돕기위해 제1코어스 지연제어신호(DLC_1<1:2>) 및 제2코어스 지연제어신호(DLC_2<1:3>)가 인에이블되는 과정의 경우를 예로서 설명한다. 한편, 신호선 택부(410)의 구체적 동작과정은 도 6 및 도 7에서 자세히 후술된다.
지연고정루프회로의 동작 초기 인에이블된 제1 및 제2코어스 지연제어신호(DLC_1<1>, DLC_2<1>)에 응답해 지연유닛(403)이 인에이블된다. 따라서 제①패스 및 제②패스를 통해 지연 입력클럭(CLKD_1)이 제1 및 제3먹스(412, 414)로 전달된다. 제1 및 제3먹스(412, 414)는 인에이블된 제1 및 제2코어스 지연제어신호(DLC_1<1>, DLC_2<1>)에 응답해 지연 입력클럭(CLKD_1)을 제1 및 제3코어스 지연클럭(CLKDC_1, CLKDC_3)으로 선택해 출력한다.
이후 인에이블되는 제1 및 제2코어스 지연제어신호(DLC_1<2>, DLC_2<2>)에 응답해 지연유닛(404)이 인에이블된다. 따라서 제③패스 및 제④패스를 통해 지연 입력클럭(CLKD_2)이 제2 및 제4먹스(413, 415)로 전달된다. 제2 및 제4먹스(413, 415)는 인에이블된 제1 및 제2코어스 지연제어신호(DLC_1<2>, DLC_2<2>)에 응답해 지연 입력클럭(CLKD_2)을 제2 및 제4코어스 지연클럭(CLKDC_2, CLKDC_4)으로 선택해 출력한다.
이후 제2코어스 지연제어신호(DLC_2<3>)가 인에이블되고 지연유닛(405)은 제2코어스 지연제어신호(DLC_2<3>)에 응답해 인에이블된다. 따라서 제⑤패스 및 제⑥패스를 통해 지연 입력클럭(CLKD_3)이 제1 및 제3먹스(412, 414)로 전달된다. 그리고 제①패스 및 제②패스를 통해 지연 입력클럭(CLKD_1) 역시 제1 및 제3먹스(412, 414)로 전달된다. 그러나 제3먹스(414)만이 인에이블된 제2코어스 지연제어신호(DLC_2<3>)에 응답해 지연 입력클럭(CLKD_3)을 제2코어스 지연클럭(CLKDC_4)으로 선택해 출력한다.
즉, 지연고정루프회로에서 본 발명에 따른 지연회로는 코어스 지연량(COARSE_DD)으로 지연되는 다수의 코어스 지연클럭(CLKDC_1 내지 CLKDC_2)을 생성할 수 있다.
한편, 제3 및 제4먹스(414, 415)의 출력단의 버블은 제3및 제4먹스(414, 415)에 입력되는 신호가 반전되어 출력됨을 의미한다. 이는 도 1 및 도 2에서 상기된 바와 같이 제1내부클럭(CLK_1)과 제2내부클럭(CLK_2)의 듀티비를 보정하기 위해서이다.
결국 본 발명에 따른 지연회로는 하나의 지연라인부만을 이용하여 다수의 지연클럭을 생성하고 다수의 지연클럭 중 원하는 지연클럭을 선택할 수 있다. 또한 본 발명에 따른 지연회로는 종래기술과 비교하여 레이아웃 면적 및 전력소비를 줄일 수 있는데 자세한 설명은 도 6에서 후술된다.
도 6은 도 4 및 도 5의 제1먹스(412)의 상세 구성도이다.
제1먹스(412)와 제3먹스(414)는 동일한 구성으로서 이하에서는 제1먹스(412)를 중심으로 설명한다.
도면에 도시된 바와 같이 제1먹스(412)는 제1감지수단(601) 및 제1선택수단(611)을 포함한다.
제1감지수단(601)은 제1먹스(412)로 입력되는 제1코어스 지연제어신호를 비교하여, 인에이블된 제1코어스 지연제어신호 중 최상위 비트의 제1코어스 지연제어신호를 감지한다.
그리고 제1선택수단(611)은 제1감지수단(601)에서 감지한 최상위 비트의 제1코어스 지연신호에 응답해 인에이블되는 지연유닛에 의해 생성되는 지연 입력클럭을 제1코어스 지연클럭(CLLKDC_1)으로 선택해 출력한다. 이하 제1먹스(412)의 자세한 동작과정을 설명한다.
제1코어스 지연제어신호(DLC_1<1>)가 하이레벨로 인에이블되면 제1인버터(603)는 로우레벨의 신호를 출력하므로 제1노어게이트(605)는 하이레벨의 신호를 출력한다. 따라서 제1패스게이트(613)는 턴온되어 제①패스로 전달되는 지연 입력클럭(CLKD_1)을 제1코어스 지연클럭(CLKDC_1)으로 출력한다.
이후 제1코어스 지연제어신호(DLC_1<1:3>)가 하이레벨로 인에이블되면 제1노어게이트(605)는 로우레벨의 신호를 출력한다. 따라서 제1패스게이트(613)는 턴오프된다. 그러나 제2인버터(607)는 로우레벨의 신호를 출력하므로 제2노어게이트(609)는 하이레벨의 신호를 출력한다. 따라서 제2패스게이트(615)는 턴온되어 제⑤패스로 전달되는 지연 입력클럭(CLKD_3)를 제1코어스 지연클럭(CLKDC_1)으로 출력한다.
이후 제1코어스 지연제어신호(DLC_1<1:N>)가 하이레벨로 인에이블되면 제3패스게이트(617)만 턴온되므로 제⑫패스로 전달되는 지연 입력클럭(CLKD_N)이 제1코어스 지연클럭(CLKDC_1)으로 출력된다.
한편, 도 3에서 상기된 바와 같이 4개의 지연클럭을 생성하기 위해 4개의 지연라인이 필요한데 본 발명에 따른 지연회로는 하나의 지연라인부(401)와 신호선택부(410)를 포함한다. 지연유닛은 일반적으로 2개의 낸드게이트로 구성되며 2개의 낸드게이트의 크기는 하나의 지연클럭을 선택해 출력하기 위한 인버터, 노어게이트, 패스게이트 모두의 크기보다 크다. 또한 제1 내지 제4먹스(412 내지 415)는 지연라인부(401)가 생성하는 지연 입력클럭을 번갈아 입력받도록 구성되어 있으므로 4개의 지연라인의 레이아웃 면적보다 하나의 지연라인부(401) 및 신호선택부(410)의 레이아웃 면적이 더 작다.
또한 4개의 지연라인이 사용되는 경우, 클럭이 토글하면서 4개의 지연라인에서 인에이블된 지연유닛 모두에서 전력소비가 발생하지만 하나의 지연라인부(401) 및 신호선택부(410)가 사용되는 경우, 하나의 지연라인부(401)의 인에이블된 지연유닛에서 전력소비가 발생하므로 본 발명에 따른 지연회로가 종래의 지연회로보다 적은 전력을 소비힌다.
도 7은 도 4 및 도 5의 제2먹스(413)의 상세 구성도이다.
제2먹스(413)와 제4먹스(415)는 동일한 구성으로서 이하에서는 제2먹스(413)를 중심으로 설명한다.
제2먹스(413)는 제1감지수단(601) 및 제1비교수단(611)과 동일한 구성의 제2감지수단(701) 및 제2비교수단(703)을 포함한다. 다만 제2먹스(413)는 제1먹스(412)와 달리 짝수번째 지연유닛(404, 407)에 의한 지연 입력클럭을 입력받으므로 짝수번째 지연유닛(404, 407)을 인에이블하는 제1코어스 지연제어신호를 입력받는다.
도 8은 본 발명의 다른 실시예에 따른 지연회로를 포함하는 지연고정루프회로의 제1구성도이다.
도면에 도시된 바와 같이 본 발명에 따른 지연고정루프회로는 제1지연고정부(801), 제2지연고정부(831), 듀티비 보정회로부(851) 및 공유 코어스 지연부(871)를 포함한다.
제1지연고정부(801)는 제1위상비교부(803), 제1지연조절부(805), 제1파인 지연부(807) 및 제1레플리카 모델부(809)를 포함한다. 제2지연고정부(831)는 제2위상비교부(833), 제2지연조절부(835), 제2파인 지연부(837) 및 제2레플리카 모델부(839)를 포함한다. 그리고 제1 및 제2지연고정부(801, 831)는 본 발명에 따른 지연회로를 공유 코어스 지연부(871)로서 공유한다.
따라서 상기된 바와 같이, 도 1의 지연고정루프회로는 4개의 지연라인을 포함하지만 본 발명에 따른 지연고정루프회로는 1개의 지연라인부를 포함하는 지연회로를 포함함으로써 종래기술과 비교하여 레이아웃 면적 및 전력소모가 감소하는 장점이 있다.
제1위상비교부(803)는 외부클럭(EXT_CLK)과 제1레플리카 모델부(809)로부터 출력되는 제1피드백클럭(FB_1)의 위상차에 대한 제1위상비교결과로서 제1비교신호(CMP_1)을 생성한다. 제1지연조절부(805)는 비교신호(CMP_1)에 응답해 제1코어스 지연제어신호(DCL_1) 및 제1파인 지연제어신호(DLF_1)를 생성한다.
공유 코어스 지연부(871)는 제1코어스 지연제어신호(DCL_1)에 응답해 외부클럭(EXT_CLK)을 코어스 지연량(COARSE_DD)으로 지연시켜 제1 및 제2코어스 지연클 럭(CLKDC_1, CLKDC_2)를 출력한다. 제1코어스 지연제어신호(DLC_1)는 상기 제1위상비교결과로부터 도출되는 것이므로 공유 코어스 지연부(871)는 상기 제1위상비교결과에 응답해 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)를 출력한다고도 할 수 있다. 또한 같은 의미로 공유 코어스 지연부(871)는 후술되는 제2지연고정부(831)에서 도출되는 외부클럭(EXT_CLK)과 제2피드백클럭(FB_2)의 제2위상비교결과에 응답해 제3 및 제4코어스 지연클럭(CLKDC_3, CLKDC_4)을 출력한다.
제1파인지연부(807)는 제1파인 지연제어신호(DLF_1)에 응답해 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)의 위상을 혼합하여 제1내부클럭(CLK_1)을 출력한다.
제2지연고정부(831)역시 제1지연고정부(801)와 유사한 동작을 수행하여 제1내부클럭과 라이징 에지가 일치하는 제2내부클럭(CLK_2)을 출력한다. 그러나 제2파인 지연부(835)는 후술되는 듀티비 보정동작과 관련하여 외부클럭(EXT_CLK)을 반전시켜 출력하기 때문에 제1내부클럭(CLK_1)과 제2내부클럭(CLK_2)의 라이징 에지는 서로 위상일치되며 제2내부클럭(CLK_2)의 듀티비는 제1내부클럭(CLK_1)의 듀티비와 반대이다. 제2파인 지연부(835)의 출력단에 도시된 버블은 반전을 의미한다.
한편, 도 8의 지연고정루프회로는 도 5의 지연회로를 채용하고 있는데 도 5의 제3 및 제4먹스(414, 415)는 입력신호를 반전하여 출력한다. 제2파인 지연부(835)가 입력신호를 반전하여 출력할 경우 제3 및 제4먹스(414, 415)는 입력신호를 반전하여 출력할 필요가 없으며 반대로 제3 및 제4먹스(414, 415)가 입력신호를 반전하여 출력할 경우 제2파인 지연부(835)는 입력신호를 반전하여 출력할 필요가 없다.
듀티비 보정회로부(851)는 듀티비 보정부(853) 및 듀티비 감지부(855)를 포함한다. 듀티비 감지부(855)는 제1 및 제2내부클럭(CLK_1, CLK_2)의 듀티비에 대한 정보를 포함하는 보정신호(CTRL_1)를 생성하여 듀티비 보정부(853)로 전달하며 듀티비 보정부(853)는 보정신호(CTRL_1)에 응답해 제1 및 제2내부클럭(CLK_1, CLK_2)의 듀티비를 보정한다.
도 9는 본 발명의 다른 실시예에 따른 지연회로를 포함하는 지연고정루프회로의 제2구성도이다.
도면에 도시된 바와 같이 본 발명에 따른 지연고정루프회로는 제1지연고정부(901), 제2지연고정부(931), 듀티비 보정회로부(951) 및 공유 코어스 지연부(971)를 포함한다.
제1지연고정부(901)는 위상비교부(903), 제1지연조절부(905), 제1파인 지연부(907) 및 레플리카 모델부(909)를 포함한다. 제2지연고정부(931)는 제2지연조절부(933) 및 제2파인지연부(935)를 포함한다. 그리고 제1 및 제2지연고정부(901, 931)는 본 발명에 따른 지연회로를 공유 코어스 지연부(971)로서 공유한다.
따라서 상기된 바와 같이, 도 2의 지연고정루프회로는 4개의 지연라인을 포함하지만 본 발명에 따른 지연고정루프회로는 1개의 지연라인부를 포함하는 지연회로를 포함함으로써 종래기술과 비교하여 레이아웃 면적 및 전력소모가 감소하는 장점이 있다.
제1지연고정부(901)의 동작 및 구성은 도 8의 제1지연고정부(801)의 동작 및 구성과 유사하다. 하지만 제2지연고정부(931)는 도 8의 제2지연고정부(831)와 달리 위상비교부 및 레플리카 모델부를 포함하지 않는다. 대신 제2지연고정부(931)는 비교신호(CMP) 및 듀티비 감지부(955)에서 생성되는 보정신호(CTRL_2) 각각에 응답해 외부클럭(EXT_CLK)을 지연시켜 제2내부클럭(CLK_2)을 생성함으로써 듀티비 보정회로부(951)가 제1 및 제2내부클럭(CLK_1, CLK_2)의 듀티비를 보정할 수 있도록 한다.
제2지연고정부(931)는 비교신호(CMP) 및 보정신호(CTRL_2)에 응답해 외부클럭(EXT_CLK)을 코어스 지연량(COARSE_DD) 및 파인 지연량(FINE_DD)으로 지연후 반전시켜 제2내부클럭(CLK_2)을 출력한다.
공유 코어스 지연부(971)는 제1코어스 지연제어신호(DCL_1)에 응답해 외부클럭(EXT_CLK)을 코어스 지연량(COARSE_DD)으로 지연시켜 제1 및 제2코어스 지연클럭(CLKDC_1, CLKDC_2)를 출력하며 제1코어스 지연제어신호(DLC_1)는 외부클럭(EXT_CLK)과 피드백클럭(FB)의 위상비교결과로부터 도출된다. 또한 공유 코어스 지연부(871)는 제2코어스 지연제어신호(DLC_2)에 응답하여 제3 및 제4코어스 지연클럭(CLKDC_3, CLKDC_4)을 출력하며 제2코어스 지연제어신호(DLC_2)는 듀티비 감지부(955)가 제1 및 제2내부클럭(CLK_1, CLK_2)의 듀티비 감지결과로서 출력하는 보정신호(CTRL_2)에 응답해 출력된다.
따라서 공유 코어스 지연부(971)는 상기 위상비교결과 및 상기 듀티비 감지결과에 응답해 제1 내지 제4코어스 지연클럭(CLKDC_1 내지 CLKDC_4)을 출력한다고 도 할 수 있다.
듀티비 보정회로부(951)는 보정클럭(CLK_OUT)의 듀티비를 감지해 보정신호(CTRL_2)를 생성하고 제1내부클럭(CLK_1)과 제2내부클럭(CLK_2)의 듀티비를 보정한다. 듀티비 감지부(955)는 제1 및 제2내부클럭(CLK_1, CLK_2)의 듀티비에 대한 정보를 포함하는 보정신호(CTRL_2)를 생성하여 제2지연조절부(933)로 전달하며 제2지연조절부(933)는 보정신호(CTRL_2)에 응답해 제2내부클럭(CLK_2)의 지연량을 조절한다. 듀티비 보정부(953)는 제1 및 제2내부클럭(CLK_1, CLK_2)을 기초로 듀티비가 보정된 보정클럭(CLK_OUT)을 생성한다.
한편, 도 2에서 상기된 바와 같이 제2파인 지연부(935)의 버블은 입력신호를 반전하는 역할을 한다. 도 9의 지연고정루프회로는 도 5의 지연회로를 채용하고 있는데 도 5의 제3 및 제4먹스(414, 415)는 입력신호를 반전하여 출력한다. 제2파인 지연부(935)가 입력신호를 반전하여 출력할 경우 제3 및 제4먹스(414, 415)는 입력신호를 반전하여 출력할 필요가 없으며 반대로 제3 및 제4먹스(414, 415)가 입력신호를 반전하여 출력할 경우 제2파인 지연부(935)는 입력신호를 반전하여 출력할 필요가 없다.
도 10은 도 9의 지연고정루프회로의 동작을 설명하기 위한 타이밍 도이다.
위상비교부(903)는 외부클럭(EXT_CLK)과 피드백클럭(FB)의 위상을 비교한다. 도면에 도시된 바와 같이 외부클럭(EXT_CLK)과 피드백클럭(FB) 사이에는 위상차가 존재하므로 비교신호(CMP)는 인에이블된다. 공유 코어스 지연부(971), 제1 및 제2 파인 지연부(907, 935)는 외부클럭(EXT_CLK)을 제1지연량(PH_1)만큼 지연시켜 제1 및 제2내부클럭(CLK_1, CLK_2)을 출력한다. 제2파인 지연부(935)는 입력신호를 반전하여 출력하므로 제2내부클럭(CLK_2)은 제1내부클럭(CLK_1)과 반전되어 있다.
한편, 외부클럭(EXT_CLK)의 하이레벨 구간이 로우레벨 구간보다 좁아 제1 및 제2내부클럭(CLK_1, CLK_2)의 듀티비는 50:50이 아니다. 그리고 듀티비 보정부(953)는 제1내부클럭(CLK_1)과 제2내부클럭(CLK_2)의 라이징 에지를 감지해 제1내부클럭(CLK_1)의 라이징 에지와 제2내부클럭(CLK_2)의 라이징 에지의 간격을 하이펄스 폭으로 하는 보정클럭(CLK_OUT)을 생성하므로 보정클럭(CLK_OUT)의 듀티비 역시 50:50이 아니다. 따라서 듀티비 감지부(955)는 인에이블된 보정신호(CTRL_2)를 제2지연조절부(933)로 출력한다.
제2지연조절부(933)는 보정신호(CTRL_2)에 응답해 제2코어스 지연제어신호(DLC_2) 및 제2파인 지연제어신호(DLF_2)를 인에이블하고 공유 코어스 지연부(971) 및 제2파인 지연부(935)는 외부클럭(EXT_CLK)을 제2지연량(PH_2)만큼 더 지연하여 제2내부클럭(CLK_2)을 출력한다.
제2외부클럭(CLK_2)이 제2지연량(PH_2) 더 지연된 만큼 보정클럭(CLK_OUT)의 하이펄스 폭은 외부클럭(EXT_CLK)의 하이펄스 폭보다 넓어지며 제1내부클럭(CLK_1) 및 제2내부클럭(CLK_2)의 듀티비는 보정된다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자 에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 듀티비 보정회로를 포함하는 종래의 지연고정루프회로의 구성도,
도 2는 듀티비 보정회로를 포함하는 종래의 다른 구성의 지연고정루프회로의 구성도,
도 3은 도 1의 제1코어스 지연부 및 제1파인 지연부를 함께 도시한 구성도,
도 4는 본 발명의 일실시예에 따른 지연회로의 구성도,
도 5는 본 발명의 다른 실시예에 따른 지연회로의 구성도,
도 6은 도 5 및 도 4의 제1먹스의 상세 구성도,
도 7은 도 5 및 도 4의 제2먹스의 상세 구성도,
도 8은 본 발명의 다른 실시예에 따른 지연회로를 포함하는 지연고정루프회로의 제1구성도,
도 9는 본 발명의 다른 실시예에 따른 지연회로를 포함하는 지연고정루프회로의 제2구성도,
도 10은 도 9의 지연고정루프회로의 동작을 설명하기 위한 타이밍 도이다.

Claims (23)

  1. 지연고정루프회로의 지연회로에 있어서,
    적어도 하나 이상의 지연 제어신호에 응답하여, 입력클럭을 단위 지연량만큼씩 지연시켜 상기 지연 제어신호에 대응하는 지연 입력클럭을 생성하는 다수의 지연유닛을 포함하는 지연라인부; 및
    상기 지연 제어신호에 응답하여, 상기 지연라인부에 의해 생성된 다수의 지연 입력클럭 중 상기 단위 지연량만큼 차이나는 복수의 코어스 지연클럭을 선택적으로 출력하는 신호선택부를 포함하며,
    상기 지연고정루프회로는 상기 복수의 코어스 지연클럭을 이용하여 파인 지연량만큼씩 지연된 내부클럭을 출력하는
    지연고정루프회로의 지연회로.
  2. 제 1항에 있어서,
    상기 지연회로는
    상기 다수의 지연 제어신호를 논리합 연산하여 상기 지연라인부로 전달하는 다수의 논리합 연산소자를 포함하는 입력부
    를 더 포함하는 지연고정루프회로의 지연회로.
  3. 삭제
  4. 제 1항에 있어서
    상기 다수의 지연제어신호는
    제1 및 제2코어스 지연제어신호인
    지연고정루프회로의 지연회로.
  5. 제 4항에 있어서,
    상기 신호선택부는
    상기 제1코어스 지연제어신호에 응답하여 상기 다수의 지연 입력클럭 중 하나를 제1코어스 지연클럭으로 선택해 출력하는 제1먹스;
    상기 제1코어스 지연제어신호에 응답하여 상기 다수의 지연 입력클럭 중 하나를 제2코어스 지연클럭으로 선택해 출력하는 제2먹스;
    상기 제2코어스 지연제어신호에 응답하여 상기 다수의 지연 입력클럭 중 하나를 제3코어스 지연클럭으로 선택해 출력하는 제3먹스; 및
    상기 제2코어스 지연제어신호에 응답하여 상기 다수의 지연 입력클럭 중 하나를 제4코어스 지연클럭으로 선택해 출력하는 제4먹스
    를 포함하는 지연고정루프회로의 지연회로.
  6. 제 5항에 있어서,
    상기 제1먹스와 상기 제2먹스는
    상기 단위 지연량만큼 차이나는 지연 입력클럭을 번갈아 입력받는
    지연고정루프회로의 지연회로.
  7. 제 5항에 있어서,
    상기 제3먹스와 상기 제4먹스는
    상기 단위 지연량만큼 차이나는 지연 입력클럭을 번갈아 입력받는
    지연고정루프회로의 지연회로.
  8. 제1 및 제2위상비교결과에 응답해 외부클럭을 코어스 지연량으로 지연시켜 제1 내지 제4코어스 지연클럭을 출력하는 공유 코어스 지연부;
    상기 외부클럭과 반도체 메모리 장치의 지연 모델링이 반영된 제1피드백클럭의 상기 제1위상비교결과에 응답해, 상기 공유 코어스 지연부가 출력하는 상기 제1 및 제2코어스 지연클럭의 위상을 혼합하여 제1내부클럭을 출력하는 제1지연고정부;
    상기 외부클럭과 제2피드백클럭의 상기 제2위상비교결과에 응답해 상기 공유 코어스 지연부가 출력하는 상기 제3 및 제4코어스 지연클럭의 위상을 혼합하여 제2 내부클럭을 출력하는 제2지연고정부; 및
    상기 제1내부클럭 및 제2내부클럭의 듀티비를 보정하는 듀티비 보정회로부
    를 포함하는 지연고정루프회로.
  9. 제 8항에 있어서,
    상기 제1지연고정부는
    상기 외부클럭과 상기 제1피드백클럭의 위상을 비교하여 제1비교신호를 생성하는 제1위상비교부;
    상기 제1비교신호에 응답하여 제1코어스 지연제어신호 및 제1파인 지연제어신호를 생성하는 제1지연조절부;
    상기 제1파인 지연제어신호에 응답해 상기 제1코어스 지연클럭 및 제2코어스 지연클럭의 위상을 혼합하여 상기 제1내부클럭을 출력하는 제1파인 지연부; 및
    상기 제1내부클럭을 입력받아 상기 제1피드백클럭을 출력하는 제1레플리카 모델부
    를 포함하는 지연고정루프회로.
  10. 제 9항에 있어서,
    상기 제2지연고정부는
    상기 외부클럭과 상기 제2피드백클럭의 위상을 비교하여 제2비교신호를 생성하는 제2위상비교부;
    상기 제2비교신호에 응답하여 제2코어스 지연제어신호 및 제2파인 지연제어신호를 생성하는 제2지연조절부;
    상기 제2파인 지연제어신호에 응답해 상기 제3코어스 지연클럭 및 제4코어스 지연클럭의 위상을 혼합하고 반전시켜 상기 제2내부클럭을 출력하는 제2파인 지연부; 및
    상기 제2내부클럭을 입력받아 상기 제2피드백클럭을 출력하는 제2레플리카 모델부
    를 포함하는 지연고정루프회로.
  11. 제 10항에 있어서,
    상기 공유 코어스 지연부는
    상기 제1 및 제2코어스 지연제어신호를 논리합 연산하는 다수의 논리합 연산소자를 포함하는 입력수단;
    상기 입력수단의 출력신호에 응답해 상기 외부클럭을 단위 지연량만큼씩 지연시켜 상기 제1 및 제2 코어스 지연제어신호 각각에 대응하는 지연 외부클럭을 생성하는 다수의 지연유닛을 포함하는 지연라인수단; 및
    상기 제1 및 제2 코어스 지연제어신호 각각에 응답해 상기 지연 외부클럭 중 일부를 상기 제1 내지 제4코어스 지연클럭으로 선택해 출력하는 신호선택수단
    을 포함하는 지연고정루프회로.
  12. 제 11항에 있어서,
    상기 단위 지연량은
    상기 코어스 지연량보다 작은
    지연고정루프회로.
  13. 제 11항에 있어서,
    상기 신호선택수단은
    상기 제1코어스 지연제어신호에 응답해 상기 제1코어스 지연클럭을 출력하는 제1먹스;
    상기 제1코어스 지연제어신호에 응답해 상기 제2코어스 지연클럭을 출력하는 제2먹스;
    상기 제2코어스 지연제어신호에 응답해 상기 제3코어스 지연클럭을 출력하는 제3먹스; 및
    상기 제2코어스 지연제어신호에 응답해 상기 제4코어스 지연클럭을 출력하는 제4먹스
    를 포함하는 지연고정루프회로.
  14. 제 13항에 있어서,
    상기 제1먹스와 상기 제2먹스는
    상기 단위 지연량만큼 차이나는 지연 외부클럭을 번갈아 입력받는
    지연고정루프회로.
  15. 제 13항에 있어서,
    상기 제3먹스와 상기 제4먹스는
    상기 단위 지연량만큼 차이나는 지연 외부클럭을 번갈아 입력받는
    지연고정루프회로.
  16. 위상비교결과 및 듀티비 감지결과에 응답해 외부클럭을 코어스 지연량으로 지연시켜 제1 내지 제4코어스 지연클럭을 출력하는 공유 코어스 지연부;
    상기 외부클럭과 반도체 메모리 장치의 지연 모델링이 반영된 피드백클럭의 상기 위상비교결과에 응답해, 상기 공유 코어스 지연부가 출력하는 상기 제1 및 제2코어스 지연클럭의 위상을 혼합하여 제1내부클럭을 출력하는 제1지연고정부;
    상기 위상비교결과 및 상기 듀티비 감지결과에 응답해 상기 공유 코어스 지연부가 출력하는 상기 제3 및 제4코어스 지연클럭의 위상을 혼합하여 제2내부클럭을 출력하는 제2지연고정부; 및
    상기 제1 및 제2내부클럭의 상기 듀티비 감지결과로서 보정신호를 생성하고 상기 제1 및 제2내부클럭의 듀티비를 보정하는 듀티비 보정회로부
    를 포함하는 지연고정루프회로.
  17. 제 16항에 있어서,
    상기 제1지연고정부는
    상기 외부클럭과 상기 피드백클럭의 위상을 비교하여 비교신호를 생성하는 위상비교부;
    상기 비교신호에 응답하여 제1코어스 지연제어신호 및 제1파인 지연제어신호를 생성하는 제1지연조절부;
    상기 제1파인 지연제어신호에 응답해 상기 제1 및 제2코어스 지연클럭의 위상을 혼합하여 상기 제1내부클럭을 출력하는 제1파인 지연부; 및
    상기 제1내부클럭을 입력받아 상기 피드백클럭을 출력하는 레플리카 모델부
    를 포함하는 지연고정루프회로.
  18. 제 17항에 있어서,
    상기 제2지연고정부는
    상기 비교신호 및 상기 보정신호에 응답하여 제2코어스 지연제어신호 및 제2파인 지연제어신호를 생성하는 제2지연조절부; 및
    상기 제2파인 지연제어신호에 응답해 상기 제3 및 제4코어스 지연클럭의 위상을 혼합하고 반전시켜 상기 제2내부클럭을 출력하는 제2파인 지연부
    를 포함하는 지연고정루프회로.
  19. 제 18항에 있어서,
    상기 공유 코어스 지연부는
    상기 제1 및 제2코어스 지연제어신호를 논리합 연산하는 다수의 논리합 연산소자를 포함하는 입력수단;
    상기 입력수단의 출력신호에 응답해 상기 외부클럭을 단위 지연량으로 지연시켜 상기 제1 및 제2 코어스 지연제어신호 각각에 대응하는 지연 외부클럭을 생성하는 다수의 지연유닛을 포함하는 지연라인수단; 및
    상기 제1 및 제2 코어스 지연제어신호 각각에 응답해 상기 지연 외부클럭 중 일부를 상기 제1 내지 제4코어스 지연클럭으로 선택해 출력하는 신호선택수단
    을 포함하는 지연고정루프회로.
  20. 제 19항에 있어서,
    상기 신호선택수단은
    상기 제1코어스 지연제어신호에 응답해 상기 제1코어스 지연클럭을 출력하는 제1먹스;
    상기 제1코어스 지연제어신호에 응답해 상기 제2코어스 지연클럭을 출력하는 제2먹스;
    상기 제2코어스 지연제어신호에 응답해 상기 제3코어스 지연클럭을 출력하는 제3먹스; 및
    상기 제2코어스 지연제어신호에 응답해 상기 제4코어스 지연클럭을 출력하는 제4먹스
    를 포함하는 지연고정루프회로.
  21. 제 20항에 있어서,
    상기 제1먹스와 상기 제2먹스는
    상기 단위 지연량만큼 차이나는 지연 외부클럭을 번갈아 입력받는
    지연고정루프회로.
  22. 제 20항에 있어서,
    상기 제3먹스와 상기 제4먹스는
    상기 단위 지연량만큼 차이나는 지연 외부클럭을 번갈아 입력받는
    지연고정루프회로.
  23. 제 16항에 있어서,
    상기 듀티비 보정회로부는
    상기 제1내부클럭의 제1에지와 상기 제2내부클럭의 제1에지 사이의 폭을 제1논리레벨로 하는 클럭을 생성하는
    지연고정루프회로.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI116432B (fi) * 2003-05-15 2005-11-15 Elektrobit Testing Oy Menetelmä ja järjestely kanavasimulaation suorittamiseksi
JP5607289B2 (ja) * 2007-09-07 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル タイミング制御回路及び半導体記憶装置
JP2009278528A (ja) * 2008-05-16 2009-11-26 Elpida Memory Inc Ｄｌｌ回路、および半導体装置
JP5639740B2 (ja) * 2008-10-24 2014-12-10 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． Ｄｌｌ回路とその制御方法
KR101022674B1 (ko) * 2008-12-05 2011-03-22 주식회사 하이닉스반도체 지연고정루프회로 및 그 동작방법
US8390352B2 (en) * 2009-04-06 2013-03-05 Honeywell International Inc. Apparatus and method for compensating for process, voltage, and temperature variation of the time delay of a digital delay line
US8279761B2 (en) * 2010-05-28 2012-10-02 Altera Corporation Input/output interface for periodic signals
KR101262322B1 (ko) * 2011-12-23 2013-05-09 연세대학교 산학협력단 지연 고정 루프
EP3446403B1 (en) 2016-04-22 2021-01-06 Kandou Labs S.A. High performance phase locked loop
US10193716B2 (en) 2016-04-28 2019-01-29 Kandou Labs, S.A. Clock data recovery with decision feedback equalization
US10411922B2 (en) 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops
CN110945830B (zh) 2017-05-22 2022-09-09 康杜实验室公司 多模式数据驱动型时钟恢复电路
US10554380B2 (en) 2018-01-26 2020-02-04 Kandou Labs, S.A. Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation
EP4145705A1 (en) 2018-06-12 2023-03-08 Kandou Labs SA Low latency combined clock data recovery logic network and charge pump circuit
US10958251B2 (en) 2019-04-08 2021-03-23 Kandou Labs, S.A. Multiple adjacent slicewise layout of voltage-controlled oscillator
US10630272B1 (en) * 2019-04-08 2020-04-21 Kandou Labs, S.A. Measurement and correction of multiphase clock duty cycle and skew
US11463092B1 (en) 2021-04-01 2022-10-04 Kanou Labs Sa Clock and data recovery lock detection circuit for verifying lock condition in presence of imbalanced early to late vote ratios
US11563605B2 (en) 2021-04-07 2023-01-24 Kandou Labs SA Horizontal centering of sampling point using multiple vertical voltage measurements
US11496282B1 (en) 2021-06-04 2022-11-08 Kandou Labs, S.A. Horizontal centering of sampling point using vertical vernier

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11284496A (ja) * 1998-03-30 1999-10-15 Sanyo Electric Co Ltd パルス遅延回路及びパルス制御回路
KR20060112011A (ko) * 2005-04-26 2006-10-31 삼성전자주식회사 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100214503B1 (ko) * 1996-09-02 1999-08-02 구본준 피에이엠방식 통신장치의 타이밍 복구회로
KR100645461B1 (ko) * 2004-06-30 2006-11-15 주식회사 하이닉스반도체 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및그의 제어 방법
KR100837822B1 (ko) 2007-01-10 2008-06-16 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
JP4861256B2 (ja) * 2007-06-15 2012-01-25 株式会社東芝 Ｄｌｌ回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11284496A (ja) * 1998-03-30 1999-10-15 Sanyo Electric Co Ltd パルス遅延回路及びパルス制御回路
KR20060112011A (ko) * 2005-04-26 2006-10-31 삼성전자주식회사 지연고정루프회로 및 그에 따른 전송코어클럭신호 발생방법

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