KR100868015B1 - 지연 장치, 이를 이용한 지연 고정 루프 회로 및 반도체메모리 장치 - Google Patents

지연 장치, 이를 이용한 지연 고정 루프 회로 및 반도체메모리 장치 Download PDF

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KR100868015B1
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Abstract

본 발명은 초기 동작시, 입력된 복수개의 클럭을 가변 가능한 초기 지연량 중 초기상태 설정신호에 따라 설정된 지연량 만큼 지연시키고, 초기 동작 이후 상기 설정된 지연량을 위상 검출신호에 따라 증감시키는 레지스터 제어 지연부; 상기 복수개의 클럭 중 어느 하나와 상기 레지스터 지연부를 통해 지연된 상기 복수개의 클럭 중 어느 하나의 위상을 비교하여 상기 위상 검출신호를 출력하는 위상 비교기; 및 상기 초기상태 설정신호를 생성하기 위한 초기상태 설정부를 구비한다.
Figure R1020070014573
지연라인, 유닛 딜레이, 테스트 모드 신호

Description

지연 장치, 이를 이용한 지연 고정 루프 회로 및 반도체 메모리 장치{DELAY APPARATUS, DELAY LOCKED LOOP CIRCUIT AND SEMICONDUCTOR MEMORY APPARATUS USING THE SAME}
도 1은 종래의 기술에 따른 지연 고정 루프 회로의 블록도,
도 2는 종래의 기술에 따른 지연라인의 구성도,
도 3a 내지 도 3c는 종래의 기술에 따른 지연라인의 동작을 나타낸 타이밍도,
도 4a는 종래의 기술에 따른 지연라인의 오차발생을 나타낸 타이밍도,
도 4b는 종래의 기술에 따른 지연라인의 동작오류를 나타낸 타이밍도
도 5는 본 발명에 따른 지연 고정 루프 회로의 블록도,
도 6은 본 발명에 따른 지연라인의 회로도,
도 7은 도 6의 초기상태 선택부의 회로도,
도 8은 도 5의 초기상태 설정부의 회로도,
도 9a 및 도 9b는 본 발명에 따른 지연라인의 동작을 설명하기 위한 회로도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11: 제 1 클럭 버퍼 12: 제 2 클럭 버퍼
13: 클럭 분주기 17: 쉬프트 레지스터
18: 쉬피트 제어기 19: 위상 비교기
20: 제 1 드라이버 21: 제 2 드라이버
22: 지연 모델 100: 지연 모니터
200: 제 1 지연라인 300: 제 2 지연라인
400: 제 3 지연라인 410 ~ 412: 유닛 딜레이
420: 신호 입력부 430: 초기상태 선택부
500: 초기상태 설정부 510 ~ 540: 퓨즈 셋
본 발명은 반도체 회로기술에 관한 것으로서, 더욱 자세하게는 지연 장치, 이를 이용한 지연 고정 루프 회로(Delay Locked Loop Circuit) 및 반도체 메모리 장치에 관한 것이다.
통상적으로, 반도체 메모리 장치에서 사용되는 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러 없이 보다 빠른 동작을 보장하기 위하여 사용되기도 한다. 반도체 메모리 장치 외부로부터 입력되는 클럭이 반도체 메모리 장치 내부에서 사용될 때 내부 회로에 의한 클럭 스큐(Clock Skew) 즉, 시간지연이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 지연 고정 루프 회로가 사용되고 있다.
종래의 기술에 따른 지연 고정 루프 회로는 도 1에 도시된 바와 같이, 반전 외부 클럭(/CLK)을 입력으로 하여 외부 클럭(CLK)의 폴링 엣지에 동기된 제 1 내부 클럭(FCLK)을 생성하는 제 1 클럭 버퍼(11), 외부 클럭(CLK)을 입력으로 하여 라이징 엣지에 동기된 제 2 내부 클럭(RCLK)을 생성하는 제 2 클럭 버퍼(12), 상기 제 2 내부 클럭(RCLK)을 1/N(N은 양의 정수)로 분주하여 지연 모니터링 클럭(DLY_IN) 및 기준 클럭(REF_CLK)을 출력하는 클럭 분주기(13), 상기 제 1 내부 클럭(FCLK)을 입력받아 지연시키는 제 1 지연라인(14), 상기 제 2 내부 클럭(RCLK)을 입력받아 지연시키는 제 2 지연라인(15), 상기 지연 모니터링 클럭(DLY_IN)을 입력받아 지연시키는 제 3 지연라인(16), 상기 제 1 내지 제 3 지연라인(14 ~ 16)의 지연량을 결정하는 쉬프트 레지스터(17), 지연고정 신호(DLL_LOCK)에 응답하여 상기 제 1 지연라인(14)의 출력(IFCLK)을 구동하여 제 1 지연 고정 루프 클럭(FCLK_DLL)을 생성하는 제 1 드라이버(20), 상기 지연고정 신호(DLL_LOCK)에 응답하여 상기 제 2 지연라인(15)의 출력(IRCLK)을 구동하여 제 2 지연 고정 루프 클럭(RCLK_DLL)을 생성하는 제 2 드라이버(21), 상기 제 3 지연라인(16)의 출력(FB_DLY)이 실제 클럭 경로와 동일한 지연 경로를 거치도록 하여 피드백 클럭(FB_CLK)으로 출력하는 지연 모델(22), 상기 피드백 클럭(FB_CLK)과 기준 클럭(REF_CLK)의 위상을 비교하여 위상 검출신호(CTRL)를 출력하는 위상 비교기(19), 상기 위상 검출신호(CTRL)에 응답하여 쉬프트 레지스터(17)의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(Shift Right: SR, Shift Left: SL) 및 지연고정이 이루어졌음을 나타내는 상기 지연고정신호(DLL_LOCK)를 출력하는 쉬프트 제어기(18)를 구비한다.
상기 지연 모델(22)은 더미(Dummy) 클럭 버퍼, 더미 출력 버퍼 및 더미 로드 등을 포함하며, 복제회로(Replica Circuit)라고도 불리 운다. 상기 제 1 내지 제 3 지연라인(14 ~ 16), 쉬프트 레지스터(17) 및 쉬프트 제어기(18)를 묶어 레지스터 제어 지연부(10)라 한다.
상기 제 1 내지 제 3 지연라인(14 ~ 16)은 모두 동일하게 구성되며, 그 중 하나인 제 3 지연라인(16)은 도 2에 도시된 바와 같이, 복수개의 유닛 딜레이(16-1)(Unit Delay: UD) 들과 상기 쉬프트 레지스터(17)의 출력에 따라 상기 복수개의 유닛 딜레이 들 중에서 입력신호가 통과하는 유닛 딜레이의 수를 정하기 위한 연계회로(도시 생략) 들로 구성된다.
이와 같이 구성된 종래기술에 따른 지연 고정 루프 회로의 동작을 설명하면 다음과 같다.
초기 동작시 즉, 리셋 신호가 인에이블된 타이밍에 상기 지연 모니터링 클럭(DLY_IN)은 제 3 지연라인(16)의 초기 상태에 맞도록 기설정된 유닛 딜레이 하나만을 통과하고 지연 모델(22)을 거쳐 피드백 클럭(FB_CLK)으로 출력된다.
상기 위상 비교기(19)는 기준 클럭(REF_CLK)과 피드백 클럭(FB_CLK)의 라이징 엣지를 비교하여 위상 검출신호(CTRL)를 출력한다.
상기 쉬프트 제어기(18)는 상기 위상 검출신호(CTRL)에 응답하여 쉬프트 제어신호(SR, SL)를 출력한다.
상기 쉬프트 레지스터(17)는 상기 쉬프트 제어신호(SR, SL)에 응답하여 제 1 내지 제 3 지연라인(14 ~ 16)의 지연량을 결정한다. 상기 쉬프트 제어신호(SR)가 입력되면 레지스터값을 오른쪽으로 이동시키고, 상기 쉬프트 제어신호(SL)가 입력되면 레지스터값을 왼쪽으로 이동시켜 지연량을 조정한다.
이후 쉬프트 제어기(18)는 위상 검출신호(CTRL)에 따라 지연량이 조정된 피드백 클럭(FB_CLK)과 기준 클럭(REF_CLK)의 비교결과를 판단해가면서, 상기 피드백 클럭(FB_CLK)과 기준 클럭(REF_CLK)이 최소의 지터(Jitter)를 가지는 타이밍에 지연고정이 이루어졌음을 나타내는 지연고정 신호(DLL_LOCK)를 출력한다.
상기 제 1 및 제 2 드라이버(20, 21)가 상기 지연고정 신호(DLL_LOCK)에 응답하여 제 1 지연라인(14)의 출력(IFCLK)과 제 2 지연라인(15)의 출력(IRCLK)을 구동함으로써 외부 클럭(CLK)과 동기된 제 1 지연 고정 루프 클럭(FCLK_DLL) 및 제 2 지연 고정 루프 클럭(RCLK_DLL)이 생성된다.
한편, 종래의 지연라인의 동작을 도 3a 내지 도 4b를 참조하여 보다 상세하게 설명하면 다음과 같다.
상기 제 1 내지 제 3 지연라인(14 ~ 16)은 지연 고정 루프 회로가 초기화되면, 입력신호 즉, 지연 모니터링 클럭(DLY_IN)을 최종단의 유닛 딜레이 하나만을 거쳐 출력하도록 구성되어 있으며, 이는 변경이 불가능하다.
도 3a과 같이, 피드백 클럭(FB_CLK)의 위상이 기준 클럭(REF_CLK)에 비해 D 만큼의 앞서있다고 가정하자. 이 경우 피드백 클럭(FB_CLK)을 기준 클럭(REF_CLK)과 동기시키기 위해 D 만큼 지연시켜야 한다. 따라서 제 3 지연라인(16)의 최종단의 유닛 딜레이에서부터 시작하여 피드백 클럭(FB_CLK)이 통과하는 유닛 딜레이의 수를 증가시키는 방식으로 지연량을 증가시킨다.
도 3b와 같이, 피드백 클럭(FB_CLK)의 위상이 기준 클럭(REF_CLK)에 아주 약간 뒤쳐져 있다고 가정하자. 상술한 바와 같이, 초기 동작시 제 3 지연라인(16)은 최종단의 유닛 딜레이 하나만을 사용하므로 더 이상 지연량을 줄일 수 없다. 따라서 피드백 클럭(FB_CLK)을 기준 클럭(REF_CLK)과 동기시키기 위해서는 피드백 클럭(FB_CLK)을 거의 tCK 만큼 지연시켜야 한다. 모든 유닛 딜레이를 사용함에 따른 지연량이 tCK를 넘지 않으므로 이 경우가 유닛 딜레이를 가장 많이 사용하는 경우이다.
도 3c와 같이, 기준 클럭(REF_CLK)의 위상이 피드백 클럭(FB_CLK)에 아주 약간 뒤쳐져 있다고 가정하자. 이 경우 제 3 지연라인(16)은 최종단의 유닛 딜레이 하나만을 사용하면 되며, 이 경우가 유닛 딜레이를 가장 적게 사용하는 경우이다.
한편, 도 4a와 같이, 지연고정 즉, 피드백 클럭(FB_CLK)과 기준 클럭(REF_CLK)의 위상 동기가 이루어진 후 PVT(Process/Voltage/Temperature) 변동이 발생할 경우, 피드백 클럭(FB_CLK)의 위상이 기준 클럭(REF_CLK)에 비해 뒤쳐지는 경우가 발생할 수 있다. 그 원인은 제 1 내지 제 3 지연 라인(14 ~ 16)과 지연 모델(22)이 인버터나 로직 게이트로 구성되어 있으므로 PVT 변동에 따라 각각의 지연값 자체가 변하며 특히 전압이 낮아질 경우 지연값이 증가하기 때문이다.
도 4a와 같이, 지연고정이 이루어진 후 피드백 클럭(FB_CLK)의 위상이 기준 클럭(REF_CLK)에 비해 D2 만큼 뒤쳐져 있으므로 지연라인의 지연량을 감소시켜 기준 클럭(REF_CLK)과 동기시켜야 한다.
그러나 감소시켜야 하는 지연량에 비해 유닛 딜레이 자체의 지연량(D1)이 작 으면 피드백 클럭(FB_CLK)과 기준 클럭(REF_CLK)을 동기시키지 못하고, 도 4b와 같이 일정한 위상차(D2-D1)을 갖게 된다.
상술한 바와 같이 종래의 기술에 따른 지연 고정 루프 회로는 동작 초기시점의 지연량이 고정되어 있으며, 고정된 지연량이 보상해야 하는 지연량에 비해 작은 경우 원하는 두 신호를 동기시키지 못하여 지연 고정 루프의 성능을 저하시키는 문제점이 있다. 또한 보정하지 못하는 두 신호의 위상차가 해당 반도체 메모리 장치의 동작 스펙을 벗어나는 경우 지연 고정 루프 회로 불량은 물론이고 이를 사용하는 반도체 메모리 장치의 불량 까지도 초래하는 문제점이 있다.
본 발명은 지연고정 성능을 극대화할 수 있도록 한 지연 장치, 이를 이용한 지연 고정 루프 회로 및 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명에 따른 지연 장치는 전단의 출력신호를 입력받는 복수개의 유닛 딜레이; 입력신호를 상기 복수개의 유닛 딜레이 중 초기상태 선택신호에 상응하는 어느 하나의 유닛 딜레이로 입력시키는 신호 입력부; 및 초기상태 설정신호에 응답하여 상기 초기상태 선택신호를 생성하여 상기 신호 입력부로 출력하는 초기상태 선택부를 구비함을 특징으로 한다.
본 발명에 따른 지연 고정 루프 회로는 초기 동작시, 입력된 복수개의 클럭을 가변 가능한 초기 지연량 중 초기상태 설정신호에 따라 설정된 지연량 만큼 지연시키고, 초기 동작 이후 상기 설정된 지연량을 위상 검출신호에 따라 증감시키는 레지스터 제어 지연부; 상기 복수개의 클럭 중 어느 하나와 상기 레지스터 지연부를 통해 지연된 상기 복수개의 클럭 중 어느 하나의 위상을 비교하여 상기 위상 검출신호를 출력하는 위상 비교기; 및 상기 초기상태 설정신호를 생성하기 위한 초기상태 설정부를 구비함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 입력된 복수개의 클럭을 가변 가능한 초기 지연량 중 초기상태 설정신호에 따라 설정된 지연량 만큼 지연시키고, 초기 동작 이후 상기 설정된 지연량을 위상 검출신호에 따라 증감시켜 지연 고정 동작을 수행하도록 구성된 지연 고정 루프 회로; 및 상기 초기상태 설정신호를 생성하기 위한 초기상태 설정부를 구비함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 지연 장치 및 이를 이용한 지연 고정 루프 회로 및 반도체 메모리 장치의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 지연 고정 루프 회로는 도 5에 도시된 바와 같이, 반전 외부 클럭(/CLK)을 입력으로 하여 외부 클럭(CLK)의 폴링 엣지에 동기된 제 1 내부 클럭(FCLK)을 생성하는 제 1 클럭 버퍼(11), 외부 클럭(CLK)을 입력으로 하여 라이징 엣지에 동기된 제 2 내부 클럭(RCLK)을 생성하는 제 2 클럭 버퍼(12), 상기 제 2 내부 클럭(RCLK)을 1/N(N은 양의 정수)로 분주하여 지연 모니터링 클럭(DLY_IN) 및 기준 클럭(REF_CLK)을 출력하는 클럭 분주기(13), 초기 동작시, 입력된 복수개의 클럭(FCLK, RCLK, DLY_IN)을 가변 가능한 초기 지연량 중 초기상태 설정신호(TM<0:3>, TM<0:3>b)에 따라 설정된 지연량 만큼 지연시키고, 초기 동작 이후 상 기 설정된 지연량을 위상 검출신호(CTRL)에 따라 증감시키는 레지스터 제어 지연부(100), 상기 레지스터 제어 지연부(100)의 출력(FB_DLY)이 실제 클럭 경로와 동일한 지연 경로를 거치도록 하여 피드백 클럭(FB_CLK)으로 출력하는 지연 모델(22), 상기 기준 클럭(REF_CLK)과 상기 피드백 클럭(FB_CLK)의 위상을 비교하여 상기 위상 검출신호(CTRL)를 출력하는 위상 비교기(19), 지연고정 신호(DLL_LOCK)에 응답하여 상기 레지스터 제어 지연부(100)의 출력(IFCLK)을 구동하여 제 1 지연 고정 루프 클럭(FCLK_DLL)을 생성하는 제 1 드라이버(20), 및 상기 지연고정 신호(DLL_LOCK)에 응답하여 상기 레지스터 제어 지연부(100)의 출력(IRCLK)을 구동하여 제 2 지연 고정 루프 클럭(RCLK_DLL)을 생성하는 제 2 드라이버(21)를 구비한다.
상기 레지스터 제어 지연부(100)는 상기 복수개의 클럭(FCLK, RCLK, DLY_IN)을 초기상태 설정신호(TM<0:3>, TM<0:3>b)에 따라 설정된 지연량 또는 레지스터값 만큼 지연시키는 제 1 내지 제 3 지연라인(200 ~ 400), 쉬프트 제어신호(SR, SL)에 상응하는 레지스터값을 출력하는 쉬프트 레지스터(17), 상기 위상 검출신호(CTRL)에 따라 상기 쉬프트 레지스터(17)로 상기 쉬프트 제어신호(SR, SL)를 출력하는 쉬프트 제어기(18), 및 상기 초기상태 설정신호(TM<0:3>, TM<0:3>b)를 생성하기 위한 초기상태 설정부(500)를 구비한다.
상기 제 1 내지 제 3 지연라인(200 ~ 400)은 모두 동일하게 구성된다. 그 중 하나인 제 3 지연라인(400)의 구성을 살펴보면, 도 6에 도시된 바와 같이, 전단의 출력신호를 입력받는 복수개의 유닛 딜레이(UD)(410 ~ 412), 최종 유닛 딜레 이(412)의 출력을 입력받는 낸드 게이트(ND61), 지연 모니터링 클럭(DLY_IN)을 상기 복수개의 유닛 딜레이(410 ~ 412) 중 초기상태 선택신호(A ~ D)에 상응하는 어느 하나의 유닛 딜레이 또는 상기 낸드 게이트(ND61)로 입력시키는 신호 입력부(420), 및 초기상태 설정신호(TM<0:3>, TM<0:3>b)에 상응하도록 상기 초기상태 선택신호(A ~ D)를 생성하여 상기 신호 입력부(420)로 출력하는 초기상태 선택부(430)를 구비한다. 상기 유닛 딜레이(410 ~ 412)는 설명의 편의를 위하여 3개인 경우를 든 것일 뿐, 실제로는 훨씬 많은 수의 유닛 딜레이들이 구비되며, 그 들의 총 지연량은 지연 모니터링 클럭(DLY_IN)의 tCK에 해당한다.
상기 지연라인의 구성에서 초기 동작 후 쉬프트 레지스터(17)의 레지스터 값에 따라 지연량을 증감시키기 위한 관련회로 구성은 생략되었다.
상기 신호 입력부(420)는 상기 초기상태 선택신호(A ~ D)에 따라 지연 모니터링 클럭(DLY_IN)을 반전시켜 상기 복수개의 유닛 딜레이(410 ~ 412)와 상기 낸드 게이트(ND61)로 출력하는 복수개의 낸드 게이트(ND62 ~ ND65)를 구비한다.
상기 초기상태 선택부(430)는 상기 초기상태 설정신호(TM<0:3>, TM<0:3>b)가 활성화되면 리셋신호(RSTb)를 이용하여 상기 초기상태 선택신호(A ~ D)를 생성하는 복수개의 로직회로를 구비한다. 상기 복수개의 로직회로의 구성은 모두 동일하다. 상기 복수개의 로직회로는 초기상태 설정신호에 따라 상기 리셋신호(RSTb)를 이용하여 서로 다른 레벨의 초기상태 선택신호를 생성하여 출력하고 그 출력레벨을 유지시키는 두개의 래치 회로를 구비한다. 상기 복수개의 로직회로 중 초기상태 설정신호(TM3, TM3b)를 입력받는 로직회로(440)의 구성을 살펴보면, 도 7에 도시된 바 와 같이, 상기 리셋신호(RSTb)를 입력받는 제 1 낸드 게이트(ND71), 초기상태 설정신호(TM3, TM3b)에 따라 상기 제 1 낸드 게이트(ND71)의 출력을 상기 제 1 낸드 게이트(ND71)의 입력으로 피드백시키는 제 1 트리 스테이트 인버터(TIV71), 상기 초기상태 설정신호(TM3, TM3b)에 따라 상기 제 1 낸드 게이트(ND71)에서 출력된 하이 레벨 신호를 초기상태 선택신호(D)로 출력하는 제 1 패스 게이트(PG71), 상기 리셋신호(RSTb)를 입력받는 제 2 낸드 게이트(ND72), 초기상태 설정신호(TM3b, TM3)에 따라 상기 제 2 낸드 게이트(ND72)의 출력을 상기 제 2 낸드 게이트(ND72)의 입력으로 피드백시키는 제 2 트리 스테이트 인버터(TIV72), 상기 초기상태 설정신호(TM3b, TM3)에 따라 상기 제 2 낸드 게이트(ND72)에서 출력된 로우 레벨 신호를 초기상태 선택신호(D)로 출력하는 제 2 패스 게이트(PG72)를 구비한다.
상기 초기상태 설정부(500)는 도 8에 도시된 바와 같이, 복수개의 퓨즈 셋(510 ~ 540)을 구비한다. 상기 복수개의 퓨즈 셋(510 ~ 540)은 동일하게 구성되며, 그 중 하나인 퓨즈 셋(510)의 구성을 살펴보면, 일단이 전원단(VDD)과 연결된 퓨즈(F), 상기 퓨즈(F)의 타단에 소오스가 연결되고 게이트에 리셋신호(RST)를 입력받는 제 1 트랜지스터(M81), 상기 제 1 트랜지스터(M81)의 드레인과 소오스가 연결되고 접지단(VSS)에 드레인이 연결되며 게이트에 전원단(VDD)이 연결된 제 2 트랜지스터(M82), 상기 퓨즈(F)의 타단에 연결된 시리즈 인버터(IV81 ~ IV83), 상기 인버터(IV81)의 입력단에 소오스가 연결되고 드레인이 접지되며 게이트에 상기 인버터(IV81)의 출력단이 연결된 래치 트랜지스터(M83)를 구비한다.
상기 초기상태 설정신호(TM<0:3>, TM<0:3>b)의 신호원으로서 반도체 메모리 장치의 동작을 테스트 하기 위한 테스트 모드 신호를 사용하는 것도 가능하다. 이 경우 상기 초기상태 설정부(500)를 제외시킬 수 있다.
이와 같이 구성된 본 발명에 따른 지연 고정 루프 회로의 동작을 설명하면 다음과 같다.
본 발명은 정상동작은 물론이고 PVT 변동이 발생하더라도 정확하고 안정적인 지연고정 동작이 이루어져야 한다.
따라서 테스트를 통해 정상조건과 PVT 변동 조건 등을 형성하고, 지연 고정 루프 회로의 초기 동작상태에 선택되는 지연량 즉, 유닛 딜레이의 수를 변경해가며 지연 고정 루프 회로를 동작시켜 최적의 지연량에 해당하는 유닛 딜레이의 수를 정해야 한다.
제 1 내지 제 3 지연라인(200 ~ 400)의 동작은 동일하므로 제 3 지연라인(400)을 기준으로 동작설명을 진행하기로 한다.
상기 초기상태 설정신호(TM<0:3>, TM<0:3>b) 활성화는 도 8의 구성을 참조하여 설명하기로 한다. 퓨즈(F)를 컷팅하지 않은 경우, TM0와 TM0b는 각각 로우 레벨과 하이 레벨로 비활성화상태를 유지한다. 한편, 상기 퓨즈(F)가 컷팅된 경우리셋신호(RST)가 펄스 형태로 입력됨에 따라 TM0와 TM0b는 각각 하이 레벨과 로우 레벨로 활성화되고 래치 트랜지스터(M83)에 의해 상기 출력 레벨이 유지된다.
먼저 초기상태 설정신호(TM<0:3>, TM<0:3>b)를 순차적으로 활성화시켜 지연량을 증가시켜가며 테스트를 수행한다.
예를 들어, 도 7에 도시된 바와 같이, 초기상태 선택부(440)는 초기상태 설 정신호(TM3)를 하이 레벨로 활성화시킨 상태에서 리셋신호(RST)가 펄스 형태로 입력되면 반전된 리셋신호(RSTb)가 로우 레벨인 구간동안 제 1 낸드 게이트(ND71)가 하이 레벨 신호를 출력한다. 상기 초기상태 설정신호(TM3)가 하이 레벨이므로 제 1 트리 스테이트 인버터(TIV71) 및 제 1 패스 게이트(PG71)는 턴온 상태이다. 따라서 제 1 패스 게이트(PG71)를 통해 초기상태 선택신호(D)가 하이 레벨로 출력된다.
물론 자신에게 입력된 초기상태 설정신호가 활성화되지 않은 초기상태 선택부들은 초기상태 선택신호(A ~ C)를 모두 로우 레벨로 출력한다.
이와 같이 초기상태 선택신호(A~D)의 레벨에 따라 신호 입력부(420)의 낸드 게이트(ND62 ~ ND65)는 지연 모니터링 클럭(DLY_IN)을 반전시켜 출력하거나 하이 레벨 신호를 출력한다.
도 9a에 도시된 바와 같이, 초기상태 선택신호(A ~ D) 중에서 C를 제외한 나머지 모두가 로우 레벨인 경우, 낸드 게이트(ND63)는 지연 모니터링 클럭(DLY_IN)을 반전시켜 유닛 딜레이(411)로 출력한다. 한편, 낸드 게이트(ND62, ND64, ND65)는 유닛 딜레이(410, 412)와 낸드 게이트(ND61)로 하이 레벨 신호를 출력한다. 상기 유닛 딜레이는 도 9a에 도시된 바와 같이 두개의 낸드 게이트가 연결된 형태이다. 따라서 지연 모니터링 클럭(DLY_IN)은 낸드 게이트(ND63)를 거쳐 반전되고 유닛 딜레이(411, 412)를 통해 지연된 후 낸드 게이트(ND61)를 통해 다시 반전되어 원래의 위상으로 출력된다.
한편, 도 9b에 도시된 바와 같이, 초기상태 선택신호(A ~ D) 중에서 B를 제외한 나머지 모두가 로우 레벨인 경우, 낸드 게이트(ND64)는 지연 모니터링 클 럭(DLY_IN)을 반전시켜 유닛 딜레이(412)로 출력한다. 한편, 낸드 게이트(ND62, ND63, ND65)는 유닛 딜레이(410, 411)와 낸드 게이트(ND61)로 하이 레벨 신호를 출력한다. 따라서 지연 모니터링 클럭(DLY_IN)은 낸드 게이트(ND64)를 거쳐 반전되고 유닛 딜레이(412)를 통해 지연된 후 낸드 게이트(ND61)를 통해 다시 반전되어 원래의 위상으로 출력된다.
상술한 방식에 의해 PVT 변동이 발생하여도 정확하고 안정적인 지연고정이 가능한 최소의 지연량을 찾고 이를 지연 고정 루프의 초기상태로 설정할 수 있다.
이와 같이 초기상태 설정이 완료되고 리셋신호(RST)가 인에이블되면 제 1 내지 제 3 지연부(200 ~ 400)는 각각 입력된 클럭(FCLK, RCLK, DLY_IN)을 상기 초기상태로 설정된 지연량 만큼 지연시켜 출력한다.
상기 위상 비교기(19)는 기준 클럭(REF_CLK)과 피드백 클럭(FB_CLK)의 라이징 엣지를 비교하여 위상 검출신호(CTRL)를 출력한다.
상기 쉬프트 제어기(18)는 상기 위상 검출신호(CTRL)에 응답하여 쉬프트 제어신호(SR, SL)를 출력한다.
상기 쉬프트 레지스터(17)는 상기 쉬프트 제어신호(SR, SL)에 응답하여 제 1 내지 제 3 지연라인(200 ~ 400)의 지연량을 결정한다. 상기 쉬프트 제어신호(SR)가 입력되면 레지스터값을 오른쪽으로 이동시키고, 상기 쉬프트 제어신호(SL)가 입력되면 레지스터값을 왼쪽으로 이동시켜 지연량을 조정한다.
이후 쉬프트 제어기(18)는 위상 검출신호(CTRL)에 따라 지연량이 조정된 피드백 클럭(FB_CLK)과 기준 클럭(REF_CLK)의 비교결과를 판단해가면서, 상기 피드백 클럭(FB_CLK)과 기준 클럭(REF_CLK)이 최소의 지터(Jitter)를 가지는 타이밍에 지연고정이 이루어졌음을 나타내는 지연고정 신호(DLL_LOCK)를 출력한다.
상기 제 1 및 제 2 드라이버(20, 21)가 상기 지연고정 신호(DLL_LOCK)에 응답하여 제 1 지연라인(200)의 출력(IFCLK)과 제 2 지연라인(300)의 출력(IRCLK)을 구동함으로써 외부 클럭(CLK)과 동기된 제 1 지연 고정 루프 클럭(FCLK_DLL) 및 제 2 지연 고정 루프 클럭(RCLK_DLL)이 생성된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따르면 지연 라인의 동작 초기시점의 지연량을 원하는 대로 조정할 수 있으므로 정상적인 동작조건은 물론이고 PVT 변동이 발생하더라도 정확하고 안정적인 지연고정 동작이 가능하여 지연 고정 루프의 동작 성능을 향상시킬 수 있는 것은 물론이고 이를 사용하는 반도체 메모리 장치의 동작 성능 및 신뢰성 또한 향상시킬 수 있는 효과가 있다.

Claims (28)

  1. 전단의 출력신호를 입력받는 복수개의 유닛 딜레이;
    입력신호를 상기 복수개의 유닛 딜레이 중 초기상태 선택신호에 상응하는 어느 하나의 유닛 딜레이로 입력시키는 신호 입력부;
    초기상태 설정신호에 응답하여 상기 초기상태 선택신호를 생성하여 상기 신호 입력부로 출력하는 초기상태 선택부; 및
    쉬프트 레지스터를 구비하며,
    상기 초기상태 선택신호에 상응하는 어느 하나의 유닛 딜레이로 상기 입력신호가 입력된 후, 상기 쉬프트 레지스터에 의해 상기 입력신호 이후의 입력신호가 입력되는 유닛 딜레이가 변경되도록 구성되고,
    상기 초기상태 선택부는
    상기 초기상태 설정신호가 활성화되면 리셋신호를 이용하여 상기 초기상태 선택신호를 생성하는 복수개의 로직회로를 구비하며,
    상기 복수개의 로직회로는
    상기 초기상태 설정신호에 따라 상기 리셋신호를 이용하여 서로 다른 레벨의 초기상태 선택신호를 생성하는 두개의 래치 회로를 구비하는 것을 특징으로 하는 지연 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 복수개의 로직회로는
    상기 리셋신호를 입력받는 제 1 논리소자,
    상기 초기상태 설정신호에 따라 상기 제 1 논리소자의 출력을 상기 제 1 논리소자의 입력으로 피드백시키는 제 1 스위칭 소자,
    상기 초기상태 설정신호에 따라 상기 제 1 논리소자의 출력을 상기 초기상태 선택신호로 출력하는 제 2 스위칭 소자,
    상기 리셋신호를 입력받는 제 2 논리소자,
    상기 초기상태 설정신호에 따라 상기 제 2 논리소자의 출력을 상기 제 2 논리소자의 입력으로 피드백시키는 제 3 스위칭 소자, 및
    상기 초기상태 설정신호에 따라 상기 제 3 스위칭 소자의 출력을 상기 초기상태 선택신호로 출력하는 제 4 스위칭 소자를 구비하는 것을 특징으로 하는 지연 장치.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 3 스위칭 소자는 트리 스테이트 인버터이고, 제 2 및 제 4 스위칭 소자는 패스 게이트인 것을 특징으로 하는 지연 장치.
  7. 제 1 항에 있어서,
    상기 초기상태 설정신호는 테스트 모드 신호인 것을 특징으로 하는 지연 장치.
  8. 제 1 항에 있어서,
    상기 초기상태 설정신호를 생성하기 위한 초기상태 설정부를 더 구비하는 것을 특징으로 하는 지연 장치.
  9. 제 8 항에 있어서,
    상기 초기상태 설정부는
    일단이 전원단과 연결된 퓨즈,
    상기 퓨즈의 타단과 접지단 사이에 연결되어 리셋신호에 따라 턴온되는 제 1 스위칭 소자,
    상기 퓨즈의 타단과 연결된 반전소자, 및
    접지단과 상기 퓨즈와 반전소자의 연결노드에 연결되어 상기 반전소자의 출력에 따라 턴온되는 제 2 스위칭 소자를 구비하는 것을 특징으로 하는 지연 장치.
  10. 초기 동작시, 입력된 복수개의 클럭을 가변 가능한 초기 지연량 중 초기상태 설정신호에 따라 설정된 지연량 만큼 지연시키고, 초기 동작 이후 상기 설정된 지연량을 위상 검출신호에 따라 증감시키는 레지스터 제어 지연부;
    상기 복수개의 클럭 중 어느 하나와 상기 레지스터 지연부를 통해 지연된 상기 복수개의 클럭 중 어느 하나의 위상을 비교하여 상기 위상 검출신호를 출력하는 위상 비교기; 및
    상기 초기상태 설정신호를 생성하기 위한 초기상태 설정부를 구비하고,
    상기 레지스터 제어 지연부는
    상기 복수개의 클럭을 초기상태 설정신호에 따라 설정된 지연량 또는 레지스터값 만큼 지연시키는 복수개의 지연라인,
    쉬프트 제어신호에 상응하는 레지스터값을 출력하는 쉬프트 레지스터, 및
    상기 위상 검출신호에 따라 상기 쉬프트 레지스터로 상기 쉬프트 제어신호를 출력하는 쉬프트 제어기를 구비하며,
    상기 복수개의 지연라인은
    전단의 출력신호를 입력받는 복수개의 유닛 딜레이,
    입력신호를 상기 복수개의 유닛 딜레이 중 초기상태 선택신호에 상응하는 어느 하나의 유닛 딜레이로 입력시키는 신호 입력부, 및
    초기상태 설정신호에 응답하여 상기 초기상태 선택신호를 생성하여 상기 신호 입력부로 출력하는 초기상태 선택부를 구비하고,
    상기 초기상태 선택부는
    상기 초기상태 설정신호가 활성화되면 리셋신호를 이용하여 상기 초기상태 선택신호를 생성하는 복수개의 로직회로를 구비하며,
    상기 복수개의 로직회로는
    상기 초기상태 설정신호에 따라 상기 리셋신호를 이용하여 서로 다른 레벨의 초기상태 선택신호를 생성하는 두개의 래치 회로를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  11. 삭제
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  15. 삭제
  16. 삭제
  17. 삭제
  18. 초기 동작시, 입력된 복수개의 클럭을 가변 가능한 초기 지연량 중 초기상태 설정신호에 따라 설정된 지연량 만큼 지연시키고, 초기 동작 이후 상기 설정된 지연량을 위상 검출신호에 따라 증감시키는 레지스터 제어 지연부;
    상기 복수개의 클럭 중 어느 하나와 상기 레지스터 지연부를 통해 지연된 상기 복수개의 클럭 중 어느 하나의 위상을 비교하여 상기 위상 검출신호를 출력하는 위상 비교기; 및
    상기 초기상태 설정신호를 생성하기 위한 초기상태 설정부를 구비하며,
    상기 초기상태 설정부는
    일단이 전원단과 연결된 퓨즈,
    상기 퓨즈의 타단과 접지단 사이에 연결되어 리셋신호에 따라 턴온되는 제 1 스위칭 소자,
    상기 퓨즈의 타단과 연결된 반전소자, 및
    접지단과 상기 퓨즈와 반전소자의 연결노드에 연결되어 상기 반전소자의 출력에 따라 턴온되는 제 2 스위칭 소자를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  19. 제 18 항에 있어서,
    상기 초기상태 설정신호로써 테스트 모드 신호를 이용하는 것을 특징으로 하는 지연 고정 루프 회로.
  20. 입력된 복수개의 클럭을 가변 가능한 초기 지연량 중 초기상태 설정신호에 따라 설정된 지연량 만큼 지연시키고, 초기 동작 이후 상기 설정된 지연량을 위상 검출신호에 따라 증감시켜 지연 고정 동작을 수행하도록 구성된 지연 고정 루프 회로; 및
    상기 초기상태 설정신호를 생성하기 위한 초기상태 설정부를 구비하고,
    상기 지연 고정 루프 회로는
    상기 복수개의 클럭을 초기상태 설정신호에 따라 설정된 지연량 또는 레지스터값 만큼 지연시키는 복수개의 지연라인,
    쉬프트 제어신호에 상응하는 레지스터값을 출력하는 쉬프트 레지스터,
    상기 위상 검출신호에 따라 상기 쉬프트 레지스터로 상기 쉬프트 제어신호를 출력하는 쉬프트 제어기, 및
    상기 복수개의 클럭 중 어느 하나와 상기 복수개의 지연라인을 통해 지연된 상기 복수개의 클럭 중 어느 하나의 위상을 비교하여 상기 위상 검출신호를 출력하는 위상 비교기를 구비하며,
    상기 복수개의 지연라인은
    전단의 출력신호를 입력받는 복수개의 유닛 딜레이,
    입력신호를 상기 복수개의 유닛 딜레이 중 초기상태 선택신호에 상응하는 어느 하나의 유닛 딜레이로 입력시키는 신호 입력부, 및
    초기상태 설정신호에 응답하여 상기 초기상태 선택신호를 생성하여 상기 신호 입력부로 출력하는 초기상태 선택부를 구비하고,
    상기 초기상태 선택부는
    상기 초기상태 설정신호가 활성화되면 리셋신호를 이용하여 상기 초기상태 선택신호를 생성하는 복수개의 로직회로를 구비하며,
    상기 복수개의 로직회로는
    상기 초기상태 설정신호에 따라 상기 리셋신호를 이용하여 서로 다른 레벨의 초기상태 선택신호를 생성하는 두개의 래치 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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  27. 입력된 복수개의 클럭을 가변 가능한 초기 지연량 중 초기상태 설정신호에 따라 설정된 지연량 만큼 지연시키고, 초기 동작 이후 상기 설정된 지연량을 위상 검출신호에 따라 증감시켜 지연 고정 동작을 수행하도록 구성된 지연 고정 루프 회로; 및
    상기 초기상태 설정신호를 생성하기 위한 초기상태 설정부를 구비하며,
    상기 초기상태 설정부는
    일단이 전원단과 연결된 퓨즈,
    상기 퓨즈의 타단과 접지단 사이에 연결되어 리셋신호에 따라 턴온되는 제 1 스위칭 소자,
    상기 퓨즈의 타단과 연결된 반전소자, 및
    접지단과 상기 퓨즈와 반전소자의 연결노드에 연결되어 상기 반전소자의 출력에 따라 턴온되는 제 2 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 27 항에 있어서,
    상기 초기상태 설정신호로써 테스트 모드 신호를 이용하는 것을 특징으로 하는 반도체 메모리 장치.
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