JP2005184196A - 遅延調整回路、集積回路装置、及び遅延調整方法 - Google Patents

Abstract

【課題】 遅延信号の遅延時間を最適に調整できる遅延調整回路、集積回路装置、遅延調整方法を提供すること。
【解決手段】遅延回路１０は、複数の遅延ユニットＤI〜ＤNを含み、入力信号ＩＳが入力されて遅延信号を出力する。比較回路２０は、遅延回路１０に入力されたテスト用入力信号ＩＳのパルスのパルス幅時間と、遅延回路１０のタップＰM〜ＰNから出力される遅延信号ＰM〜ＰNの遅延時間との比較結果データを、比較結果レジスタ３０に記憶する。調整回路４０は遅延回路１０での遅延信号の遅延時間を調整する。比較結果レジスタ３０から読み出された比較結果データに基づき、遅延時間の調整データＡＤＴを設定する。遅延時間が調整された後にテスト用入力信号を再度入力し、比較結果レジスタから比較結果データを再度読み出して、調整後の遅延時間を確認する。
【選択図】 図２

Description

本発明は、遅延調整回路、集積回路装置、及び遅延調整方法に関する。

集積回路装置（ＩＣ）においては、ホールドタイムなどの信号のＡＣ特性を仕様書に規定される許容範囲に収めるために、遅延回路を用いる場合がある。ところが、遅延回路での信号の遅延時間は、その遅延回路を含むＩＣの製造ロットや動作電圧や温度条件などの変動に応じてばらつく。このため、このような遅延回路を用いて、信号のＡＣ特性を設定する場合には、ＩＣの仕様書のＡＣ特性の項目には、そのバラツキを考慮した数値を記載せざるを得ないという課題があった。
特開平７−１３０１８３号公報

本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、遅延信号の遅延時間を最適に調整できる遅延調整回路、この遅延調整回路を含む集積回路装置、及びこの遅延調整回路を用いる遅延調整方法を提供することにある。

本発明は、複数の遅延ユニットを含み、入力信号が入力され、入力信号の遅延信号を出力する遅延回路と、前記遅延回路に入力されたテスト用入力信号のパルスのパルス幅時間と、前記遅延回路の前記複数の遅延ユニット間の複数のタップのうち第Ｍ〜第Ｎ（Ｍ、ＮはＮ＞Ｍとなる整数）のタップから出力される第Ｍ〜第Ｎの遅延信号の第Ｍ〜第Ｎの遅延時間との比較結果データを、比較結果レジスタに記憶する比較回路と、前記遅延回路での遅延信号の遅延時間を調整する調整回路とを含む遅延調整回路に関係する。

本発明によれば、テスト用入力信号のパルス幅時間と、遅延回路の第Ｍ〜第Ｎの遅延信号の第Ｍ〜第Ｎの遅延時間とが比較され、その比較結果が比較結果レジスタに記憶される。そして調整回路により、遅延回路での遅延時間が調整される。従ってテスタ等が、比較結果レジスタから比較結果データを読み出し、読み出された比較結果データに基づいて、調整回路での遅延時間の調整の度合いを設定すれば、遅延時間の最適な調整を実現できる。

また本発明では、前記比較回路が、第１〜第（Ｎ−Ｍ＋１）の論理回路と、第１〜第（Ｎ−Ｍ＋１）のフリップフロップ回路により構成される前記比較結果レジスタとを含み、前記第１〜第（Ｎ−Ｍ＋１）の論理回路の第１の入力には、前記テスト用入力信号が入力され、前記第１〜第（Ｎ−Ｍ＋１）の論理回路の第２の入力には、前記第Ｍ〜第Ｎの遅延信号が入力され、前記第１〜第（Ｎ−Ｍ＋１）の論理回路の出力が、前記第１〜第（Ｎ−Ｍ＋１）のフリップフロップ回路のクロック端子に入力されるようにしてもよい。

また本発明では、前記比較回路が、第１〜第（Ｎ−Ｍ＋１）のフリップフロップ回路により構成される前記比較結果レジスタを含み、前記第１〜第（Ｎ−Ｍ＋１）のフリップフロップ回路のデータ端子には、前記第Ｍ〜第Ｎの遅延信号が入力され、前記第１〜第（Ｎ−Ｍ＋１）のフリップフロップ回路のクロック端子には、前記テスト用入力信号が入力されるようにしてもよい。

このようにすれば、テスト用入力信号のパルス幅時間と第Ｍ〜第Ｎの遅延時間との比較結果データを、第１〜第（Ｎ−Ｍ＋１）のフリップフロップ回路に自動的に取り込むことが可能になる。

また本発明では、前記調整回路が、前記遅延回路の複数のタップのうち第Ｋ〜第Ｌ（Ｋ、ＬはＬ＞Ｋとなる整数）のタップから出力される第Ｋ〜第Ｌの遅延信号が入力され、前記第Ｋ〜第Ｌの遅延信号のうちのいずれかの遅延信号を選択して出力する遅延時間調整用の第１の選択回路を含み、前記第１の選択回路の出力が、前記遅延回路の第（Ｌ＋１）のタップがその出力に接続される第（Ｌ＋１）の遅延ユニットに入力されるようにしてもよい。

このようにすれば、第Ｋ〜第Ｌのタップから出力される第Ｋ〜第Ｌの遅延信号のいずれかが、バイパスされて、第（Ｌ＋１）の遅延ユニットにより入力されるようになり、これにより遅延回路での遅延時間の調整を実現できる。

また本発明では、前記調整回路が、前記遅延回路の複数のタップのうち第Ｉ〜第Ｊ（Ｉ、ＪはＪ＞Ｉとなる整数）のタップから出力される第Ｉ〜第Ｊの遅延信号が入力され、前記第Ｉ〜第Ｊの遅延信号のうちのいずれかの遅延信号を選択して出力する遅延時間のティピカル値設定用の第２の選択回路を含み、前記第２の選択回路の出力が、前記遅延回路の第（Ｊ＋１）のタップがその出力に接続される第（Ｊ＋１）の遅延ユニットに入力されるようにしてもよい。

このようにすれば、第Ｉ〜第Ｊのタップから出力される第Ｉ〜第Ｊの遅延信号のいずれかが、バイパスされて、第（Ｊ＋１）の遅延ユニットにより入力されるようになり、これにより遅延回路での遅延時間の調整を実現できる。

また本発明では、定電圧を発生する定電圧発生回路を含み、前記遅延回路が、前記定電圧発生回路で発生された定電圧を電源電圧として動作するようにしてもよい。

このようにすれば、遅延回路での遅延時間が電源電圧の変動に依存しないようになり、遅延時間の変動要素を低減できる。

また本発明では、遅延信号の遅延時間を調整するための調整データを出力する初期状態設定回路を含み、前記調整回路が、前記初期状態設定回路からの前記調整データに基づいて、遅延信号の遅延時間を調整するようにしてもよい。

このようにすれば、初期状態として設定される調整データに基づいて、遅延回路での遅延時間を調整できるようになる。

また本発明では、前記初期状態設定回路が、ヒューズ素子又は不揮発性メモリ素子の設定状態を前記調整データとして取り込んで記憶するラッチ回路と、前記ヒューズ素子又は不揮発性メモリ素子の設定状態を前記ラッチ回路に取り込むためのラッチクロックを生成するラッチクロック生成回路とを含み、前記ラッチクロック生成回路が、前記遅延回路に入力信号が入力される前に先だって、前記ラッチクロックを生成して前記ラッチ回路に出力し、前記ラッチ回路が、生成された前記ラッチクロックに基づいて、前記遅延回路に入力信号が入力される前に先だって、前記ヒューズ素子又は不揮発性メモリ素子の設定状態を取り込むようにしてもよい。

このようにすれば、遅延回路に入力信号が入力される前にだけ、ヒューズ素子又は不揮発性メモリの設定状態をラッチ回路に取り込むことが可能になるため、低消費電力化を図れる。

また本発明は、入力信号が入力される第１のＩ／Ｏセルと、出力信号が出力される第２のＩ／Ｏセルと、前記第１のＩ／Ｏセルを介して入力信号が入力され、遅延時間が調整された遅延信号を出力する上記のいずれかの遅延調整回路と、前記第２のＩ／Ｏセルを介して出力される出力信号の出力制御信号を、前記遅延調整回路からの遅延信号に基づいて生成する出力制御信号生成回路とを含む集積回路装置に関係する。

本発明によれば、遅延調整回路によりその遅延時間が最適に調整された遅延信号に基づいて、第２のＩ／Ｏセルを介して出力される出力信号の出力制御信号が生成されるようになる。これにより、第２のＩ／Ｏセルを介して出力される出力信号のＡＣ特性の仕様等に対する厳しい要求を満たすことが可能になる。

また本発明では、前記出力制御信号生成回路が、前記遅延信号に基づいて、前記第２のＩ／Ｏセルのアウトプットイネーブル信号を生成するようにしてもよい。

また本発明は、上記のいずれかの遅延調整回路を用いた遅延時間の調整方法であって、所定のパルス幅時間のパルスを有する前記テスト用入力信号を前記遅延回路に入力し、前記テスト用入力信号の前記パルス幅時間と前記第Ｍ〜第Ｎの遅延時間との比較結果データを、前記比較結果レジスタから読み出し、読み出された前記比較結果データに基づいて、遅延信号の遅延時間を調整するための調整データを設定する遅延調整方法に関係する。

本発明によれば、テスト用入力信号のパルス幅時間と第Ｍ〜第Ｎの遅延時間との比較結果データに基づいて、調整データが設定され、この調整データに基づいて調整回路が遅延時間を調整するようになる。これにより遅延時間の最適な調整を実現できる。

また本発明では、前記調整データを設定して前記遅延時間が調整された後に、所定のパルス幅時間のパルスを有するテスト用入力信号を前記遅延回路に再度入力し、再度入力された前記テスト用入力信号の前記パルス幅時間と前記第Ｍ〜第Ｎの遅延時間との比較結果データを、前記比較結果レジスタから読み出して、調整後の遅延時間を確認するようにしてもよい。

このようにすれば、遅延調整が適切に行われたか否かを確実且つ容易に確認できるようになる。

以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．ＡＣ特性の調整
集積回路装置（ＩＣ）においては、その仕様書に、信号のＡＣ特性を規定する項目がある。例えば図１において、ＸＲＤ（「Ｘ」は負論理を意味する）はリード信号であり、ＤＡＴＡは、ＸＲＤをアクティブ（図１ではＬレベル）にすることで読み出されるデータである。即ち集積回路装置（液晶ドライバ等）の外部装置（ＣＰＵ等）は、集積回路装置からＤＡＴＡを読み出す場合には、図１のようにリード信号ＸＲＤをアクティブにする。すると集積回路装置は、ＸＲＤがアクティブになった後に、ＤＡＴＡをＩ／Ｏセルから出力する。そして外部装置は、ＸＲＤの例えば立ち上がりエッジに同期してＤＡＴＡをラッチする。この場合、ＤＡＴＡのホールドタイムＴＨＬが短すぎると、外部装置がＤＡＴＡのラッチに失敗してしまう。このため、このホールドタイムＴＨＬの項目が信号のＡＣ特性として仕様書に記載される。

集積回路装置を使用するユーザが仕様として要求するホールドタイムＴＨＬのティピカル値、最小値、最大値が、各々、例えば６０ｎｓ、４０ｎｓ、８０ｎｓ（ｎｓはナノセカンドを意味する）であったとする。そしてこの仕様を満たすために、複数の遅延ユニット（遅延素子）を有する遅延回路を設け、この遅延回路により生成された遅延信号を用いてティピカル値が６０ｎｓのホールドタイムＴＨＬを設定したとする。この場合に、遅延回路での信号の遅延時間は、ＩＣの製造ロットや電源電圧や温度条件によって変動する。ＩＣの製造ロット、電源電圧、温度条件による変動係数を、各々、例えば０．７２〜１．３２、０．８５〜１．１５、０．９５〜１．０７とすると、合計の変動係数は０．６〜１．６になる。従ってティピカル値が６０ｎｓである場合には、ホールドタイムＴＨＬは３６ｎｓ〜９６ｎｓの範囲でばらついてしまい、４０ｎｓ〜８０ｎｓという上記仕様を満たすことができない。そこで、このような仕様を満たすために、遅延時間を最適に調整できる遅延調整回路が必要になる。

２．遅延調整回路の構成
図２に本実施形態の遅延調整回路（遅延測定回路、遅延自己診断回路）の構成例を示す。本実施形態の遅延調整回路は、遅延回路１０と、比較回路２０と、調整回路４０を含む。なお本実施形態の遅延調整回路は図２の構成に限定されず、これらの回路ブロックの一部を省略したり、各回路ブロックの接続形態を変更したり、各回路ブロックの構成、機能を変更してもよい。例えば本実施形態では図２の調整回路４０を省略した遅延測定回路の構成にすることもできる。或いは遅延回路１０と比較回路２０とを図２とは異なる接続形態で接続する構成にすることもできる。

遅延回路１０は、複数の遅延ユニットＤI〜ＤJ、ＤK〜ＤL、ＤM〜ＤNを含む。ここで、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎは、Ｊ＞Ｉ、Ｌ＞Ｋ、Ｎ＞Ｍを満たす整数である。遅延回路１０の各遅延ユニットは例えばインバータ回路（バッファ回路）などの遅延素子により構成される。そして遅延回路１０は、入力信号ＩＳが入力され、ＩＳを遅延ユニットＤI〜ＤNで遅延させた遅延信号ＤＳを出力する。また遅延回路１０の複数の遅延ユニット間の第Ｍ〜第ＮのタップＰM〜ＰNからは第Ｍ〜第Ｎの遅延信号ＤＳM〜ＤＳNが出力される。なお図２では遅延回路１０が１つの遅延パス（シリアルに接続される遅延ユニットで形成されるパス）しか有していないが、複数の遅延パスを有するようにしてもよい。そしてこれらの複数の遅延パスの複数のタップＰM〜ＰNから遅延信号ＤＳM〜ＤＳNを出力するようにしてもよい。

図３のＡ１に示すように入力信号ＩＳとして所定のパルス幅時間ＴＰ（例えば５０ｎｓ）のパルスを有するテスト用入力信号が入力される。すると、Ａ２に示すように、遅延回路１０のタップＰM〜ＰNからは、入力信号ＩＳから第Ｍ〜第Ｎの遅延時間ＴＤM〜ＴＤNだけ遅れた遅延信号ＤＳM〜ＤＳNが出力される。即ち遅延信号ＤＳM〜ＤＳNは、入力信号ＩＳの立ち下がりエッジ（広義には第１のエッジ）から遅延時間ＴＤM〜ＴＤNだけ遅れてハイレベル（広義には第１のレベル）からローレベル（広義には第２のレベル）に変化する。またまた入力信号ＩＳの立ち上がりエッジ（広義には第２のエッジ）から遅延時間ＴＤM〜ＴＤNだけ遅れてローレベルからハイレベルに変化する。なお図３では、テスト用の入力信号ＩＳや遅延信号ＤＳM〜ＤＳNはローレベルのパルス信号になっているが、ハイレベルのパルス信号にしてもよい。

比較回路２０は比較結果レジスタ３０を含む。そして比較回路２０は、テスト用入力信号ＩＳのパルス幅時間ＴＰと遅延回路１０での遅延信号の遅延時間との比較結果データ（遅延測定データ、遅延テーブル値）を、比較結果レジスタ３０に記憶する。具体的には、パルス幅時間ＴＰと、遅延回路１０のタップＰM〜ＰNに出力される遅延信号ＤＳM〜ＤＳNの遅延時間ＴＤM〜ＴＤNとの比較結果データを、比較結果レジスタ３０に記憶する。図３を例にとると、比較回路２０での比較処理により、遅延信号ＤＳM〜ＤＳM+2の遅延時間ＴＤM〜ＴＤM+2は、パルス幅時間ＴＰよりも短いと判断される。一方、遅延信号ＤＳM+3〜ＤＳNの遅延時間ＴＤM+3〜ＴＤNはパルス幅時間ＴＰよりも長いと判断される。従って比較結果レジスタ３０に記憶される比較結果データは、遅延信号ＤＳM+2又はＤＳM+3の遅延時間ＴＤM+2又はＴＤM+3が、パルス幅時間ＴＰとほぼ一致するということを示すデータになる。

調整回路４０は、例えば調整データＡＤＴなどに基づいて、遅延回路１０での遅延信号の遅延時間を調整する。例えば、比較結果レジスタ３０に記憶される比較結果データに基づいて、遅延回路１０での遅延信号の遅延時間が短いと判断された場合には、調整回路４０により、遅延時間を長くする調整が行われる。一方、比較結果レジスタ３０に記憶される比較結果データに基づいて、遅延回路１０での遅延信号の遅延時間が長いと判断された場合には、調整回路４０により、遅延時間を短くする調整が行われる。

より具体的には遅延調整回路を含む集積回路装置をテストする際に、テスタが、比較結果レジスタ３０の比較結果データを読み出し、遅延時間が短いか長いかを判断する。そして遅延時間が短い場合には、遅延時間を長くする調整データＡＤＴをテスタが設定する。そして調整回路４０が、この設定された調整データＡＤＴに基づいて遅延時間を長くする調整処理を行う。一方、遅延時間が長い場合には、遅延時間を短くする調整データＡＤＴをテスタが設定する。そして調整回路４０が、この設定された調整データＡＤＴに基づいて遅延時間を短くする調整処理を行う。この場合の調整データＡＤＴは、後述するヒューズ素子や不揮発性メモリ素子（ＥＥＰＲＯＭなどの書き換え可能な不揮発性メモリ素子）を用いて設定できる。即ち、アルミやポリシリコンで形成されるヒューズ素子をカットしたり、不揮発性メモリ素子からデータを読み出すことで、調整データＡＤＴを設定できる。

遅延信号の遅延調整手法としては、テスタにより入力信号を集積回路装置に入力し、その入力信号の遅延信号である出力信号の遅延時間をテスタにより測定し、その測定結果に基づいて遅延時間を調整する手法がある。しかしながら、テスト時に出力用Ｉ／Ｏセルの出力端子に付加される寄生容量（テスタのＩＣ基板の配線容量等）は非常に大きく、この大きな寄生容量を充放電するような駆動能力を、出力用Ｉ／Ｏセルを構成するＣＭＯＳトランジスタは備えていない。従って出力用Ｉ／Ｏセルからの出力信号の波形が鈍ってしまい、出力信号の正確な遅延時間をテスタが測定できないという課題がある。

一方、テスタの駆動能力は十分に高く、入力用Ｉ／Ｏセルを構成するＣＭＯＳトランジスタのゲート容量は、この駆動能力に比して十分に低い。従って入力用Ｉ／Ｏセルでは、その入力端子に付加される寄生容量は、出力用Ｉ／Ｏセルの場合とは異なり、信号遅延等にそれほど悪影響を与えない。

本実施形態では、この点に着目して、図２のような構成の遅延調整回路を採用している。即ち図３のＡ１に示すようなテスト用入力信号ＩＳをテスタにより入力した場合に、テスタの駆動駆動能力は十分に高いため入力信号ＩＳの波形はほとんど鈍らない。従って、正確なパルス幅時間ＴＰを有するテスト用入力信号ＩＳを、テスタにより入力することができる。そしてこの入力信号ＩＳの正確なパルス幅時間ＴＰと、遅延信号ＤＳM〜ＤＳNの遅延時間ＴＤM〜ＴＤNとを、図２の比較回路２０で比較することで、遅延回路１０での遅延時間を正確に測定できる。そしてこの測定結果（比較結果データ）に基づき設定された調整データＡＤＴにより、調整回路４０が遅延回路１０の遅延時間を調整すれば、正確なパルス幅時間ＴＰとほぼ同等の遅延時間で遅延する信号を得ることができる。そして得られた遅延信号に基づいて、図１のホールドタイムＴＨＬなどのＡＣ特性を調整すれば、ＡＣ特性の仕様についてのユーザの厳しい要求にも応えることが可能になる。

３．遅延回路、比較回路の構成例
図４に遅延回路１０、比較回路２０の第１の構成例を示す。

遅延回路１０が含む各遅延ユニットＤI〜ＤNは、例えばシリアル接続された２段のインバータ回路により構成される。なおインバータ回路以外の遅延素子を用いて各遅延ユニットＤI〜ＤNを構成してもよい。

比較回路２０は、第１〜第（Ｎ−Ｍ＋１）の論理回路ＬＧ1〜ＬＧN-M+1を含む。図４では各論理回路ＬＧ1〜ＬＧN-M+1はＮＯＲ回路により構成される。なお各論理回路ＬＧ1〜ＬＧN-M+1を例えばＮＡＮＤ回路などの他の構成の回路で構成してもよい。また比較回路２０が含む比較結果レジスタ３０は、第１〜第（Ｎ−Ｍ＋１）のフリップフロップ回路ＤＦ1〜ＤＦN-M+1により構成される。

論理回路ＬＧ1〜ＬＧN-M+1の第１の入力には、パルス幅時間ＴＰのテスト用入力信号ＩＳ（ＩＳをバッファリングした信号や反転した信号も含む）が入力される。論理回路ＬＧ1〜ＬＧN-M+1の第２の入力には、遅延回路１０のタップＰM〜ＰNからの遅延信号ＤＳM〜ＤＳN（ＤＳM〜ＤＳNをバッファリングした信号や反転した信号も含む）が入力される。そして論理回路ＬＧ1〜ＬＧN-M+1の出力（ＬＧ1〜ＬＧN-M+1の出力をバッファリングした信号や反転した信号も含む）が、クロックＣＫ1〜ＣＫN-M+1として、フリップフロップ回路ＤＦ1〜ＤＦN-M+1のクロック端子に入力される。そしてフリップフロップ回路ＤＦ1〜ＤＦN-M+1の出力端子からは、比較結果データＲＤ1〜ＲＤN-M+1が出力される。

なおフリップフロップ回路ＤＦ1〜ＤＦN-M+1のデータ端子にはＶＤＤ（広義には第１の電源電圧）が接続され、リセット端子にはリセット信号ＲＥＳが接続される。このリセット信号ＲＥＳがアクティブになることで、フリップフロップ回路ＤＦ1〜ＤＦN-M+1には初期時において「０」のデータ（初期値データ）を保持される。

論理回路ＬＧ1〜ＬＧN-M+1は、入力信号ＩＳと遅延信号ＤＳM〜ＤＳNを比較し、これらの信号が共にローレベル（第２のレベル）になった期間で、ＣＫ1〜ＣＫN-M+1がアクティブ（ハイレベル）になる。そしてフリップフロップ回路ＤＦ1〜ＤＦN-M+1のデータ端子には、ハイレベルのＶＤＤが接続されているため、ＣＫ1〜ＣＫN-M+1がアクティブになると、その立ち上がりエッジ（第２のエッジ）でフリップフロップ回路に「１」のデータが書き込まれて保持される。

例えば図３ではＡ３、Ａ４、Ａ５に示すようにクロックＣＫ1、ＣＫ2、ＣＫ3がアクティブになる。するとクロックＣＫ1、ＣＫ2、ＣＫ3の立ち上がりエッジで、フリップフロップ回路ＤＦ1〜ＤＦ3に「１」のデータが書き込まれて保持される。一方、図３ではクロックＣＫ4〜ＣＫN-M+1はアクティブにならない。従ってこれらのクロックＣＫ4〜ＣＫN-M+1が入力されるフリップフロップ回路ＤＦ4〜ＤＦN-M+1は、リセット信号ＲＥＳにより設定された「０」のデータを保持したままになる。

以上のようにすることで、フリップフロップ回路ＤＦ1〜ＤＦ3から出力される比較結果データＲＤ1〜ＲＤ3は「１」になり、フリップフロップ回路ＤＦ4〜ＤＦN-M+1から出力される比較結果データＲＤ4〜ＲＤN-M+1は「０」になる。従ってテスタは、この比較結果データＲＤ1〜ＲＤN-M+1を読み出すことで、遅延時間ＴＤM+2又はＴＤM+3がパルス幅時間ＴＰに一致するという測定結果を得ることができる。そしてこの測定結果に基づいて調整データＡＤＴを設定することで、遅延回路１０が出力する遅延信号ＤＳの遅延時間を正確な時間に設定できる。即ち遅延信号ＤＳの遅延時間を、例えば遅延パルス幅ＴＰに一致させることなどが可能になる。

図５に遅延回路１０、比較回路２０の第２の構成例を示す。図４の第１の構成例と異なる点は、図５では比較回路２０が論理回路ＬＧ1〜ＬＧN-M+1を含まない点である。なお本実施形態の遅延回路、比較回路は図４、図５の構成に限定されるものではなく、図４、図５の回路の一部を省略したり、他の回路要素を追加したり、回路間の接続形態を異ならせてもよい。

比較回路２０が含む比較結果レジスタ３０は、第１〜第（Ｎ−Ｍ＋１）のフリップフロップ回路ＤＦ1〜ＤＦN-M+1により構成される。

そしてフリップフロップ回路ＤＦ1〜ＤＦN-M+1のデータ端子には、遅延回路１０のタップＰM〜ＰNからの遅延信号ＤＳM〜ＤＳN（ＤＳM〜ＤＳNをバッファリングした信号や反転した信号も含む）が入力される。またフリップフロップ回路ＤＦ1〜ＤＦN-M+1のクロック端子には、テスト用入力信号ＩＳ（ＩＳをバッファリングした信号や反転した信号も含む）が入力される。そしてフリップフロップ回路ＤＦ1〜ＤＦN-M+1の出力端子からは比較結果データＲＤ1〜ＲＤN-M+1が出力される。

図６に、図５の第２の構成例の動作を説明するためのタイミング波形図を示す。

まず初期時に、リセット信号ＲＥＳがアクティブになることで、フリップフロップ回路ＤＦ1〜ＤＦN-M+1に「０」のデータが保持される。

次に、図６のＥ１に示すテスト用入力信号ＩＳの立ち上がりエッジ（広義には第２のエッジ）で、フリップフロップ回路ＤＦ1〜ＤＦN-M+1は、遅延信号ＤＳM〜ＤＳNに対応したデータを保持する。例えば図６ではＥ２〜Ｅ４に示すように、遅延信号ＤＳM〜ＤＳM+2がデータ端子に入力されるフリップフロップ回路ＤＦ1〜ＤＦ3では「１」のデータが保持される。一方、図６のＥ５〜Ｅ７に示すように、遅延信号ＤＳM+3〜ＤＳNがデータ端子に入力されるフリップフロップ回路ＤＦ4〜ＤＦN-M+1では「０」のデータが保持される。

以上のようにすることで、フリップフロップ回路ＤＦ1〜ＤＦ3から出力される比較結果データＲＤ1〜ＲＤ3は「１」になり、フリップフロップ回路ＤＦ4〜ＤＦN-M+1から出力される比較結果データＲＤ4〜ＲＤN-M+1は「０」になる。従ってテスタは、この比較結果データＲＤ1〜ＲＤN-M+1を読み出すことで、遅延時間ＴＤM+2又はＴＤM+3がパルス幅時間ＴＰに一致するという測定結果を得ることができる。

４．調整回路の詳細
次に図７、図８を用いて調整回路４０の詳細例について説明する。なお本実施形態の調整回路４０は図７、図８の構成に限定されるものではなく、その回路の一部を省略したり、他の回路要素を追加したり、回路間の接続形態を異ならせてもよい。

図７に示すように調整回路４０は遅延時間調整用の第１の選択回路４２を含むことができる。この選択回路４２は、集積回路装置（ＩＣ）の製造ロットのプロセス変動等に起因する遅延時間のバラツキを調整するための回路である。この選択回路４２には、遅延回路１０の第Ｋ〜第ＬのタップＰK〜ＰLから出力される第Ｋ〜第Ｌの遅延信号ＤＳK〜ＤＳLが入力される。そして選択回路４２は、例えば遅延時間調整用の調整データＡＤＴに基づいて、遅延信号ＤＳK〜ＤＳLのうちのいずれかの遅延信号を選択してＳＱ１として出力する。

遅延ユニットＤLの隣の遅延ユニットＤL+1には、遅延ユニットＤLが出力する遅延信号ＤＳLは入力されていない。その代わりに遅延ユニットＤL+1には、選択回路４２の出力ＳＱ１が入力される。また遅延ユニットＤL+1の出力は第（Ｌ＋１）のタップＰL+1に接続され、タップＰL+1は遅延ユニットＤL+2の入力に接続される。

図７のような構成にすれば、選択回路４２の選択処理により、任意の遅延ユニットをバイパスすることができ、これにより遅延回路１０の遅延時間を調整できる。

例えばデフォルト状態においては、選択回路４２は、タップＰK〜ＰLのうちの真ん中のタップであるティピカル値に対応するタップからの遅延信号を選択している。そして比較結果レジスタ３０の比較結果データにより測定された遅延時間が、製造ロットのプロセス変動によるバラツキにより、ティピカル値よりも長いと判断された場合には、遅延回路１０の遅延時間を短くする必要がある。このためテスタは、遅延時間を短くするデータにＡＤＴを設定する。そして例えば遅延時間を最小にするデータにＡＤＴが設定された場合には、選択回路４２は、タップＰKからの遅延信号ＤＳKを選択する。そうすると遅延ユニットＤK+1〜ＤLの全てがバイパスされるため、遅延回路１０の遅延時間が最小になる調整が行われる。これにより製造ロットのプロセス変動による遅延時間のバラツキを吸収できる。

一方、比較結果データにより測定された遅延時間が、製造ロットのプロセス変動によるバラツキにより、ティピカル値よりも短いと判断された場合には、遅延時間を長くする必要がある。このため、テスタは、遅延時間を長くするデータにＡＤＴを設定する。そして例えば遅延時間を最大にするデータにＡＤＴが設定されていた場合には、選択回路４２は、タップＰLからの遅延信号ＤＳLを選択する。そうすると、遅延ユニットＤK+1〜ＤLはバイパスされなくなるため、遅延回路１０の遅延時間が最大になる調整が行われる。これにより製造ロットのプロセス変動による遅延時間のバラツキを吸収できる。

なお図２や図７では、遅延時間の測定用のタップＰM〜ＰNと遅延時間の調整用のタップＰK〜ＰLとが別々になっているが、これらのタップＰM〜ＰNとＰK〜ＰLを共通化して、同じタップになるようにしてもよい。即ち本実施形態では、Ｎ＞Ｍ＞Ｌ＞Ｋであってもよいし、Ｎ＝Ｌ、Ｍ＝Ｋであってもよい。

図８に示すように調整回路４０は遅延時間のティピカル値設定用の第２の選択回路４４を含むことができる。この選択回路４４は、集積回路装置の機種毎に決まる遅延時間のティピカル値を調整するための回路である。この選択回路４４には、遅延回路１０の第Ｉ〜第ＪのタップＰI〜ＰJから出力される第Ｉ〜第Ｊの遅延信号ＤＳI〜ＤＳJが入力される。そして選択回路４４は、遅延信号ＤＳI〜ＤＳJのうちのいずれかの遅延信号を選択してＳＱ２として出力する。

遅延ユニットＤJの隣の遅延ユニットＤJ+1には、遅延ユニットＤJが出力する遅延信号ＤＳJは入力されていない。その代わりに遅延ユニットＤJ+1には、選択回路４４の出力ＳＱ２が入力される。また遅延ユニットＤJ+1の出力は第（Ｊ＋１）のタップＰJ+1に接続され、タップＰJ+1は遅延ユニットＤJ+2の入力に接続される。

図８のような構成にすれば遅延回路１０のティピカル値の遅延時間を調整できる。即ち遅延回路の遅延時間のティピカル値は回路シミュレーションにより求めることができる。しかしながら、回路シミュレーションでの配線の寄生容量と、実機の集積回路装置の配線の寄生容量とは一般的に異なる。従って、既存の回路ライブラリを用いた回路シミュレーションにより、遅延時間のティピカル値を設定したとしても、実際に製造された集積回路装置に含まれる遅延回路の遅延時間は、設定されたティピカル値に一致しない場合が多い。このような場合に、図８の選択回路４４を用いて遅延時間のティピカル値を各機種毎に設定すれば、図７の選択回路４２による遅延時間の調整範囲の中心付近がティピカル値になるような設定が可能になる。これにより、図７の選択回路４２による調整範囲の幅を最大限にすることができ、より適切な遅延時間の調整を実現できる。

例えば、回路シミュレーション終了後に製造されたテストサンプルでの遅延時間のティピカル値が、許容範囲内の最大値であったとする。この場合には、選択回路４４が、遅延ユニットＤIからの遅延信号ＤＳIを選択するようにする。そうすると遅延ユニットＤI+1〜ＤJの全てがバイパスされるため、遅延回路１０の遅延時間が最小になる。これにより、遅延時間の調整範囲の中心がティピカル値になる設定を実現できる。

一方、テストサンプルでの遅延時間のティピカル値が、許容範囲内の最小値であったとする。この場合には、選択回路４４が、遅延ユニットＤJからの遅延信号ＤＳJを選択するようにする。そうすると遅延ユニットＤI+1〜ＤJがバイパスされなくなるため、遅延回路１０の遅延時間が最大になる。これにより、遅延時間の調整範囲の中心がティピカル値になる設定を実現できる。

なお図７の選択回路４２（セレクタ）は、調整データＡＤＴに基づいて遅延信号ＤＳK〜ＤＳLのいずれかを選択させる論理回路により構成できる。一方、図８の選択回路４４では、選択される遅延信号が集積回路装置の機種毎に固定される。従ってこの選択回路４４は、必ずしも論理回路を含む必要はなく、マスクパターンにより決定される配線パターン（固定配線パターン）により構成することができる。但し図８の選択回路４４においても、選択処理のための論理回路を含ませて、調整データに基づいて遅延信号を選択できるようにしてもよい。この場合には、例えば集積回路装置の電源投入時に、不揮発性メモリ素子から、機種毎に固定された調整データを読み込み、この調整データに基づいて選択回路４４が遅延信号を選択するようにすればよい。

５．変形例
図９に遅延調整回路の変形例を示す。図９の構成が図２と異なるのは、図９では定電圧発生回路５０が設けられている点である。

定電圧発生回路５０は電源電圧（ＶＤＤ、ＶＳＳ）に基づいて定電圧ＶＲを発生して出力する。より具体的には例えばＶＤＤのレギュレーションを行うことで定電圧ＶＲを発生する。そして発生された定電圧ＶＲは遅延回路１０、比較回路２０、調整回路４０に供給され、これらの回路は定電圧ＶＲを電源電圧として動作する。

このようにすれば、遅延回路１０は、ＶＤＤの電圧レベルが変動しても、常に一定の定電圧ＶＲに基づいて動作できるようになる。従って、遅延回路１０の遅延ユニットＤI〜ＤNでの遅延時間がＶＤＤの電圧変動に依存しなくなり、電源電圧による変動係数０．８５〜１．１５を無視できるようになる。従って、例えば図９の構成の遅延調整回路で調整された遅延信号に基づいて、図１のホールドタイムＴＨＬなどのＡＣ特性を調整すれば、ＡＣ特性の仕様についてのユーザの更に厳しい要求にも応えることが可能になる。

なお図９では、遅延回路１０、比較回路２０、調整回路４０の全てに対して、電源電圧として定電圧ＶＲを供給している。しかしながら本実施形態では、少なくとも遅延回路１０にだけ定電圧ＶＲが供給されればよい。そして例えば遅延回路１０にだけ定電圧ＶＲを供給する場合には、遅延回路１０と比較回路２０との間や、遅延回路１０と調整回路４０との間に、ＶＲ、ＶＤＤ間の電圧レベル変換を行うレベルシフタなどを設ければよい。

６．集積回路装置
図１０に本実施形態の集積回路装置６０の構成例を示す。なお本実施形態の集積回路装置６０は図１０の構成に限定されるものではなく、図１０の回路ブロックの一部を省略したり、他の回路ブロックを追加したり、回路ブロック間の接続形態を異ならせてもよい。

集積回路装置６０は、リード信号ＸＲＤ（広義には入力信号ＩＳ）が入力される第１のＩ／Ｏセル７０を含む。このＩ／Ｏセル７０は入力用のＩ／Ｏセルである。また集積回路装置６０は、データ信号ＤＡＴＡ（広義には出力信号）が出力される第２のＩ／Ｏセル８０（８ビット分のセル）を含む。このＩ／Ｏセル８０は出力用又は入出力兼用のＩ／Ｏセルである。

集積回路装置６０は、図２、図９等で説明した遅延調整回路９０を含む。この遅延調整回路９０には、Ｉ／Ｏセル７０を介してリード信号ＸＲＤ（ＩＳ）が入力され、遅延時間が調整された遅延信号ＤＳを出力する。

集積回路装置６０は初期値設定回路１００（ヒューズ回路）を含む。この初期値設定回路１００は、遅延回路１０での遅延信号の遅延時間を調整するための調整データＡＤＴを出力する回路である。この初期値設定回路１００は、ヒューズ素子（或いは不揮発性メモリ素子）や、ヒューズ素子（不揮発性メモリ素子）の設定状態を取り込んで記憶するラッチ回路や、このラッチ回路に供給されるラッチクロックを生成するラッチクロック生成回路などを含むことができる。そして遅延調整回路９０は、この初期値設定回路１００からの調整データＡＤＴに基づいて、遅延信号ＤＳの遅延時間を調整する。より具体的には、図２の比較結果レジスタ３０の比較結果データを読み込んだテスタは、遅延時間の測定結果に基づいて初期値設定回路１００のヒューズ素子のカット処理（或いは不揮発性メモリ素子へのデータの書き込み処理）を行う。そして初期値設定回路１００は、カット処理後のヒューズ素子の設定状態（不揮発性メモリ素子への書き込みデータ）により決定される調整データＡＤＴを、遅延調整回路９０に出力する。これにより、遅延調整回路９０の遅延信号ＤＳの遅延時間を、測定結果に応じた最適な時間に設定できる。

集積回路装置７０は出力制御信号生成回路１１０を含む。この出力制御信号生成回路１１０は、Ｉ／Ｏセル８０を介して出力されるＤＡＴＡの出力制御信号ＯＥ、ＬＴを、遅延調整回路９０からの遅延信号ＤＳに基づいて生成する。ここでＯＥは、Ｉ／Ｏセル８０のアウトプットイネーブル信号であり、ＬＴは、ラッチ回路１３０のラッチクロックである。

集積回路装置７０はＲＡＭ１２０（広義にはメモリ）とラッチ回路１３０を含む。ＲＡＭ１２０から読み出された例えば８ビットのＲＤＡＴＡは、ラッチクロックＬＴに基づいてラッチ回路１３０にラッチされる。そしてラッチ回路１３０の出力である例えば８ビットのＤＡＴＡがＩ／Ｏセル８０を介して外部に出力される。

図１１にＩ／Ｏセル８０の具体例を示す。アウトプットイネーブル信号ＯＥがローレベルになると、ＮＡＮＤ１、ＮＯＲ１の出力は、各々、ハイレベル、ローレベルに固定される。従ってトランジスタＰＴＲ、ＮＴＲは共にオフになり、Ｉ／Ｏセル８０のパッド８２に接続されるノードＮ１はハイインピーダンス状態になる。

一方、アウトプットイネーブル信号ＯＥがハイレベルになると、ＮＡＮＤ１、ＮＯＲ１は導通状態になる。従ってＤＡＴＡがハイレベルになると、トランジスタＰＴＲがオンになり、パッド８２に接続されるノードＮ１はハイレベルになる。一方、ＤＡＴＡがローレベルになると、トランジスタＮＴＲがオンになり、ノードＮ１はローレベルになる。

図１２に信号ＸＲＤ、ＤＳ、ＬＴ、ＯＥ、ＤＡＴＡのタイミング波形例を示す。図１２のＢ１に示すように遅延信号ＤＳは、リード信号ＸＲＤを遅延時間ＴＤだけ遅延させた信号である。この遅延時間ＴＤは、調整データＡＤＴに基づいて遅延調整回路９０により調整される。

ラッチクロックＬＴは、出力制御信号生成回路１１０がリード信号ＸＲＤや遅延信号ＤＳなどに基づき生成する。例えばリード信号ＸＲＤと遅延信号ＤＳの論理積を求めることで、ラッチクロックＬＴを生成できる。ラッチ回路１３０は、図１２のＢ２、Ｂ３に示すように、ラッチクロックＬＴの立ち上がりエッジで、ＲＡＭ１２０からＲＤＡＴＡをラッチしてＤＡＴＡを出力する。

アウトプットイネーブル信号ＯＥも、出力制御信号生成回路１１０がリード信号ＸＲＤや遅延信号ＤＳなどに基づき生成する。例えばリード信号ＸＲＤがアクティブ（ローレベル）になると、図１２のＢ４に示すようにアウトプットイネーブル信号ＯＥもアクティブ（ハイレベル）になる。一方、遅延信号ＤＳが非アクティブ（ハイレベル）になると、Ｂ５に示すようにアウトプットイネーブル信号ＯＥも非アクティブ（ローレベル）になる。

以上のように、出力制御信号生成回路１１０がラッチクロックＬＴやアウトプットイネーブル信号ＯＥを生成することで、図１２のＢ６に示すホールドタイムＴＨＬを適切に設定できる。そして図１２から明らかなように、このホールドタイムＴＨＬの長さは、遅延信号ＤＳの遅延時間ＴＤにより決定される。そして本実施形態の手法によれば、遅延調整回路９０が、プロセス変動にほとんど依存しない正確な長さの遅延時間ＴＤで遅延する信号ＤＳを出力できる。これにより、ホールドタイムＴＨＬの長さも、プロセス変動にほとんど依存しないようになる。この結果、ホールドタイムＴＨＬのＡＣ特性の仕様についてのユーザの厳しい要求にも応えることが可能になる。

７．初期状態設定回路
図１３に、図１０の初期状態設定回路１００（ヒューズ回路）の構成例を示す。なお本実施形態の初期状態設定回路は図１３の構成に限定されるものではなく、図１３の回路の一部を省略したり、他の回路要素を追加したり、回路間の接続形態を異ならせてもよい。例えばテスト回路（テスト用信号を保持するフリップフロップ回路、セレクタ）などを省く構成としてもよい。またヒューズ素子のビット数は３ビットに限定されず、２ビットや４ビット以上でもよい。またヒューズ素子の代わりに不揮発性メモリ素子（ＥＥＰＲＯＭなどのデータの書き換えが可能な不揮発性メモリ素子）を用いてもよい。

初期状態設定回路１００は、ヒューズ素子ＦＥ１、ＦＥ２、ＦＥ３（或いは不揮発性メモリ素子）と、ラッチ回路３０１、３０２、３０３と、テスト用信号を保持するフリップフロップ回路３１１、３１２、３１３と、セレクタ３２１、３２２、３２３と、選択信号生成回路３３０と、ラッチクロック生成回路３４０を含む。なおこれらの一部を省略する構成としてもよい。

ヒューズ素子ＦＥ１、ＦＥ２、ＦＥ３の一端にはＶＤＤ（第１の電源電圧）が接続される。従ってヒューズ素子ＦＥ１〜ＦＥ３が非切断状態である場合には、ヒューズ素子ＦＥ１〜ＦＥ３の他端の電圧レベルはほぼＶＤＤになる。またヒューズ素子ＦＥ１、ＦＥ２、ＦＥ３の他端にはラッチ回路３０１、３０２、３０３が接続される。

ラッチ回路３０１〜３０３は、ヒューズ素子ＦＥ１〜ＦＥ３（或いは不揮発性メモリ素子）の設定状態（切断状態・非切断状態）を調整データ（ＡＤＴ１〜ＡＤＴ３）として取り込んで記憶する。具体的には、ラッチ回路３０１〜３０３は、ヒューズ素子ＦＥ１〜ＦＥ３の他端の電圧レベルに対応したデータ（論理レベル）を取り込み、ラッチデータＬＤ１〜ＬＤ３を出力する。例えばヒューズ素子ＦＥ１が非切断状態である場合には、ヒューズ素子ＦＥ１の他端の電圧レベルはほぼＶＤＤになる。従って、ラッチ回路３０１は「１」のデータを保持し、ラッチデータＬＤ１として「０」を出力する。一方、ヒューズ素子ＦＥ１が切断状態である場合には、ヒューズ素子ＦＥ１の他端はオープン状態になる。従ってラッチ回路３０１は、ラッチクロックＬＣＬＫがアクティブになることで設定された「０」のデータを保持し、ラッチデータＬＤ１として「１」を出力する。ラッチ回路３０２、３０３についても同様である。

ところでヒューズ素子ＦＥ１〜ＦＥ３は、一旦切断させると復元させることができない。そこで図１３の初期状態設定回路１００では、テスト用信号ＴＩ１〜ＴＩ３を用いて、ヒューズ素子ＦＥ１〜ＦＥ３を切断させた状態と等価な状態を作り出すことができるようになっている。このようにすることで、ヒューズ素子ＦＥ１〜ＦＥ３の設定状態により作り出される状態が許容範囲内か否かを事前に確認できる。このために、フリップフロップ回路３１１〜３１３は、テストモード設定信号ＸＴＭＯＤＥの立ち下がりエッジで、テスト用信号ＴＩ１〜ＴＩ３を保持し、保持したＴＩ１〜ＴＩ３をテスト用ラッチデータＴＬＤ１〜ＴＬＤ３として出力する。そしてテストモード時にはセレクタ３２１〜３２３が、選択信号ＳＥＬに基づきテスト用ラッチデータＴＬＤ１〜ＴＬＤ３を選択して、調整データＡＤＴ１〜ＡＤＴ３として出力する。

選択信号生成回路３３０は、選択信号ＳＥＬを生成してセレクタ３２１〜３２３に出力する。具体的には選択信号生成回路３３０はＲＳフリップフロップを含む。そしてこのＲＳフリップフロップは、テストモード設定信号ＸＴＭＯＤＥの反転信号をセット信号とし、ラッチクロックＬＣＬＫをリセット信号として、選択信号ＳＥＬを生成する。具体的にはテストモード設定信号ＸＴＭＯＤＥとしてローレベルのパルスが入力されると、選択信号ＳＥＬがハイレベルになり、セレクタ３２１〜３２３は、テスト用ラッチデータＴＬＤ１〜ＴＬＤ３の方を選択する。一方、ラッチクロックＬＣＬＫとしてハイレベルのパルスが入力されると、選択信号ＳＥＬがローレベルになり、セレクタ３２１〜３２３は、ヒューズ素子ＦＥ１〜ＦＥ３により設定されたラッチデータＬＤ１〜ＬＤ３の方を選択する。

ラッチクロック生成回路３４０は、ヒューズ素子ＦＥ１〜ＦＥ３（或いは不揮発性メモリ素子）の設定状態をラッチ回路３０１〜３０３に取り込むためのラッチクロックＬＣＬＫを生成する。例えば図１４の信号タイミング波形例において、Ｃ１に示すように信号ＲＣＯＭとしてハイレベルのパルスが入力されると、Ｃ２に示すように、そのパルスの立ち下がりエッジを基準に、インバータ回路の３段分の遅延時間のパルス幅を有するラッチクロックＬＣＬＫが生成される。すると、生成されたラッチクロックＬＣＬＫのパルスにより、ラッチ回路３０１〜３０３は、ヒューズ素子ＦＥ１〜ＦＥ３の設定状態を取り込み、ＦＥ１〜ＦＥ３の設定状態に応じたラッチデータＬＤ１〜ＬＤ３を出力する。またラッチクロックＬＣＬＫのパルスにより選択信号ＳＥＬがローレベルにリセットされるため、セレクタ３２１〜３２３は、ラッチ回路３０１〜３０３からのラッチデータＬＤ１〜ＬＤ３を選択し、調整データＡＤＴ１〜ＡＤＴ３として出力する。このようにして、ヒューズ素子ＦＥ１〜ＦＥ３の設定状態に応じた調整データＡＤＴ１〜ＡＤＴ３が初期状態設定回路１００から出力されるようになる。

さて、静電気などの外来ノイズが発生した場合に、ラッチ回路３０１〜３０３の保持内容（ＦＥ１〜ＦＥ３の設定状態）が変化してしまう場合がある。このため、フューズ素子ＦＥ１〜ＦＥ３の設定状態をラッチ回路３０１〜３０３に取り込む処理は、周期的に行うことが望ましい。より具体的には、集積回路装置が液晶ドライバである場合には、フレーム信号や表示オン信号などをラッチクロック生成回路３４０に入力する。そしてラッチクロックＬＣＬＫのパルスを周期的に生成し、フューズ素子ＦＥ１〜ＦＥ３の設定状態をラッチ回路３０１〜３０３に周期的に取り込むようにする（周期的にリフレッシュするようにする）。

しかしながら、このような周期的な取り込み処理（周期的なリフレッシュ）を行うと、非切断状態のフューズ素子に接続されるラッチ回路などにおいて、貫通電流が流れてしまい、省電力化の妨げとなる。一方、初期状態設定回路１００が出力する調整データＡＤＴ１〜ＡＤＴ３は、図７のリード信号ＸＲＤ（入力信号ＩＳ）がアクティブになる前に設定されていれば十分である。

そこで本実施形態では、ラッチクロック生成回路３４０が、遅延回路１０にリード信号ＸＲＤ（入力信号ＩＳ）が入力される前に先だって、ラッチクロックを生成してラッチ回路３０１〜３０３に出力するようする。そしてラッチ回路３０１〜３０３が、このラッチクロックに基づいて、遅延回路１０にリード信号ＸＲＤ（入力信号ＩＳ）が入力される前に先だって、ヒューズ素子（或いは不揮発性メモリ素子）の設定状態を取り込むようにする。具体的には、リード信号ＸＲＤがアクティブ（ローレベル）になる前に先だって、図１４のＣ１に示すような信号ＲＣＯＭ（リード関連の動作があった時にアクティブになる信号）をラッチクロック生成回路３４０に入力する。そしてリード信号ＸＲＤがアクティブ（ローレベル）になる前に先だって、ラッチクロック生成回路３４０がラッチクロックＬＣＬＫを生成してラッチ回路３０１〜３０３に出力し、ラッチ回路３０１〜３０３がヒューズ素子ＦＥ１〜ＦＥ３の設定状態を調整データとして取り込む。

このようにすれば、リード信号ＸＲＤの入力がある場合にだけ、ラッチ回路３０１〜３０３へのヒューズ素子ＦＥ１〜ＦＥ３の設定状態の取り込み処理（リフレッシュ処理）が行われるようになる。従って、周期的な信号により取り込み処理を行う場合に比べて、装置の省電力化を図れるという利点がある。

８．遅延調整方法
次に本実施形態の遅延調整方法について詳細に説明する。図１５（Ａ）は、図２の遅延ユニットを模式的に示したものである。

例えば図１５（Ａ）のＦ１に示すティピカル値設定用の遅延ユニットは、図２の遅延ユニットＤI〜ＤJに相当する。またＦ２に示す固定値用の遅延ユニットは、遅延ユニットＤJとＤKの間にある遅延ユニットに相当する。またＦ３に示す遅延時間調整用の遅延ユニットは、遅延ユニットＤK〜ＤLに相当する。またＦ４に示す遅延時間測定用の遅延ユニットは、遅延ユニットＤM〜ＤNに相当する。

本実施形態では、Ｆ４に示す遅延時間測定用の遅延ユニット（ＤM〜ＤN）を用いて、遅延回路１０での遅延時間を測定する。そして測定された遅延時間（比較結果データ）に基づいて、調整データを設定する。そしてＦ３に示す遅延時間調整用の遅延ユニット（ＤK〜ＤL）を用いて、遅延回路１０での遅延時間を調整する。また集積回路装置の機種毎に異なる遅延時間のティピカル値は、Ｆ１に示すティピカル値設定用の遅延ユニット（ＤI〜ＤJ）を用いて設定する。

図１５（Ｂ）は、遅延時間測定用の遅延ユニット（ＤM〜ＤN）で測定されたデータと、ヒューズ素子ＦＥ４〜ＦＥ１の設定状態との関係を示す図である。図１５（Ｂ）において「０」は、ヒューズ素子ＦＥ４〜ＦＥ１を非切断状態のままにすることを意味し、「１」はヒューズ素子ＦＥ４〜ＦＥ１を切断状態にすることを意味する。なお図１５（Ｂ）は、図１３とは異なりヒューズ素子が４ビットである場合の例である。

例えばＦ４に示す遅延時間測定用の遅延ユニット（ＤM〜ＤN）で測定されたデータが「０」であり、遅延時間がティピカル値である場合には、全てのヒューズ素子ＦＥ１〜ＦＥ４を非切断状態のままにする。また測定データが「−８］であり、遅延時間が短い場合には、ヒューズ素子ＦＥ４だけを切断状態にする。一方、測定データが「７］であり、遅延時間が長い場合には、ヒューズ素子ＦＥ３、ＦＥ２、ＦＥ１を切断状態にする。そしてこのようにして設定されたヒューズ素子ＦＥ１〜ＦＥ４に基づいて、図１３の初期値設定回路１００が調整データを出力する。そしてこの調整データに基づいて、調整回路４０が、遅延時間調整用の遅延ユニット（ＤK〜ＤL）を用いた調整処理を行うことで、プロセス変動等にほとんど依存しない遅延時間を得ることができる。

図１６は本実施形態の遅延調整方法の手順を示すフローチャートである。

まず集積回路装置をテストモードに設定する（ステップＳ１）。そしてＸＲＤの端子（遅延回路）に、所定のパルス幅時間（例えば５０ｎｓ）のテスト用入力信号を入力する（ステップＳ２）。そしてテストモードを解除する（ステップＳ３）。

次に、比較結果レジスタから比較結果データ（遅延テーブル値、遅延測定データ）を読み出す（ステップＳ４）。そして読み出した比較結果データに基づいて、ヒューズ素子をカットして（又はＥＥＰＲＯＭにデータを書き込んで）、遅延時間の調整データを設定する（ステップＳ５）。

次にテストモードに設定し（ステップＳ６）、ＸＲＤの端子（遅延回路）に、所定のパルス幅時間（例えば５０ｎｓ）のテスト用入力信号を再度入力する（ステップＳ７）。そしてテストモードを解除する（ステップＳ８）。

次に、比較結果レジスタから比較結果データを読み出し、遅延時間が設定時間の許容範囲内（＋／−１ｎｓ）に入っているか否かを確認する（ステップＳ９）。

例えば、所望するヒューズ素子が間違いなく切断されていることを確認する手法として、図１６のステップＳ５で調整データを設定した後に、テスタが、図１０の出力用Ｉ／Ｏセル８０からの出力信号の遅延値を測定して確認する手法が考えられる。

しかしながら、前述のように、テスト時に出力用Ｉ／Ｏセル８０の出力端子に付加される寄生容量は非常に大きい一方で、出力用Ｉ／Ｏセル８０の駆動能力は低い。従って、出力Ｉ／Ｏセル８０からの出力信号の波形が鈍ってしまい、正確な遅延時間を測定できないという問題がある。

そこで本実施形態では、図１６のステップＳ５で調整データを設定した後に、ステップＳ７に示すように、所定のパルス幅時間のテスト用入力信号を再度入力する。そしてステップＳ９に示すように、比較結果データを読み出して、遅延時間が設定時間の許容範囲内に入っているか否かを確認する。

このようにすれば、所望するヒューズ素子が間違いなく切断されているか否かを、比較結果データを読み出すだけで確実に確認できる。従って、遅延時間の調整後にテスタで遅延時間を測定する手法に比べて、テストの手間を省くことができると共にテストの信頼性を向上できる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば、明細書又は図面中の記載において広義や同義な用語として引用された用語は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。

また遅延調整回路、遅延回路、比較回路、比較結果レジスタ、集積回路装置等の構成は、図２〜図１０等で詳細に説明した構成に限定されず、種々の変形実施が可能である。

ＡＣ特性の仕様についての説明図。 本実施形態の遅延調整回路の構成例。 本実施形態の動作を説明するためのタイミング波形例。 遅延回路、比較回路の第１の構成例。 遅延回路、比較回路の第２の構成例。 第２の構成例の動作を説明するためのタイミング波形例。 調整回路の詳細例。 調整回路の詳細例。 遅延調整回路の変形例。 集積回路装置の構成例。 出力用Ｉ／Ｏセルの構成例。 集積回路装置の各種信号のタイミング波形例。 初期状態設定回路の構成例。 初期状態設定回路の動作を説明するためのタイミング波形例。 図１５（Ａ）（Ｂ）は本実施形態の遅延調整方法の説明図。 本実施形態の遅延調整方法の手順を示すフローチャート。

符号の説明

ＤI〜ＤN 遅延ユニット、ＩＳ 入力信号、ＤＳ、ＤＳM〜ＤＳN 遅延信号、
ＰI〜ＰN タップ、ＬＧ1〜ＬＧN-M+1 論理回路、
ＤＦ1〜ＤＦN-M+1 フリップフロップ回路、ＦＥ１〜ＦＥ３ ヒューズ素子、
１０ 遅延回路、２０ 比較回路、３０ 比較結果レジスタ、４０ 調整回路、
４２、４４ 選択回路、５０ 定電圧発生回路、７０、８０ Ｉ／Ｏセル、
９０ 遅延調整回路、１００ 初期値設定回路、１１０ 出力制御信号生成回路、
１２０ ＲＡＭ、１３０ ラッチ回路、３０１〜３０３ ラッチ回路、
３１１〜３１３ フリップフロップ回路、３２１〜３２３ セレクタ、
３３０ 選択信号生成回路、３４０ ラッチクロック生成回路

Claims (12)

1. 複数の遅延ユニットを含み、入力信号が入力され、入力信号の遅延信号を出力する遅延回路と、
   前記遅延回路に入力されたテスト用入力信号のパルスのパルス幅時間と、前記遅延回路の前記複数の遅延ユニット間の複数のタップのうち第Ｍ〜第Ｎ（Ｍ、ＮはＮ＞Ｍとなる整数）のタップから出力される第Ｍ〜第Ｎの遅延信号の第Ｍ〜第Ｎの遅延時間との比較結果データを、比較結果レジスタに記憶する比較回路と、
   前記遅延回路での遅延信号の遅延時間を調整する調整回路と、
   を含むことを特徴とする遅延調整回路。
2. 請求項１において、
   前記比較回路が、第１〜第（Ｎ−Ｍ＋１）の論理回路と、第１〜第（Ｎ−Ｍ＋１）のフリップフロップ回路により構成される前記比較結果レジスタとを含み、
   前記第１〜第（Ｎ−Ｍ＋１）の論理回路の第１の入力には、前記テスト用入力信号が入力され、前記第１〜第（Ｎ−Ｍ＋１）の論理回路の第２の入力には、前記第Ｍ〜第Ｎの遅延信号が入力され、前記第１〜第（Ｎ−Ｍ＋１）の論理回路の出力が、前記第１〜第（Ｎ−Ｍ＋１）のフリップフロップ回路のクロック端子に入力されることを特徴とする遅延調整回路。
3. 請求項１において、
   前記比較回路が、第１〜第（Ｎ−Ｍ＋１）のフリップフロップ回路により構成される前記比較結果レジスタを含み、
   前記第１〜第（Ｎ−Ｍ＋１）のフリップフロップ回路のデータ端子には、前記第Ｍ〜第Ｎの遅延信号が入力され、前記第１〜第（Ｎ−Ｍ＋１）のフリップフロップ回路のクロック端子には、前記テスト用入力信号が入力されることを特徴とする遅延調整回路。
4. 請求項１乃至３のいずれかにおいて、
   前記調整回路が、
   前記遅延回路の複数のタップのうち第Ｋ〜第Ｌ（Ｋ、ＬはＬ＞Ｋとなる整数）のタップから出力される第Ｋ〜第Ｌの遅延信号が入力され、前記第Ｋ〜第Ｌの遅延信号のうちのいずれかの遅延信号を選択して出力する遅延時間調整用の第１の選択回路を含み、
   前記第１の選択回路の出力が、前記遅延回路の第（Ｌ＋１）のタップがその出力に接続される第（Ｌ＋１）の遅延ユニットに入力されることを特徴とする遅延調整回路。
5. 請求項１乃至４のいずれかにおいて、
   前記調整回路が、
   前記遅延回路の複数のタップのうち第Ｉ〜第Ｊ（Ｉ、ＪはＪ＞Ｉとなる整数）のタップから出力される第Ｉ〜第Ｊの遅延信号が入力され、前記第Ｉ〜第Ｊの遅延信号のうちのいずれかの遅延信号を選択して出力する遅延時間のティピカル値設定用の第２の選択回路を含み、
   前記第２の選択回路の出力が、前記遅延回路の第（Ｊ＋１）のタップがその出力に接続される第（Ｊ＋１）の遅延ユニットに入力されることを特徴とする遅延調整回路。
6. 請求項１乃至５のいずれかにおいて、
   定電圧を発生する定電圧発生回路を含み、
   前記遅延回路が、
   前記定電圧発生回路で発生された定電圧を電源電圧として動作することを特徴とする遅延調整回路。
7. 請求項１乃至６のいずれかにおいて、
   遅延信号の遅延時間を調整するための調整データを出力する初期状態設定回路を含み、
   前記調整回路が、
   前記初期状態設定回路からの前記調整データに基づいて、遅延信号の遅延時間を調整することを特徴とする遅延調整回路。
8. 請求項７において、
   前記初期状態設定回路が、
   ヒューズ素子又は不揮発性メモリ素子の設定状態を前記調整データとして取り込んで記憶するラッチ回路と、
   前記ヒューズ素子又は不揮発性メモリ素子の設定状態を前記ラッチ回路に取り込むためのラッチクロックを生成するラッチクロック生成回路とを含み、
   前記ラッチクロック生成回路が、
   前記遅延回路に入力信号が入力される前に先だって、前記ラッチクロックを生成して前記ラッチ回路に出力し、
   前記ラッチ回路が、
   生成された前記ラッチクロックに基づいて、前記遅延回路に入力信号が入力される前に先だって、前記ヒューズ素子又は不揮発性メモリ素子の設定状態を取り込むことを特徴とする遅延調整回路。
9. 入力信号が入力される第１のＩ／Ｏセルと、
   出力信号が出力される第２のＩ／Ｏセルと、
   前記第１のＩ／Ｏセルを介して入力信号が入力され、遅延時間が調整された遅延信号を出力する請求項１乃至８のいずれかの遅延調整回路と、
   前記第２のＩ／Ｏセルを介して出力される出力信号の出力制御信号を、前記遅延調整回路からの遅延信号に基づいて生成する出力制御信号生成回路と、
   を含むことを特徴とする集積回路装置。
10. 請求項９において、
    前記出力制御信号生成回路が、
    前記遅延信号に基づいて、前記第２のＩ／Ｏセルのアウトプットイネーブル信号を生成することを特徴とする集積回路装置。
11. 請求項１乃至８のいずれかの遅延調整回路を用いた遅延時間の調整方法であって、
    所定のパルス幅時間のパルスを有する前記テスト用入力信号を前記遅延回路に入力し、
    前記テスト用入力信号の前記パルス幅時間と前記第Ｍ〜第Ｎの遅延時間との比較結果データを、前記比較結果レジスタから読み出し、
    読み出された前記比較結果データに基づいて、遅延信号の遅延時間を調整するための調整データを設定することを特徴とする遅延調整方法。
12. 請求項１１において、
    前記調整データを設定して前記遅延時間が調整された後に、所定のパルス幅時間のパルスを有するテスト用入力信号を前記遅延回路に再度入力し、
    再度入力された前記テスト用入力信号の前記パルス幅時間と前記第Ｍ〜第Ｎの遅延時間との比較結果データを、前記比較結果レジスタから読み出して、調整後の遅延時間を確認することを特徴とする遅延調整方法。

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