JP2002135234A

JP2002135234A - スキュー調整回路

Info

Publication number: JP2002135234A
Application number: JP2000320665A
Authority: JP
Inventors: Hideo Nagano; 英生長野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-10-20
Filing date: 2000-10-20
Publication date: 2002-05-10
Also published as: US6335647B1

Abstract

(57)【要約】【課題】外部から特定のスキュー量を設定させるもの
ではなく、伝送路のスキュー量を自動的に受信側ＩＣで
読み取り、最適な補正を行うスキュー調整回路を得る。【解決手段】複数の遅延線生成回路（１，１ｍ〜１
ｎ）と、そのＴＡＰ出力がデータ入力される複数のＦＦ
（３ｍ１〜３ｍｎ，３ｎ１〜３ｎｎ）と、その出力が入
力される複数のデコーダ回路（５ｍ〜５ｎ）と、その出
力が入力される複数のセレクタ回路（７ｍ〜７ｎ）とで
構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はスキュー調整回路
に係り、特にデータ受信側においてデータ伝送チャネル
間の遅延誤差（チャネル間スキュー）を調整する高速デ
ータ伝送システム等に使用されるスキュー調整回路に関
するものである。

【０００２】

【従来の技術】図１６は、従来のスキュー調整回路の説
明図である。図１６を参照して、このスキュー調整回路
２０００は、ロジック回路あるいは各チャネル信号（Ｃ
ｈ１〜Ｃｈｎ）を含む送信ＩＣ部，受信ＩＣ部と、送信
ＩＣ部の信号を送信するための配線を設ける送信側プリ
ント基板部と、受信ＩＣ部の信号を受信するための配線
を設ける受信側プリント基板部とを設ける。

【０００３】また、送信側プリント基板の配線を束ねる
送信側コネクタ部と、受信側プリント基板の配線を束ね
る受信側コネクタ部と、送信側コネクタ部及び受信側コ
ネクタ部を繋ぐハーネス部とを備える。

【０００４】また、上記スキュー調整回路２０００を高
速データ伝送システムに適用する場合、送信ＩＣ部のチ
ャネル間の遅延ばらつき、ハーネス部のチャネル間の遅
延ばらつき、コネクタ部のチャネル間の遅延ばらつき、
プリント基板部の配線誤差によるチャネル間の遅延ばら
つき、等により受信ＩＣ部の入力端でチャネル間の遅延
ばらつきが発生する。

【０００５】上記のような従来のスキュー調整回路２０
００では、各チャネル間のスキューが１ビット分ずれて
しまうと誤動作（データの取り違え）が発生する。

【０００６】また、受信側で上記ばらつきを補正するに
は、スキューの微調整をプリント基板上等で行う必要が
あった。

【０００７】

【発明が解決しようとする課題】従って、上記調整はシ
ステム上に付属部品が必要となり、高速データ伝送シス
テムにおいては１ビット分の時間は非常に短く、調整が
困難となる問題があった。

【０００８】

【課題を解決するための手段】この発明に係るスキュー
調整回路は、チャネル毎に配置され、１段当たりの遅延
量が等しい遅延素子を複数有する複数の遅延線生成回路
を設ける。

【０００９】また、基準チャネル信号に対応する複数の
遅延線生成回路の内の１つの最終段の遅延素子の出力が
クロック入力され、各々その他の複数の遅延線生成回路
のＴＡＰ出力がデータ入力される複数のＦＦ回路を設け
る。

【００１０】また、各々の複数のＦＦ回路の出力が入力
される複数のデコーダ回路と、各々の複数のデコーダ回
路の出力が制御信号として入力され、各々の複数の遅延
線生成回路のＴＡＰ出力が入力されて、スキュー調整後
の信号を出力する複数のセレクタ回路とを備えるもので
ある。

【００１１】また、スキュー調整期間を設定するスキュ
ーモード信号がクロック信号として入力され、各々複数
のデコーダ回路の出力がデータ入力される複数のラッチ
回路を備える請求項１記載のものである。

【００１２】また、チャネル毎に配置され、外部からの
差動対のチャネル信号が入力され、各々複数の遅延線生
成回路に出力する複数の差動入力回路を備える請求項２
記載のものである。

【００１３】また、差動入力回路は、ソースが第１の定
電位端子に接続する第１の第１導電型ＭＯＳトランジス
タと、ドレインが第１の第１導電型ＭＯＳトランジスタ
のドレインに接続し、ゲートがプラス入力端子に接続す
る第１の第２導電型ＭＯＳトランジスタとを設ける。

【００１４】また、ソースが第１の定電位端子に接続
し、ゲートが第１の第１導電型ＭＯＳトランジスタのゲ
ートと接続し、ドレインがゲートと接続する第２の第１
導電型ＭＯＳトランジスタを設ける。

【００１５】また、ドレインが第２の第１導電型ＭＯＳ
トランジスタのドレインに接続し、ゲートがマイナス入
力端子に接続する第２の第２導電型ＭＯＳトランジスタ
と、ソースが第２の定電位端子に接続し、ドレインが第
１及び第２の第２導電型ＭＯＳトランジスタのソースと
接続する第３の第２導電型ＭＯＳトランジスタとを設け
る。

【００１６】また、一方の端子が第１の定電位端子に接
続する抵抗と、ソースが第２の定電位端子に接続し、ド
レインが抵抗の他方の端子に接続し、ゲートが第３の第
２導電型ＭＯＳトランジスタのゲートと接続し、ドレイ
ンはゲートと接続する第４の第２導電型ＭＯＳトランジ
スタとを設ける請求項３記載のものである。

【００１７】また、チャネル毎に配置され、外部からの
差動対のチャネル信号が入力され、プラス及びマイナス
の入力の差電圧を増幅して出力する複数の差動遅延線生
成回路を備える請求項３記載のものである。

【００１８】また、差動遅延線生成回路は、遅延素子が
オペアンプ回路で構成される請求項５記載のものであ
る。

【００１９】また、差動遅延線生成回路は、一方の端子
が第１の定電位端子に接続する複数の第１の抵抗と、一
方の端子が第１の定電位端子に接続し、第１の抵抗と対
となる複数の第２の抵抗とを設ける。

【００２０】また、ドレインが第１の抵抗の他方の端子
に接続する複数の第１のＮＭＯＳトランジスタと、ドレ
インが第２の抵抗の他方の端子に接続する複数の第２の
ＮＭＯＳトランジスタとを設ける。

【００２１】また、ソースが第２の定電位端子に接続
し、ドレインが各々対となる第１及び第１のＮＭＯＳの
ソースと接続する複数の第３のＮＭＯＳと、一方の端子
が第１の定電位端子に接続する第３の抵抗とを設ける。

【００２２】また、ソースが第２の定電位端子に接続
し、ドレインが第３の抵抗の他方の端子に接続し、ゲー
トが第３のＮＭＯＳのゲートと接続する第４のＮＭＯＳ
とを設ける請求項５記載のものである。

【００２３】また、遅延線生成回路は、複数のバイアス
回路で構成される請求項３記載のものである。

【００２４】また、遅延線生成回路は、一方の端子が第
１の定電位端子に接続する第１の抵抗と、一方の端子が
第１の抵抗の他方の端子に接続する第２の抵抗と、一方
の端子が第１の抵抗の他方の端子に接続し、他方の端子
が第２の定電位端子に接続する第３の抵抗とを有する遅
延調整部を設ける。

【００２５】また、ソースが第１の定電位端子に接続
し、ゲートが第１及び第２の抵抗及びの接続点に接続す
る複数の第１導電型ＭＯＳトランジスタと、複数の第１
導電型ＭＯＳトランジスタのドレインに各々接続する複
数のバイアス回路とを設ける。

【００２６】また、ソースが前記第２の定電位端子に接
続し、ドレインが複数のバイアス回路に各々接続する複
数の第２導電型ＭＯＳトランジスタを設ける請求項３記
載のものである。

【００２７】また、遅延線生成回路は、遅延素子及び遅
延素子に対応するＦＦ回路の数を増加して構成される請
求項３記載のものである。

【００２８】また、チャネル毎に配置され、１段当たり
の遅延量が等しい遅延素子を複数有する複数の遅延線生
成回路と、基準チャネル信号及び各チャネル信号が入力
される複数の位相比較器と、位相比較器のＵｐ信号が入
力される複数の第１のチャージポンプ回路と、第１のチ
ャージポンプ回路の出力が入力される複数の第１のフィ
ルタ回路とを設ける。

【００２９】また、第１のフィルタ回路の出力がアナロ
グ入力となり、基準チャネル信号がクロック信号として
入力される複数の第１のＡＤＣと、第１のＡＤＣの出力
が入力される第１のデコーダ回路とを設ける。

【００３０】また、スキューモード信号がクロック信号
となり、第１のデコーダ回路の出力がデータ入力となる
複数の第１のラッチ回路を設ける。

【００３１】また、第１のラッチ回路の出力が制御信号
として入力され、遅延線生成回路のＴＡＰ出力が入力さ
れて、基準チャネル信号のスキュー調整後の信号を出力
する複数の第１のセレクタ回路を設ける。

【００３２】また、位相比較器のＤｏｗｎ信号が入力さ
れる複数の第２のチャージポンプ回路と、第２のチャー
ジポンプ回路の出力が入力される複数の第２のフィルタ
回路とを設ける。

【００３３】また、第２のフィルタ回路の出力がアナロ
グ入力となり、基準チャネル信号がクロック信号として
入力される複数の第２のＡＤＣを設ける。

【００３４】また、第２のＡＤＣの出力が入力される複
数の第２のデコーダ回路と、スキューモード信号がクロ
ック信号となり、第２のデコーダ回路の出力がデータ入
力となる複数の第２のラッチ回路とを設ける。

【００３５】また、第２のラッチ回路の出力が制御信号
として入力され、遅延線生成回路のＴＡＰ出力が入力さ
れて、各チャネル信号のスキュー調整後の信号を出力す
る複数の第２のセレクタ回路を備えるものである。

【００３６】また、チャネル毎に配置され、外部からの
差動対のチャネル信号が入力され、各々複数の遅延線生
成回路に出力する複数の差動入力回路を備える請求項１
１記載のものである。

【００３７】また、チャネル毎に配置され、外部からの
差動対のチャネル信号が入力され、プラス及びマイナス
の入力の差電圧を増幅して出力する複数の差動遅延線生
成回路を備える請求項１２記載のものである。

【００３８】また、差動遅延線生成回路は、遅延素子が
オペアンプ回路で構成される請求項１３記載のものであ
る。

【００３９】また、遅延線生成回路は、複数のバイアス
回路で構成される請求項１２記載のものである。

【００４０】さらに、遅延線生成回路は、遅延素子の数
を増加して構成される請求項１２記載のものである。

【００４１】

【発明の実施の形態】実施の形態１．以下、この発明に
ついて説明する。図１は実施の形態１によるスキュー調
整回路のブロック図である。図１を参照して、このスキ
ュー調整回路１０は、１段当たりの遅延量が等しい遅延
素子を複数有する各遅延線生成回路（１，１ｍ〜１ｎ）
を設ける。

【００４２】また、各遅延線生成回路（１，１ｍ〜１
ｎ）は各チャネル毎に配置され、例えば、基準チャネル
信号Ｃｈ１用の遅延線生成回路１の最終段の遅延素子の
出力が基準チャネル信号Ｃｈ１のスキュー調整後の信号
Ｃｈ１｀となる。

【００４３】また、遅延線生成回路１以外の各遅延線生
成回路（１ｍ〜１ｎ）には、遅延線生成回路１の出力が
クロック入力され、各遅延線生成回路（１ｍ〜１ｎ）毎
のＴＡＰ出力がデータ入力される各ＦＦ回路（フリップ
フロップ回路、以下ＦＦ回路と示す。）（３ｍ１〜３ｍ
ｎ，…，３ｎ１〜３ｎｎ）を設ける。

【００４４】また、各ＦＦ回路（３ｍ１〜３ｍｎ，…，
３ｎ１〜３ｎｎ）の出力が入力される各デコーダ回路
（５ｍ〜５ｎ）を設ける。

【００４５】さらに、各デコーダ回路（５ｍ〜５ｎ）の
出力が制御信号として入力され、各遅延線生成回路（１
ｍ〜１ｎ）毎のＴＡＰ出力が入力されて、各チャネル信
号（Ｃｈｍ〜Ｃｈｎ）のスキュー調整後の信号（Ｃｈｍ
｀〜Ｃｈｎ｀）を出力する各セレクタ回路（７ｍ〜７
ｎ）を設けることにより構成する。

【００４６】次に、スキュー調整回路１０の動作を述べ
る。図２は実施の形態１の説明のためのチャネル信号の
タイミングチャートである。図２を参照して、このタイ
ミングチャートは基準チャネル信号Ｃｈ１を基準として
チャネル信号ＣｈｍはＢｎｓだけスキューが速く、チャ
ネル信号ＣｈｎはＡｎｓだけ遅い場合を示す。

【００４７】また、図３はスキュー調整回路１０のチャ
ネル間スキューのタイミングチャートである。図３を参
照して、基準チャネル信号Ｃｈ１より遅いチャネル信号
Ｃｈｎの場合、遅延線生成回路１ｎ内から取り出された
各遅延線の出力を基準チャネル信号Ｃｈ１のスキュー調
整後の信号Ｃｈ１｀をクロック入力とする各ＦＦ回路
（３ｎ１〜３ｎｎ）のデータ入力に接続する。このとき
各ＦＦ回路（３ｎ１〜３ｎｎ）の出力は〈ＦＦ出力〉の
通りとなる。

【００４８】即ち、〈ＦＦ出力〉は“Ｈ”から“Ｌ”へ
の変化点が存在し、チャネル信号Ｃｈｎのエッジ位置検
出を行う役割を担う。

【００４９】また、〈ＦＦ出力〉の値をデコーダ回路の
入力とし、各遅延線生成回路（１ｍ〜１ｎ）内の遅延線
の中からスキュー調整後の信号Ｃｈ１｀のタイミングに
最も近い遅延線を選択する役割を担う。

【００５０】また、スキュー調整回路１０の出力として
は基準チャネル信号Ｃｈ１に対応する信号がスキュー調
整後の信号Ｃｈ１｀であり、チャネル信号Ｃｈｍに対応
する信号がスキュー調整後の信号Ｃｈｍ｀であり、チャ
ネル信号Ｃｈｎに対応する信号がスキュー調整後の信号
Ｃｈｎ｀である。

【００５１】また、基準チャネル信号Ｃｈ１及び各チャ
ネル信号（Ｃｈｍ〜Ｃｈｎ）はスキューを持っている
が、基準チャネル信号Ｃｈ１のスキュー調整後の信号Ｃ
ｈ１｀及び各チャネル信号（Ｃｈｍ〜Ｃｈｎ）のスキュ
ー調整後の信号（Ｃｈｍ｀〜Ｃｈｎ｀）はスキューを有
さないのは言うまでもない。

【００５２】また、基準チャネル信号Ｃｈ１より速いチ
ャネル信号Ｃｈｍの場合、遅延線生成回路１ｍ内から取
り出された各遅延線の出力を基準チャネル信号Ｃｈ１の
スキュー調整後の信号Ｃｈ１｀をクロック入力とする各
ＦＦ回路（３ｍ１〜３ｍｎ）のデータ入力に接続する。
このとき各ＦＦ回路（３ｍ１〜３ｍｎ）の出力は〈ＦＦ
出力〉の通りとなる。

【００５３】即ち、動作的にはチャネル信号Ｃｈｎの場
合と同様である。

【００５４】この実施の形態１によると、各チャネル信
号（Ｃｈｍ〜Ｃｈｎ）を基準チャネル信号Ｃｈ１のスキ
ュー調整後の信号Ｃｈ１｀に合わせるので、高速データ
伝送システムに使用されるＬＶＤＳ等の１ビットデータ
時間以内のスキューを補正でき、デコーダ回路の出力が
そのままセレクタ回路の制御信号に接続されているた
め、受信データが入力される毎にその遅延量の最適化を
図ることができる。

【００５５】実施の形態２．図４は実施の形態２による
スキュー調整回路のブロック図である。図４を参照し
て、このスキュー調整回路１１１は、１段当たりの遅延
量が等しい遅延素子を複数有する各遅延線生成回路（１
１，１１ｍ〜１１ｎ）を設ける。

【００５６】また、各遅延線生成回路（１１，１１ｍ〜
１１ｎ）は各チャネル毎に配置され、例えば、基準チャ
ネル信号Ｃｈ１用の遅延線生成回路１１の最終段の遅延
素子の出力が基準チャネル信号Ｃｈ１のスキュー調整後
の信号Ｃｈ１｀となる。

【００５７】また、遅延線生成回路１１以外の各遅延線
生成回路（１１ｍ〜１１ｎ）には、遅延線生成回路１１
の出力がクロック入力され、各遅延線生成回路（１１ｍ
〜１１ｎ）毎のＴＡＰ出力がデータ入力される各ＦＦ回
路（３１ｍ１〜３１ｍｎ，…，３１ｎ１〜３１ｎｎ）を
設ける。

【００５８】また、各ＦＦ回路（３１ｍ１〜３１ｍｎ，
…，３１ｎ１〜３１ｎｎ）の出力が入力される各デコー
ダ回路（５１ｍ〜５１ｎ）を設ける。

【００５９】また、スキューモード信号がクロック信号
となり、各デコーダ回路（５１ｍ〜５１ｎ）の出力がデ
ータ入力となる各ラッチ回路（８１ｍ〜８１ｎ）を設け
る。

【００６０】さらに、各ラッチ回路（８１ｍ〜８１ｎ）
の出力が制御信号として入力され、各遅延線生成回路
（１１ｍ〜１１ｎ）毎のＴＡＰ出力が入力されて、各チ
ャネル信号（Ｃｈｍ〜Ｃｈｎ）のスキュー調整後の信号
（Ｃｈｍ｀〜Ｃｈｎ｀）を出力する各セレクタ回路（７
１ｍ〜７１ｎ）を設けることにより構成する。

【００６１】即ち、このスキュー調整回路１１１はスキ
ュー調整期間を設定して、その期間のみスキュー調整を
行い、実動作時にはスキュー調整期間で設定される調整
結果を保持するシステムを示し、スキューモード信号と
いうスキュー調整期間を設定する選択信号と、デコーダ
回路及びセレクタ回路の間にラッチ回路を設けて、上記
システムを構成するものである。

【００６２】また、スキュー調整回路１１１の動作は、
スキューモード信号が“Ｌ”のとき、スキュー調整期間
とする。ラッチ回路を“Ｌ”がスル−、“Ｈ”がラッチ
とした場合、スキューモード信号が各ラッチ回路（８１
ｍ〜８１ｎ）のクロック端子に接続されているので、ス
キューモード信号が“Ｌ”の期間は各デコーダ回路（５
１ｍ〜５１ｎ）の出力信号がスル−で、各セレクタ回路
（７１ｍ〜７１ｎ）の制御端子に入力される。

【００６３】また、上記期間は常にスキュー調整が行わ
れ、またスキュー調整が可能なような立ち上がりエッジ
のイベントが同じタイミングで発生する信号を受信側Ｉ
Ｃに送信することが必要である。

【００６４】また、スキュー調整期間が終了し、実動作
に移行する場合、スキューモード信号を“Ｌ”から
“Ｈ”に設定し、スキュー調整期間に設定したデコード
信号をそのまま保持する。

【００６５】上記により各ラッチ回路（８１ｍ〜８１
ｎ）の動作は前状態保持になり、スキューモード信号を
“Ｌ”の期間に確定したデコード信号を保持することに
なる。

【００６６】従って、実動作時においてもスキュー調整
期間に確定した各遅延線生成回路（１１ｍ〜１１ｎ）の
設定値を保持することが可能となる。

【００６７】また、それ以外の動作については実施の形
態１と同様である。

【００６８】この実施の形態２によると、スキュー調整
期間を設定して、その期間のみスキュー調整を行い、実
動作時にはスキュー調整期間で設定される調整結果を保
持するので、さらに遅延量の最適化を図ることができ
る。

【００６９】実施の形態３．図５は実施の形態３による
スキュー調整回路のブロック図である。図５を参照し
て、このスキュー調整回路１１３は、１段当たりの遅延
量が等しい遅延素子を複数有する各遅延線生成回路（１
３，１３ｍ〜１３ｎ）を設ける。

【００７０】また、各遅延線生成回路（１３，１３ｍ〜
１３ｎ）は各チャネル毎に配置され、例えば、基準チャ
ネル信号Ｃｈ１用の遅延線生成回路１３の最終段の遅延
素子の出力が基準チャネル信号Ｃｈ１のスキュー調整後
の信号Ｃｈ１｀となる。

【００７１】また、遅延線生成回路１３以外の各遅延線
生成回路（１３ｍ〜１３ｎ）には、遅延線生成回路１３
の出力がクロック入力され、各遅延線生成回路（１３ｍ
〜１３ｎ）毎のＴＡＰ出力がデータ入力される各ＦＦ回
路（３３ｍ１〜３３ｍｎ，…，３３ｎ１〜３３ｎｎ）を
設ける。

【００７２】また、各ＦＦ回路（３３ｍ１〜３３ｍｎ，
…，３３ｎ１〜３３ｎｎ）の出力が入力される各デコー
ダ回路（５３ｍ〜５３ｎ）を設ける。

【００７３】また、スキューモード信号がクロック信号
となり、各デコーダ回路（５３ｍ〜５３ｎ）の出力がデ
ータ入力となる各ラッチ回路（８３ｍ〜８３ｎ）を設け
る。

【００７４】また、各ラッチ回路（８３ｍ〜８３ｎ）の
出力が制御信号として入力され、各遅延線生成回路（１
３ｍ〜１３ｎ）毎のＴＡＰ出力が入力されて、各チャネ
ル信号（Ｃｈｍ〜Ｃｈｎ）のスキュー調整後の信号（Ｃ
ｈｍ｀〜Ｃｈｎ｀）を出力する各セレクタ回路（７３ｍ
〜７３ｎ）を設ける。

【００７５】さらに、各チャネル毎に配置され、外部
（スキュー調整回路１１３以外）からの差動対のチャネ
ル信号が入力され、各遅延線生成回路（１３，１３ｍ〜
１３ｎ）に出力する各差動入力回路（２３，２３ｍ〜２
３ｎ）を設けることにより構成する。

【００７６】また、図６は例えば、差動入力回路２３の
構成図である。図６を参照して、この差動入力回路２３
はソースがＶｃｃに接続するＰＭＯＳ６１と、ドレイン
がＰＭＯＳ６１のドレインに接続し、ゲートがプラス入
力端子に接続するＮＭＯＳ６３とを設ける。

【００７７】また、ソースがＶｃｃに接続し、ゲートが
ＰＭＯＳ６１のゲートと接続し、ドレインがゲートと接
続するＰＭＯＳ６２と、ドレインがＰＭＯＳ６２のドレ
インに接続し、ゲートがマイナス入力端子に接続するＮ
ＭＯＳ６４とを設ける。

【００７８】また、ソースがＧＮＤに接続し、ドレイン
がＮＭＯＳ６３，６４のソースと接続するＮＭＯＳ６５
と、一方の端子がＶｃｃに接続する抵抗６７と、ソース
がＧＮＤに接続し、ドレインが抵抗６７の他方の端子に
接続し、ゲートがＮＭＯＳ６５のゲートと接続するＮＭ
ＯＳ６６とを設けることにより構成する。さらにＮＭＯ
Ｓ６６のドレインはゲートとも接続している。

【００７９】また、その他の各差動入力回路（２３ｍ〜
２３ｎ）も同様の構成をしている。

【００８０】即ち、このスキュー調整回路１１３は差動
入力回路を具備するチャネル間スキュー調整回路であ
り、ＬＶＤＳ等の差動インターフェースにも対応できる
ようなシステムを構成するものである。

【００８１】また、スキュー調整回路１１３の動作は、
上記構成の各差動入力回路（２３，２３ｍ〜２３ｎ）が
差動信号を受けて、シングルエンドの信号を出力し、そ
のシングルエンドの信号が各遅延線生成回路（１３ｍ〜
１３ｎ）に入力されるものである。

【００８２】従って、各差動入力回路（２３，２３ｍ〜
２３ｎ）の出力以降の動作については実施の形態２と同
様である。

【００８３】この実施の形態３によると、実施の形態２
に比べ高速動作を可能にすることができる。

【００８４】実施の形態４．図７は実施の形態４による
スキュー調整回路のブロック図である。図７を参照し
て、このスキュー調整回路１１５は、１段当たりの遅延
量が等しい遅延素子を複数有する各遅延線生成回路（１
５，１５ｍ〜１５ｎ）を設ける。

【００８５】また、各遅延線生成回路（１５，１５ｍ〜
１５ｎ）は各チャネル毎に配置され、例えば、基準チャ
ネル信号Ｃｈ１用の遅延線生成回路１５の最終段の遅延
素子の出力が基準チャネル信号Ｃｈ１のスキュー調整後
の信号Ｃｈ１｀となる。

【００８６】また、遅延線生成回路１５以外の各遅延線
生成回路（１５ｍ〜１５ｎ）には、遅延線生成回路１５
の出力がクロック入力され、各遅延線生成回路（１５ｍ
〜１５ｎ）毎のＴＡＰ出力がデータ入力される各ＦＦ回
路（３５ｍ１〜３５ｍｎ，…，３５ｎ１〜３５ｎｎ）を
設ける。

【００８７】また、各ＦＦ回路（３５ｍ１〜３５ｍｎ，
…，３５ｎ１〜３５ｎｎ）の出力が入力される各デコー
ダ回路（５５ｍ〜５５ｎ）を設ける。

【００８８】また、スキューモード信号がクロック信号
となり、各デコーダ回路（５５ｍ〜５５ｎ）の出力がデ
ータ入力となる各ラッチ回路（８５ｍ〜８５ｎ）を設け
る。

【００８９】また、各ラッチ回路（８５ｍ〜８５ｎ）の
出力が制御信号として入力され、各遅延線生成回路（１
５ｍ〜１５ｎ）毎のＴＡＰ出力が入力されて、各チャネ
ル信号（Ｃｈｍ〜Ｃｈｎ）のスキュー調整後の信号（Ｃ
ｈｍ｀〜Ｃｈｎ｀）を出力する各セレクタ回路（７５ｍ
〜７５ｎ）を設ける。

【００９０】さらに、各チャネル毎に配置され、外部
（スキュー調整回路１１５以外）からの差動対のチャネ
ル信号が入力され、各遅延線生成回路（１５，１５ｍ〜
１５ｎ）の各遅延素子が構成される各差動入力回路（２
５，２５ｍ〜２５ｎ）を有する各差動遅延線生成回路
（４５，４５ｍ〜４５ｎ）を設けることにより構成す
る。

【００９１】また、図８は例えば、差動遅延線生成回路
４５の構成図である。図８を参照して、この差動遅延線
生成回路４５は、一方の端子がＶｃｃに接続する各抵抗
（６９ａ，６９ｂ〜６９ｎ）と、ドレインが抵抗６９ａ
の他方の端子に接続し、ゲートがプラス入力端子に接続
するＮＭＯＳ６３ａとを設ける。

【００９２】また、一方の端子がＶｃｃに接続する各抵
抗（６８ａ，６８ｂ〜６８ｎ）と、ドレインが抵抗６８
ａの他方の端子に接続し、ゲートがマイナス入力端子に
接続する各ＮＭＯＳ６４ａとを設ける。

【００９３】また、ソースがＧＮＤに接続し、ドレイン
が各ＮＭＯＳ（６３ａ，６３ｂ〜６３ｎ），（６４ａ，
６４ｂ〜６４ｎ）のソースと接続する各ＮＭＯＳ（６５
ａ，６５ｂ〜６５ｎ）と、一方の端子がＶｃｃに接続す
る抵抗６７ａと、ソースがＧＮＤに接続し、ドレインが
抵抗６７ａの他方の端子に接続し、ゲートが各ＮＭＯＳ
（６５ａ，６５ｂ〜６５ｎ）のゲートと接続するＮＭＯ
Ｓ６６ａとを設ける。またＮＭＯＳ６６ａのドレインは
ゲートとも接続している。

【００９４】また、ＮＭＯＳ６３ｂのゲートはＮＭＯＳ
６３ａのドレインに接続し、以下ＮＭＯＳ６３ｎのゲー
トもＮＭＯＳ６３（ｎ−１）のドレインに接続してい
る。

【００９５】また、ＮＭＯＳ６４ｂのゲートはＮＭＯＳ
６４ａのドレインに接続し、以下ＮＭＯＳ６４ｎのゲー
トもＮＭＯＳ６４（ｎ−１）のドレインに接続してい
る。

【００９６】また、その他の各差動遅延線生成回路（４
５ｍ〜４５ｎ）も同様の構成をしている。

【００９７】即ち、このスキュー調整回路１１５は遅延
線生成回路においても差動入力回路を適用するものであ
り、高速データ伝送システムに使用されるＬＶＤＳ等の
差動伝送に対応できるようなシステムを構成するもので
ある。

【００９８】また、スキュー調整回路１１５の動作は、
各差動遅延線生成回路（４５，４５ｍ〜４５ｎ）の各遅
延素子がオペアンプ回路で構成され、プラス及びマイナ
スの入力の差電圧を増幅して出力するため、信号線に外
部ノイズが入っても差電圧を感知するので精度よく遅延
線を生成することが可能である。

【００９９】また、インバータ型の遅延素子に比較して
フル振幅しないので高速に動作することが可能である。

【０１００】この実施の形態４によると、低ノイズで高
速にスキュー調整回路を動作することができる。

【０１０１】実施の形態５．図９は実施の形態５による
スキュー調整回路のブロック図である。図９を参照し
て、このスキュー調整回路１１７は、１段当たりの遅延
量が等しい遅延素子を複数有する各遅延線生成回路（１
７，１７ｍ〜１７ｎ）を設ける。

【０１０２】また、各遅延線生成回路（１７，１７ｍ〜
１７ｎ）は各チャネル毎に配置され、例えば、基準チャ
ネル信号Ｃｈ１用の遅延線生成回路１７の最終段の遅延
素子の出力が基準チャネル信号Ｃｈ１のスキュー調整後
の信号Ｃｈ１｀となる。

【０１０３】また、遅延線生成回路１７以外の各遅延線
生成回路（１７ｍ〜１７ｎ）には、遅延線生成回路１７
の出力がクロック入力され、各遅延線生成回路（１７ｍ
〜１７ｎ）毎のＴＡＰ出力がデータ入力される各ＦＦ回
路（３７ｍ１〜３７ｍｎ，…，３７ｎ１〜３７ｎｎ）を
設ける。

【０１０４】また、各ＦＦ回路（３７ｍ１〜３７ｍｎ，
…，３７ｎ１〜３７ｎｎ）の出力が入力される各デコー
ダ回路（５７ｍ〜５７ｎ）を設ける。

【０１０５】また、スキューモード信号がクロック信号
となり、各デコーダ回路（５７ｍ〜５７ｎ）の出力がデ
ータ入力となる各ラッチ回路（８７ｍ〜８７ｎ）を設け
る。

【０１０６】また、各ラッチ回路（８７ｍ〜８７ｎ）の
出力が制御信号として入力され、各遅延線生成回路（１
７ｍ〜１７ｎ）毎のＴＡＰ出力が入力されて、各チャネ
ル信号（Ｃｈｍ〜Ｃｈｎ）のスキュー調整後の信号（Ｃ
ｈｍ｀〜Ｃｈｎ｀）を出力する各セレクタ回路（７７ｍ
〜７７ｎ）を設ける。

【０１０７】さらに、各チャネル毎に配置され、外部
（スキュー調整回路１１７以外）からの差動対のチャネ
ル信号が入力され、各遅延線生成回路（１７，１７ｍ〜
１７ｎ）に出力する各差動入力回路（２７，２７ｍ〜２
７ｎ）を設けることにより構成する。

【０１０８】また、図１０は例えば、遅延線生成回路１
７の構成図である。図１０を参照して、この遅延線生成
回路１７は、一方の端子がＶｃｃに接続する抵抗Ｒ１
と、一方の端子が抵抗Ｒ１の他方の端子に接続する抵抗
Ｒ２と、一方の端子が抵抗Ｒ２の他方の端子に接続し、
他方の端子がＧＮＤに接続する抵抗Ｒ３とを有する遅延
調整部４１を設ける。

【０１０９】また、ソースがＶｃｃに接続し、ゲートが
抵抗Ｒ１及びＲ２の接続点に接続する各ＰＭＯＳ（Ｍ１
ａ，Ｍ１ｂ〜Ｍ１ｎ）を設ける。

【０１１０】また、各ＰＭＯＳ（Ｍ１ａ，Ｍ１ｂ〜Ｍ１
ｎ）のドレインに接続する各バイアス回路（Ｂａ，Ｂｂ
〜Ｂｎ）を設ける。

【０１１１】また、ソースがＧＮＤに接続し、ドレイン
が各バイアス回路（Ｂａ，Ｂｂ〜Ｂｎ）に接続する各Ｎ
ＭＯＳ（Ｍ２ａ，Ｍ２ｂ〜Ｍ２ｎ）を設けることにより
構成する。

【０１１２】また、その他の各遅延線生成回路（１７ｍ
〜１７ｎ）も同様の構成をしている。

【０１１３】従って、１ビット程度のスキュー値を補正
できる高速データ伝送システムに使用されるＬＶＤＳ等
の差動伝送に対応できるようなシステムを構成するもの
である。

【０１１４】また、スキュー調整回路１１７の動作は、
各遅延線生成回路（１７ｍ〜１７ｎ）自体の遅延を設定
する抵抗分圧により設定される遅延量設定電圧で、各遅
延線生成回路（１７ｍ〜１７ｎ）の遅延量が決定され
る。遅延量設定電圧のみで各遅延線生成回路（１７ｍ〜
１７ｎ）の遅延量を決定するには、各ＰＭＯＳ（Ｍ１
ａ，Ｍ１ｂ〜Ｍ１ｎ）及び各ＮＭＯＳ（Ｍ２ａ，Ｍ２ｂ
〜Ｍ２ｎ）が飽和領域にバイアスされていることが必要
である。

【０１１５】この実施の形態５によると、遅延線生成回
路自体の遅延が大きくなるように制御することで、基準
チャネル信号Ｃｈ１からスキュー調整後の信号Ｃｈ１｀
の間の遅延量を大きくすることが可能となる。即ち、ス
キュー調整後の信号Ｃｈ１｀がスキュー調整の基準信号
となるため、調整可能なスキュー範囲を大きくできる。

【０１１６】実施の形態６．図１１は実施の形態６によ
るスキュー調整回路のブロック図である。図１１を参照
して、このスキュー調整回路１１８は、１段当たりの遅
延量が等しい遅延素子を複数有する各遅延線生成回路
（１８，１８ｍ〜１８ｎ）を設ける。

【０１１７】また、各遅延線生成回路（１８，１８ｍ〜
１８ｎ）はその他の実施の形態の各遅延線生成回路に比
べて遅延素子の数を増加させて遅延量調整幅を大きく持
たせる。

【０１１８】また、各遅延線生成回路（１８，１８ｍ〜
１８ｎ）は各チャネル毎に配置され、例えば、基準チャ
ネル信号Ｃｈ１用の遅延線生成回路１８の最終段の遅延
素子の出力が基準チャネル信号Ｃｈ１のスキュー調整後
の信号Ｃｈ１｀となる。

【０１１９】また、遅延線生成回路１８以外の各遅延線
生成回路（１８ｍ〜１８ｎ）には、遅延線生成回路１８
の出力がクロック入力され、各遅延線生成回路（１８ｍ
〜１８ｎ）毎のＴＡＰ出力がデータ入力される各ＦＦ回
路（３８ｍ１〜３８ｍｎ，…，３８ｎ１〜３８ｎｎ）を
設ける。

【０１２０】また、各ＦＦ回路（３８ｍ１〜３８ｍｎ，
…，３８ｎ１〜３８ｎｎ）はその他の実施の形態の各Ｆ
Ｆ回路に比べて遅延素子の数の増加分だけＦＦ回路の数
を増加させて遅延量調整幅を大きく持たせる。

【０１２１】また、各ＦＦ回路（３８ｍ１〜３８ｍｎ，
…，３８ｎ１〜３８ｎｎ）の出力が入力される各デコー
ダ回路（５８ｍ〜５８ｎ）を設ける。

【０１２２】また、スキューモード信号がクロック信号
となり、各デコーダ回路（５８ｍ〜５８ｎ）の出力がデ
ータ入力となる各ラッチ回路（８８ｍ〜８８ｎ）を設け
る。

【０１２３】また、各ラッチ回路（８８ｍ〜８８ｎ）の
出力が制御信号として入力され、各遅延線生成回路（１
８ｍ〜１８ｎ）毎のＴＡＰ出力が入力されて、各チャネ
ル信号（Ｃｈｍ〜Ｃｈｎ）のスキュー調整後の信号（Ｃ
ｈｍ｀〜Ｃｈｎ｀）を出力する各セレクタ回路（７８ｍ
〜７８ｎ）を設ける。

【０１２４】さらに、各チャネル毎に配置され、外部
（スキュー調整回路１１８以外）からの差動対のチャネ
ル信号が入力され、各遅延線生成回路（１８，１８ｍ〜
１８ｎ）に出力する各差動入力回路（２８，２８ｍ〜２
８ｎ）を設けることにより構成する。

【０１２５】従って、１ビットパターンの１／５程度の
ステップでスキュー調整できる高速データ伝送システム
に使用されるＬＶＤＳ等の差動伝送に対応できるような
システムを構成するものである。

【０１２６】また、スキュー調整回路１１８の動作は、
スキュー調整回路の機能における各チャネル間のばらつ
きが、どれくらいのステップで調整が可能であるかとい
う最小ピッチであるスキュー値の調整ステップが小さい
ほど微調整が可能な回路となるため、各遅延線生成回路
（１８，１８ｍ〜１８ｎ）の遅延素子の数を増加させる
ものである。

【０１２７】また、各遅延線生成回路（１８，１８ｍ〜
１８ｎ）自体の数を増加させることで、デコーダ回路が
選択できる遅延線の本数が増加するため、調整可能なピ
ッチを小さくできる。

【０１２８】また、各遅延線生成回路（１８，１８ｍ〜
１８ｎ）自体の数を増加させる分、各ＦＦ回路（３８ｍ
１〜３８ｍｎ，…，３８ｎ１〜３８ｎｎ）の数も増加す
ることが必要である。

【０１２９】この実施の形態６によると、スキューの微
調整が可能なスキュー調整回路を得ることができる。

【０１３０】実施の形態７．図１２は実施の形態７によ
るスキュー調整回路のブロック図である。図１２を参照
して、このスキュー調整回路１０００は、各チャネル毎
に配置され、１段当たりの遅延量が等しい遅延素子を複
数有する各遅延線生成回路（１００〜１００ｍ）を設け
る。

【０１３１】また、図１２は多数のチャネル間スキュー
調整ではなく、２本のチャネル間のスキュー調整回路に
ついて示す。また、全てのチャネルの入力段には位相比
較器が配置される。

【０１３２】例えば、基準チャネル信号Ｃｈ１が基準信
号として入力され、各チャネル信号も入力される位相比
較器３００を設ける。

【０１３３】また、位相比較器３００のＵｐ信号が入力
されるチャージポンプ回路２００と、チャージポンプ回
路２００の出力が入力されるフィルタ回路６００と、フ
ィルタ回路６００の出力がアナログ入力となり、基準チ
ャネル信号Ｃｈ１がクロック信号として入力されるアナ
ログデジタルコンバータ（以下、ＡＤＣと示す。）９０
０とを設ける。

【０１３４】また、ＡＤＣ９００の出力が入力されるデ
コーダ回路５００と、スキューモード信号がクロック信
号となり、デコーダ回路５００の出力がデータ入力とな
るラッチ回路８００とを設ける。

【０１３５】また、ラッチ回路８００の出力が制御信号
として入力され、遅延線生成回路１００のＴＡＰ出力が
入力されて、基準チャネル信号Ｃｈ１のスキュー調整後
の信号Ｃｈ１｀を出力するセレクタ回路７００を設け
る。

【０１３６】また、位相比較器３００のＤｏｗｎ信号が
入力されるチャージポンプ回路２００ｍを設ける。

【０１３７】また、チャージポンプ回路２００ｍの出力
が入力されるフィルタ回路６００ｍと、フィルタ回路６
００ｍの出力がアナログ入力となり、基準チャネル信号
Ｃｈ１がクロック信号として入力されるＡＤＣ９００ｍ
とを設ける。

【０１３８】また、ＡＤＣ９００ｍの出力が入力される
デコーダ回路５００ｍと、スキューモード信号がクロッ
ク信号となり、デコーダ回路５００ｍの出力がデータ入
力となるラッチ回路８００ｍとを設ける。

【０１３９】また、ラッチ回路８００ｍの出力が制御信
号として入力され、遅延線生成回路１００ｍのＴＡＰ出
力が入力されて、チャネル信号Ｃｈｍのスキュー調整後
の信号Ｃｈｍ｀を出力するセレクタ回路７００ｍを設け
ることにより構成する。

【０１４０】また、スキュー調整回路１０００の動作
は、全てのチャネルの入力段には各位相比較器（３００
〜３００ｍ）が配置され、この各位相比較器（３００〜
３００ｍ）は一方の基準信号入力として基準チャネル信
号Ｃｈ１が入力され、他方の入力として各チャネル信号
が入力される。

【０１４１】また、各位相比較器（３００〜３００ｍ）
は基準チャネル信号Ｃｈ１及び他方のチャネル信号Ｃｈ
ｍとの位相がどれだけずれているかを検知する回路とし
て機能する。

【０１４２】例えば、基準チャネル信号Ｃｈ１に比べて
チャネル信号Ｃｈｍの位相が遅れている場合、スキュー
量に応じたＵｐ信号を出力する。また、基準チャネル信
号Ｃｈ１に比べてチャネル信号Ｃｈｍの位相が進んでい
る場合、スキュー量に応じたＤｏｗｎ信号を出力する。

【０１４３】また、位相比較器３００で得られる遅延情
報はチャージポンプ回路２００，２００ｍに入力され、
遅延情報を電流情報に変換する。

【０１４４】また、チャージポンプ回路２００，２００
ｍの出力はフィルタ回路６００，６００ｍに入力され、
電流情報を電圧情報に変換する。

【０１４５】また、電圧情報に変換されたスキュー情報
はＡＤＣ９００，９００ｍに入力され、アナログ電圧を
デジタル情報に変換する。

【０１４６】さらに、ＡＤＣ９００，９００ｍによって
デジタル化された遅延情報はデコーダ回路５００，５０
０ｍに入力される。

【０１４７】また、図１３はスキュー調整回路１０００
のタイミングチャートである。図１３を参照して、スキ
ューモード信号が“Ｌ”のときスキュー調整期間とす
る。また、ラッチ回路８００，８００ｍを“Ｌ”スルー
“Ｈ”ラッチとするとき、スキューモード信号が“Ｌ”
の期間はデコーダ回路５００，５００ｍの出力信号がス
ルーでセレクタ回路７００，７００ｍの制御端子に入力
される。この期間は常にスキュー調整が行われる。

【０１４８】また、この期間はスキュー調整が可能なよ
うに立ち上がりエッジのイベントが同じタイミングで発
生する信号を受信側ＩＣに送信することが必要である。

【０１４９】例えば、基準チャネル信号Ｃｈ１に比べて
他方のチャネル信号Ｃｈｍの位相が遅れている場合、即
ち、Ｕｐ信号を出力するときは基準となる基準チャネル
信号Ｃｈ１をスキュー差に対応した分だけ遅延線生成回
路１００によって遅延する。

【０１５０】このとき、他方のチャネル信号Ｃｈｍは遅
延線生成回路１００ｍによって遅延を与えずに出力す
る。即ち、スキューを調整したいチャネル信号に基準と
なる基準チャネル信号Ｃｈ１の位相を合わせることにな
る。

【０１５１】また、基準チャネル信号Ｃｈ１に比べて他
方のチャネル信号Ｃｈｍの位相が進んでいる場合、即
ち、Ｄｏｗｎ信号を出力するときはスキューを調整した
いチャネルの信号をスキュー差に対応した分だけ遅延線
生成回路１００ｍによって遅延する。

【０１５２】このとき、基準チャネル信号Ｃｈ１は遅延
線生成回路によって遅延を与えずに出力する。

【０１５３】この実施の形態７によると、スキューの調
整が容易なスキュー調整回路を得ることができる。

【０１５４】実施の形態８．図１４は実施の形態８によ
るスキュー調整回路のブロック図である。図１４を参照
して、このスキュー調整回路１０１０は、各チャネル毎
に配置され、１段当たりの遅延量が等しい遅延素子を複
数有する各遅延線生成回路（１１０〜１１０ｍ）を設け
る。

【０１５５】また、図１４は多数のチャネル間スキュー
調整ではなく、２本のチャネル間のスキュー調整回路に
ついて示す。また、全てのチャネルの入力段には位相比
較器が配置される。

【０１５６】例えば、基準チャネル信号Ｃｈ１が基準信
号として入力され、その他のチャネル信号も入力される
位相比較器３１０を設ける。

【０１５７】また、位相比較器３１０のＵｐ信号が入力
されるチャージポンプ回路２１０と、チャージポンプ回
路２１０の出力が入力されるフィルタ回路６１０と、フ
ィルタ回路６１０の出力がアナログ入力となり、基準チ
ャネル信号Ｃｈ１がクロック信号として入力されるＡＤ
Ｃ９１０とを設ける。

【０１５８】また、ＡＤＣ９１０の出力が入力されるデ
コーダ回路５１０と、スキューモード信号がクロック信
号となり、デコーダ回路５１０の出力がデータ入力とな
るラッチ回路８１０とを設ける。

【０１５９】また、ラッチ回路８１０の出力が制御信号
として入力され、遅延線生成回路１１０のＴＡＰ出力が
入力されて、基準チャネル信号Ｃｈ１のスキュー調整後
の信号Ｃｈ１｀を出力するセレクタ回路７１０を設け
る。

【０１６０】また、位相比較器３１０のＤｏｗｎ信号が
入力されるチャージポンプ回路２１０ｍを設ける。

【０１６１】また、チャージポンプ回路２１０ｍの出力
が入力されるフィルタ回路６１０ｍと、フィルタ回路６
１０ｍの出力がアナログ入力となり、基準チャネル信号
Ｃｈ１がクロック信号として入力されるＡＤＣ９１０ｍ
とを設ける。

【０１６２】また、ＡＤＣ９１０ｍの出力が入力される
デコーダ回路５１０ｍと、スキューモード信号がクロッ
ク信号となり、デコーダ回路５１０ｍの出力がデータ入
力となるラッチ回路８１０ｍとを設ける。

【０１６３】また、ラッチ回路８１０ｍの出力が制御信
号として入力され、遅延線生成回路１１０ｍのＴＡＰ出
力が入力されて、チャネル信号Ｃｈｍのスキュー調整後
の信号Ｃｈｍ｀を出力するセレクタ回路７１０ｍを設け
る。

【０１６４】さらに、各チャネル毎に配置され、外部
（スキュー調整回路１０１０以外）からの差動対のチャ
ネル信号が入力され、各遅延線生成回路（１１０〜１１
０ｍ）に出力する各差動入力回路（２０１〜２０１ｍ）
を設けることにより構成する。

【０１６５】即ち、このスキュー調整回路１０１０は差
動入力回路を具備するチャネル間スキュー調整回路であ
り、ＬＶＤＳ等の差動インターフェースにも対応できる
ようなシステムを構成するものである。

【０１６６】また、スキュー調整回路１０１０の動作
は、上記構成の各差動入力回路（２０１〜２０１ｍ）が
差動信号を受けて、シングルエンドの信号を出力し、そ
のシングルエンドの信号が各遅延線生成回路（１１０〜
１１０ｍ）に入力されるものである。

【０１６７】従って、各差動入力回路（２０１〜２０１
ｍ）の出力以降の動作については実施の形態７と同様で
ある。

【０１６８】この実施の形態８によると、実施の形態７
に比べ高速動作を可能にすることができる。

【０１６９】実施の形態９．また、実施の形態９による
スキュー調整回路１０１１は図１４の各遅延線生成回路
（１１０〜１１０ｍ）の各遅延素子を差動回路で構成す
るものである（図示せず。）。

【０１７０】また、スキュー調整回路１０１１の動作
は、各差動遅延線生成回路（１１０〜１１０ｍ）の各遅
延素子がオペアンプ回路で構成され、プラス及びマイナ
スの入力の差電圧を増幅して出力するため、信号線に外
部ノイズが入っても差電圧を感知するので精度よく遅延
線を生成することが可能である。

【０１７１】また、インバータ型の遅延素子に比較して
フル振幅しないので高速に動作することが可能である。

【０１７２】この実施の形態９によると、低ノイズで高
速にスキュー調整回路を動作することができる。

【０１７３】実施の形態１０．また、実施の形態１０に
よるスキュー調整回路１１１１は図１４の各遅延線生成
回路（１１０〜１１０ｍ）に図１０と同様のバイアス回
路を設けて、各遅延素子の遅延量を大きくするものであ
る（図示せず。）。

【０１７４】従って、１ビット程度のスキュー値を補正
できる高速データ伝送システムに使用されるＬＶＤＳ等
の差動伝送に対応できるようなシステムを構成するもの
である。

【０１７５】また、スキュー調整回路１１１１の動作
は、各遅延線生成回路（１１０〜１１０ｍ）自体の遅延
を設定する抵抗分圧により設定される遅延量設定電圧
で、各遅延線生成回路（１１０〜１１０ｍ）の遅延量が
決定される。遅延量設定電圧のみで各遅延線生成回路
（１１０〜１１０ｍ）の遅延量を決定するには、図１０
における各ＰＭＯＳ（Ｍ１ａ，Ｍ１ｂ〜Ｍ１ｎ）及び各
ＮＭＯＳ（Ｍ２ａ，Ｍ２ｂ〜Ｍ２ｎ）が飽和領域にバイ
アスされていることが必要である。

【０１７６】この実施の形態１０によると、遅延線生成
回路自体の遅延が大きくなるように制御することで、さ
らに基準チャネル信号Ｃｈ１からスキュー調整後の信号
Ｃｈ１｀の間の遅延量を大きくすることが可能となる。
即ち、スキュー調整後の信号Ｃｈ１｀がスキュー調整の
基準信号となるため、調整可能なスキュー範囲を大きく
できる。

【０１７７】実施の形態１１．図１５は実施の形態１１
によるスキュー調整回路のブロック図である。図１５を
参照して、このスキュー調整回路１０３０は、各チャネ
ル毎に配置され、１段当たりの遅延量が等しい遅延素子
を複数有する各遅延線生成回路（１３０〜１３０ｍ）を
設ける。

【０１７８】また、図１５は多数のチャネル間スキュー
調整ではなく、２本のチャネル間のスキュー調整回路に
ついて示す。また、全てのチャネルの入力段には位相比
較器が配置される。

【０１７９】例えば、基準チャネル信号Ｃｈ１が基準信
号として入力され、その他のチャネル信号信号も入力さ
れる位相比較器３３０を設ける。

【０１８０】また、位相比較器３３０のＵｐ信号が入力
されるチャージポンプ回路２２０と、チャージポンプ回
路２３０の出力が入力されるフィルタ回路６３０と、フ
ィルタ回路６３０の出力がアナログ入力となり、基準チ
ャネル信号Ｃｈ１がクロック信号として入力されるＡＤ
Ｃ９３０とを設ける。

【０１８１】また、ＡＤＣ９３０の出力が入力されるデ
コーダ回路５３０と、スキューモード信号がクロック信
号となり、デコーダ回路５３０の出力がデータ入力とな
るラッチ回路８３０とを設ける。

【０１８２】また、ラッチ回路８３０の出力が制御信号
として入力され、遅延線生成回路１３０のＴＡＰ出力が
入力されて、基準チャネル信号Ｃｈ１のスキュー調整後
の信号Ｃｈ１｀を出力するセレクタ回路７３０を設け
る。

【０１８３】また、位相比較器３３０のＤｏｗｎ信号が
入力されるチャージポンプ回路２３０ｍを設ける。

【０１８４】また、チャージポンプ回路２３０ｍの出力
が入力されるフィルタ回路６３０ｍと、フィルタ回路６
３０ｍの出力がアナログ入力となり、基準チャネル信号
Ｃｈ１がクロック信号として入力されるＡＤＣ９３０ｍ
とを設ける。

【０１８５】また、ＡＤＣ９３０ｍの出力が入力される
デコーダ回路５３０ｍと、スキューモード信号がクロッ
ク信号となり、デコーダ回路５３０ｍの出力がデータ入
力となるラッチ回路８３０ｍとを設ける。

【０１８６】また、ラッチ回路８３０ｍの出力が制御信
号として入力され、遅延線生成回路１３０ｍのＴＡＰ出
力が入力されて、チャネル信号Ｃｈｍのスキュー調整後
の信号Ｃｈｍ｀を出力するセレクタ回路７３０ｍを設け
る。

【０１８７】さらに、各チャネル毎に配置され、外部
（スキュー調整回路１０３０以外）からの差動対のチャ
ネル信号が入力され、各遅延線生成回路（１３０〜１３
０ｍ）に出力する各差動入力回路（２１１〜２１１ｍ）
を設けることにより構成する。

【０１８８】従って、１ビットパターンの１／５程度の
ステップでスキュー調整できる高速データ伝送システム
に使用されるＬＶＤＳ等の差動伝送に対応できるような
システムを構成するものである。

【０１８９】また、スキュー調整回路１０３０の動作
は、スキュー調整回路の機能における各チャネル間のば
らつきが、どれくらいのステップで調整が可能であるか
という最小ピッチであるスキュー値の調整ステップが小
さいほど微調整が可能な回路となるため、各遅延線生成
回路（１３０〜１３０ｍ）の遅延素子の数を増加させる
ものである。

【０１９０】また、各遅延線生成回路（１３０〜１３０
ｍ）自体の数を増加させることで、デコーダ回路が選択
できる遅延線の本数が増加するため、調整可能なピッチ
を小さくできる。

【０１９１】この実施の形態１１によると、スキュー調
整ステップを増加させることが可能なスキュー調整回路
を得ることができる。

【０１９２】

【発明の効果】この発明に係るスキュー調整回路は、チ
ャネル毎に配置され、１段当たりの遅延量が等しい遅延
素子を複数有する複数の遅延線生成回路を設ける。

【０１９３】また、基準チャネル信号に対応する複数の
遅延線生成回路の内の１つの最終段の遅延素子の出力が
クロック入力され、各々その他の複数の遅延線生成回路
のＴＡＰ出力がデータ入力される複数のＦＦ回路を設け
る。

【０１９４】また、各々の複数のＦＦ回路の出力が入力
される複数のデコーダ回路と、各々の複数のデコーダ回
路の出力が制御信号として入力され、各々の複数の遅延
線生成回路のＴＡＰ出力が入力されて、スキュー調整後
の信号を出力する複数のセレクタ回路とを備えるので、
各チャネル信号（Ｃｈｍ〜Ｃｈｎ）を基準チャネル信号
Ｃｈ１のスキュー調整後の信号Ｃｈ１｀に合わせるた
め、高速データ伝送システムに使用されるＬＶＤＳ等の
１ビットデータ時間以内のスキューを補正できる。

【０１９５】また、デコーダ回路の出力がそのままセレ
クタ回路の制御信号に接続されているため、受信データ
が入力される毎にその遅延量の最適化を図ることができ
る。

【０１９６】また、スキュー調整期間を設定するスキュ
ーモード信号がクロック信号として入力され、各々複数
のデコーダ回路の出力がデータ入力される複数のラッチ
回路を備える請求項１記載のものであるため、スキュー
調整期間を設定して、その期間のみスキュー調整を行
い、実動作時にはスキュー調整期間で設定される調整結
果を保持するので、さらに遅延量の最適化を図ることが
できる。

【０１９７】また、チャネル毎に配置され、外部からの
差動対のチャネル信号が入力され、各々複数の遅延線生
成回路に出力する複数の差動入力回路を備える請求項２
記載のものであるので、高速動作を可能にすることがで
きる。

【０１９８】また、差動入力回路は、ソースが第１の定
電位端子に接続する第１の第１導電型ＭＯＳトランジス
タと、ドレインが第１の第１導電型ＭＯＳトランジスタ
のドレインに接続し、ゲートがプラス入力端子に接続す
る第１の第２導電型ＭＯＳトランジスタとを設ける。

【０１９９】また、ソースが第１の定電位端子に接続
し、ゲートが第１の第１導電型ＭＯＳトランジスタのゲ
ートと接続し、ドレインがゲートと接続する第２の第１
導電型ＭＯＳトランジスタを設ける。

【０２００】また、ドレインが第２の第１導電型ＭＯＳ
トランジスタのドレインに接続し、ゲートがマイナス入
力端子に接続する第２の第２導電型ＭＯＳトランジスタ
と、ソースが第２の定電位端子に接続し、ドレインが第
１及び第２の第２導電型ＭＯＳトランジスタのソースと
接続する第３の第２導電型ＭＯＳトランジスタとを設け
る。

【０２０１】また、一方の端子が第１の定電位端子に接
続する抵抗と、ソースが第２の定電位端子に接続し、ド
レインが抵抗の他方の端子に接続し、ゲートが第３の第
２導電型ＭＯＳトランジスタのゲートと接続し、ドレイ
ンはゲートと接続する第４の第２導電型ＭＯＳトランジ
スタとを設ける請求項３記載のものであるので、さらに
高速動作を可能にすることができる。

【０２０２】また、チャネル毎に配置され、外部からの
差動対のチャネル信号が入力され、プラス及びマイナス
の入力の差電圧を増幅して出力する複数の差動遅延線生
成回路を備える請求項３記載のものであるので、信号線
に外部ノイズが入っても差電圧を感知するので精度よく
遅延線を生成することが可能である。

【０２０３】また、インバータ型の遅延素子に比較して
フル振幅しないので高速に動作することが可能である。

【０２０４】また、低ノイズで高速にスキュー調整回路
を動作することができる。

【０２０５】また、差動遅延線生成回路は、遅延素子が
オペアンプ回路で構成される請求項５記載のものである
ので、さらに低ノイズで高速にスキュー調整回路を動作
することができる。

【０２０６】また、差動遅延線生成回路は、一方の端子
が第１の定電位端子に接続する複数の第１の抵抗と、一
方の端子が第１の定電位端子に接続し、第１の抵抗と対
となる複数の第２の抵抗とを設ける。

【０２０７】また、ドレインが第１の抵抗の他方の端子
に接続する複数の第１のＮＭＯＳトランジスタと、ドレ
インが第２の抵抗の他方の端子に接続する複数の第２の
ＮＭＯＳトランジスタとを設ける。

【０２０８】また、ソースが第２の定電位端子に接続
し、ドレインが各々対となる第１及び第１のＮＭＯＳの
ソースと接続する複数の第３のＮＭＯＳと、一方の端子
が第１の定電位端子に接続する第３の抵抗とを設ける。

【０２０９】また、ソースが第２の定電位端子に接続
し、ドレインが第３の抵抗の他方の端子に接続し、ゲー
トが第３のＮＭＯＳのゲートと接続する第４のＮＭＯＳ
とを設ける請求項５記載のものであるので、さらに低ノ
イズで高速にスキュー調整回路を動作することができ
る。

【０２１０】また、遅延線生成回路は、複数のバイアス
回路で構成される請求項３記載のものであるので、遅延
線生成回路自体の遅延が大きくなるように制御すること
で、基準チャネル信号Ｃｈ１からスキュー調整後の信号
Ｃｈ１｀の間の遅延量を大きくすることが可能となる。
即ち、スキュー調整後の信号Ｃｈ１｀がスキュー調整の
基準信号となるため、調整可能なスキュー範囲を大きく
できる。

【０２１１】また、遅延線生成回路は、一方の端子が第
１の定電位端子に接続する第１の抵抗と、一方の端子が
第１の抵抗の他方の端子に接続する第２の抵抗と、一方
の端子が第１の抵抗の他方の端子に接続し、他方の端子
が第２の定電位端子に接続する第３の抵抗とを有する遅
延調整部を設ける。

【０２１２】また、ソースが第１の定電位端子に接続
し、ゲートが第１及び第２の抵抗及びの接続点に接続す
る複数の第１導電型ＭＯＳトランジスタと、複数の第１
導電型ＭＯＳトランジスタのドレインに各々接続する複
数のバイアス回路とを設ける。

【０２１３】また、ソースが前記第２の定電位端子に接
続し、ドレインが複数のバイアス回路に各々接続する複
数の第２導電型ＭＯＳトランジスタを設ける請求項３記
載のものであるので、さらに調整可能なスキュー範囲を
大きくできる。

【０２１４】また、遅延線生成回路は、遅延素子及び遅
延素子に対応するＦＦ回路の数を増加して構成される請
求項３記載のものであるので、スキューの微調整が可能
なスキュー調整回路を得ることができる。

【０２１５】また、チャネル毎に配置され、１段当たり
の遅延量が等しい遅延素子を複数有する複数の遅延線生
成回路と、基準チャネル信号及び各チャネル信号が入力
される複数の位相比較器と、位相比較器のＵｐ信号が入
力される複数の第１のチャージポンプ回路と、第１のチ
ャージポンプ回路の出力が入力される複数の第１のフィ
ルタ回路とを設ける。

【０２１６】また、第１のフィルタ回路の出力がアナロ
グ入力となり、基準チャネル信号がクロック信号として
入力される複数の第１のＡＤＣと、第１のＡＤＣの出力
が入力される第１のデコーダ回路とを設ける。

【０２１７】また、スキューモード信号がクロック信号
となり、第１のデコーダ回路の出力がデータ入力となる
複数の第１のラッチ回路を設ける。

【０２１８】また、第１のラッチ回路の出力が制御信号
として入力され、遅延線生成回路のＴＡＰ出力が入力さ
れて、基準チャネル信号のスキュー調整後の信号を出力
する複数の第１のセレクタ回路を設ける。

【０２１９】また、位相比較器のＤｏｗｎ信号が入力さ
れる複数の第２のチャージポンプ回路と、第２のチャー
ジポンプ回路の出力が入力される複数の第２のフィルタ
回路とを設ける。

【０２２０】また、第２のフィルタ回路の出力がアナロ
グ入力となり、基準チャネル信号がクロック信号として
入力される複数の第２のＡＤＣを設ける。

【０２２１】また、第２のＡＤＣの出力が入力される複
数の第２のデコーダ回路と、スキューモード信号がクロ
ック信号となり、第２のデコーダ回路の出力がデータ入
力となる複数の第２のラッチ回路とを設ける。

【０２２２】また、第２のラッチ回路の出力が制御信号
として入力され、遅延線生成回路のＴＡＰ出力が入力さ
れて、各チャネル信号のスキュー調整後の信号を出力す
る複数の第２のセレクタ回路を備えるので、スキューの
調整が容易なスキュー調整回路を得ることができる。

【０２２３】また、チャネル毎に配置され、外部からの
差動対のチャネル信号が入力され、各々複数の遅延線生
成回路に出力する複数の差動入力回路を備える請求項１
１記載のものであるので、さらに高速動作を可能にする
ことができる。

【０２２４】また、チャネル毎に配置され、外部からの
差動対のチャネル信号が入力され、プラス及びマイナス
の入力の差電圧を増幅して出力する複数の差動遅延線生
成回路を備える請求項１２記載のものであるので、低ノ
イズで高速にスキュー調整回路を動作することができ
る。

【０２２５】また、差動遅延線生成回路は、遅延素子が
オペアンプ回路で構成される請求項１３記載のものであ
るので、さらに低ノイズで高速にスキュー調整回路を動
作することができる。

【０２２６】また、遅延線生成回路は、複数のバイアス
回路で構成される請求項１２記載のものであるので、さ
らに基準チャネル信号Ｃｈ１からスキュー調整後の信号
Ｃｈ１｀の間の遅延量を大きくすることが可能となる。

【０２２７】また、さらにスキュー調整後の信号Ｃｈ１
｀がスキュー調整の基準信号となるため、調整可能なス
キュー範囲を大きくできる。

【０２２８】また、遅延線生成回路は、遅延素子の数を
増加して構成される請求項１２記載のものであるので、
スキュー調整ステップを増加させることが可能なスキュ
ー調整回路を得ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるスキュー調整
回路のブロック図である。

【図２】この発明の実施の形態１の説明のためのチャ
ネル信号のタイミングチャートである。

【図３】この発明の実施の形態１によるスキュー調整
回路のチャネル間スキューのタイミングチャートであ
る。

【図４】この発明の実施の形態２によるスキュー調整
回路のブロック図である。

【図５】この発明の実施の形態３によるスキュー調整
回路のブロック図である。

【図６】この発明の実施の形態３による遅延線生成回
路の構成図である。

【図７】この発明の実施の形態４によるスキュー調整
回路のブロック図である。

【図８】この発明の実施の形態４による遅延線生成回
路の構成図である。

【図９】この発明の実施の形態５によるスキュー調整
回路のブロック図である。

【図１０】この発明の実施の形態５による遅延線生成
回路の構成図である。

【図１１】この発明の実施の形態６によるスキュー調
整回路のブロック図である。

【図１２】この発明の実施の形態７によるスキュー調
整回路のブロック図である。

【図１３】この発明の実施の形態７によるスキュー調
整回路のタイミングチャートである。

【図１４】この発明の実施の形態８によるスキュー調
整回路のブロック図である。

【図１５】この発明の実施の形態１１によるスキュー
調整回路のブロック図である。

【図１６】従来のスキュー調整回路の説明図である。

【符号の説明】

１，１ｍ〜１ｎ遅延線生成回路３ｍ１〜３ｍｎ，…，３ｎ１〜３ｎｎＦＦ回路５ｍ〜５ｎデコーダ回路７ｍ〜７ｎセレクタ回路２３，２３ｍ〜２３ｎ差動入力回路４１遅延調整部４５，４５ｍ〜４５ｎ差動遅延線生成回路５１ｍ〜５１ｎデコーダ回路８１ｍ〜８１ｎラッチ回路６１、６２ＰＭＯＳ６３、６４ＮＭＯＳ６５、６６ＮＭＯＳ６７抵抗６３ａ，６３ｂ〜６３ｎＮＭＯＳ６４ａ，６４ｂ〜６４ｎＮＭＯＳ６５ａ，６５ｂ〜６５ｎＮＭＯＳ６６ａＮＭＯＳ６７ａ抵抗６８ａ，６８ｂ〜６８ｎ抵抗６９ａ，６９ｂ〜６９ｎ抵抗３８ｍ１〜３８ｍｎ，…，３８ｎ１〜３８ｎｎＦＦ回
路１００〜１００ｍ遅延線生成回路１３０〜１３０ｍ遅延線生成回路２００、２００ｍチャージポンプ回路２０１、２０１ｍ差動入力回路３００位相比較器６００、６００ｍフィルタ回路５００、５００ｍデコーダ回路７００、７００ｍセレクタ回路８００、８００ｍラッチ回路９００、９００ｍＡＤＣＲ１、Ｒ２、Ｒ３抵抗Ｍ１ａ，Ｍ１ｂ〜Ｍ１ｎＰＭＯＳＭ２ａ，Ｍ２ｂ〜Ｍ２ｎＮＭＯＳＢａ，Ｂｂ〜Ｂｎバイアス回路

Claims

【特許請求の範囲】

【請求項１】チャネル毎に配置され、１段当たりの遅
延量が等しい遅延素子を複数有する複数の遅延線生成回
路と、基準チャネル信号に対応する前記複数の遅延線生成回路
の内の１つの最終段の遅延素子の出力がクロック入力さ
れ、各々その他の前記複数の遅延線生成回路のＴＡＰ出
力がデータ入力される複数のＦＦ回路と、各々の前記複数のＦＦ回路の出力が入力される複数のデ
コーダ回路と、各々の前記複数のデコーダ回路の出力が制御信号として
入力され、各々の前記複数の遅延線生成回路のＴＡＰ出
力が入力されて、スキュー調整後の信号を出力する複数
のセレクタ回路とを備えるスキュー調整回路。
【請求項２】スキュー調整期間を設定するスキューモ
ード信号がクロック信号として入力され、各々複数のデ
コーダ回路の出力がデータ入力される複数のラッチ回路
を備える請求項１記載のスキュー調整回路。
【請求項３】チャネル毎に配置され、外部からの差動
対のチャネル信号が入力され、各々複数の遅延線生成回
路に出力する複数の差動入力回路を備える請求項２記載
のスキュー調整回路。
【請求項４】差動入力回路は、ソースが第１の定電位端子に接続する第１の第１導電型
ＭＯＳトランジスタと、ドレインが前記第１の第１導電型ＭＯＳトランジスタの
ドレインに接続し、ゲートがプラス入力端子に接続する
第１の第２導電型ＭＯＳトランジスタと、ソースが前記第１の定電位端子に接続し、ゲートが前記
第１の第１導電型ＭＯＳトランジスタのゲートと接続
し、ドレインがゲートと接続する第２の第１導電型ＭＯ
Ｓトランジスタと、ドレインが前記第２の第１導電型ＭＯＳトランジスタの
ドレインに接続し、ゲートがマイナス入力端子に接続す
る第２の第２導電型ＭＯＳトランジスタと、ソースが第２の定電位端子に接続し、ドレインが第１及
び第２の第２導電型ＭＯＳトランジスタのソースと接続
する第３の第２導電型ＭＯＳトランジスタと、一方の端子が前記第１の定電位端子に接続する抵抗と、ソースが前記第２の定電位端子に接続し、ドレインが前
記抵抗の他方の端子に接続し、ゲートが前記第３の第２
導電型ＭＯＳトランジスタのゲートと接続し、ドレイン
はゲートと接続する第４の第２導電型ＭＯＳトランジス
タとを設ける請求項３記載のスキュー調整回路。
【請求項５】チャネル毎に配置され、外部からの差動
対のチャネル信号が入力され、プラス及びマイナスの入
力の差電圧を増幅して出力する複数の差動遅延線生成回
路を備える請求項３記載のスキュー調整回路。
【請求項６】差動遅延線生成回路は、遅延素子がオペ
アンプ回路で構成される請求項５記載のスキュー調整回
路。
【請求項７】差動遅延線生成回路は、一方の端子が第１の定電位端子に接続する複数の第１の
抵抗と、一方の端子が前記第１の定電位端子に接続し、前記第１
の抵抗と対となる複数の第２の抵抗と、ドレインが前記第１の抵抗の他方の端子に接続する複数
の第１のＮＭＯＳトランジスタと、ドレインが前記第２の抵抗の他方の端子に接続する複数
の第２のＮＭＯＳトランジスタと、ソースが第２の定電位端子に接続し、ドレインが各々対
となる前記第１及び第１のＮＭＯＳのソースと接続する
複数の第３のＮＭＯＳと、一方の端子が前記第１の定電位端子に接続する第３の抵
抗と、ソースが第２の定電位端子に接続し、ドレインが前記第
３の抵抗の他方の端子に接続し、ゲートが前記第３のＮ
ＭＯＳのゲートと接続する第４のＮＭＯＳとを設ける請
求項５記載のスキュー調整回路。
【請求項８】遅延線生成回路は、複数のバイアス回路
で構成される請求項３記載のスキュー調整回路。
【請求項９】遅延線生成回路は、一方の端子が第１の定電位端子に接続する第１の抵抗
と、一方の端子が前記第１の抵抗の他方の端子に接続する第
２の抵抗と、一方の端子が前記第１の抵抗の他方の端子に接続し、他
方の端子が第２の定電位端子に接続する第３の抵抗とを
有する遅延調整部と、ソースが前記第１の定電位端子に接続し、ゲートが前記
第１及び第２の抵抗及びの接続点に接続する複数の第１
導電型ＭＯＳトランジスタと、前記複数の第１導電型ＭＯＳトランジスタのドレインに
各々接続する複数のバイアス回路と、ソースが前記第２の定電位端子に接続し、ドレインが前
記複数のバイアス回路に各々接続する複数の第２導電型
ＭＯＳトランジスタとを設ける請求項３記載のスキュー
調整回路。
【請求項１０】遅延線生成回路は、遅延素子及び前記
遅延素子に対応するＦＦ回路の数を増加して構成される
請求項３記載のスキュー調整回路。
【請求項１１】チャネル毎に配置され、１段当たりの
遅延量が等しい遅延素子を複数有する複数の遅延線生成
回路と、基準チャネル信号及び各チャネル信号が入力される複数
の位相比較器と、前記位相比較器のＵｐ信号が入力される複数の第１のチ
ャージポンプ回路と、前記第１のチャージポンプ回路の出力が入力される複数
の第１のフィルタ回路と、前記第１のフィルタ回路の出力がアナログ入力となり、
前記基準チャネル信号がクロック信号として入力される
複数の第１のＡＤＣと、前記第１のＡＤＣの出力が入力される第１のデコーダ回
路と、スキューモード信号がクロック信号となり、前記第１の
デコーダ回路の出力がデータ入力となる複数の第１のラ
ッチ回路と、前記第１のラッチ回路の出力が制御信号として入力さ
れ、前記遅延線生成回路のＴＡＰ出力が入力されて、前
記基準チャネル信号のスキュー調整後の信号を出力する
複数の第１のセレクタ回路と、前記位相比較器のＤｏｗｎ信号が入力される複数の第２
のチャージポンプ回路と、前記第２のチャージポンプ回路の出力が入力される複数
の第２のフィルタ回路と、前記第２のフィルタ回路の出力がアナログ入力となり、
前記基準チャネル信号がクロック信号として入力される
複数の第２のＡＤＣと、前記第２のＡＤＣの出力が入力される複数の第２のデコ
ーダ回路と、スキューモード信号がクロック信号となり、前記第２の
デコーダ回路の出力がデータ入力となる複数の第２のラ
ッチ回路と、前記第２のラッチ回路の出力が制御信号として入力さ
れ、前記遅延線生成回路のＴＡＰ出力が入力されて、前
記各チャネル信号のスキュー調整後の信号を出力する複
数の第２のセレクタ回路とを備えるスキュー調整回路。
【請求項１２】チャネル毎に配置され、外部からの差
動対のチャネル信号が入力され、各々複数の遅延線生成
回路に出力する複数の差動入力回路を備える請求項１１
記載のスキュー調整回路。
【請求項１３】チャネル毎に配置され、外部からの差
動対のチャネル信号が入力され、プラス及びマイナスの
入力の差電圧を増幅して出力する複数の差動遅延線生成
回路を備える請求項１２記載のスキュー調整回路。
【請求項１４】差動遅延線生成回路は、遅延素子がオ
ペアンプ回路で構成される請求項１３記載のスキュー調
整回路。
【請求項１５】遅延線生成回路は、複数のバイアス回
路で構成される請求項１２記載のスキュー調整回路。
【請求項１６】遅延線生成回路は、遅延素子の数を増
加して構成される請求項１２記載のスキュー調整回路。