JP3469006B2 - 半導体集積回路及びその設計方法 - Google Patents
半導体集積回路及びその設計方法Info
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- G06F1/10—Distribution of clock signals, e.g. skew
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- G—PHYSICS
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路及
びその設計方法に関し、特に、セルベースＩＣ等のあら
かじめ機能検証のされているハードメガセルを取り込ん
だ半導体集積回路及びその設計方法に関する。
びその設計方法に関し、特に、セルベースＩＣ等のあら
かじめ機能検証のされているハードメガセルを取り込ん
だ半導体集積回路及びその設計方法に関する。
【０００２】
【従来の技術】ＣＰＵ等のハードメガセル（ハードマク
ロセル）や、ゲートアレイ等のスタンダードセルブロッ
クを複数付加して新たな半導体集積回路を設計する方法
が従来から知られている。ここで、ハードメガセルと
は、予め配置配線等の最適化が施され、機能検証が終了
しているものをセルブロックとして用いるものをいう。
このハードメガセルは、予め機能検証がされているもの
であるから、再レイアウト等を行うことなくそのまま取
り込むことが出来る。従って、半導体集積回路の設計期
間の短縮化を図ることができるため、従来からハードメ
ガセルを取り込んで新たな半導体集積回路を設計する方
法が行われている。
ロセル）や、ゲートアレイ等のスタンダードセルブロッ
クを複数付加して新たな半導体集積回路を設計する方法
が従来から知られている。ここで、ハードメガセルと
は、予め配置配線等の最適化が施され、機能検証が終了
しているものをセルブロックとして用いるものをいう。
このハードメガセルは、予め機能検証がされているもの
であるから、再レイアウト等を行うことなくそのまま取
り込むことが出来る。従って、半導体集積回路の設計期
間の短縮化を図ることができるため、従来からハードメ
ガセルを取り込んで新たな半導体集積回路を設計する方
法が行われている。
【０００３】しかし、このような予め機能・パフォーマ
ンス等が最適に設計されている複数個のハードメガセル
と任意に回路設計できるスタンダードセルブロックとで
構成された半導体集積回路においては、各々のハードメ
ガセル内及びスタンダードセルブロック内でクロックス
キューの調整がとれていても構成及びレイアウト時の配
置によって各ハードメガセル及びスタンダードセルブロ
ック間でクロックスキューのずれが生じる。
ンス等が最適に設計されている複数個のハードメガセル
と任意に回路設計できるスタンダードセルブロックとで
構成された半導体集積回路においては、各々のハードメ
ガセル内及びスタンダードセルブロック内でクロックス
キューの調整がとれていても構成及びレイアウト時の配
置によって各ハードメガセル及びスタンダードセルブロ
ック間でクロックスキューのずれが生じる。
【０００４】このとき、動作基準となるシステムクロッ
クにクロックスキューが生じると、所望の周波数で回路
を同期動作させることができなくなり、システム全体が
動作不能となる可能性がある。
クにクロックスキューが生じると、所望の周波数で回路
を同期動作させることができなくなり、システム全体が
動作不能となる可能性がある。
【０００５】そこで、クロックスキューを調整するため
の遅延回路を設けることにより、上記の問題を解決する
ことが行われている。図３は複数個の高速なハードメガ
セルとスタンダードセルブロックとで構成される従来の
半導体集積回路の例を示すブロック図である。この半導
体集積回路５８は、プロセッサ５９と周辺ハードメガセ
ル６０，６１，６２とスタンダードセルブロック６３と
で構成され、各々のブロックには、システムクロック入
力端子８からメインクロックバッファ７を通じてクロッ
クライン９よりクロックが入力されている。また、各ブ
ロックはシステム全体のクロックスキューを調整するた
めに遅延回路６４，６５，６６，６７が設けられてい
る。この遅延回路は、各ブロックのクロック入力側に設
けられたものであり、上述のように、各ハードメガセル
が持つそれぞれのクロック遅延に対して、ハードメガセ
ル間のクロックスキューが同じになるように設けたもの
である。
の遅延回路を設けることにより、上記の問題を解決する
ことが行われている。図３は複数個の高速なハードメガ
セルとスタンダードセルブロックとで構成される従来の
半導体集積回路の例を示すブロック図である。この半導
体集積回路５８は、プロセッサ５９と周辺ハードメガセ
ル６０，６１，６２とスタンダードセルブロック６３と
で構成され、各々のブロックには、システムクロック入
力端子８からメインクロックバッファ７を通じてクロッ
クライン９よりクロックが入力されている。また、各ブ
ロックはシステム全体のクロックスキューを調整するた
めに遅延回路６４，６５，６６，６７が設けられてい
る。この遅延回路は、各ブロックのクロック入力側に設
けられたものであり、上述のように、各ハードメガセル
が持つそれぞれのクロック遅延に対して、ハードメガセ
ル間のクロックスキューが同じになるように設けたもの
である。
【０００６】図４は、従来の半導体集積回路の設計方法
を示すフローチャートである。まず、半導体集積回路に
備えるハードメガセルやスタンダードセルブロック等の
各ブロックを配置する（ステップＳ２０１）。続いて、
スタンダードセルブロックのレイアウトを行う（ステッ
プＳ２０２）。続いて、配置された各ブロックにクロッ
クラインの配線処理を施し、このクロックラインについ
ての各ブロック間の伝搬遅延の位相差（スキュー）の算
出を行う（ステップＳ２０３）。このスキューの算出結
果により、各ブロックのクロックラインに遅延回路を付
加する（ステップＳ２０４）。続いて、付加した遅延回
路を含めて、半導体集積回路の全体を再度レイアウトす
る（ステップＳ２０５）。以上のようにして、従来から
半導体集積回路の設計を行っていた。
を示すフローチャートである。まず、半導体集積回路に
備えるハードメガセルやスタンダードセルブロック等の
各ブロックを配置する（ステップＳ２０１）。続いて、
スタンダードセルブロックのレイアウトを行う（ステッ
プＳ２０２）。続いて、配置された各ブロックにクロッ
クラインの配線処理を施し、このクロックラインについ
ての各ブロック間の伝搬遅延の位相差（スキュー）の算
出を行う（ステップＳ２０３）。このスキューの算出結
果により、各ブロックのクロックラインに遅延回路を付
加する（ステップＳ２０４）。続いて、付加した遅延回
路を含めて、半導体集積回路の全体を再度レイアウトす
る（ステップＳ２０５）。以上のようにして、従来から
半導体集積回路の設計を行っていた。
【０００７】
【発明が解決しようとする課題】しかしながら、従来技
術による遅延回路を挿入する方法は、ある一点からみた
調整に過ぎず温度変化やプロセスのばらつき等により、
不確定要素が増大することになる。そして、スキューを
集積回路の中で最も大きなものに合わせる必要があるた
め、配線抵抗や容量等による不確定要素が増すことにな
る。
術による遅延回路を挿入する方法は、ある一点からみた
調整に過ぎず温度変化やプロセスのばらつき等により、
不確定要素が増大することになる。そして、スキューを
集積回路の中で最も大きなものに合わせる必要があるた
め、配線抵抗や容量等による不確定要素が増すことにな
る。
【０００８】また、複数個のハードメガセルを取り込ん
で、シングルチップ化する際、各ハードメガセル毎にク
ロックの伝搬遅延時間が異なり、またレイアウト時の配
線経路やセル配置によっても各ハードメガセル、スタン
ダードセルブロック等に入力されるクロックの伝搬遅延
時間が異なるため、システム全体のクロックスキューを
調整するには、一度ハードメガセルの配置、スタンダー
ドセルブロックの配置、及び配線等のレイアウト作業を
実施後、各ハードメガセルへの配線遅延、各ハードメガ
セル固有のクロック遅延等を考慮の上、再度適正な遅延
回路を新たに配置し直す必要があるため、開発期間が長
くなっていた。
で、シングルチップ化する際、各ハードメガセル毎にク
ロックの伝搬遅延時間が異なり、またレイアウト時の配
線経路やセル配置によっても各ハードメガセル、スタン
ダードセルブロック等に入力されるクロックの伝搬遅延
時間が異なるため、システム全体のクロックスキューを
調整するには、一度ハードメガセルの配置、スタンダー
ドセルブロックの配置、及び配線等のレイアウト作業を
実施後、各ハードメガセルへの配線遅延、各ハードメガ
セル固有のクロック遅延等を考慮の上、再度適正な遅延
回路を新たに配置し直す必要があるため、開発期間が長
くなっていた。
【０００９】本発明は、上述した問題に鑑みてなされた
もので、その目的とするところは、セルベースＩＣ等の
あらかじめ機能検証のされているハードメガセルを取り
込んでシステムを構成する際、不要な遅延回路を付加せ
ず、かつ機能検証のされているハードメガセルであって
もあらかじめクロックラインに配置されたサブクロック
バッファを必要な能力分だけ選択し、プログラマブルに
クロックスキュー調整用のサブバッファを配置できるス
タンダードセルブロックとともに全体のクロックスキュ
ーを任意に調整することが可能な半導体集積回路及びそ
の設計方法を提供することにある。
もので、その目的とするところは、セルベースＩＣ等の
あらかじめ機能検証のされているハードメガセルを取り
込んでシステムを構成する際、不要な遅延回路を付加せ
ず、かつ機能検証のされているハードメガセルであって
もあらかじめクロックラインに配置されたサブクロック
バッファを必要な能力分だけ選択し、プログラマブルに
クロックスキュー調整用のサブバッファを配置できるス
タンダードセルブロックとともに全体のクロックスキュ
ーを任意に調整することが可能な半導体集積回路及びそ
の設計方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の発明者は、混載する他のハードメガセルの
種類および混載時の配置を考慮して、全体のシステムか
ら見た時の最適なクロックスキューを任意に調整できる
ように、上記ハードメガセルに任意の数・能力のサブク
ロックバッファをクロックラインに配置し、かつスタン
ダードセルブロックは、混載する他のハードメガセルの
組み合わせによってクロックスキューが最適となるよう
なサブクロックバッファを任意に挿入できるように構成
すれば、上記問題点は一気に解決することに気がつい
た。
め、本発明の発明者は、混載する他のハードメガセルの
種類および混載時の配置を考慮して、全体のシステムか
ら見た時の最適なクロックスキューを任意に調整できる
ように、上記ハードメガセルに任意の数・能力のサブク
ロックバッファをクロックラインに配置し、かつスタン
ダードセルブロックは、混載する他のハードメガセルの
組み合わせによってクロックスキューが最適となるよう
なサブクロックバッファを任意に挿入できるように構成
すれば、上記問題点は一気に解決することに気がつい
た。
【００１１】また、上述のようなハードメガセルとスタ
ンダードセルにてシステムを構成すれば、従来のように
ハードメガセルごとに遅延回路を挿入してクロックスキ
ューを合わせる必要もなく、従来に比べて比較的容易に
システム全体のクロックスキューを調整できるのではと
考えた。そこで、本発明者は慎重な研究を重ねた結果、
以下のような発明をすることが出来た。
ンダードセルにてシステムを構成すれば、従来のように
ハードメガセルごとに遅延回路を挿入してクロックスキ
ューを合わせる必要もなく、従来に比べて比較的容易に
システム全体のクロックスキューを調整できるのではと
考えた。そこで、本発明者は慎重な研究を重ねた結果、
以下のような発明をすることが出来た。
【００１２】請求項１の発明は、ハードメガセルを複数
備えてなる半導体集積回路において、前記所定のハード
メガセルのロウにクロックスキューを調整するサブクロ
ックバッファを設けることを特徴する。
備えてなる半導体集積回路において、前記所定のハード
メガセルのロウにクロックスキューを調整するサブクロ
ックバッファを設けることを特徴する。
【００１３】また、請求項２の発明は、複数のハードメ
ガセルと少なくとも１つのスタンダードセルブロックを
備えてなる半導体集積回路において、複数のハードメガ
セル及びスタンダードセルブロックのロウにクロックス
キューを調整するサブクロックバッファを設けることを
特徴する。
ガセルと少なくとも１つのスタンダードセルブロックを
備えてなる半導体集積回路において、複数のハードメガ
セル及びスタンダードセルブロックのロウにクロックス
キューを調整するサブクロックバッファを設けることを
特徴する。
【００１４】また、請求項３の発明は、請求項１又は２
における前記サブクロックバッファは、複数のハードメ
ガセル若しくはスタンダードセルブロックのロウに複数
並列に設けることを特徴とする。
における前記サブクロックバッファは、複数のハードメ
ガセル若しくはスタンダードセルブロックのロウに複数
並列に設けることを特徴とする。
【００１５】また、請求項４の発明は、請求項１乃至３
における前記接続するサブクロックバッファの所定の数
は、前記クロックラインの配線抵抗及び前記サブクロッ
クバッファを含むロウに接続されるセルの数から決定す
ることを特徴とする。
における前記接続するサブクロックバッファの所定の数
は、前記クロックラインの配線抵抗及び前記サブクロッ
クバッファを含むロウに接続されるセルの数から決定す
ることを特徴とする。
【００１６】上記目的を達成するため、請求項５の発明
は、複数のハードメガセルとスタンダードセルブロック
を備えてなる半導体集積回路の設計方法において、前記
所定のハードメガセルのロウにクロックスキューを調整
するサブクロックバッファを設け、前記サブクロックバ
ッファを所定の数接続してクロックスキューを調節する
ことを特徴する。
は、複数のハードメガセルとスタンダードセルブロック
を備えてなる半導体集積回路の設計方法において、前記
所定のハードメガセルのロウにクロックスキューを調整
するサブクロックバッファを設け、前記サブクロックバ
ッファを所定の数接続してクロックスキューを調節する
ことを特徴する。
【００１７】また、請求項６の発明は、クロックスキュ
ーを調整するサブクロックバッファをロウに設けたハー
ドメガセルを複数備えてなる半導体集積回路の設計方法
であって、前記複数のハードメガセル及びスタンダード
セルブロックを配置してクロックラインを配線し、この
クロックラインについて、システムクロック入力端子よ
り各ブロックまでの配線抵抗及び前記システムクロック
に接続される各ブロックのセルの数、配線抵抗、及び入
力抵抗を計算し、この計算から最適クロック遅延時間を
計算し、この最適クロック遅延時間にするために必要な
サブクロックバッファの数を算出し、この算出結果より
ブロック内の座部クロックバッファを接続することを特
徴とする。
ーを調整するサブクロックバッファをロウに設けたハー
ドメガセルを複数備えてなる半導体集積回路の設計方法
であって、前記複数のハードメガセル及びスタンダード
セルブロックを配置してクロックラインを配線し、この
クロックラインについて、システムクロック入力端子よ
り各ブロックまでの配線抵抗及び前記システムクロック
に接続される各ブロックのセルの数、配線抵抗、及び入
力抵抗を計算し、この計算から最適クロック遅延時間を
計算し、この最適クロック遅延時間にするために必要な
サブクロックバッファの数を算出し、この算出結果より
ブロック内の座部クロックバッファを接続することを特
徴とする。
【００１８】上述の発明は、パフォーマンスの異なる複
数のハードメガセルを混載して一つのシステムを形成す
る際に、各ハードメガセルの特性を変えることなく、幾
つかのサブクロックバッファをあらかじめ準備しておく
事により、クロックスキューを容易にシステム全体で調
整できるようにしてある。これにより、不要な遅延回路
を付加せず、かつ機能検証のされているハードメガセル
であってもあらかじめクロックラインに配置されたサブ
クロックバッファを必要な能力分だけ選択し、プログラ
マブルにクロックスキュー調整用のサブバッファを配置
できるスタンダードセルブロックとともに全体のクロッ
クスキューを任意に調整することができるのである。
数のハードメガセルを混載して一つのシステムを形成す
る際に、各ハードメガセルの特性を変えることなく、幾
つかのサブクロックバッファをあらかじめ準備しておく
事により、クロックスキューを容易にシステム全体で調
整できるようにしてある。これにより、不要な遅延回路
を付加せず、かつ機能検証のされているハードメガセル
であってもあらかじめクロックラインに配置されたサブ
クロックバッファを必要な能力分だけ選択し、プログラ
マブルにクロックスキュー調整用のサブバッファを配置
できるスタンダードセルブロックとともに全体のクロッ
クスキューを任意に調整することができるのである。
【００１９】
【発明の実施の形態】以下、本発明に係る半導体集積回
路及びその設計方法の実施形態について、図面を参照し
ながら説明する。
路及びその設計方法の実施形態について、図面を参照し
ながら説明する。
【００２０】図１は、本実施形態の一例を示すブロック
図である。この半導体集積回路１は、ＲＩＳＣプロセッ
サ（ハードメガセル）２、周辺ハードメガセル３，４，
５およびスタンダードセルブロック６を備えており、シ
ステムクロック入力端子８により入力されたクロック
は、メインクロックバッファ７を通じてクロックライン
９から各ブロックに入力される。ＲＩＳＣプロセッサ
２、周辺のハードメガセル３，４，５は、あらかじめ個
別に機能検証がなされており、トランジスタ等はすでに
最適に配置されている。
図である。この半導体集積回路１は、ＲＩＳＣプロセッ
サ（ハードメガセル）２、周辺ハードメガセル３，４，
５およびスタンダードセルブロック６を備えており、シ
ステムクロック入力端子８により入力されたクロック
は、メインクロックバッファ７を通じてクロックライン
９から各ブロックに入力される。ＲＩＳＣプロセッサ
２、周辺のハードメガセル３，４，５は、あらかじめ個
別に機能検証がなされており、トランジスタ等はすでに
最適に配置されている。
【００２１】ここで、各ハードメガセル及びスタンダー
ドセルブロックには、サブクロックバッファ（例えば１
３等）を設けてある。このサブクロックバッファとは、
クロックのドライバビリティを向上させることにより、
スキューを小さくする方向にに調整することが出来る素
子である。このサブクロックバッファは、クロックスキ
ューを任意に調整できるように、あらかじめ各ロウ毎に
１つないし、複数個配置する。これにより、各ロウ毎に
スキューの調整ができるので、より細かい調整を行うこ
とが出来る。このように、あらかじめ各ロウ毎に１つな
いし、複数個のサブクロックバッファを配置し、これを
適宜接続することで、システム全体からみた最適なクロ
ックスキューに調整することができる。
ドセルブロックには、サブクロックバッファ（例えば１
３等）を設けてある。このサブクロックバッファとは、
クロックのドライバビリティを向上させることにより、
スキューを小さくする方向にに調整することが出来る素
子である。このサブクロックバッファは、クロックスキ
ューを任意に調整できるように、あらかじめ各ロウ毎に
１つないし、複数個配置する。これにより、各ロウ毎に
スキューの調整ができるので、より細かい調整を行うこ
とが出来る。このように、あらかじめ各ロウ毎に１つな
いし、複数個のサブクロックバッファを配置し、これを
適宜接続することで、システム全体からみた最適なクロ
ックスキューに調整することができる。
【００２２】上記構成のように、複数のハードメガセル
と少なくとも１つのスタンダードセルブロックを備えて
なる半導体集積回路に用いることにより、各ブロックの
スキュー調整の精度を向上させることが可能となる。す
なわち、サブクロックッファを使用することによって、
クロックのドライバビリティを向上させることにより、
スキューを小さくする方向に調整することが出来る。こ
れにより、従来技術のような温度変化やプロセスのばら
つきによる不確定要素を抑えることが出来る。また、あ
る一点での遅延回路の挿入に比べて面内で均等に調整す
ることが可能なため、配線抵抗、容量等による不確定要
素を減らすことが出来る。また、出力を結ぶことで、面
内のスキューのばらつきをより一層抑えることが出来
る。
と少なくとも１つのスタンダードセルブロックを備えて
なる半導体集積回路に用いることにより、各ブロックの
スキュー調整の精度を向上させることが可能となる。す
なわち、サブクロックッファを使用することによって、
クロックのドライバビリティを向上させることにより、
スキューを小さくする方向に調整することが出来る。こ
れにより、従来技術のような温度変化やプロセスのばら
つきによる不確定要素を抑えることが出来る。また、あ
る一点での遅延回路の挿入に比べて面内で均等に調整す
ることが可能なため、配線抵抗、容量等による不確定要
素を減らすことが出来る。また、出力を結ぶことで、面
内のスキューのばらつきをより一層抑えることが出来
る。
【００２３】さらに、上記発明の構成によれば、従来技
術に比べて再度レイアウトを行う必要が無く、サブクロ
ックバッファ配線を含むクロックラインの微調整処理の
みですむという効果をも有する。
術に比べて再度レイアウトを行う必要が無く、サブクロ
ックバッファ配線を含むクロックラインの微調整処理の
みですむという効果をも有する。
【００２４】次に、本実施形態の半導体集積回路の設計
方法について、図面を参照しながら説明する。図２は本
実施形態の集積回路の設計方法のフローチャートであ
る。まず、半導体集積回路に備えるハードメガセルやス
タンダードセルブロック等の各ブロックを配置する（ス
テップＳ１０１）。続いて、スタンダードセルブロック
のレイアウトを行う（ステップＳ１０２）。続いて、配
置された各ブロックにクロックラインの配線処理を施
し、このクロックラインの配線抵抗や容量を算出する
（ステップＳ１０３）。例えば、図１におけるシステム
クロック入力端子８より、メインクロックバッファ７を
通して入力される、システムクロック９が各ブロック
２，３，４，５，６へ供給されるシステムにおいて、上
述した各ブロックまでの配線抵抗及び各ブロックにおけ
るシステムクロックに接続されるセルの数、配線抵抗、
入力容量等を算出する。
方法について、図面を参照しながら説明する。図２は本
実施形態の集積回路の設計方法のフローチャートであ
る。まず、半導体集積回路に備えるハードメガセルやス
タンダードセルブロック等の各ブロックを配置する（ス
テップＳ１０１）。続いて、スタンダードセルブロック
のレイアウトを行う（ステップＳ１０２）。続いて、配
置された各ブロックにクロックラインの配線処理を施
し、このクロックラインの配線抵抗や容量を算出する
（ステップＳ１０３）。例えば、図１におけるシステム
クロック入力端子８より、メインクロックバッファ７を
通して入力される、システムクロック９が各ブロック
２，３，４，５，６へ供給されるシステムにおいて、上
述した各ブロックまでの配線抵抗及び各ブロックにおけ
るシステムクロックに接続されるセルの数、配線抵抗、
入力容量等を算出する。
【００２５】続いて、ステップＳ１０３の計算結果をも
って、システム全体からみた最適なクロック遅延時間を
見積り、最適なクロック遅延時間とするために必要なサ
ブクロックバッファの数を各ブロックのロウ毎に算出す
る（ステップＳ１０４）。ここで、このステップＳ１０
４について図１の周辺ハードメガセル５に着目して説明
する。
って、システム全体からみた最適なクロック遅延時間を
見積り、最適なクロック遅延時間とするために必要なサ
ブクロックバッファの数を各ブロックのロウ毎に算出す
る（ステップＳ１０４）。ここで、このステップＳ１０
４について図１の周辺ハードメガセル５に着目して説明
する。
【００２６】システムクロックの遅延時間は、ロウ２９
に配置されているフリップフロップセル（以下、Ｆ／Ｆ
と記す）２３，２４，２５，５７とロウ３７に配置され
ているＦ／Ｆ３０，３１，３５，３６とでは、配線抵抗
および入力容量等により異なるため、この配線抵抗、入
力容量分を考慮してサブクロックバッファの必要数量を
算出する必要がある。
に配置されているフリップフロップセル（以下、Ｆ／Ｆ
と記す）２３，２４，２５，５７とロウ３７に配置され
ているＦ／Ｆ３０，３１，３５，３６とでは、配線抵抗
および入力容量等により異なるため、この配線抵抗、入
力容量分を考慮してサブクロックバッファの必要数量を
算出する必要がある。
【００２７】ここでロウ２９に配置されているＦ／Ｆの
数は４個であるが、システムクロックの配線距離がロウ
３７に比べて長い為、このロウに配置されているＦ／Ｆ
を最適なクロック遅延時間にて駆動するために必要なサ
ブクロックバッファは３個とする。また、ロウ３７に配
置されているＦ／Ｆは、４個であるが、上述したロウ２
９に配置されたＦ／Ｆを駆動するクロック遅延時間と同
一とするためには２個のサブクロックバッファが必要で
あるものとする。このように、クロックラインの配線抵
抗及び接続されるセルの数から必要なサブクロックバッ
ファを決定することが出来る。
数は４個であるが、システムクロックの配線距離がロウ
３７に比べて長い為、このロウに配置されているＦ／Ｆ
を最適なクロック遅延時間にて駆動するために必要なサ
ブクロックバッファは３個とする。また、ロウ３７に配
置されているＦ／Ｆは、４個であるが、上述したロウ２
９に配置されたＦ／Ｆを駆動するクロック遅延時間と同
一とするためには２個のサブクロックバッファが必要で
あるものとする。このように、クロックラインの配線抵
抗及び接続されるセルの数から必要なサブクロックバッ
ファを決定することが出来る。
【００２８】このとき、あらかじめロウ３７に配置され
た３個のサブクロックバッファのうちサブクロックバッ
ファ３４は必要がなくなる為、貫通電流等が流れないよ
うに入力をＧＮＤレベルに固定し出力を開放する。
た３個のサブクロックバッファのうちサブクロックバッ
ファ３４は必要がなくなる為、貫通電流等が流れないよ
うに入力をＧＮＤレベルに固定し出力を開放する。
【００２９】このように他のブロック２，３，４，６に
ついても、ステップＳ１０３で見積もられた基準となる
最適なクロック遅延時間となるよう、各ロウ毎に配置さ
れたサブクロックバッファの必要数を各ロウ毎に算出す
る。
ついても、ステップＳ１０３で見積もられた基準となる
最適なクロック遅延時間となるよう、各ロウ毎に配置さ
れたサブクロックバッファの必要数を各ロウ毎に算出す
る。
【００３０】次に、ステップＳ１０４の結果に合わせ
て、各ロウ毎に使用するサブクロックバッファを選択
し、フリップフロップ等のセルに接続されるシステムク
ロックを同サブクロックバッファを通して接続すること
によりサブクロックバッファの配線を含むクロックライ
ンのスキュー調整を行う（ステップＳ１０５）。使用し
ないサブクロックバッファの入力端は、ＧＮＤないしＶ
ＤＤ等に接続することにより、入力端子がフローティン
グとなって貫通電流が流れることを防ぐようにする。ま
た、使用するサブクロックバッファの出力端は、位相差
をなくす為にブロック間を含め全て接続する。
て、各ロウ毎に使用するサブクロックバッファを選択
し、フリップフロップ等のセルに接続されるシステムク
ロックを同サブクロックバッファを通して接続すること
によりサブクロックバッファの配線を含むクロックライ
ンのスキュー調整を行う（ステップＳ１０５）。使用し
ないサブクロックバッファの入力端は、ＧＮＤないしＶ
ＤＤ等に接続することにより、入力端子がフローティン
グとなって貫通電流が流れることを防ぐようにする。ま
た、使用するサブクロックバッファの出力端は、位相差
をなくす為にブロック間を含め全て接続する。
【００３１】上述した方法により、システム全体のクロ
ックスキューを任意に調整することが可能である。
ックスキューを任意に調整することが可能である。
【００３２】
【発明の効果】以上説明してきたように、本発明に係る
半導体集積回路及びその設計方法によれば、あらかじめ
機能検証がなされたハードメガセル及びスタンダードセ
ルブロックを組み合わせて構成するセルベースＩＣ等を
開発する際に、無駄な遅延回路を付加せずに、システム
全体からみた最適なクロックスキューに調整することが
できる。また全てのハードメガセルをクロックスキュー
対策で再設計する必要がなくなり、開発期間の短縮につ
ながる。
半導体集積回路及びその設計方法によれば、あらかじめ
機能検証がなされたハードメガセル及びスタンダードセ
ルブロックを組み合わせて構成するセルベースＩＣ等を
開発する際に、無駄な遅延回路を付加せずに、システム
全体からみた最適なクロックスキューに調整することが
できる。また全てのハードメガセルをクロックスキュー
対策で再設計する必要がなくなり、開発期間の短縮につ
ながる。
【００３３】また、クロックメッシュを施す際のアルゴ
リズムが比較的簡単なため、クロックメッシュ処理が速
く、ＡＳＩＣのような開発期間の短期化が要求されてい
る分野では非常に有効である。
リズムが比較的簡単なため、クロックメッシュ処理が速
く、ＡＳＩＣのような開発期間の短期化が要求されてい
る分野では非常に有効である。
【図１】本実施形態の半導体集積回路を示すブロック図
である。
である。
【図２】本実施形態の半導体集積回路の設計方法を示す
フローチャートである。
フローチャートである。
【図３】従来の半導体集積回路を示すブロック図であ
る。
る。
【図４】従来の半導体集積回路の設計方法を示すフロー
チャートである。
チャートである。
１ 半導体集積回路
２ プロセッサ
３，４，５ 周辺ハードメガセル
６ スタンダードセルブロック
７ メインクロックバッファ
８ システムクロック入力端子
９ システムクロック入力ライン
１０ システムクロック出力ライン
１１，１２，１６，１７，２０，２３，２４，２５，３
０，３１，３５，３６，３８，４２，４４，４７，４
９，５０，５３，５４，５６，５７ フリップフロップ
セル １３，１４，１５，１８，１９，２１，２２，２６，２
７，２８，３２，３３，３４，３９，４０，４１，４
５，４６，４８，５１，５２，５５ サブクロックバッ
ファ
０，３１，３５，３６，３８，４２，４４，４７，４
９，５０，５３，５４，５６，５７ フリップフロップ
セル １３，１４，１５，１８，１９，２１，２２，２６，２
７，２８，３２，３３，３４，３９，４０，４１，４
５，４６，４８，５１，５２，５５ サブクロックバッ
ファ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 藤井 治
神奈川県川崎市幸区堀川町580番１号
株式会社東芝 半導体システム技術セン
ター内
(72)発明者 宮本 省一
神奈川県川崎市幸区堀川町580番１号
株式会社東芝 半導体システム技術セン
ター内
(56)参考文献 特開 平５−21709（ＪＰ，Ａ)
特開 平１−184937（ＪＰ，Ａ)
特開 平５−259414（ＪＰ，Ａ)
特開 平８−129576（ＪＰ，Ａ)
特開 平６−310599（ＪＰ，Ａ)
特開 平７−56984（ＪＰ，Ａ)
特開 平８−221473（ＪＰ，Ａ)
特開 平７−86416（ＪＰ，Ａ)
特開 平７−14927（ＪＰ，Ａ)
特開 平１−293534（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00 - 19/23
H01L 21/82
H01L 27/04
G06F 1/04
G06F 15/60
Claims (6)
- 【請求項１】 ハードメガセルを複数備えてなる半導体
集積回路において、前記所定のハードメガセルのロウに
クロックスキューを調整するサブクロックバッファを設
けることを特徴する半導体集積回路。 - 【請求項２】 複数のハードメガセルと少なくとも１つ
のスタンダードセルブロックを備えてなる半導体集積回
路において、 複数のハードメガセル及びスタンダードセルブロックの
ロウにクロックスキューを調整するサブクロックバッフ
ァを設けることを特徴する半導体集積回路。 - 【請求項３】 前記サブクロックバッファは、 複数のハードメガセル若しくはスタンダードセルブロッ
クのロウに複数並列に設けることを特徴とする請求項１
又は２記載の半導体集積回路。 - 【請求項４】 前記接続するサブクロックバッファの所
定の数は、 前記クロックラインの配線抵抗及び前記サブクロックバ
ッファを含むロウに接続されるセルの数から決定するこ
とを特徴とする請求項１乃至３記載の半導体集積回路。 - 【請求項５】 複数のハードメガセルとスタンダードセ
ルブロックを備えてなる半導体集積回路の設計方法にお
いて、 前記所定のハードメガセルのロウにクロックスキューを
調整するサブクロックバッファを設け、 前記サブクロックバッファを所定の数接続してクロック
スキューを調節することを特徴する半導体集積回路の設
計方法。 - 【請求項６】 クロックスキューを調整するサブクロッ
クバッファをロウに設けたハードメガセルを複数備えて
なる半導体集積回路の設計方法であって、 前記複数のハードメガセル及びスタンダードセルブロッ
クを配置してクロックラインを配線し、 このクロックラインについて、システムクロック入力端
子より各ブロックまでの配線抵抗及び前記システムクロ
ックに接続される各ブロックのセルの数、配線抵抗、及
び入力抵抗を計算し、 この計算から最適クロック遅延時間を計算し、 この最適クロック遅延時間にするために必要なサブクロ
ックバッファの数を算出し、 この算出結果より前記ロウに設けたサブクロックバッフ
ァを接続することを特徴とする半導体集積回路の設計方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25899396A JP3469006B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体集積回路及びその設計方法 |
| US08/939,443 US6127874A (en) | 1996-09-30 | 1997-09-29 | Skew adjustable IC and a method for designing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25899396A JP3469006B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体集積回路及びその設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107614A JPH10107614A (ja) | 1998-04-24 |
| JP3469006B2 true JP3469006B2 (ja) | 2003-11-25 |
Family
ID=17327870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25899396A Expired - Fee Related JP3469006B2 (ja) | 1996-09-30 | 1996-09-30 | 半導体集積回路及びその設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6127874A (ja) |
| JP (1) | JP3469006B2 (ja) |
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|---|---|---|---|---|
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| US6654945B1 (en) | 1999-02-17 | 2003-11-25 | Hitachi, Ltd. | Storage medium in which data for designing an integrated circuit is stored and method of fabricating an integrated circuit |
| US6536028B1 (en) * | 2000-03-14 | 2003-03-18 | Ammocore Technologies, Inc. | Standard block architecture for integrated circuit design |
| US6467074B1 (en) * | 2000-03-21 | 2002-10-15 | Ammocore Technology, Inc. | Integrated circuit architecture with standard blocks |
| JP2002135234A (ja) * | 2000-10-20 | 2002-05-10 | Mitsubishi Electric Corp | スキュー調整回路 |
| US6480994B1 (en) * | 2001-02-15 | 2002-11-12 | Lsi Logic Corporation | Balanced clock placement for integrated circuits containing megacells |
| US6738963B2 (en) | 2002-06-28 | 2004-05-18 | Intel Corporation | Dynamically reconfiguring clock domains on a chip |
| US7269803B2 (en) * | 2003-12-18 | 2007-09-11 | Lsi Corporation | System and method for mapping logical components to physical locations in an integrated circuit design environment |
| US9136850B2 (en) * | 2014-01-03 | 2015-09-15 | Oracle International Corporation | Phase aligner with short lock time |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012427A (en) * | 1988-01-30 | 1991-04-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of manufacturing the same |
| US5077676A (en) * | 1990-03-30 | 1991-12-31 | International Business Machines Corporation | Reducing clock skew in large-scale integrated circuits |
| JP2695078B2 (ja) * | 1991-06-10 | 1997-12-24 | 株式会社東芝 | データ処理装置クロック信号の分配方法 |
| US5564022A (en) * | 1994-02-09 | 1996-10-08 | Intel Corporation | Method and apparatus for automatically inserting clock buffers into a logic block to reduce clock skew |
| US5548237A (en) * | 1995-03-10 | 1996-08-20 | International Business Machines Corporation | Process tolerant delay circuit |
| US5712583A (en) * | 1995-11-13 | 1998-01-27 | International Business Machines Corporation | Clock phase alignment using frequency comparison |
| US5784600A (en) * | 1996-07-01 | 1998-07-21 | Sun Microsystems, Inc. | Method of generating exact-length wires for routing critical signals |
-
1996
- 1996-09-30 JP JP25899396A patent/JP3469006B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-29 US US08/939,443 patent/US6127874A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6127874A (en) | 2000-10-03 |
| JPH10107614A (ja) | 1998-04-24 |
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|---|---|---|---|
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