JP2008166981A - 遅延調整回路及び遅延調整方法 - Google Patents

Abstract

【課題】立ち上がりエッジの信号遅延の遅延量及び立ち下がりエッジの信号遅延の遅延量を、各々、他方の遅延量に影響を与えることなく、独立に調整可能な遅延調整回路及び遅延調整方法を提供する。
【解決手段】信号伝播経路３０１〜３１０の経路中に、遅延調整回路３０３が挿入される。前記遅延調整回路３０３の内部には、Ｒｉｓｅ信号調整部３１６とＦａｌｌ信号調整部３１７とを備えている。前期遅延調整回路３０３に入力された信号は整形される。そして、前記Ｒｉｓｅ信号調整部３０６において、その整形信号のうちＲｉｓｅ信号のみについて遅延が調整され、その後に、前記Ｆａｌｌ信号調整部３０７において、Ｒｉｓｅ信号が調整された信号のＦａｌｌ信号についてのみ遅延が調整される。ここで、一方の信号に遅延量を与えて遅延を調整するときに他方の信号にはその遅延調整の影響が及ぶことが抑制される。
【選択図】図７

Description

本発明は、半導体集積回路内の信号伝播経路における信号の遅延時間を調整する遅延調整回路及び遅延調整方法に関するものである。

従来から、半導体集積回路の製造工程において、レイアウト工程では、主に、論理セル、信号線や電源線の配置等を行っている。このレイアウト工程においては、半導体集積回路のタイミング仕様を満たすようにタイミング調整を行い、回路内を伝播する信号の遅延時間の調整を実施している。このとき、クロックスキューの抑制やＡＣタイミングの遅延調整を行うために、遅延調整セルを用いて信号の遅延量を調整している。

図１３に、従来の遅延調整回路の全体構成のブロック図を示す。

同図において、遅延調整回路７０４の内部には、入力信号を整形する入力波形整形用バッファ７０１と、遅延調整用バッファ７０２ａ、７０２ｂ、・・・と、遅延調整された遅延信号を整形する出力波形整形用バッファ７０３とが備えられている。前記遅延調整回路７０４では、入力信号Ｓ１を整形した後に所定の遅延量を与えて遅延調整を行い、その遅延信号を再び整形して出力信号Ｓ２を外部に出力している。このような技術は、例えば特許文献１において用いられている。

しかし、入力信号の立ち上がりエッジ（以下、Ｒｉｓｅ信号と言う）と、立ち下がりエッジ（以下、Ｆａｌｌ信号と言う）との間には、信号伝播経路を伝播する伝播速度に差がある。特に、インバータを代表とする反転素子を介した信号伝播経路では、ＰｃｈトランジスタとＮｃｈトランジスタとの間の能力差によって、前記Ｒｉｓｅ信号と前記Ｆａｌｌ信号との間の遅延差が顕著に現れる。

また、ＡＣスペックのタイミング調整において、所定の遅延量を与えることによって、Ｒｉｓｅ信号及びＦａｌｌ信号の何れか一方の信号のタイミングを目標値に調整できた場合であっても、他方を目標値に調整できていない場合がある。

これらの課題は、前記特許文献１記載の技術では解決することが困難であり、インターフェイスの高速化が促進される昨今において、益々深刻化することが予想される。

この改善策として、Ｒｉｓｅ信号とＦａｌｌ信号との間の相対的な遅延差を縮小する技術がある。この技術は、図１４に示す遅延調整回路を備えた技術である。

前記図１４において、遅延調整の対象経路である信号伝播経路８０１〜８０３の経路中には、偶数個のインバータ８０４ａ、８０４ｂ、・・・によって構成される遅延調整セル８１０が設けられている。反転出力セル８０２ａによって伝播信号が反転するので、前記遅延調整セル８１０において、ＰｃｈトランジスタとＮｃｈトランジスタとの間の能力差分だけ、Ｒｉｓｅ信号とＦａｌｌ信号との間の相対的な遅延差を調整している。この遅延差の調整、縮小によって、例えばＲｉｓｅ信号の遅延量を目標値に調整しながら、他方の例えばＦａｌｌ信号の遅延量を目標値から大きくずれないようにしている。

一方、他の遅延量の調整技術として、次のものがある。図１５において、遅延調整の対象経路である信号伝播経路８０１〜８０３の経路中には、反転出力セル８０２ａの後段のパス８０５に出力オープンセル８０６が接続されている。前記出力オープンセル８０６を接続して前記パス８０５の配線容量を増加させることによって、前記反転出力セル８０２ａにおけるゲート遅延を調整している。また、論理セル８０２ｂの駆動能力を変化させて配線容量を増減させたり、前記反転出力セル８０２ａの駆動能力を変化させることによっても、前記反転出力セル８０２ａにおけるゲート遅延を調整している。さらに、前記パス８０５の配線長や配線幅、前記パス８０５とその周辺配線との間隔の調整などを行って、信号波形を鈍化させたりして配線遅延やゲート遅延の微調整を行っている。
特開２００１−２３０３２４号公報

しかしながら、前記特許文献１記載の技術や前記従来の技術では、例えばＲｉｓｅ信号に対する遅延調整を行うと、この遅延調整がＦａｌｌ信号の伝播速度に影響を与えてしまい、Ｒｉｓｅ信号及びＦａｌｌ信号の何れか一方の信号のみについてだけ遅延を調整することができない。このため、タイミング調整対象の信号伝播経路の総遅延量を確認しながら、微調整を繰り返してＲｉｓｅ信号及びＦａｌｌ信号を目標値に近づける必要があるという問題があった。また、この微調整の際には、設計者の手作業によって論理セルのサイズ修正等が行われており、一般的にレイアウト設計ツールによる自動配置配線と比較して、その修正には膨大な時間がかかると共に、修正結果が設計者の経験に大きく依存するものであった。

本発明は、前記の課題に着目してなされたのもであり、その目的は、多大な工数を発生させることなく、Ｒｉｓｅ信号の信号遅延の遅延量及びＦａｌｌ信号の信号遅延の遅延量を、各々、他方の遅延量に影響を与えることなく、独立に調整可能な遅延調整回路及び遅延調整方法を提供することにある。

前記の目的を達成するために、本発明では、半導体集積回路内の信号伝播経路中に遅延調整回路を挿入し、前記遅延調整回路において、入力された信号のうち、立ち上がりエッジ及び立ち下がりエッジについて、各々、互いに影響のない、独立した遅延調整を行う構成を採用する。

具体的に、請求項１記載の発明の遅延調整回路は、半導体集積回路における信号の遅延時間をバッファによって調整する遅延調整回路であって、入力信号を整形する入力バッファ部と、前記入力バッファ部から出力された整形信号のうち、立ち上がりエッジ及び立ち下がりエッジについて、互いに影響のない独立した遅延調整を行う遅延調整部と、前記遅延調整部から出力された遅延信号を整形する出力バッファ部とを備えたことを特徴とする。

請求項２記載の発明は、前記請求項１記載の遅延調整回路において、前記遅延調整部は、ＡＮＤゲートと遅延バッファとで構成されたＲｉｓｅ信号調整部、及びＯＲゲートと遅延バッファとで構成されたＦａｌｌ信号調整部の少なくとも一方を有することを特徴とする。

請求項３記載の発明は、前記請求項２記載の遅延調整回路において、前記遅延調整部は、さらに、配線経路、配線幅及び配線容量のうち少なくとも一つを調整して、立ち上がりエッジ及び立ち下がりエッジの各々のエッジの配線遅延を調整する配線遅延調整部を有し、前記配線遅延調整部は、前記立ち上がりエッジ及び前記立ち下がりエッジのゲート遅延を調整する前記Ｒｉｓｅ信号調整部及び前記Ｆａｌｌ信号調整部の直前又は直後に配置されることを特徴とする。

請求項４記載の発明は、前記請求項１記載の遅延調整回路において、前記遅延調整部は、マルチプレクサと遅延バッファとで構成されることを特徴とする。

請求項５記載の発明は、前記請求項４記載の遅延調整回路において、前記遅延調整部は、さらに、配線経路、配線幅及び配線容量のうち少なくとも一つを調整して、立ち上がりエッジ及び立ち下がりエッジの各々のエッジの配線遅延を調整する配線遅延調整部を有し、前記配線遅延調整部は、前記立ち上がりエッジ及び前記立ち下がりエッジのゲート遅延を調整する前記マルチプレクサ及び前記遅延バッファの直前又は直後に配置されることを特徴とする。

請求項６記載の発明の遅延調整方法は、半導体集積回路における信号の遅延時間をバッファによって調整する遅延調整方法であって、遅延調整対象の信号伝播経路上に、前記請求項１〜５の何れか一項に記載の遅延調整回路を挿入する工程と、前記信号伝播経路の遅延計算を行い、立ち上がりエッジの現在の遅延量から目標遅延量までの調整量と、立ち下がりエッジの現在の遅延量から目標遅延量までの調整量とを確認する工程と、前記各々の調整量に基づいて、前記遅延調整回路内の遅延調整部のゲート遅延を調整する工程と、前記各々の調整量に基づいて、前記遅延調整部の配線遅延を調整する工程とを備えたことを特徴とする。

以上により、請求項１〜６記載の発明では、信号のエッジの遅延を調整する遅延調整部を備えた遅延調整回路を新たに設け、前記遅延調整部において、立ち上がりエッジ及び立ち下がりエッジの遅延を調整する際に、一方のエッジに遅延量を与えて遅延を調整するときに他方のエッジにはその遅延調整の影響が及ぶことを抑制し、前記立ち上がりエッジ及び前記立ち下がりエッジについて、各々、独立に遅延量を与えることが可能となる。また、配置配線の完了後に遅延調整を行う場合には、前後に配置されている回路等を変更することなく、遅延調整対象の信号伝播経路中に当該遅延調整回路を挿入して遅延調整を行うので、タイミング収束済みの回路等に影響を与えることなく遅延調整を行うことが可能となる。

また、請求項６記載の発明では、前記請求項１〜５記載の遅延調整回路を挿入した後に、立ち上がりエッジの現在の遅延量から目標遅延量までの調整量及び、立ち下がりエッジの現在の遅延量から目標遅延量までの調整量を確認する。そして、前記の各々エッジの遅延量が目標遅延量と一致するようにゲート遅延や配線遅延を調整するので、タイミング調整対象の信号伝播経路において、より詳細に遅延量を微調整することが可能となる。

以上説明したように、請求項１〜６記載の発明の遅延調整回路及び遅延調整方法によれば、遅延調整対象の信号伝播経路において、その経路を伝播する信号の立ち上がりエッジ及び立ち下がりエッジの各々に対して独立に信号遅延の遅延量を与えて遅延調整を行うことが可能となる。また、タイミング収束済みの隣接配線や周辺配線に影響を与えることなく遅延を調整することが可能であり、論理セルのサイズ変更や遅延素子の挿入・削除、配線経路の修正等を施す工数を削減できる。

以下、本発明の実施形態の遅延調整回路及び遅延調整方法を図面に基づいて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態の遅延調整回路の全体構成を示したブロック図である。

同図において、１０１は遅延調整対象パス起点、１０２は論理回路、１０８は遅延調整対象パス終点である。前記パス起点１０１から前記パス終点１０８までの信号伝播経路がタイミングの調整対象パス経路である。前記信号伝播経路１０１〜１０８の経路中には、遅延調整回路１０３が挿入されている。前記遅延調整回路１０３は、入力信号を受信する入力波形整形用バッファ（入力バッファ部）１０４と、前記入力波形整形用バッファ１０４から信号を受ける遅延調整セル（遅延バッファ）１０５と、一方の入力ピンαに前記入力波形整形用バッファ１０４から信号を受けると共に、他方の入力ピンβに前記遅延調整セル１０５から信号を受ける２入力ＡＮＤゲート１０６と、前記２入力ＡＮＤゲート１０６から信号を受け、出力信号を送信する出力波形整形用バッファ（出力バッファ部）１０７とを備えている。前記遅延調整セル１０５と前記２入力ＡＮＤゲート１０６とによって、立ち上がりエッジ（以下、Ｒｉｓｅ信号と言う）の遅延調整を行うＲｉｓｅ信号調整部（遅延調整部）１１０が構成されている。

上記の遅延調整回路１０３の動作を以下に説明する。

図２は、本実施形態の遅延調整回路１０３における信号波形を示した波形図である。同図（Ａ）は、入力波形整形用バッファ１０４から出力される地点での信号波形、同図（Ｂ）は、２入力ＡＮＤゲート１０６の入力ピンαでの信号波形、同図（Ｃ）は、前記２入力ＡＮＤゲート１０６の入力ピンβでの信号波形、同図（Ｄ）は、前記２入力ＡＮＤゲート１０６から出力される地点での信号波形である。

前記遅延調整回路１０３に入力された入力信号は、前記入力波形整形用バッファ１０４において整形されて、図２（Ａ）の整形信号が生成される。そして、その整形信号が前記２入力ＡＮＤゲート１０６の入力ピンαと、前記遅延調整セル１０５とに入力される。前記遅延調整セル１０５に入力された整形信号は、所定のゲート遅延量Ｔｄｅｌａｙが与えられて遅延が調整される。その後、前記ゲート遅延量Ｔｄｅｌａｙが与えられた信号は、前記２入力ＡＮＤゲート１０６の入力ピンβに入力される。

前記２入力ＡＮＤゲート１０６には、一方の入力ピンαに図２（Ｂ）の信号が入力されていると共に、他方の入力ピンβに図２（Ｃ）の信号が入力されている。前記２入力ＡＮＤゲート１０６は、入力ピンα、βに入力された２入力ともにＨｉｇｈレベルの信号が入力されたときに、Ｈｉｇｈレベルの信号を出力する。そのため、図２（Ｂ）の信号及び図２（Ｃ）の信号が共にＨｉｇｈレベルのときにＨｉｇｈレベルの信号を出力し、前記２つの信号の何れか一方でもＬｏｗレベルのときにはＬｏｗレベルの信号を出力する。すなわち、図２（Ｄ）に示すように、Ｒｉｓｅ信号のみについて前記ゲート遅延量Ｔｄｅｌａｙだけ遅延を与えた遅延信号が出力される。

上記のように、本実施形態では、信号伝播経路１０１〜１０８の経路中に遅延調整回路１０３を挿入し、前記遅延調整回路１０３において、整形信号のうちＲｉｓｅ信号に所定のゲート遅延量Ｔｄｅｌａｙを与えて遅延を調整した場合であっても、他の信号、例えば整形信号の立ち下がりエッジにその遅延調整の影響が及ぶことを抑制している。従って、整形信号のうちＲｉｓｅ信号のみについて遅延調整を行うことが可能となる。

また、前記遅延調整回路１０３以外の回路等は、それらの配置位置や接続を変更する必要がないので、配置配線の完了後に遅延調整を行う際に、タイミング収束済みの隣接回路や周辺配線に影響を与えることなく、遅延調整を行うことが可能となる。

尚、２入力ＡＮＤゲート１０６の代わりに、ＮＡＮＤゲート及びインバータを組み合わせた回路といった２入力ＡＮＤゲートと同じ論理構造を持つ素子で代用した場合であっても同様の効果を得ることができる。

（第２の実施形態）
図３は、本発明の第２の実施形態の遅延調整回路の全体構成を示したブロック図である。

同図において、２０１は遅延調整対象パス起点、２０２は論理回路、２０８は遅延調整対象パス終点である。前記パス起点２０１から前記パス終点２０８までの信号伝播経路がタイミングの調整対象パス経路である。前記信号伝播経路２０１〜２０８の経路中には、遅延調整回路２０３が挿入されている。前記遅延調整回路２０３は、入力信号を受信する入力波形整形用バッファ（入力バッファ部）２０４と、前記入力波形整形用バッファ２０４から信号を受ける遅延調整セル（遅延バッファ）２０５と、一方の入力ピンαに前記入力波形整形用バッファ２０４から信号を受けると共に、他方の入力ピンβに前記遅延調整セル２０５から信号を受ける２入力ＯＲゲート２０６と、前記２入力ＯＲゲート２０６から信号を受け、出力信号を送信する出力波形整形用バッファ（出力バッファ部）２０７とを備えている。前記遅延調整セル２０５と前記２入力ＯＲゲート２０６とによって、立ち下がりエッジ（以下、Ｆａｌｌ信号と言う）の遅延調整を行うＦａｌｌ信号調整部（遅延調整部）２１０が構成されている。

上記の遅延調整回路２０３の動作を以下に説明する。

図４は、本実施形態の遅延調整回路２０３における信号波形を示した波形図である。同図（Ａ）は、入力波形整形用バッファ２０４から出力される地点での信号波形、同図（Ｂ）は、２入力ＯＲゲート２０６の入力ピンαでの信号波形、同図（Ｃ）は、前記２入力ＯＲゲート２０６の入力ピンβでの信号波形、同図（Ｄ）は、前記２入力ＯＲゲート２０６から出力される地点での信号波形である。

前記遅延調整回路２０３に入力された入力信号は、前記入力波形整形用バッファ２０４において整形されて、図４（Ａ）の整形信号が生成される。そして、その整形信号が前記２入力ＯＲゲート２０６の入力ピンαと、前記遅延調整セル２０５とに入力される。前記遅延調整セル２０５に入力された整形信号は、所定のゲート遅延量Ｔｄｅｌａｙが与えられて遅延が調整される。その後、前記ゲート遅延量Ｔｄｅｌａｙが与えられた信号は、前記２入力ＯＲゲート２０６の入力ピンβに入力される。

前記２入力ＯＲゲート２０６には、一方の入力ピンαに図４（Ｂ）の信号が入力されていると共に、他方の入力ピンβに図４（Ｃ）の信号が入力されている。前記２入力ＯＲゲート２０６は、入力ピンα、βに入力された２入力の少なくとも一方にＨｉｇｈレベルの信号が入力されたときに、Ｈｉｇｈレベルの信号を出力する。そのため、図４（Ｂ）の信号及び図４（Ｃ）の信号の少なくとも一方がＨｉｇｈレベルのときにＨｉｇｈレベルの信号を出力し、前記２つの信号が共にＬｏｗレベルのときにはＬｏｗレベルの信号を出力する。すなわち、図４（Ｄ）に示すように、Ｆａｌｌ信号のみについて前記ゲート遅延量Ｔｄｅｌａｙだけ遅延を与えた遅延信号が出力される。

上記のように、本実施形態では、信号伝播経路２０１〜２０８の経路中に遅延調整回路２０３を挿入し、前記遅延調整回路２０３において、整形信号のうちＦａｌｌ信号に所定のゲート遅延量Ｔｄｅｌａｙを与えて遅延を調整した場合であっても、他の信号、例えば整形信号のＲｉｓｅ信号にその遅延調整の影響が及ぶことを抑制している。従って、整形信号のうちＦａｌｌ信号のみについて遅延調整を行うことが可能となる。

尚、２入力ＯＲゲート２０６の代わりに、ＮＯＲゲート及びインバータを組み合わせ回路といった２入力ＯＲゲートと同じ論理構造を持つ素子で代用した場合であっても同様の効果を得ることができる。

（第３の実施形態）
図５は、本発明の第３の実施形態の遅延調整回路の全体構成を示したブロック図である。

上述した第１及び第２の実施形態の遅延調整回路１０３、２０３と異なる点は、前記第１の実施形態ではＲｉｓｅ信号のみについて遅延調整を行うＲｉｓｅ信号調整部１１０を備え、前記第２の実施形態ではＦａｌｌ信号のみについて遅延調整を行うＦａｌｌ信号調整部２１０を備えているのに対し、本実施形態では、Ｒｉｓｅ信号及びＦａｌｌ信号の遅延調整を行うＲｉｓｅ／Ｆａｌｌ信号調整部（遅延調整部）３１５を備えている点のみである。その他の構成については、上記第１及び第２の実施形態の遅延調整回路１０３、２０３と同様であるので、その説明は省略する。

同図において、Ｒｉｓｅ／Ｆａｌｌ信号調整部３１５は、Ｆａｌｌ信号用の遅延調整セル（遅延調整バッファ）３０５と、Ｒｉｓｅ信号用の遅延調整セル（遅延調整バッファ）３０６と、マルチプレクサ３０８とを備えている。入力波形整形用バッファ３０４は、前記遅延調整セル３０５、３０６と接続されていると共に、選択信号パス３０７を介して前記マルチプレクサ３０８の入力ピンＳと接続されている。また、前記遅延調整セル３０５は、前記マルチプレクサ３０８の入力ピンＡと接続され、前記遅延調整セル３０６は、前記マルチプレクサ３０８の入力ピンＢと接続されている。そして、前記マルチプレクサ３０８の出力ピンは、出力波形整形用バッファ３０９と接続されている。

上記の遅延調整回路３０３の動作を以下に説明する。

図６は、本実施形態の遅延調整回路３０３における信号波形を示した波形図である。同図（Ａ）は、入力波形整形用バッファ３０４から出力される地点での信号波形、同図（Ｂ）は、マルチプレクサ３０８の入力ピンＡでの信号波形、同図（Ｃ）は、前記マルチプレクサ３０８の入力ピンＢでの信号波形、同図（Ｄ）は、前記マルチプレクサ３０８から出力される地点での信号波形である。

前記遅延調整回路３０３に入力された入力信号は、前記入力波形整形用バッファ３０４において整形されて、図６（Ａ）の整形信号が生成される。そして、その整形信号が、前記Ｆａｌｌ信号用の遅延調整セル３０５と、前記Ｒｉｓｅ信号用の遅延調整セル３０６と、前記マルチプレクサ３０８の入力ピンＳとに入力される。

前記Ｆａｌｌ信号用遅延調整セル３０５に入力された整形信号は、所定のゲート遅延量ＴｄｅｌａｙＦが与えられて遅延が調整され、前記ゲート遅延量ＴｄｅｌａｙＦが与えられた信号は、前記マルチプレクサ３０８の入力ピンＡに入力される。また、前記Ｒｉｓｅ信号用遅延調整セル３０６に入力された整形信号は、所定のゲート遅延量ＴｄｅｌａｙＲが与えられて遅延が調整され、前記ゲート遅延量ＴｄｅｌａｙＲ遅延量が与えられた信号は、前記マルチプレクサ３０８の入力ピンＢに入力される。

前記マルチプレクサ３０８には、その入力ピンＡに図６（Ｂ）の信号が入力されていると共に、他の入力ピンＢに図６（Ｃ）の信号が入力されている。また、入力ピンＳには、図６（Ａ）の信号が入力されている。ここで、前記マルチプレクサ３０８は、入力ピンＳにＨｉｇｈレベルの信号が入力されているときには、入力ピンＢの信号を出力し、Ｌｏｗレベルの信号が入力されているときには、入力ピンＡの信号を出力する。すなわち、図６（Ｄ）に示すように、Ｒｉｓｅ信号について前記ゲート遅延量ＴｄｅｌａｙＲだけ遅延が与えられると共に、Ｆａｌｌ信号について前記ゲート遅延量ＴｄｅｌａｙＦだけ遅延が与えられた遅延信号が出力される。

上記のように、本実施形態では、信号伝播経路３０１〜３１０の経路中に遅延調整回路３０３を挿入し、前記遅延調整回路３０３において、Ｒｉｓｅ信号及びＦａｌｌ信号の遅延を調整する際に、一方の信号に遅延量を与えて遅延を調整するときに他方の信号にはその遅延調整の影響が及ぶことを抑制している。従って、Ｒｉｓｅ信号及びＦａｌｌ信号について、各々、独立に遅延量ＴｄｅｌａｙＲ、ＴｄｅｌａｙＦを与えることが可能となる。

図７は、本実施形態の遅延調整回路の変形例を示したブロック図である。

本変形例の遅延調整回路３０３の内部には、上記第１の実施形態と同様のＲｉｓｅ信号調整部３１６と、上記第２の実施形態と同様のＦａｌｌ信号調整部３１７とが備えられ、前記Ｒｉｓｅ信号調整部３１６と前記Ｆａｌｌ信号調整部３１７とが直列に接続され、Ｒｉｓｅ／Ｆａｌｌ信号調整部３１５が構成されている。

図８は、本変形例の遅延調整回路３０３における信号波形を示した波形図である。同図（Ａ）は、入力波形整形用バッファ３０４から出力される地点での信号波形、同図（Ｂ）は、２入力ＡＮＤゲート３１１から出力される地点での信号波形、同図（Ｃ）は、出力波形整形用バッファ３０９から出力される地点での信号波形である。

前記入力波形整形用バッファ３０４から出力された整形信号（図８（Ａ））は、前記Ｒｉｓｅ信号調整部３０６において、そのＲｉｓｅ信号についてのみ遅延が調整された（図８（Ｂ））後に、前記Ｆａｌｌ信号調整部３０７において、前記図８（Ｂ）の信号のＦａｌｌ信号についてのみが遅延が調整される（図８（Ｃ））。

上記のように、本変形例においても、前記遅延調整回路３０３において、Ｒｉｓｅ信号及びＦａｌｌ信号について、各々、独立に遅延量ＴｄｅｌａｙＲ、ＴｄｅｌａｙＦを与えることが可能となる。

尚、上記の変形例では、遅延調整回路３０３内において、Ｒｉｓｅ信号調整部３１６、Ｆａｌｌ信号調整部３１７の順に接続して信号を伝播させているが、Ｆａｌｌ信号調整部３１７、Ｒｉｓｅ信号調整部３１６の順に接続しても同様の効果を得ることができる。

また、ＡＮＤゲート３１１の代わりにＮＡＮＤゲートを用いたり、ＯＲゲート３１２の代わりにＮＯＲゲートを用いたりした場合等であっても、同様の効果を得ることができる。

尚、本実施形態において、図５に示した遅延調整回路３０３は、図８に示したＲｉｓｅ信号調整部３１６とＦａｌｌ信号調整部３１７とを組み合わせた遅延調整回路３０３と比較して、回路面積をより小さく構成することが可能である。

（第４の実施形態）
図９は、本発明の第４の実施形態の遅延調整回路の全体構成を示したブロック図である。

上述した第１の実施形態と異なる点は、遅延調整回路４０３の内部において、Ｒｉｓｅ信号調整部４１６の前段に配線遅延調整部４０５を設けている点のみである。その他の構成については、第１の実施形態と同様であるので、その説明は省略する。

図１０（Ａ）は、前記配線遅延調整部４０５の全体構成のブロック図であり、同図（Ｂ）は、その変形例である。

以下に、図９、１０を用いて、本実施形態の遅延調整回路の動作を説明する。

配線遅延調整部４０５は、遅延調整回路４０３の下位ブロックとして存在している。図１０（Ａ）に示すように、前記配線遅延調整部４０５の内部において、入力端子４０９から入力された信号は、配線距離の異なる複数の信号配線経路４１２を経て、マルチプレクサ４１０の入力ピンＡ、Ｂ及びＣに到達する。そして、前記マルチプレクサ４１０から出力端子４１３に信号が出力される。ここで、前記マルチプレクサ４１０は、その入力ピンＳ［ｍ：０］に入力された配線経路選択信号４１１の値によって、前記入力ピンＡ、Ｂ及びＣの何れの入力ピンＡ〜Ｃに到達した信号を出力するかを選択可能である。前記入力端子４０９から各々の入力ピンＡ、Ｂ、Ｃまでの配線経路によって配線長が異なり、それによって抵抗値が異なる分だけ遅延量の調整が可能となる。

また図１０（Ｂ）に示すように、波形整形用バッファ４１４において信号を整形した後に、配線容量４１５の接続されている個数が異なった複数の経路を介してマルチプレクサ４１０の各々の入力ピンＡ〜Ｃに信号を供給する構成であっても、上記と同様に遅延量の調整が可能である。

図９において、前記配線遅延調整部４０５は遅延調整セル４０６と直列に接続されている。前記配線遅延調整部４０５では、入力波形整形用バッファ４０４から出力された整形信号に配線遅延の遅延量を与える。その後、Ｒｉｓｅ信号調整部４１６では、前記配線遅延を与えられた信号のＲｉｓｅ信号についてのみゲート遅延の遅延量を与える。従って、入力波形整形用バッファ４０４から出力された整形信号には、そのＲｉｓｅ信号については配線遅延の遅延量とゲート遅延の遅延量との合計の遅延量が与えられ、前記Ｒｉｓｅ信号以外については、配線遅延の遅延量が与えられる。

上記のように、本実施形態では、配線遅延調整部４０５とＲｉｓｅ信号調整部４１６とを個別に設けて、配線遅延とゲート遅延とを独立して調整できるので、電圧変動や温度変動によるバラツキを考慮した精度の高い遅延調整が実現できる。

尚、本実施形態では、Ｒｉｓｅ信号調整部４１６の直前に配線遅延調整部４０５を設けているが、直後に設けた場合であっても同様の効果を得ることができる。

また、Ｒｉｓｅ信号調整部４１６のみならず、図３のＦａｌｌ信号調整部２１５や図５のＲｉｓｅ／Ｆａｌｌ信号調整部３１５の直前や直後に前記配線遅延調整部４０５を備えた場合であっても、配線遅延とゲート遅延とを独立して調整でき、電圧変動や温度変動を考慮した遅延調整が可能である。

さらに、本実施形態において、配線遅延調整部４０５では、３経路から１経路を選択する構造になっているが、４経路以上から１経路を選択する構造であってもよいのは勿論である。

（第５の実施形態）
図１１は、本発明の第５の実施形態の遅延調整回路の全体構成を示したブロック図である。

上述した第１の実施形態の遅延調整回路１０３と異なる点は、２入力ＡＮＤゲート１０６の代わりに３入力ＡＮＤゲート５０６を備えている点のみである。その他の構成については、第１の実施形態と同様であるので、その説明は省略する。尚、図１１では、遅延調整回路５０３のみを図示している。

図１１（Ａ）は、本実施形態の遅延調整回路５０３の全体構成を示したブロック図であり、同図（Ｂ）は、同遅延調整回路５０３内の３入力ＡＮＤゲート５０６の回路構成を示した回路図である。

同図に示すように、入力波形整形用バッファ５０４から出力された整形信号は、３入力ＡＮＤゲート５０６の入力ピンＢに供給されていると共に、遅延調整セル５０５を介して入力ピンＣに供給されている。前記３入力ＡＮＤゲート５０６の入力ピンＡは、Ｈｉｇｈレベルの電圧に固定されている。

この状態において、ＰｃｈＴｒ［Ａ］は常時チャネルを形成しないので、遅延調整回路５０３にＦａｌｌ信号が伝播した場合には、そのＦａｌｌ信号はＰｃｈＴｒ［Ｃ］よりもＰｃｈＴｒ［Ｂ］のゲートに早く伝播する。このとき、ＰｃｈＴｒ［Ｂ］のみがチャネルを形成して、Ｆａｌｌ信号を出力ピンに伝播させるので、ＰｃｈＴｒ［Ｂ］のゲート長によって３入力ＡＮＤゲート５０６のゲート遅延が決定される。

図１１（Ｃ）は、本実施形態の遅延調整回路の変形例である。

同図において、３入力ＡＮＤゲート５０６の入力ピンＡには遅延調整セル５０５を介さずに信号が伝播するので、遅延調整回路５０３にＦａｌｌ信号が伝播した場合には、ＰｃｈＴｒ［Ａ］及びＰｃｈＴｒ［Ｂ］の各々のゲートにそのＦａｌｌ信号が伝播して、ＰｃｈＴｒ［Ａ］及びＰｃｈＴｒ［Ｂ］は共にチャネルを形成する。ここで、前記ＰｃｈＴｒ［Ａ］と前記ＰｃｈＴｒ［Ｂ］とは並列に配置されているので、チャネル幅が二倍となり、ゲートにおける信号立下り時間が早まる。

上記のように、遅延調整セルを介したパス以外の入力ピン接続数を変更することによって、Ｒｉｓｅ信号調整回路であっても、Ｆａｌｌ信号の微調整を行うことが可能となる。

尚、本実施形態では、３入力ＡＮＤゲートを用いたが、４入力以上のＡＮＤゲートや、同一論理構造を持つ素子であれば同様の効果を得ることが可能である。

また、上記第２の実施形態、上記第３の実施形態や、上記第４の実施形態においても本実施形態と同様に構成することによって、上記の効果を得ることが可能である。

（第６の実施形態）
図１２は、本発明の第６の実施形態の遅延調整方法の処理フローを示したフロー図である。

本遅延調整方法の前提として、製造プロセス条件等に応じた遅延量が確定している遅延調整セルが、予めセルライブラリに登録されているものとする。また、上記の第４の実施形態に示した配線遅延調整部においても、経路別の配線遅延量が確定した遅延情報を抽出しているものとする。

まず、ＬＳＩのレイアウト設計を行う場合に、ステップＳ６０１において、信号伝播経路の遅延調整対象の経路中に遅延調整回路を挿入する。前記遅延調整回路は、上述した第１〜第５の実施形態の遅延調整回路である。この挿入方法としては、前記遅延調整回路の情報をネットリストに追加したり、ＥＣＯ（エンジニアリング・チェンジ・オーダー）を用いる。この際、前記遅延調整回路内の遅延調整セルのゲート遅延の遅延量は、配置エリアが許容できる最大幅を確保して設定しておく。

次に、ステップＳ６０２において、配置配線を実施し、遅延計算ツールを用いて遅延調整対象パスの正確な遅延情報を出力する。

その後、ステップＳ６０３において、この遅延情報から、遅延調整対象パスのＲｉｓｅ信号の遅延量及びＦａｌｌ信号の遅延量に基づいて、各々の信号の現在の遅延量から目標遅延量までの差分である調整量を算出する。

ここで、調整量算出の一例として、Ｒｉｓｅ信号を基準にＦａｌｌ信号の遅延を遅らせたい場合には、Ｒｉｓｅ信号用の遅延調整セル幅を最小にして、Ｆａｌｌ信号用の遅延調整セル幅を調整すること等が考えられる。ただし、調整の目的によってどの遅延調整セルを調整するかは異なるので、前述の手法には固定されない。

そして、ステップＳ６０４において、前記各々の信号の調整量に基づいて、最も適切な遅延量を持つ遅延調整セルを選択し、この遅延調整セルと前記ステップＳ６０１において挿入した遅延調整セルとを置換するようＥＣＯ用入力ファイルを生成する。

ステップＳ６０５において、配線遅延の遅延量の調整も行うと判定した場合には、ステップＳ６０６において、配線遅延調整部の入力固定を変更したり、異なった遅延量を持つ配線遅延調整部のブロックと置換するようＥＣＯ用入力ファイルを生成する。

そして、ステップＳ６０７において、ステップＳ６０４で生成したＥＣＯ用入力ファイル及び、ステップＳ６０６で生成したＥＣＯ用入力ファイルを、半導体集積回路のレイアウトに反映させる。その結果、半導体集積回路のゲート遅延や配線遅延が調整されて、信号の遅延調整が完了する。

上記のように、本実施形態では、遅延調整回路を挿入した後に、立ち上がりエッジの調整量及び、立ち下がりエッジの調整量を確認する。そして、前記の各々エッジの遅延量が目標遅延量と一致するようにゲート遅延や配線遅延を調整するので、タイミング調整対象の信号伝播経路において、より詳細に遅延量を微調整することが可能となる。

以上説明したように、本発明の遅延調整回路および遅延調整方法によれば、遅延調整対象の信号伝播経路を伝播する信号の立ち上がりエッジ及び立ち下がりエッジの各々に対して独立に信号遅延の遅延量を与えて遅延調整を行うことが可能であるので、特に、半導体集積回路の遅延調整を行う遅延調整回路及び遅延調整方法等として有用である。

本発明の第１の実施形態の遅延調整回路の全体構成のブロック図である。 同遅延調整回路における信号波形の波形図であり、同図（Ａ）は、入力波形整形用バッファ１０４から出力される地点での信号波形、同図（Ｂ）は、２入力ＡＮＤゲート１０６の入力ピンαでの信号波形、同図（Ｃ）は、前記２入力ＡＮＤゲート１０６の入力ピンβでの信号波形、同図（Ｄ）は、前記２入力ＡＮＤゲート１０６から出力される地点での信号波形である。 本発明の第２の実施形態の遅延調整回路の全体構成のブロック図である。 同遅延調整回路における信号波形の波形図である。同図（Ａ）は、入力波形整形用バッファ２０４から出力される地点での信号波形、同図（Ｂ）は、２入力ＯＲゲート２０６の入力ピンαでの信号波形、同図（Ｃ）は、前記２入力ＯＲゲート２０６の入力ピンβでの信号波形、同図（Ｄ）は、前記２入力ＯＲゲート２０６から出力される地点での信号波形である。 本発明の第３の実施形態の遅延調整回路の全体構成のブロック図である。 同遅延調整回路における信号波形の波形図である。同図（Ａ）は、入力波形整形用バッファ３０４から出力される地点での信号波形、同図（Ｂ）は、マルチプレクサ３０８の入力ピンＡでの信号波形、同図（Ｃ）は、前記マルチプレクサ３０８の入力ピンＢでの信号波形、同図（Ｄ）は、前記マルチプレクサ３０８から出力される地点での信号波形である。 同遅延調整回路の変形例のブロック図である。 同変形例における信号波形の波形図である。同図（Ａ）は、入力波形整形用バッファ３０４から出力される地点での信号波形、同図（Ｂ）は、２入力ＡＮＤゲート３１１から出力される地点での信号波形、同図（Ｃ）は、出力波形整形用バッファ３０９から出力される地点での信号波形である。 本発明の第４の実施形態の遅延調整回路の全体構成のブロック図である。 同図（Ａ）は、配線遅延調整部４０５の全体構成のブロック図であり、同図（Ｂ）は、その変形例である。 同図（Ａ）は、本発明の第５の実施形態の遅延調整回路の全体構成のブロック図、同図（Ｂ）は、同遅延調整回路内の３入力ＡＮＤゲートの回路構成を示した回路図であり、同図（Ｃ）は、同遅延調整回路の変形例の図である。 本発明の第６の実施形態の遅延調整方法の処理フローのフロー図である。 従来の遅延調整セルの全体構成のブロック図である。 他の従来の遅延調整セルの全体構成のブロック図である。 さらに他の従来の遅延調整セルの全体構成のブロック図である。

符号の説明

１０１、２０１、３０１、４０１ 遅延調整対象パス起点
１０２、２０２、３０２、４０２ 論理回路
１０３、２０３、３０３、４０３、５０３ 遅延調整回路
１０４、２０４、３０４、４０４、５０４ 入力波形整形用バッファ（入力バッファ部）
１０５、２０５、３０５、
３０６、４０６、５０５ 遅延調整セル（遅延バッファ）
１０６、３１１、４０７、５０６ ＡＮＤゲート
１０７、２０７、３０９、４０８、５０７ 出力波形整形用バッファ（出力バッファ部）
１０８、２０８、３１０、４１７ 遅延調整対象パス終点
１１０、３１６、４１６ Ｒｉｓｅ信号調整部（遅延調整部）
２０６、３１２ ＯＲゲート
２１０、３１７ Ｆａｌｌ信号調整部（遅延調整部）
３０７ 選択信号パス
３０８ マルチプレクサ
３１５ Ｒｉｓｅ／Ｆａｌｌ信号調整部
（遅延調整部）
４０５ 配線遅延調整部
４０９ 入力端子
４１０ マルチプレクサ
４１１ 配線経路選択信号
４１２ 信号配線経路
４１３ 出力端子
４１４ 波形整形用バッファ
４１５ 配線負荷容量

Claims (6)

1. 半導体集積回路における信号の遅延時間をバッファによって調整する遅延調整回路であって、
   入力信号を整形する入力バッファ部と、
   前記入力バッファ部から出力された整形信号のうち、立ち上がりエッジ及び立ち下がりエッジについて、互いに影響のない独立した遅延調整を行う遅延調整部と、
   前記遅延調整部から出力された遅延信号を整形する出力バッファ部とを備えた
   ことを特徴とする遅延調整回路。
2. 前記請求項１記載の遅延調整回路において、
   前記遅延調整部は、
   ＡＮＤゲートと遅延バッファとで構成されたＲｉｓｅ信号調整部、及びＯＲゲートと遅延バッファとで構成されたＦａｌｌ信号調整部の少なくとも一方を有する
   ことを特徴とする遅延調整回路。
3. 前記請求項２記載の遅延調整回路において、
   前記遅延調整部は、
   さらに、配線経路、配線幅及び配線容量のうち少なくとも一つを調整して、立ち上がりエッジ及び立ち下がりエッジの各々のエッジの配線遅延を調整する配線遅延調整部を有し、
   前記配線遅延調整部は、
   前記立ち上がりエッジ及び前記立ち下がりエッジのゲート遅延を調整する前記Ｒｉｓｅ信号調整部及び前記Ｆａｌｌ信号調整部の直前又は直後に配置される
   ことを特徴とする遅延調整回路。
4. 前記請求項１記載の遅延調整回路において、
   前記遅延調整部は、
   マルチプレクサと遅延バッファとで構成される
   ことを特徴とする遅延調整回路。
5. 前記請求項４記載の遅延調整回路において、
   前記遅延調整部は、
   さらに、配線経路、配線幅及び配線容量のうち少なくとも一つを調整して、立ち上がりエッジ及び立ち下がりエッジの各々のエッジの配線遅延を調整する配線遅延調整部を有し、
   前記配線遅延調整部は、
   前記立ち上がりエッジ及び前記立ち下がりエッジのゲート遅延を調整する前記マルチプレクサ及び前記遅延バッファの直前又は直後に配置される
   ことを特徴とする遅延調整回路。
6. 半導体集積回路における信号の遅延時間をバッファによって調整する遅延調整方法であって、
   遅延調整対象の信号伝播経路上に、前記請求項１〜５の何れか一項に記載の遅延調整回路を挿入する工程と、
   前記信号伝播経路の遅延計算を行い、立ち上がりエッジの現在の遅延量から目標遅延量までの調整量と、立ち下がりエッジの現在の遅延量から目標遅延量までの調整量とを確認する工程と、
   前記各々の調整量に基づいて、前記遅延調整回路内の遅延調整部のゲート遅延を調整する工程と、
   前記各々の調整量に基づいて、前記遅延調整部の配線遅延を調整する工程とを備えた
   ことを特徴とする遅延調整方法。

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