CN116938198A - 脉冲上升下降沿延迟电路及脉冲上升下降沿延迟芯片 - Google Patents
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Abstract
本发明提供一种脉冲上升下降沿延迟电路及脉冲上升下降沿延迟芯片，通过生成第一/二初始信号的第一/二原始信号处理单元、生成第一/二初始延迟信号的第一/二初始延迟信号生成单元以及对第一/二初始信号进行上升/下降沿延迟并输出相应的上升/下降沿延迟信号的多个延迟程度递增的上升/下降沿延迟单元，输出脉冲呈现梯度变化，上升/下降沿逐渐延迟，实现了信号上升/下降沿不同程度的延迟，输入信号经过该电路后，可以在上升/下降沿产生延迟信号组，这组脉冲用于控制下级电路可以解决同步开关切换导致的信号噪声，且可以调节下级电路输出信号的上升/下降沿的时间。
Description
技术领域
本发明涉及脉冲信号处理技术领域，尤其涉及一种脉冲上升下降沿延迟电路及脉冲上升下降沿延迟芯片。
背景技术
当部分电路存在多个开关信号以控制该电路的启停时，若多个开关信号同步切换将为该电路带来信号噪声，干扰该电路的正常工作。因此，需要一种能够分别在上升沿和下降沿产生延迟信号组的开关脉冲信号以控制下级电路，从而解决上述同步开关切换导致的信号噪声问题。
发明内容
本发明提供一种脉冲上升下降沿延迟电路及脉冲上升下降沿延迟芯片，用以解决现有技术中多个开关信号同步切换为电路带来信号噪声，干扰电路正常工作的缺陷。
本发明提供一种脉冲上升下降沿延迟电路，包括：
脉冲上升沿延迟电路；所述脉冲上升沿延迟电路包括第一原始信号处理单元、第一初始延迟信号生成单元和多个延迟程度递增的上升沿延迟单元；
其中，第一原始信号处理单元用于生成第一初始信号，其中包括串联的与非门和反相器；所述脉冲上升沿延迟电路的输入信号和通断控制信号与所述第一原始信号处理单元的与非门的输入端相连，所述第一原始信号处理单元的反相器输出所述第一初始信号；
第一初始延迟信号生成单元用于生成第一初始延迟信号，其中包括串联的两个反相器，且所述第一初始信号与所述第一初始延迟信号生成单元的首个反相器的输入端相连；
多个延迟程度递增的上升沿延迟单元用于对所述第一初始信号进行上升沿延迟并输出相应的上升沿延迟信号，任一上升沿延迟单元包括串联的信号延迟单元和或非门，所述任一上升沿延迟单元的信号延迟单元用于对反相的第一初始信号或前一上升沿延迟单元的信号延迟单元输出的信号进行延迟，所述任一上升沿延迟单元的或非门的输入端与所述任一上升沿延迟单元的信号延迟单元的输出端以及所述反相的第一初始信号相连。
根据本发明提供的一种脉冲上升下降沿延迟电路，所述第一初始延迟信号生成单元和每一所述上升沿延迟单元中还包括第一通断控制单元，用于开闭所述第一初始延迟信号生成单元和每一所述上升沿延迟单元的上升沿延迟功能；
其中，所述第一初始延迟信号生成单元的第一通断控制单元的输入端与所述第一初始延迟信号生成单元的第二个反相器的输出端以及所述通断控制信号相连，所述第一初始延迟信号生成单元的第一通断控制单元的输出端输出所述第一初始延迟信号；所述上升沿延迟单元的第一通断控制单元的输入端与所述上升沿延迟单元的或非门的输出端以及所述通断控制信号相连，所述上升沿延迟单元的第一通断控制单元的输出端输出相应的上升沿延迟信号。
根据本发明提供的一种脉冲上升下降沿延迟电路，所述第一通断控制单元包括串联的与非门和反相器；
所述第一初始延迟信号生成单元的第一通断控制单元中与非门的输入端与所述第一初始延迟信号生成单元的第二个反相器的输出端以及所述通断控制信号相连；所述上升沿延迟单元的第一通断控制单元中与非门的输入端与所述上升沿延迟单元的或非门的输出端以及所述通断控制信号相连；所述第一初始延迟信号生成单元的第一通断控制单元中反相器的输出端输出所述第一初始延迟信号；所述上升沿延迟单元的第一通断控制单元中反相器的输出端输出相应的上升沿延迟信号。
根据本发明提供的一种脉冲上升下降沿延迟电路，所述上升沿延迟单元中的信号延迟单元由若干个反相器串联而成，且所述上升沿延迟单元的信号延迟单元中反相器的数量为单数。
根据本发明提供的一种脉冲上升下降沿延迟电路，还包括脉冲下降沿延迟电路，所述脉冲下降沿延迟电路包括：
第二原始信号处理单元，用于生成第二初始信号，其中包括串联的或非门和反相器；所述脉冲下降沿延迟电路的输入信号和通断控制信号与所述第二原始信号处理单元的或非门的输入端相连，所述第二原始信号处理单元的反相器输出所述第二初始信号；
第二初始延迟信号生成单元，用于生成第二初始延迟信号，其中包括串联的两个反相器，且所述第二初始信号与所述第二初始延迟信号生成单元的首个反相器的输入端相连；
多个延迟程度递增的下降沿延迟单元，用于对所述第二初始信号进行下降沿延迟并输出相应的下降沿延迟信号，任一下降沿延迟单元包括串联的信号延迟单元和与非门，所述任一下降沿延迟单元的信号延迟单元用于对反相的第二初始信号或前一下降沿延迟单元的信号延迟单元输出的信号进行延迟，所述任一下降沿延迟单元的与非门的输入端与所述任一下降沿延迟单元的信号延迟单元的输出端以及所述反相的第二初始信号相连。
根据本发明提供的一种脉冲上升下降沿延迟电路，所述第二初始延迟信号生成单元和每一所述下降沿延迟单元中还包括第二通断控制单元，用于开闭所述第二初始延迟信号生成单元和每一所述下降沿延迟单元的下降沿延迟功能；
其中，所述第二初始延迟信号生成单元的第二通断控制单元的输入端与所述第二初始延迟信号生成单元的第二个反相器的输出端以及所述通断控制信号相连，所述第二初始延迟信号生成单元的第一通断控制单元的输出端输出所述第二初始延迟信号；所述下降沿延迟单元的第二通断控制单元的输入端与所述下降沿延迟单元的与非门的输出端以及所述通断控制信号相连，所述下降沿延迟单元的第二通断控制单元的输出端输出相应的下降沿延迟信号。
根据本发明提供的一种脉冲上升下降沿延迟电路，所述第二通断控制单元包括串联的或非门和反相器；
所述第二初始延迟信号生成单元的第二通断控制单元中或非门的输入端与所述第二初始延迟信号生成单元的第二个反相器的输出端以及所述通断控制信号相连；所述下降沿延迟单元的第二通断控制单元中或非门的输入端与所述下降沿延迟单元的与非门的输出端以及所述通断控制信号相连；所述第二初始延迟信号生成单元的第二通断控制单元中反相器的输出端输出所述第二初始延迟信号；所述下降沿延迟单元的第二通断控制单元中反相器的输出端输出相应的下降沿延迟信号。
根据本发明提供的一种脉冲上升下降沿延迟电路，所述下降沿延迟单元中的信号延迟单元由若干个反相器串联而成，且所述下降沿延迟单元的信号延迟单元中反相器的数量为单数。
根据本发明提供的一种脉冲上升下降沿延迟电路，所述脉冲下降沿延迟电路的通断控制信号为原始控制信号，所述脉冲上升沿延迟电路的通断控制信号为反相的所述原始控制信号。
本发明还提供一种脉冲上升下降沿延迟芯片，包括：
如上述任一种脉冲上升下降沿延迟电路的集成电路。
本发明提供的脉冲上升下降沿延迟电路及脉冲上升下降沿延迟芯片，通过生成第一/二初始信号的第一/二原始信号处理单元、生成第一/二初始延迟信号的第一/二初始延迟信号生成单元以及对第一/二初始信号进行上升/下降沿延迟并输出相应的上升/下降沿延迟信号的多个延迟程度递增的上升/下降沿延迟单元，输出脉冲呈现梯度变化，上升/下降沿逐渐延迟，实现了信号上升/下降沿不同程度的延迟，输入信号经过该电路后，可以在上升/下降沿产生延迟信号组，这组脉冲用于控制下级电路可以解决同步开关切换导致的信号噪声，且可以调节下级电路输出信号的上升/下降沿的时间。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的脉冲上升沿延迟电路的结构示意图之一；
图2是本发明提供的脉冲上升沿延迟电路中各个信号的时序图之一；
图3是本发明提供的脉冲上升沿延迟电路的结构示意图之二；
图4是本发明提供的脉冲上升沿延迟电路中各个信号的时序图之二；
图5是本发明提供的脉冲下降沿延迟电路的结构示意图之一；
图6是本发明提供的脉冲下降沿延迟电路中各个信号的时序图之一；
图7是本发明提供的脉冲下降升沿延迟电路的结构示意图之二；
图8是本发明提供的脉冲下降沿延迟电路中各个信号的时序图之二；
附图标记：
111：与非门；112：反相器；121：反相器；122：反相器；
131：信号延迟单元；132：或非门；141：与非门；142：反相器；
511：或非门；512：反相器；521：反相器；522：反相器；
531：信号延迟单元；532：与非门；541：或非门；542：反相器。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供了一种脉冲上升下降沿延迟电路，该电路中包含脉冲上升沿延迟电路。
图1是本发明提供的脉冲上升沿延迟电路的结构示意图之一，如图1所示，该电路包括：用于生成第一初始信号M0的第一原始信号处理单元，用于生成第一初始延迟信号N0的第一初始延迟信号生成单元，以及用于对上述第一初始信号进行上升沿延迟并输出相应的上升沿延迟信号(如图1中所示的N1、N2和N3，此仅为示例，本发明实施例对上升沿延迟单元和上升沿延迟信号的数量不作具体限制)的多个延迟程度递增的上升沿延迟单元。
此处，第一原始信号处理单元包括串联的与非门111和反相器112，即与非门111的输出端与反相器112的输入端相连接。其中，脉冲上升沿延迟电路的输入信号DIN和通断控制信号PDB与第一原始信号处理单元的与非门111的两个输入端相连，第一原始信号处理单元的反相器112输出第一初始信号M0。
第一初始延迟信号生成单元包括串联的反相器121和反相器122，且第一初始信号与第一初始延迟信号生成单元的首个反相器121的输入端相连，第二个反相器122输出第一初始延迟信号N0。
任一上升沿延迟单元包括串联的信号延迟单元131和或非门132，即信号延迟单元131的输出端与或非门132的输入端相连接。其中，该上升沿延迟单元的信号延迟单元131用于对反相的第一初始信号(如图1中第一初始信号M0经由一个反相器130后输出的信号M1)或前一上升沿延迟单元的信号延迟单元输出的信号进行信号延迟。具体而言，当该上升沿延迟单元为延迟程度最小的首个上升沿延迟单元时，其信号延迟单元131的输入为反相的第一初始信号(M1)，其信号延迟单元131的输出则为信号M2。当该上升沿延迟单元不为延迟程度最小的首个上升沿延迟单元时，其信号延迟单元131的输入则为前一上升沿延迟单元的信号延迟单元输出的信号。以延迟程度次小的第二个上升沿延迟单元为例，其信号延迟单元131的输入则为前一上升沿延迟单元(即首个上升沿延迟单元)的信号延迟单元输出的信号M2，其信号延迟单元131的输出则为信号M3。相应地，第三个上升沿延迟单元的信号延迟单元131的输入则为前一上升沿延迟单元(即第二个上升沿延迟单元)的信号延迟单元输出的信号M3，其信号延迟单元131的输出则为信号M4。
在一些实施例中，上升沿延迟单元中的信号延迟单元由若干个反相器串联而成，且上升沿延迟单元的信号延迟单元中反相器的数量为单数。信号延迟单元中反相器的数量可以根据延迟需求适当选择，其中反相器的数量越多，信号延迟单元对输入信号的延时越长。
该上升沿延迟单元的或非门132的输入端与该上升沿延迟单元的信号延迟单元131的输出端以及上述反相的第一初始信号(M1)相连，用于对该上升沿延迟单元的信号延迟单元131的输出信号以及上述反相的第一初始信号(M1)进行或非运算，输出相应的上升沿延迟信号，例如上升沿延迟信号N1、N2或N3。
需要说明的是，上文所述延迟程度递增的上升沿延迟单元中的延迟程度是针对第一初始信号M1的上升沿而言，延迟程度越高，相应上升沿延迟信号相对于第一初始信号M1的上升沿的延时越久，但无论是第一初始延迟信号N0还是各个上升沿延迟单元输出的上升沿延迟信号N1、N2或N3，其下降沿是与第一初始信号M1的下降沿一致的。脉冲上升沿延迟电路中各个信号的时序图如图2所示，可见，输出脉冲N0、N1、N2和N3呈现梯度变化，上升沿逐渐延迟。
在一些实施例中，第一初始延迟信号生成单元和每一上升沿延迟单元中还包括第一通断控制单元，用于开闭第一初始延迟信号生成单元和每一上升沿延迟单元的上升沿延迟功能，其中，当第一初始延迟信号生成单元和每一上升沿延迟单元的上升沿延迟功能被关闭时，其输出的第一初始延迟信号N0或上升沿延迟信号N1、N2或N3为0。
其中，第一初始延迟信号生成单元的第一通断控制单元的输入端与第一初始延迟信号生成单元的第二个反相器122的输出端以及通断控制信号PDB相连，第一初始延迟信号生成单元的第一通断控制单元的输出端输出第一初始延迟信号N0；上升沿延迟单元的第一通断控制单元的输入端与上升沿延迟单元的或非门132的输出端以及通断控制信号PDB相连，上升沿延迟单元的第一通断控制单元的输出端输出相应的上升沿延迟信号N1、N2或N3。
具体而言，如图3所示，第一通断控制单元包括串联的与非门141和反相器142；第一初始延迟信号生成单元的第一通断控制单元中与非门141的输入端与第一初始延迟信号生成单元的第二个反相器132的输出端以及通断控制信号PDB相连；上升沿延迟单元的第一通断控制单元中与非门141的输入端与上升沿延迟单元的或非门132的输出端以及通断控制信号PDB相连；第一初始延迟信号生成单元的第一通断控制单元中反相器142的输出端输出第一初始延迟信号N0；上升沿延迟单元的第一通断控制单元中反相器142的输出端输出相应的上升沿延迟信号N1、N2或N3。
其中，如图3所示，第一初始延迟信号生成单元中第二个反相器122输出信号ME3，该信号ME3和通断控制信号PDB输入至第一初始延迟信号生成单元的第一通断控制单元中的与非门141后，该第一通断控制单元的反相器142输出第一初始延迟信号N0。上升沿延迟单元中或非门132输出信号ME2、ME1或ME0，该信号ME2、ME1或ME0和通断控制信号PDB输入至上升沿延迟单元的第一通断控制单元中的与非门141后，该第一通断控制单元的反相器142输出上升沿延迟信号N1、N2或N3。该实施例提供的脉冲上升沿延迟电路中各个信号的时序图如图4所示，同样地，输出脉冲N0、N1、N2和N3呈现梯度变化，上升沿逐渐延迟。
本发明实施例提供的脉冲上升沿延迟电路，通过生成第一初始信号的第一原始信号处理单元、生成第一初始延迟信号的第一初始延迟信号生成单元以及对第一初始信号进行上升沿延迟并输出相应的上升沿延迟信号的多个延迟程度递增的上升沿延迟单元，输出脉冲呈现梯度变化，上升沿逐渐延迟，实现了信号上升沿不同程度的延迟，输入信号经过该电路后，可以在上升沿产生延迟信号组，这组脉冲用于控制下级电路可以解决同步开关切换导致的信号噪声，且可以调节下级电路输出信号的上升沿的时间。
上述脉冲上升下降沿延迟电路中还包括脉冲下降沿延迟电路。图5是本发明提供的脉冲下降沿延迟电路的结构示意图，如图5所示，该电路包括：用于生成第二初始信号Q0的第二原始信号处理单元，用于生成第二初始延迟信号P0的第二初始延迟信号生成单元，以及用于对上述第二初始信号进行下降沿延迟并输出相应的下降沿延迟信号(如图5中所示的P1、P2和P3，此仅为示例，本发明实施例对下降沿延迟单元和下降沿延迟信号的数量不作具体限制)的多个延迟程度递增的下降沿延迟单元。
此处，第二原始信号处理单元包括串联的或非门511和反相器512，即或非门511的输出端与反相器512的输入端相连接。其中，脉冲下降沿延迟电路的输入信号DIN和通断控制信号PD与第二原始信号处理单元的或非门511的两个输入端相连，第二原始信号处理单元的反相器512输出第二初始信号Q0。
第二初始延迟信号生成单元包括串联的反相器521和反相器522，且第二初始信号与第二初始延迟信号生成单元的首个反相器521的输入端相连，第二个反相器522输出第二初始延迟信号P0。
任一下降沿延迟单元包括串联的信号延迟单元531和与非门532，即信号延迟单元531的输出端与与非门532的输入端相连接。其中，该下降沿延迟单元的信号延迟单元531用于对反相的第二初始信号(如图5中第二初始信号Q0经由一个反相器530后输出的信号Q1)或前一下降沿延迟单元的信号延迟单元输出的信号进行信号延迟。具体而言，当该下降沿延迟单元为延迟程度最小的首个下降沿延迟单元时，其信号延迟单元531的输入为反相的第二初始信号(Q1)，其信号延迟单元531的输出则为信号Q2。当该下降沿延迟单元不为延迟程度最小的首个下降沿延迟单元时，其信号延迟单元531的输入则为前一下降沿延迟单元的信号延迟单元输出的信号。以延迟程度次小的第二个下降沿延迟单元为例，其信号延迟单元531的输入则为前一下降沿延迟单元(即首个下降沿延迟单元)的信号延迟单元输出的信号Q2，其信号延迟单元531的输出则为信号Q3。相应地，第三个下降沿延迟单元的信号延迟单元531的输入则为前一下降沿延迟单元(即第二个下降沿延迟单元)的信号延迟单元输出的信号Q3，其信号延迟单元531的输出则为信号Q4。
在一些实施例中，下降沿延迟单元中的信号延迟单元由若干个反相器串联而成，且下降沿延迟单元的信号延迟单元中反相器的数量为单数。信号延迟单元中反相器的数量可以根据延迟需求适当选择，其中反相器的数量越多，信号延迟单元对输入信号的延时越长。
该下降沿延迟单元的与非门532的输入端与该下降沿延迟单元的信号延迟单元531的输出端以及上述反相的第二初始信号(Q1)相连，用于对该下降沿延迟单元的信号延迟单元531的输出信号以及上述反相的第二初始信号(Q1)进行与非运算，输出相应的下降沿延迟信号，例如下降沿延迟信号P1、P2或P3。
需要说明的是，上文所述延迟程度递增的下降沿延迟单元中的延迟程度是针对第二初始信号Q1的下降沿而言，延迟程度越高，相应下降沿延迟信号相对于第二初始信号Q1的下降沿的延时越久，但无论是第二初始延迟信号P0还是各个下降沿延迟单元输出的下降沿延迟信号P1、P2或P3，其上升沿是与第二初始信号Q1的上升沿一致的。脉冲下降沿延迟电路中各个信号的时序图如图6所示，可见，输出脉冲P0、P1、P2和P3呈现梯度变化，下降沿逐渐延迟。
在一些实施例中，第二初始延迟信号生成单元和每一下降沿延迟单元中还包括第二通断控制单元，用于开闭第二初始延迟信号生成单元和每一下降沿延迟单元的下降沿延迟功能，其中，当第二初始延迟信号生成单元和每一下降沿延迟单元的下降沿延迟功能被关闭时，其输出的第二初始延迟信号P0或下降沿延迟信号P1、P2或P3为1。
其中，第二初始延迟信号生成单元的第二通断控制单元的输入端与第二初始延迟信号生成单元的第二个反相器522的输出端以及通断控制信号PD相连，第二初始延迟信号生成单元的第二通断控制单元的输出端输出第二初始延迟信号P0；下降沿延迟单元的第二通断控制单元的输入端与下降沿延迟单元的与非门532的输出端以及通断控制信号PD相连，下降沿延迟单元的第二通断控制单元的输出端输出相应的下降沿延迟信号P1、P2或P3。
具体而言，如图7所示，第二通断控制单元包括串联的或非门541和反相器542；第二初始延迟信号生成单元的第二通断控制单元中或非门541的输入端与第二初始延迟信号生成单元的第二个反相器532的输出端以及通断控制信号PD相连；下降沿延迟单元的第二通断控制单元中或非门541的输入端与下降沿延迟单元的与非门532的输出端以及通断控制信号PD相连；第二初始延迟信号生成单元的第二通断控制单元中反相器542的输出端输出第二初始延迟信号P0；下降沿延迟单元的第二通断控制单元中反相器542的输出端输出相应的下降沿延迟信号P1、P2或P3。
其中，如图7所示，第二初始延迟信号生成单元中第二个反相器522输出信号QE3，该信号QE3和通断控制信号PD输入至第二初始延迟信号生成单元的第二通断控制单元中的或非门541后，该第二通断控制单元的反相器542输出第二初始延迟信号P0。下降沿延迟单元中与非门532输出信号QE2、QE1或QE0，该信号QE2、QE1或QE0和通断控制信号PD输入至下降沿延迟单元的第二通断控制单元中的或非门541后，该第二通断控制单元的反相器542输出下降沿延迟信号P1、P2或P3。该实施例提供的脉冲下降沿延迟电路中各个信号的时序图如图8所示，同样地，输出脉冲P0、P1、P2和P3呈现梯度变化，下降沿逐渐延迟。
本发明实施例提供的脉冲下降沿延迟电路，通过生成第二初始信号的第二原始信号处理单元、生成第二初始延迟信号的第二初始延迟信号生成单元以及对第二初始信号进行下降沿延迟并输出相应的下降沿延迟信号的多个延迟程度递增的下降沿延迟单元，输出脉冲呈现梯度变化，下降沿逐渐延迟，实现了信号下降沿不同程度的延迟，输入信号经过该电路后，可以在下降沿产生延迟信号组，这组脉冲用于控制下级电路可以解决同步开关切换导致的信号噪声，且可以调节下级电路输出信号的下降沿的时间。
基于上述任一实施例，脉冲下降沿延迟电路的通断控制信号为原始控制信号PD，脉冲上升沿延迟电路的通断控制信号为反相的原始控制信号(PDB)。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种脉冲上升下降沿延迟电路，其特征在于，包括：
脉冲上升沿延迟电路；所述脉冲上升沿延迟电路包括第一原始信号处理单元、第一初始延迟信号生成单元和多个延迟程度递增的上升沿延迟单元；
其中，第一原始信号处理单元用于生成第一初始信号，其中包括串联的与非门和反相器；所述脉冲上升沿延迟电路的输入信号和通断控制信号与所述第一原始信号处理单元的与非门的输入端相连，所述第一原始信号处理单元的反相器输出所述第一初始信号；
第一初始延迟信号生成单元用于生成第一初始延迟信号，其中包括串联的两个反相器，且所述第一初始信号与所述第一初始延迟信号生成单元的首个反相器的输入端相连；
多个延迟程度递增的上升沿延迟单元用于对所述第一初始信号进行上升沿延迟并输出相应的上升沿延迟信号，任一上升沿延迟单元包括串联的信号延迟单元和或非门，所述任一上升沿延迟单元的信号延迟单元用于对反相的第一初始信号或前一上升沿延迟单元的信号延迟单元输出的信号进行延迟，所述任一上升沿延迟单元的或非门的输入端与所述任一上升沿延迟单元的信号延迟单元的输出端以及所述反相的第一初始信号相连。
2.根据权利要求1所述的脉冲上升下降沿延迟电路，其特征在于，所述第一初始延迟信号生成单元和每一所述上升沿延迟单元中还包括第一通断控制单元，用于开闭所述第一初始延迟信号生成单元和每一所述上升沿延迟单元的上升沿延迟功能；
其中，所述第一初始延迟信号生成单元的第一通断控制单元的输入端与所述第一初始延迟信号生成单元的第二个反相器的输出端以及所述通断控制信号相连，所述第一初始延迟信号生成单元的第一通断控制单元的输出端输出所述第一初始延迟信号；所述上升沿延迟单元的第一通断控制单元的输入端与所述上升沿延迟单元的或非门的输出端以及所述通断控制信号相连，所述上升沿延迟单元的第一通断控制单元的输出端输出相应的上升沿延迟信号。
3.根据权利要求2所述的脉冲上升下降沿延迟电路，其特征在于，所述第一通断控制单元包括串联的与非门和反相器；
所述第一初始延迟信号生成单元的第一通断控制单元中与非门的输入端与所述第一初始延迟信号生成单元的第二个反相器的输出端以及所述通断控制信号相连；所述上升沿延迟单元的第一通断控制单元中与非门的输入端与所述上升沿延迟单元的或非门的输出端以及所述通断控制信号相连；所述第一初始延迟信号生成单元的第一通断控制单元中反相器的输出端输出所述第一初始延迟信号；所述上升沿延迟单元的第一通断控制单元中反相器的输出端输出相应的上升沿延迟信号。
4.根据权利要求1所述的脉冲上升下降沿延迟电路，其特征在于，所述上升沿延迟单元中的信号延迟单元由若干个反相器串联而成，且所述上升沿延迟单元的信号延迟单元中反相器的数量为单数。
5.根据权利要求1所述的脉冲上升下降沿延迟电路，其特征在于，还包括脉冲下降沿延迟电路，所述脉冲下降沿延迟电路包括：
第二原始信号处理单元，用于生成第二初始信号，其中包括串联的或非门和反相器；所述脉冲下降沿延迟电路的输入信号和通断控制信号与所述第二原始信号处理单元的或非门的输入端相连，所述第二原始信号处理单元的反相器输出所述第二初始信号；
第二初始延迟信号生成单元，用于生成第二初始延迟信号，其中包括串联的两个反相器，且所述第二初始信号与所述第二初始延迟信号生成单元的首个反相器的输入端相连；
多个延迟程度递增的下降沿延迟单元，用于对所述第二初始信号进行下降沿延迟并输出相应的下降沿延迟信号，任一下降沿延迟单元包括串联的信号延迟单元和与非门，所述任一下降沿延迟单元的信号延迟单元用于对反相的第二初始信号或前一下降沿延迟单元的信号延迟单元输出的信号进行延迟，所述任一下降沿延迟单元的与非门的输入端与所述任一下降沿延迟单元的信号延迟单元的输出端以及所述反相的第二初始信号相连。
6.根据权利要求5所述的脉冲上升下降沿延迟电路，其特征在于，所述第二初始延迟信号生成单元和每一所述下降沿延迟单元中还包括第二通断控制单元，用于开闭所述第二初始延迟信号生成单元和每一所述下降沿延迟单元的下降沿延迟功能；
其中，所述第二初始延迟信号生成单元的第二通断控制单元的输入端与所述第二初始延迟信号生成单元的第二个反相器的输出端以及所述通断控制信号相连，所述第二初始延迟信号生成单元的第一通断控制单元的输出端输出所述第二初始延迟信号；所述下降沿延迟单元的第二通断控制单元的输入端与所述下降沿延迟单元的与非门的输出端以及所述通断控制信号相连，所述下降沿延迟单元的第二通断控制单元的输出端输出相应的下降沿延迟信号。
7.根据权利要求6所述的脉冲上升下降沿延迟电路，其特征在于，所述第二通断控制单元包括串联的或非门和反相器；
所述第二初始延迟信号生成单元的第二通断控制单元中或非门的输入端与所述第二初始延迟信号生成单元的第二个反相器的输出端以及所述通断控制信号相连；所述下降沿延迟单元的第二通断控制单元中或非门的输入端与所述下降沿延迟单元的与非门的输出端以及所述通断控制信号相连；所述第二初始延迟信号生成单元的第二通断控制单元中反相器的输出端输出所述第二初始延迟信号；所述下降沿延迟单元的第二通断控制单元中反相器的输出端输出相应的下降沿延迟信号。
8.根据权利要求5所述的脉冲上升下降沿延迟电路，其特征在于，所述下降沿延迟单元中的信号延迟单元由若干个反相器串联而成，且所述下降沿延迟单元的信号延迟单元中反相器的数量为单数。
9.根据权利要求1所述的脉冲上升下降沿延迟电路，其特征在于，所述脉冲下降沿延迟电路的通断控制信号为原始控制信号，所述脉冲上升沿延迟电路的通断控制信号为反相的所述原始控制信号。
10.一种脉冲上升下降沿延迟芯片，其特征在于，包括如权利要求1至9任一项所述脉冲上升下降沿延迟电路的集成电路。
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