KR101979151B1

KR101979151B1 - 리셋 가능한 토글 래치 회로

Info

Publication number: KR101979151B1
Application number: KR1020180070497A
Authority: KR
Inventors: 박성민; 박민선; 홍채린; 하영; 장영민
Original assignee: 이화여자대학교 산학협력단
Priority date: 2018-06-19
Filing date: 2018-06-19
Publication date: 2019-05-15

Abstract

본 실시예에 의한 리셋 가능한 t 래치 회로는: 입력 신호를 제공받고 입력 신호를 반전하여 유지(latch-up)하는 t 래치(toggle latch)와, 입력 신호를 제공 받고, 미리 정해진 시간동안 지연한 후, 입력 신호를 반전하여 출력하는 지연 반전 회로 및 t 래치의 출력 신호의 논리 상태와 지연 반전 회로의 출력 신호의 논리 상태가 서로 상이할 때와 서로 동일할 때 다른 출력을 제공하는 신호 비교 회로를 포함한다.

Description

리셋 가능한 토글 래치 회로{RESETTABLE TOGGLE LATCH CIRCUIT}

본 기술은 리셋 가능한 토글 래치 회로와 관련된다.

종래의 토글 래치(toggle latch, 이하, T 래치) 회로는 2 개의 3 입력 NAND 게이트와 2 개의 2 입력 NAND 게이트를 포함한다. NAND 게이트 구조를 기반으로 한 T 래치 회로는 입력 신호에 대해 최초로 한번 논리 하이 상태로 토글 되고, 그 이후에는 새로운 신호가 들어오더라도 하이 상태를 계속 유지한다.

즉, 종래의 T 래치 회로는 입력되는 새로운 신호에 대해 외란과 신호를 구분할 수가 없기 때문에 임계값 이상의 원하는 신호가 들어오더라도 계속적으로 하이 상태만 유지한다.

종래의 T 래치 회로는 최초 출력이 로우에서 하이 상태로 토글(toggle)된 이후에는 새로운 신호가 입력되어도 출력이 전환되지 않는다. 본 실시예는 상기한 점을 해소하기 위한 것으로, 출력이 하이 상태로 유지된 상태에서, 새로운 신호가 들어왔을 때 리셋이 가능한 회로를 제공하는 것이 주된 기술적 목표 중 하나이다.

본 실시예에 의하면 리셋 기능이 없었던 종래의 t 래치 회로가 리셋 되는 것처럼 구현될 수 있다는 장점이 제공된다.

도 1은 본 실시예에 의한 리셋 가능한 토글 래치 회로의 개요를 도시한 블록도이다.
도 2(A)는 t 래치의 게이트 레벨의 회로도이고, 도 2(B)는 t 래치의 진리표이다.
도 3(A) 및 도 3(B)는 지연 반전 회로의 개요를 도시한 게이트 레벨 회로도이다.
도 4는 본 실시예에 의한 리셋 가능한 토글 래치 회로의 동작을 설명하기 위한 타이밍도이다.

이하에서는 첨부된 도면들을 참조하여 본 실시예에 의한 리셋 가능한 토글 래치 회로(1)를 설명한다. 도 1은 본 실시예에 의한 리셋 가능한 토글 래치 회로(1)의 개요를 도시한 블록도이다. 도 1을 참조하면, 본 실시예에 의한 리셋 가능한 t 래치 회로(1)는: 입력 신호(Input)를 제공받고 입력 신호(Input)를 반전하여 유지(latch-up)하는 t 래치(toggle latch, 100)와, 입력 신호(Input)를 제공 받고, 미리 정해진 시간동안 지연한 후, 입력 신호를 반전하여 출력하는 지연 반전 회로(200) 및 t 래치(100)의 출력 신호(Q)의 논리 상태와 지연 반전 회로의 출력 신호(O)의 논리 상태가 서로 상이할 때와 서로 동일할 때 다른 출력을 제공하는 신호 비교 회로(300)를 포함한다.

도 2(A)는 t 래치(100)의 게이트 레벨 회로도이고, 도 2(B)는 t 래치(100)의 진리표이다. 도 2(A)를 참조하면, t 래치(100)는 NAND1, NAND2, NAND3 및 NAND4의 네 개의 2 인풋 NAND 게이트를 포함할 수 있다. NAND1과 NAND2의 어느 한 입력 단에는 입력 신호(Input)가 제공된다. NAND1의 다른 하나의 입력과 NAND3의 입력에는 NAND4의 출력이 연결되고, NAND2의 다른 하나의 입력과 NAND4의 입력에는 NAND3의 출력이 연결된다. NAND3의 다른 입력에는 NAND1의 출력이 제공되고, NAND4의 다른 입력에는 NAND2의 출력이 연결된다.

도 2(B)는 상기한 구성의 t 래치(100)의 진리표를 도시한 도면이다. 도 2(B)를 참조하면, t 래치(100)는 입력(Input)이 논리 로우 상태에서 논리 로우 상태로 전이하는 경우에는 출력(Q)을 그대로 유지(hold)한다. 그러나, 입력(Input)이 최초로 논리 로우 상태에서 논리 하이 상태로 전이하는 경우에는 출력(Q)이 논리 하이 상태로 토글된다. 이어서, 논리 로우 또는 논리 하이 입력(Input)이 제공되어도 출력(Q)은 하이 상태로 유지(hold)된다. 즉, t 래치(100)는 입력(Input)이 논리 로우 상태에서 논리 하이 상태로 최초에 전환될 때를 제외하고는 논리 하이 상태의 출력을 유지한다.

도 3(A) 및 도 3(B)는 지연 반전 회로(200)의 개요를 도시한 게이트 레벨 회로도이다. 도 3(A)를 참조하면, 지연 반전 회로(200)는 입력(Input) 신호를 미리 정해진 시간만큼 지연하고, 입력(Input)을 반전하여 출력하는 지연 선로(210, delay line)와, 입력과 지연 선로(210)의 출력을 제공받는 AND 게이트(AND)를 포함한다.

지연 선로(210)는 입력 신호를 반전하여 출력하는 인버터(inverter, inv)를 복수개 포함할 수 있으며, 지연 선로(210)에 포함된 인버터(inv)의 개수는 홀수개일 수 있다. 또한, 지연 선로(210)에 포함된 인버터(inv)는 단위 지연 소자(unit delay device)로 기능하여 각각 단위 지연 시간만큼 신호를 지연하는 기능을 수행한다.

도 3(A)로 도시된 실시예에 의하면, 논리 로우 상태에서 논리 하이 상태로 전환하는 입력(Input)이 제공되면, AND 게이트(AND)는 논리 하이 상태 출력을 제공하나, 지연 선로(210)에 의하여 입력(Input)이 지연되고, 반전된 입력이 AND 게이트(AND) 입력에 제공됨에 따라 논리 로우 상태의 출력을 제공한다.

도 3(B)를 참조하면, 지연 반전 회로(200)는 지연 선로(210)와 입력(Input)과 지연 선로(210)의 출력을 제공받는 NAND 게이트(NAND) 및 NAND 게이트의 출력을 반전하고, 지연하여 출력하는 제2 지연 선로(220)를 포함한다. 제2 지연 선로(220)에는 단위 지연 소자로 기능하는 인버터(inv)를 복수개 포함할 수 있으며, 제2 지연 선로(220)에 포함된 인버터는 홀수개이다.

도 3(B)로 도시된 실시예에 의하면, 논리 로우 상태에서 논리 하이 상태로 전환하는 입력(Input)이 제공되면, NAND 게이트(AND)는 논리 하이 상태 출력을 제공하나, 지연 선로(210)에 의하여 입력(Input)이 지연되고, 반전된 입력이 AND 게이트(AND)에 제공됨에 따라 논리 로우 상태의 출력을 제공한다. 논리 로우 상태의 출력은 제2 지연 선로에 의하여 지연되고, 반전되어 논리 하이 상태의 출력을 제공한다. 따라서, 도 3(B)로 도시된 실시예에 의하면, 지연 반전 회로(200)의 출력은 지연 선로(210)의 지연 시간(delay time)과, 제2 지연 선로(220)의 지연 시간이 도합된 시간만큼 지연된 출력 신호를 제공한다.

다시 도 1을 참조하면, 신호 비교 회로(300)는 t래치의 출력(Q)과 지연 반전 회로의 출력(O)을 제공받고 두 신호의 논리 상태가 서로 상이할 때와 서로 동일할 때 서로 다른 출력을 제공한다. 일 예로, 신호 비교 회로(300)는 XOR 게이트로 구현될 수 있다. 따라서, t래치의 출력(Q)과 지연 반전 회로의 출력(O) 중 어느 하나만이 논리 하이 상태인 경우에는 출력으로 논리 하이 상태의 출력을 제공한다. 다른 예로, t래치의 출력(Q)과 지연 반전 회로의 출력(O)이 모두 논리 하이 상태 이거나 모두 논리 로우 상태인 경우에는 출력으로 논리 로우 상태의 출력을 제공한다.

도 4는 본 실시예에 의한 리셋 가능한 토글 래치 회로(1)의 동작을 설명하기 위한 타이밍도이다. 도 4로 도시된 타이밍 도에서 용이한 이해를 위하여 지연 반전 회로(200)에서의 지연을 제외하고 게이트들에서 발생하는 지연(delay)는 도시하지 않았다. 도 1 및 도 4를 참조하면, 토글 래치 회로(1)에 로우 상태에서 하이 상태로 전환하는 입력(Input)이 제공됨에 따라 t 래치 회로(100)의 출력(Q)은 로우 상태에서 하이 상태로 전환되어 유지(hold)된다. 지연 반전 회로(200)는 지연 선로에 의하여 미리 설정된 지연 시간(τ) 동안 논리 하이 상태의 펄스를 출력하고 다시 논리 로우 상태로 전환된다.

위에서 설명된 바와 같이 미리 설정된 지연 시간(τ)는 도 3(A)로 예시된 실시예에서, 지연 회로(210)에서 복수의 인버터(inv)들에 의하여 형성된 지연 시간일 수 있다. 도 3(B)로 예시된 실시예에서 미리 설정된 지연 시간(τ)은 지연 회로(210) 및 제2 지연 회로에서 복수의 인버터(inv)들에 의하여 형성된 지연 시간의 합일 수 있다.

신호 비교 회로(300)은 t 래치 회로의 출력(Q)과 지연 반전 회로(200)의 출력(O)를 제공받고, 두 신호가 동일한 논리 하이 상태에서는 논리 로우 신호를 출력하고, t 래치 회로의 출력(Q)이 논리 하이 상태이고, 지연 반전 회로(200)의 출력(O)이 논리 로우 상태일 때에는 논리 하이 상태의 신호를 출력(Output)한다.

두 번째 로우 상태에서 하이 상태로 전환하는 입력 신호(Input)가 제공되어도 t 래치(100)의 출력(Q)은 하이 상태로 유지되어 변화하지 않는다. 다만, 지연 반전 회로(200)는 미리 설정된 지연 시간연 시간(τ) 동안 논리 하이 상태의 펄스를 출력(O)하고 다시 논리 로우 상태로 전환된다.

t 래치(100)의 출력(Q)과 반전 회로(200)의 출력(O)은 신호 비교 회로(300)에 제공된다. t 래치(100)의 출력(Q)과 반전 회로(200)의 출력(O)가 동일한 하이 상태인 구간 동안에는 논리 로우 상태의 신호를 출력(Output)하여 마치 t 래치가 리셋되는 것처럼 동작한다. 그러나, t 래치(100)의 출력(Q)이 논리 하이 상태로 유지되고 반전 회로(200)의 출력(O)이 논리 로우 상태인 경우에는 리셋 가능한 토글 래치(1)의 출력은 논리 하이 상태의 출력 신호(Output)를 출력한다.

본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.

1: 리셋 가능한 t 래치 100: t 래치
200: 지연 반전 회로 210: 지연 선로
220: 제2 지연 선로 300: 신호 비교 회로

Claims

입력 신호를 제공받고 상기 입력 신호를 반전하여 유지(latch-up)하는 t 래치(toggle latch);
상기 입력 신호를 제공 받고, 미리 정해진 시간동안 지연한 후, 상기 입력 신호를 반전하여 출력하는 지연 반전 회로 및
상기 t 래치의 출력 신호의 논리 상태와 상기 지연 반전 회로의 출력 신호의 논리 상태가 서로 상이할 때와 서로 동일할 때 다른 출력을 제공하는 신호 비교 회로를 포함하는 리셋 가능한 t 래치 회로.
제1항에 있어서,
상기 t 래치는,
상기 입력 신호가 최초 논리 로우(low) 상태에서 논리 하이(high) 상태로 전환될 때 출력이 전환되어 고정되는 리셋 가능한 t 래치 회로.
제1항에 있어서,
상기 t 래치의 전환되어 고정되는 출력은 논리 하이 상태인 리셋 가능한 t 래치 회로.
제1항에 있어서,
상기 지연 반전 회로는,
상기 입력 신호를 미리 설정된 시간동안 지연하고, 반전하여 출력하는 지연 선로(delay line)와,
상기 입력 신호와 상기 지연 선로의 출력을 입력받는 AND 게이트를 포함하는 리셋 가능한 t 래치 회로.
제1항에 있어서,
상기 지연 반전 회로는,
상기 입력 신호를 미리 설정된 시간동안 지연하고, 반전하여 출력하는 지연 선로(delay line)와,
상기 입력 신호와 상기 지연 선로의 출력을 입력받는 NAND 게이트를 포함하는 리셋 가능한 t 래치 회로.
제4항 및 제5항 중 어느 한 항에 있어서,
상기 지연 선로는,
홀수개의 반전기(inverter)가 캐스케이드되어 연결된 리셋 가능한 t 래치 회로.
제5항에 있어서,
상기 지연 반전 회로는,
상기 NAND 게이트의 출력을 지연하고 반전하여 출력하는 복수개의 인버터를 더 포함하는 리셋 가능한 t 래치 회로.
제1항에 있어서,
상기 신호 비교 회로는 XOR 게이트를 포함하는 리셋 가능한 t 래치 회로.