KR100551898B1 - 시프트 레지스터 및 ｄ플립플롭 - Google Patents

Abstract

본 발명은 클럭 스큐를 효과적으로 방지할 수 있는 시프트 레지스터에 사용되며, 작은 회로면적으로 제작할 수 있는 D플립플롭을 제공함에 목적이 있다.

상기 다른 목적을 달성하기 위한 본 발명의 D플립플롭은, 하이 클럭일 때 데이터를 래치하고, 로우 클럭일 때 데이터를 출력하는 마스터-슬레이브 방식이며, 입력 데이터가 마스터단을 거쳐 슬레이브단으로 전달되는데, 소정의 제1 지연시간이 소요되며, 슬레이브단에 전달된 데이터가 출력되는데 소정의 제2 지연시간이 소요되는 것을 특징으로 한다. 상기 제1 지연시간 및 제2 지연시간이 다음단 D플립플롭에서의 입력 데이타 천이 시점을 클럭의 천이 시점보다 느리게 되는 것을 보장하게 된다.

시프트 레지스터, 클럭 스큐, D플립플롭, 마스터, 슬레이브

Description

시프트 레지스터 및 Ｄ플립플롭{SHIFT REGISTER AND D-FLIPFLOP}

도 1은 종래기술에 따른 시프트 레지스터의 블록도,

도 2는 다른 종래기술에 따른 시프트 레지스터의 블록도,

도 3은 본 발명에 따른 D플립플롭의 회로도,

도 4는 본 발명에 따른 시프트 레지스터의 블록도.

본 발명은 대상 데이타를 소정 비트 자리이동시키는 등의 용도로 디지털 반도체 소자 내에 널리 구현되는 레지스터 회로에 관한 것이며, 상기 레지스터 회로에 적용하기 위한 D플립플롭에 관한 것이다.

입력받은 1비트의 데이타를 소정 비트 자리이동시키기 위한 레지스터 회로는, 디지털 소자의 중추인 중앙처리장치(CPU)를 비롯하여 메모리, 입출력 버퍼 등 다양한 분야의 반도체 소자에 구현되고 있다. 특히, 최근에는 레지스터 회로를 포함하는 반도체 소자가 모바일 분야 또는 디스플레이 제어분야에 널리 사용되고 있다.

도 1은 종래기술에 의한 3비트 시프트 레지스터를 도시하고 있으며, 도 2는 다른 종래기술에 의한 3비트 시프트 레지스터를 도시하고 있다. 도 1 및 도 2의 시프트 레지스터는 마스터-슬레이브 방식의 D플립플롭 3개를 포함하며, 마스터-슬레이브 방식의 D플립플롭은 클럭의 하이 천이시에 입력되는 데이타를 래치하고, 클럭의 로우 천이시에 래치한 데이터를 출력한다.

도 1의 시프트 레지스터는 어느 한 D플립플롭의 출력이 2개의 인버터로 이루어진 지연기를 경유하여 다음단 D플립플롭에 입력되는 방식으로 D플립플롭들을 연결하고 있으며, 도 2의 시프트 레지스터는 어느 한 D플립플롭에 입력되는 클럭이 지연기를 거쳐 그 전단에 입력되는 방식으로 D플립플롭들을 연결하고 있다. 이는 클럭 스큐(skew)가 발생하여 어느 한 D플립플롭에 데이타가 래치되지 않고 통과되는 현상을 방지하기 위함이다.

각 D플립플롭마다 클럭의 천이와 입력 데이터의 천이시점이 일치해야 정확한 동작을 보장할 수 있다. 마스터-슬레이브 D플립플롭의 출력라인 데이타는 입력라인 데이타 보다 클럭의 반주기 만큼 뒤쳐지게 되는 바, 만약 중간의 어느 한 D플립플롭에 입력 데이터의 천이시점이 클럭의 천이시점보다 빠르게 되면, 뒤쳐진 이전 데이타를 유지해야 할 D플립플롭이 예상외로 빠르게 입력된 데이타를 바로 래치한다. 그 결과 해당 D플립플롭에 해당하는 시프트 단계는 건너 뛰게 되어 원하는 결과를 얻을 수 없게 된다.

클럭 스큐를 방지하기 위해서는 어느 한 D플립플롭의 입력 데이터의 천이시 점이 클럭의 천이시점보다 느리게 강제하면 되는데, 이를 위해 도 1의 구현에서는 입력 데이타를 클럭에 비해 지연시키고 있으며, 도 2의 구현에서는 클럭을 입력 데이타에 비해 앞당기고 있다.

그러나, 상기 종래기술에 의한 시프트 레지스터는 구성 D플립플롭 외부에 별도의 인버터 지연기를 구현해야 하는데, 이는 회로 면적의 증가 및 전력소모의 증가를 초래하였다.

본 발명은 상기의 문제점들을 해결하기 위하여 안출된 것으로서, 구현되는 회로 면적을 절감할 수 있는 시프트 레지스터를 제공함에 그 목적이 있다.

또한, 본 발명은 클럭 스큐를 효과적으로 방지할 수 있는 시프트 레지스터를 제공함에 다른 목적이 있다.

또한, 본 발명은 상기 목적을 달성하는 시프트 레지스터에 사용되며, 작은 회로면적으로 제작할 수 있는 D플립플롭을 제공함에 또 다른 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 N비트 시프트 레지스터는,

N(N은 정수)개의 D플립플롭을 포함하며, 하나의 D플립플롭의 출력이 다음단 D플립플롭으로 입력되도록 직접 연결되며, 최초단 D플립플롭에는 외부 데이타가 입력되도록 연결되며, 상기 N개의 D플립플롭에는 동일한 외부 클럭이 입력되도록 연 결되는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 D플립플롭은,

하이 클럭일 때 데이터를 래치하고, 로우 클럭일 때 데이터를 출력하는 마스터-슬레이브 방식이며, 입력 데이터가 마스터단을 거쳐 슬레이브단으로 전달되는데, 소정의 제1 지연시간이 소요되며, 슬레이브단에 전달된 데이터가 출력되는데 소정의 제2 지연시간이 소요되는 것을 특징으로 한다. 상기 제1 지연시간 및 제2 지연시간이 다음단 D플립플롭에서의 입력 데이타 천이 시점을 클럭의 천이 시점보다 느리게 되는 것을 보장하게 된다.

( 실시예 1)

본 실시예는 D플립플롭에 본 발명의 사상을 구현한 것으로서, 도 3에 도시한 바와 같이, 마스터단과 슬레이브단으로 이루어진 D플립플롭에 있어서,

상기 마스터단은, 클럭이 제1 논리값 상태일 때, 외부 데이타의 입력을 허용하기 위한 제1 패스게이트(PGM1); 상기 제1 패스게이트(PGM1)를 통과한 입력 데이타를 반전시키기 위한 제1 반전소자(IM1); 상기 제1 반전소자(IM1)의 출력을 반전시켜 하기 슬레이브단으로 전송하기 위한 제2 반전소자(IM2); 및 클럭이 제2 논리값 상태일 때, 상기 제2 반전소자(IM2)의 출력을 상기 제1 반전소자(IM1)의 입력으로 전달하기 위한 제2 패스게이트(PGM2)를 포함하며,

상기 슬레이브단은, 클럭이 제2 논리값 상태일 때, 상기 마스터단의 출력 데이타의 입력을 허용하기 위한 제3 패스게이트(PGS1); 상기 제3 패스게이트(PGS1) 를 통과한 입력 데이타를 반전시키기 위한 제3 반전소자(IS1); 상기 제3 반전소자(IS1)의 출력을 반전시켜 외부로 출력하기 위한 제4 반전소자(IS2); 및 클럭이 제1 논리값 상태일 때, 상기 제4 반전소자(IS2)의 출력을 상기 제3 반전소자(IS1)의 입력으로 전달하기 위한 제4 패스게이트(PGS2)를 포함하는 것을 특징으로 한다.

상기 제1 내지 제4 패스게이트(PGM1, PGM2, PGS1, PGS2)는 게이트로 클럭 또는 반전클럭을 입력받는 한쌍의 피모스 트랜지스터와 엔모스 트랜지스터로 구현하고, 상기 제1 반전소자 내지 제4 반전소자(IM1, IM2, IS1, IS2)는 드레인이 서로 연결된 한쌍의 피모스 트랜지스터와 엔모스 트랜지스터로 구현하는 것이, 구조를 단순하게 하여 제작비용을 절감하려는 본 발명의 목적에 부합하므로, 바람직하다.

도시한 구조의 D플립플롭은 클럭의 로우 주기 동안 입력되는 데이터를 래치하고, 클럭의 하이 주기 동안 래치한 데이터를 출력한다. 제1 패스게이트(PGM1) 및 제4 패스게이트(PGS2)는 클럭의 로우 주기 동안 턴온되며, 제2 패스게이트(PGM2) 및 제3 패스게이트(PGS1)는 클럭의 하이 주기 동안 턴온된다.

도시한 구조의 D플립플롭은 클럭을 바로 제1 패스게이트 내지 제4 패스게이트(PGM1, PGM2, PGS1, PGS2)의 스위칭 신호로 바로 사용하지 않고, 클럭 인버터를 경유한 반전 클럭(clkb) 및 반전클럭 인버터를 경유한 재반전 클럭(clkbb)으로 안정화시켜 사용한다.

도 2에 도시한 종래기술의 D플립플롭이 입력단 입력신호가 출력단까지 전달되는데 2개의 인버터만을 경유하는 반면, 본 실시예의 D플립플롭의 입력신호는 클 럭의 로우 구간에서 동작하는 마스터단에 배치된 2개의 인버터 및 클럭의 하이 구간에서 동작하는 슬레이브단에 배치된 2개의 인버터, 총 4개의 인버터를 경유하여 출력단으로 전달된다. 따라서, 마스터단으로 입력되는 데이터는 클럭의 로우 천이 시점부터 2개의 인버터 지연시간 만큼 지연되어 래치되고, 래치된 데이터는 클럭의 하이 천이 시점부터 2개의 인버터 지연시간 만큼 지연되어 출력된다.

용도에 따라 D플립플롭에는 세트(set) 신호에 따라 '1'을 래치하고, 리셋(reset) 신호에 따라 '0'을 래치하는 기능이 요구될 수도 있다. 상기 기능이 요구되는 경우에는 제1 반전소자 내지 제4 반전소자(IM1, IM2, IS1, IS2) 중 하나 혹은 2개의 반전소자를 낸드(nand) 게이트 또는 노아(nor) 게이트로 대체하여 상기 기능을 구현할 수 있다.

예컨데, 제1 반전소자(IM1)를 제1 패스게이트(PGM1)의 출력신호 및 세트 신호를 입력받고 출력을 제2 반전소자(IM2)로 전달하는 노아 게이트로 구현하면, 세트 신호가 입력되는 경우에는, 상기 노아 게이트의 출력은 항상 '0'이 되고, 하이클럭이 입력된 후 D플립플롭의 출력값은 '1'로 세팅된다. 제1 반전소자(IM1) 대신 제3 반전소자(IS1)를 상기와 같이 구현하면, 클럭의 상태와 무관하게 바로 D플립플롭의 출력값이 '1'로 세팅된다. 마찬가지로 제2 반전소자(IM2) 또는 제4 반전소자(IS2)에 리셋 신호가 입력되는 노아 게이트로 대체하여, 리셋 기능을 추가할 수 있다.

낸드 게이트로 상기와 같은 기능을 구현하는 경우에는, 제1 반전소자(IM1) 또는 제3 반전소자(IS1)를 리셋 신호를 입력받는 낸드 게이트로 대체하여 리셋 기 능을 구현하고, 제2 반전소자(IM2) 또는 제4 반전소자(IS2)를 세트 신호를 입력받는 낸드 게이트로 대체하여 세트 기능을 구현할 수 있다.

( 실시예 2)

본 실시예는 D플립플롭에 본 발명의 사상을 구현한 것으로서, 도 4에 도시한 바와 같이, N(N은 정수)개의 D플립플롭을 포함하며, 하나의 D플립플롭의 출력이 다음단 D플립플롭으로 입력되도록 직접 연결되며, 최초단 D플립플롭에는 외부 데이타가 입력되도록 연결되며, 상기 N개의 D플립플롭에는 동일한 외부 클럭이 입력되도록 연결되는 N비트 시프트 레지스터에 있어서, 상기 N개의 D플립플롭은 상기 제1 실시예에 따른 D플립플롭인 것을 특징으로 한다.

본 실시예에 사용되는 상기 D플립플롭은 마스터-슬레이브 방식의 D플립플롭으로서, 마스터단으로 입력되는 데이터는 클럭의 로우 천이 시점부터 2개의 인버터 지연시간 만큼 지연되어 래치되고, 래치된 데이터는 클럭의 하이 천이 시점부터 2개의 인버터 지연시간 만큼 지연되어 출력된다.

따라서, 입력데이타의 천이시점이 클럭의 천이 시점보다 빠르게 되는 클럭 스큐가 발생하더라도, 반전기들의 지연시간으로 인하여 다음단입력데이타의 천이시점을 충분히 늦춰줄 수 있는 효과가 발생한다. 즉, 상기 2개의 인버터의 지연시간 보다 짧은 클럭 스큐는 본 실시예의 D플립플롭 자체의 지연시간으로 인하여, 동작에 영항을 주기 못하게 된다.

본 발명에 따른 D플립플롭을 실시함에 의해, 클럭 스큐를 방지할 수 있도록 충분한 D플립플롭 자체 지연 시간을 가지게 하는 효과가 있다.

본 발명에 따른 시프트 레지스터를 실시함에 의해, 클럭 스큐를 방지할 수 있는 효과가 있다.

또한, 본 발명의 시프트 레지스터는 구현되는 회로 면적을 저감할 수 있는 효과가 있다.

Claims (10)

1. 마스터단과 슬레이브단으로 이루어진 D플립플롭에 있어서,

   상기 마스터단은,

   클럭이 제1 논리값 상태일 때, 외부 데이타의 입력을 허용하기 위한 제1 패스게이트;

   상기 제1 패스게이트를 통과한 입력 데이타를 반전시키기 위한 제1 반전소자;

   상기 제1 반전소자의 출력을 반전시켜 상기 슬레이브단으로 전송하기 위한 제2 반전소자; 및

   클럭이 제2 논리값 상태일 때, 상기 제2 반전소자의 출력을 상기 제1 반전소자의 입력으로 전달하기 위한 제2 패스게이트

   를 포함하는 D플립플롭.
2. 제1항에 있어서, 상기 제1 반전소자 또는 제2 반전소자는 외부의 제어신호를 입력받는 낸드 게이트인 D플립플롭.
3. 제1항에 있어서, 상기 제1 반전소자 또는 제2 반전소자는 외부의 제어신호를 입력받는 노아 게이트인 D플립플롭.
4. 마스터단과 슬레이브단으로 이루어진 D플립플롭에 있어서,

   상기 슬레이브단은,

   클럭이 제1 논리값 상태일 때, 상기 마스터단의 출력 데이타의 입력을 허용하기 위한 제1 패스게이트;

   상기 제1 패스게이트를 통과한 입력 데이타를 반전시키기 위한 제1 반전소자;

   상기 제1 반전소자의 출력을 반전시켜 외부로 출력하기 위한 제2 반전소자; 및

   클럭이 제2 논리값 상태일 때, 상기 제2 반전소자의 출력을 상기 제1 반전소자의 입력으로 전달하기 위한 제2 패스게이트

   를 포함하는 D플립플롭.
5. 제4항에 있어서, 상기 제1 반전소자 또는 제2 반전소자는 외부의 제어신호를 입력받는 낸드 게이트인 D플립플롭.
6. 제4항에 있어서, 상기 제1 반전소자 또는 제2 반전소자는 외부의 제어신호를 입력받는 노아 게이트인 D플립플롭.
7. 클럭이 제1 논리값 상태일 때, 외부 데이타의 입력을 허용하기 위한 제1 패스게이트;

   상기 제1 패스게이트를 통과한 입력 데이타를 반전시키기 위한 제1 반전소자;

   상기 제1 반전소자의 출력을 반전시켜 하기 슬레이브단으로 전송하기 위한 제2 반전소자; 및

   클럭이 제2 논리값 상태일 때, 상기 제2 반전소자의 출력을 상기 제1 반전소자의 입력으로 전달하기 위한 제2 패스게이트를 포함하는 마스터단과,

   클럭이 제2 논리값 상태일 때, 상기 마스터단의 출력 데이타의 입력을 허용하기 위한 제3 패스게이트;

   상기 제3 패스게이트를 통과한 입력 데이타를 반전시키기 위한 제3 반전소자;

   상기 제3 반전소자의 출력을 반전시켜 외부로 출력하기 위한 제4 반전소자; 및

   클럭이 제1 논리값 상태일 때, 상기 제4 반전소자의 출력을 상기 제3 반전소자의 입력으로 전달하기 위한 제4 패스게이트를 포함하는 슬레이브단으로 이루어진 D플립플롭.
8. 제7항에 있어서, 상기 제1 반전소자 내지 제4 반전소자 중 하나 이상은 외부의 제어신호를 입력받는 낸드 게이트인 D플립플롭.
9. 제7항에 있어서, 상기 제1 반전소자 내지 제4 반전소자 중 하나 이상은 외부의 제어신호를 입력받는 노아 게이트인 D플립플롭.
10. N(N은 정수)개의 D플립플롭을 포함하며,

    하나의 D플립플롭의 출력이 다음단 D플립플롭으로 입력되도록 직접 연결되며,

    최초단 D플립플롭에는 외부 데이타가 입력되도록 연결되며,

    상기 N개의 D플립플롭에는 동일한 외부 클럭이 입력되도록 연결되는 N비트 시프트 레지스터에 있어서,

    상기 N개의 D플립플롭은 상기 제1항 내지 제9항 중 어느 한 항의 D플립플롭인 N비트 시프트 레지스터.

Images