JPH11340796A

JPH11340796A - フリップフロップ回路

Info

Publication number: JPH11340796A
Application number: JP10149892A
Authority: JP
Inventors: Masahiro Hasegawa; 昌宏長谷川
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1998-05-29
Filing date: 1998-05-29
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】スルー状態にして試験を行う際に、回路規模を
大きくせず、また通常動作時に遅延に影響しないフリッ
プフロップ回路を提供する。【解決手段】クロック信号Ｃと同相の信号と、その反転
信号ＣＢがスレーブラッチのトランスファゲート（１
２，１３）に供給され、クロック信号Ｃと制御信号Ｔを
入力とするＮＡＮＤ回路により構成された制御回路１０
により出力される信号ＭＣとその反転信号ＭＣＢを、マ
スターラッチのトランスファゲートを制御する信号に用
いることで、制御信号により試験の際にマスターラッチ
回路をスルー状態にすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マスタースレーブ
方式によるフリップフロップに関し、特に、フリップフ
ロップを試験する際に、スルー状態にすることのできる
フリップフロップに関する。

【０００２】

【従来の技術】このような、マスタースレーブ方式によ
るフリップフロップは、一般的に試験の際に膨大なクロ
ック信号とデータ信号の組み合わせパターンを入力し、
初期状態を設定し検証を行っている。

【０００３】近年、半導体集積回路の大規模化や高集積
化に伴い、試験の際のフリップフロップの初期状態の設
定が複雑化し検証効率の低下をまねいている。そこで、
フリップフロップを含んだ回路の試験の効率化が要求さ
れている。

【０００４】この要請に応えるために、フリップフロッ
プを試験する際にバッファに置き換えてスルー状態にす
るという試験方法に適応したフリップフロップの構成が
提案されている。この第１の従来技術のフリップフロッ
プは、例えば特開平５−７２２９０号公報に開示されて
いる。すなわち、この回路は、フリップフロップ内にデ
ータをスルーさせるためのスルー専用パスと、それを制
御するトランスファゲートを追加する構成である。

【０００５】この文献に開示された構成のフリップフロ
ップを示す図９を参照すると、フリップフロップのマス
タースレーブラッチ内にデータをスルーさせる為のスル
ー専用パスと、それを制御するトランスファゲート（１
２６，１２７）を有する構成である。

【０００６】また、第２の従来技術として、特開平６−
１６０４９２号公報に開示されているように、この第２
の従来技術のフリップフロップは、フリップフロップ内
のマスタースレーブラッチのトランスファゲートに供給
するクロックを２相／同相クロック生成回路で生成し制
御する構成が提案されている。

【０００７】この文献に開示されたフリップフロップの
構成を図１０に示す。図１０を参照すると、このフリッ
プフロップの制御の方法は、２相／同相クロック生成回
路１１１にてクロックを生成し、通常動作時はマスター
ラッチ１０３とスレーブラッチ１０５を交互にオープン
させる２相クロックφ１、φ３を出力し、試験時にはマ
スターラッチ１０３とスレーブラッチ１０５の両方をオ
ープンさせる同相クロックφ１，φ３を出力する構成で
ある。この時、２相／同相クロック生成回路１１１は複
数のフリップフロップに共通に使用する。

【０００８】また、第３の従来技術のフリップフロップ
は、特開平２−１７４４１７号公報に開示されている。
図１１は第３の従来技術のフリップフロップを示す図で
ある。

【０００９】図１１を参照すると、このフリップフロッ
プは、フリップフロップの内マスターラッチ回路２０５
のトランスファゲート２０１に供給するクロック信号を
テスト時に制御信号Ｔを受けてマスターラッチ回路２０
５をスルーにする制御回路２１９を有している。

【００１０】

【発明が解決しようとする課題】しかしながら、この第
１の従来技術のフリップフロップは、マスタースレーブ
フリップフロップ内の主信号経路に、トランスファゲー
ト１２６，１２７およびデータスルー用パス配線があ
り、この経路に余分な負荷容量が増える。その結果、フ
リップフロップの通常動作時において主信号経路の波形
を鈍らせ、遅延を大きくする問題がある。

【００１１】さらに、トランスファゲート１２６，１２
７とそのパス配線を追加する構成になっているため、こ
のフリップフロップをＬＳＩ化したとき、その配置・配
線設計において、配線が集中し、設計が複雑化する問題
もある。

【００１２】また、第２の従来技術のフリップフロップ
は、２相／同相クロック生成回路１１１は大規模な回路
であるため、クロック信号から２相／同相クロック生成
回路１１１を介して、マスタースレーブラッチ回路のト
ランスファゲートまでのクロック信号伝搬は遅れ、通常
動作時のデータ信号のセットアップ、ホールドタイムを
大きくする問題点がある。

【００１３】さらに、２相／同相クロック生成回路１１
１を共通で使用する場合、２相／同相クロック生成回路
１１１から各フリップフロップの２相クロックφ１，φ
３に２本分のクロック信号の配線を引き回す必要があ
り、２本分のクロックスキューの調整が必要となる問題
もある。

【００１４】またさらに、このフリップフロップとＡＳ
ＩＣ構成のＬＳＩに適用した場合、ＡＳＩＣ構成の自動
配置・配線設計においても不向きな構成であるといえ
る。

【００１５】このクロックスキューの問題を回避するた
めＣＴＳ（クロック・ツリー・シンセシス）回路を使用
し、クロックスキュー調整を行うと、ＣＴＳ回路が２組
必要となり回路規模が大きくなり、配線効率も悪くな
る。

【００１６】また、２相／同相クロック生成回路１１１
をフリップフロップ内に内蔵する場合、クロックスキュ
ー調整の問題は回避できるが、２相／同相クロック生成
回路１１１の回路規模が大きいため、さらに回路規模は
大きくなる問題もある。

【００１７】そして、第３の従来の技術のフリップフロ
ップは、第１および第２の従来技術に比較してその回路
規模が小さくＬＳＩ化には適している。しかしながら、
このフリップフロップの制御回路の構成は、その素子数
が多くＬＳＩ化には適さない問題がある。

【００１８】したがって、本発明の目的は、フリップフ
ロップをバッファに置き換えてスルー状態にして試験を
行う際に、従来のように回路規模を大きくせずに、か
つ、通常動作時においてフリップフロップの遅延に影響
を与えずに試験のできるフリップフロップ回路を提供す
ることにある。

【００１９】

【課題を解決するための手段】本発明のフリップフロッ
プ回路は、クロック信号と同相のクロック同相信号と、
前記クロック信号と逆相のクロック逆相信号を受けるト
ランスファゲートを具備するスレーブラッチ回路と、前
記クロック信号と第１の制御信号とを受ける論理回路を
具備する制御回路と、前記論理回路の出力信号と同相の
第２の制御信号と前記第２の制御信号の逆相の第３の制
御信号とを受けるトランスファゲートを具備するマスタ
ーラッチ回路とからなるマスタースレーブ方式のフリッ
プフロップ回路であって、前記フリップフロップ回路を
試験する際に前記第１の制御信号で前記マスターラッチ
回路をスルー状態にするフリップフロップにおいて、前
記制御回路は、前記論理回路が前記クロック信号と前記
第１の制御信号を受け前記第２の制御信号を出力する２
入力論理回路と、前記クロック信号を受け前記クロック
逆相信号を出力する第１のインバータ回路と、前記第２
の制御信号を受け前記第３の制御信号を出力する第２の
インバータ回路とから構成される。

【００２０】また、本発明のフリップフロップ回路は、
前記制御信号がロウレベルで前記クロック信号がハイレ
ベルのとき、前記マスターラッチ回路をスルー状態とす
る構成とすることもできる。

【００２１】さらに、本発明のフリップフロップ回路
は、前記制御回路が相補型ＭＯＳ回路で構成することも
でき、前記制御回路の前記２入力論理積回路および前記
第１のインバータ回路および前記第２のインバータ回路
を構成する相補型ＭＯＳトランジスタ数の合計が少なく
とも８個で構成することもできる。

【００２２】またさらに、本発明のフリップフロップ回
路は、前記制御回路は、前記クロック信号を受ける第１
の入力端子と、前記第１の制御信号を受ける第２の入力
端子と、前記クロック信号を出力する第１の出力端子
と、前記第１のインバータ回路の出力を受ける第２の出
力端子と、前記２入力論理積回路の出力を受ける第３の
出力端子と、前記第２のインバータ回路の出力を受ける
第４の端子とを具備し、前記第１の端子と前記第１の出
力端子および前記第１のインバータ回路の入力端および
前記２入力論理積回路の第１の入力端のそれぞれとを接
続する配線と、前記第２の入力端子と前記２入力論理積
回路の第２の入力端子とを接続する配線と、前記２入力
論理積回路の出力端と前記第３の出力端子および前記第
２のインバータ回路の入力端とを接続する配線と、前記
第１のインバータ回路の出力端と前記第２の出力端子と
を接続する配線と、前記第２のインバータ回路の出力端
と前記第４の出力端子とを接続する配線とを有し、前記
配線の配線数の合計が少なくとも５本で構成することも
できる。

【００２３】また本発明のフリップフロップ回路の前記
トランスファゲートをクロックドインバータに置き換え
た構成とすることもでき、前記スレーブラッチ回路は、
出力駆動用回路を有する構成とすることもできる。

【００２４】さらにまた、本発明のフリップフロップ回
路の前記２入力論理積回路は、２入力ＮＡＮＤ回路であ
る構成とすることもでき、前記２入力論理積回路は、２
入力ＡＮＤ回路である構成とすることもできる。

【００２５】

【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。

【００２６】図１は、本発明の第１の実施の形態のフリ
ップフロップのブロック図である。図１（ａ）および
（ｂ）を参照すると、このフリップフロップは、データ
信号Ｄを端子１１に受け、ＭＯＳトランジスタＱ１１，
Ｑ１２で構成されるトランスファゲート１２と、トラン
スファゲート１２の出力を受けるインバータ１４と、イ
ンバータ１４の出力を受けるインバータ１５と、ＭＯＳ
トランジスタＱ１３，Ｑ１４で構成されるトランスファ
ゲート１３とを有するマスターラッチ回路と、このマス
ターラッチ回路の出力を受けＭＯＳトランジスタＱ１
５，Ｑ１６で構成されるトランスファゲート１６と、ト
ランスファゲート１６の出力を受けるインバータ１８
と、インバータ１８の出力を受けるインバータ１９と、
ＭＯＳトランジスタＱ１７，Ｑ１８で構成されるスレー
ブラッチ回路と、インバータ１８の出力を出力信号Ｑと
し、この信号Ｑを受ける出力端子２０と、クロック信号
Ｃを入力端子１に受け同相のクロック信号ＣＬＫを端子
３から出力し、クロック信号Ｃを受け端子６へクロック
信号Ｃの逆相クロック信号ＣＬＢとして出力するインバ
ータ９と、フリップフロップの通常動作と試験動作を切
り換える制御信号Ｔを入力端子２に受けこの制御信号Ｔ
とクロック信号Ｃを入力とする２入力ＮＡＮＤ７と、２
入力ＮＡＮＤ７の出力ＭＣＢを出力端子４から出力し、
２入力ＮＡＮＤ７の出力を受け、ＭＣを出力端子５へ出
力する構成の制御回路１０とを備える。

【００２７】この制御回路１０には、制御信号Ｔとクロ
ック信号Ｃが供給され、制御回路１０の出力信号ＭＣお
よび、その反転信号ＭＣＢは、マスターラッチ回路のト
ランスファゲート（１２，１３）に供給される。制御回
路１０は、制御信号Ｔにより通常モードが選択された時
には、マスターラッチ回路がラッチ回路として動作する
信号をマスターラッチ内のトランスファゲート（１２，
１３）に出力し、試験モードが選択された時には、マス
ターラッチ回路を常にデータスルーさせる信号をトラン
スファゲート（１２，１３）に出力する。

【００２８】また、スレーブラッチ回路のトランスファ
ゲート（１６，１７）にはクロック信号Ｃとその反転信
号ＣＢが供給される。スレーブラッチは通常モード選択
時には、通常のクロック信号が入力されラッチとして動
作し、試験モード選択時にはクロック信号Ｃにより入力
信号がスルーになるように動作する。

【００２９】次に、本発明の第１の実施の形態のフリッ
プフロップの動作につき図１の回路図および図３の真理
値表を参照して説明する。まず、通常モード時の動作に
ついて説明する。

【００３０】通常動作時は制御信号ＴがＨレベルにセッ
トされることにより、本回路は従来のフリップフロップ
として動作する。このとき制御回路１０は、クロック信
号Ｃに依存する信号（ＭＣＢ，ＭＣ）をマスターラッチ
回路のトランスファゲート（１２，１３）に伝搬する。

【００３１】つまり、クロック信号ＣがＬレベルならマ
スターラッチ回路のトランスファゲート１２がオン、ト
ランスファゲート１３がオフし、データスルー状態にな
り、Ｈレベルならトランスファゲート１２がオフし、ト
ランスファゲート１３がオンし、データを保持する。

【００３２】また、この時スレーブラッチ回路のトラン
スファゲート（１６，１７）は、クロック信号Ｃに対し
マスターラッチと逆の動作となる。

【００３３】つまり、クロック信号ＣがＬレベルならト
ランスファゲート１６はオフし、トランスファゲート１
７がオンし、データを保持、Ｈレベルならトランスファ
ゲート１６はオン、トランスファゲート１７はオフとな
り、データスルー状態になる。

【００３４】一方、試験モード時の動作においては、制
御信号ＴをＬレベルにセットすることにより、制御回路
１０はマスターラッチ回路をスルーにする信号（ＭＣ
Ｂ，ＭＣ）を伝搬する。このときマスターラッチ回路は
クロック信号Ｃに依存せず、常にスルー状態となる。

【００３５】また試験時、クロック信号をＨレベルにセ
ットすることにより、スレーブラッチ回路のトランスフ
ァゲートがオンし、トランスファゲート１７がオフされ
るためスレーブラッチ回路がスルー状態となり、データ
信号Ｄからの入力データは、そのまま出力信号Ｑに伝搬
される。

【００３６】つまり、制御信号ＴがＬレベル、クロック
信号ＣはＨレベルにセットされ、データ信号Ｄに入力さ
れる任意の入力データＡは、そのまま出力信号Ｑに出力
データＡとして伝搬される。

【００３７】この実施の形態の真理値表を図３に示す。

【００３８】図２は、これらの制御信号とクロック信
号、マスタースレーブラッチのトランスファゲート（１
６，１７）に供給される信号に関するタイムチャートを
示す。すなわち、試験モードでは、本回路はフリップフ
ロップ回路の動作ではなく、バッファに置き換えられる
ことで、データをスルー伝搬することができ、フリップ
フロップ回路を含んだ複雑な大規模集積回路においても
検証を容易にでき、検証の効率化を図る事ができる。

【００３９】次に、本発明の第２の実施の形態について
説明する。

【００４０】図４は、第２の実施の形態のブロック図で
ある。この実施の形態のフリップフロップは、出力信号
において駆動能力が必要な場合のものである。すなわ
ち、出力駆動回路４０を有する以外は第１の実施の形態
と同じ構成で同一構成要素には同一参照符号を付してあ
る。

【００４１】また、このフリップフロップの動作は第１
の実施の形態と同じなのでその詳細な説明は省略する。

【００４２】上記第１，第２の実施の形態では、回路規
模・性能・特性のバランスを考えた実施の形態である
が、以下に示す例として回路規模を重視した場合と、高
速性を重視した場合の実施の形態を示す。

【００４３】まず、回路規模を特に重視したい場合の第
３の実施の形態を図５に示す。図５を参照すると、この
実施の形態は、マスタースレーブラッチ内のトランスフ
ァゲートをトランスファゲート４２およびトランスファ
ゲート４６のそれぞれ一つで構成される。制御回路１０
から出力される信号ＭＣとその反転信号ＭＣＢは、マス
ターラッチ側のトランスファゲート４２に接続され、ト
ランスファゲート４２の出力には、インバータ４４とイ
ンバータ４５がカスケード接続される。

【００４４】また、クロック信号Ｃとその反転信号ＣＢ
はスレーブ側のトランスファゲート４６に接続され、ト
ランスファゲート４６の出力には、インバータ４８と４
９がカスケード接続される。この際、データを駆動する
側のインバータ（４４，４８）と、データを保持する側
のインバータ（４５，４９）を構成するトランジスタの
バランス調整が必要となる。駆動側のインバータ（４
４，４８）のディメンジョンは、保持側のインバータ
（４５，４９）のディメンジョンより大きく設定し、読
み込みデータを優先させる。

【００４５】よって、第１の実施の形態の構成に比べト
ランスファゲートが２つとその配線がなくなるため、回
路の規模を縮小することができる。この構成においての
動作も図３の真理値表と同様となり、通常動作時はフリ
ップフロップとして動作し、試験時にはバッファとして
動作しデータ信号を出力にスルーさせることができる。

【００４６】次に、回路規模よりも高速性を特に重視す
る場合の第４の実施の形態を図６に示す。

【００４７】この実施の形態は、マスタースレーブラッ
チ内のトランスファゲートをクロックドインバータ（６
２，６３，６７，６８）に置き換えて構成する。制御回
路１０の出力信号ＭＣおよびその反転信号ＭＣＢは、マ
スターラッチ内のクロックドインバータ（６２，６３）
に供給される。また、スレーブラッチ内のクロックドイ
ンバータ（６７，６８）にはクロック信号Ｃとその反転
信号ＣＢが供給される。クロックドインバータ（６２，
６３，６６，６７）はトランスファゲートとインバータ
を足しあわせた動作で、かつ高速性の面で有利である。
図７にクロックドインバータの真理値表を示す。

【００４８】この構成においての動作も図３の真理値表
および図２のタイムチャートと同様となる。

【００４９】また、制御回路１０を構成する論理ゲート
は、ＮＡＮＤゲートに限らなくても良い。ＮＡＮＤゲー
トを構成しにくい回路構成である場合や、スピードや回
路規模的に他のゲートを使用した方が有利である場合
は、変更しても良い。図１に示すＮＡＮＤゲート７をＡ
ＮＤゲート８１に置き換えることができる（図８参
照）。

【００５０】

【発明の効果】以上の説明のとおり、本発明は、従来の
試験モード付きフリップフロップ回路のように、マスタ
ースレーブラッチ内にデータスルー用のトランスファゲ
ートやスルー用のパスを設けずに、また、大規模な制御
回路を付加することなく、ＮＡＮＤゲートで構成された
簡単な制御回路のみの付加で、データスルーを実現でき
る。

【００５１】また、制御信号によりマスターラッチに供
給するクロック信号を制御する構成であり、フリップフ
ロップ内のラッチは従来と同様の構成であり、データス
ルー用のトランスファゲートやスルー用のパスを設けて
いないため、マスタースレーブラッチ内の主信号経路に
余分な負荷が付くことによる波形の鈍化はなく、通常使
用時のデータ遅延に影響を与えない。

【００５２】また、フリップフロップ内のラッチ部のト
ランスファゲート数やパス配線が増えることもないため
レイアウト設計も容易で、本発明のフリップフロップを
用いてＬＳＩを構成する場合に配線性が悪化することも
ない。

【００５３】さらに、制御回路が非常に小規模であるた
め、従来の試験モード付きフリップフロップ回路に比
べ、回路規模を小さくすることができる。具体的には第
３の従来技術の回路と本発明回路の制御回路部の構成ト
ランジスタ数の比較をすると、従来の回路では１２個必
要であるのに対し、本回路では８個で構成可能である。

【００５４】また、制御回路の配線数についても、従来
の回路は６本必要であるのに対し、本発明の回路は５本
で構成可能である。さらに従来回路ではテスト信号Ｔも
複数ゲートに供給するため、テスト信号を引き回す必要
がある。

【００５５】よって、回路規模は本回路の方が小さく高
集積が可能で配線性も良く設計も容易である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のブロック図であ
る。

【図２】図１に示す第１の実施の形態の動作を説明する
ためのタイムチャートである。

【図３】図１に示す第１の実施の形態の制御回路の真理
値表である。

【図４】本発明の第２の実施の形態のブロック図であ
る。

【図５】本発明の第３の実施の形態のブロック図であ
る。

【図６】本発明の第４の実施の形態のブロック図であ
る。

【図７】図６に示す第４の実施の形態のクロックドイン
バータの真理値表である。

【図８】本発明の第５の実施の形態のブロック図であ
る。

【図９】第１の従来技術のブロック図である。

【図１０】第２の従来技術のブロック図である。

【図１１】第３の従来技術のブロック図である。

【符号の説明】

１，２，３，４，５，６，１１，２０，２１，２２，２
３，２４，２５，２６，２７，２８端子７ＮＡＮＤ回路８，９，１４，１５，１８，１９，４０インバータ１０，８０制御回路１２，１３，１６，１７トランスファゲート６２，６３，６６，６７クロックドインバータ８１ＡＮＤ回路

Claims

【特許請求の範囲】

【請求項１】クロック信号と同相のクロック同相信号
と、前記クロック信号と逆相のクロック逆相信号を受け
るトランスファゲートを具備するスレーブラッチ回路
と、前記クロック信号と第１の制御信号とを受ける論理
回路を具備する制御回路と、前記論理回路の出力信号と
同相の第２の制御信号と前記第２の制御信号の逆相の第
３の制御信号とを受けるトランスファゲートを具備する
マスターラッチ回路とからなるマスタースレーブ方式の
フリップフロップ回路であって、前記フリップフロップ回路を試験する際に前記第１の制
御信号で前記マスターラッチ回路をスルー状態にするフ
リップフロップにおいて、前記制御回路は、前記論理回路が前記クロック信号と前
記第１の制御信号を受け前記第２の制御信号を出力する
２入力論理回路と、前記クロック信号を受け前記クロッ
ク逆相信号を出力する第１のインバータ回路と、前記第２の制御信号を受け前記第３の制御信号を出力す
る第２のインバータ回路とから構成されることを特徴と
するフリップフロップ回路。
【請求項２】前記制御信号がロウレベルで前記クロッ
ク信号がハイレベルのとき、前記マスターラッチ回路を
スルー状態とする請求項１記載のフリップフロップ回
路。
【請求項３】前記制御回路が相補型ＭＯＳ回路で構成
される請求項１または２記載のフリップフロップ回路。
【請求項４】前記制御回路の前記２入力論理積回路お
よび前記第１のインバータ回路および前記第２のインバ
ータ回路を構成する相補型ＭＯＳトランジスタ数の合計
が少なくとも８個で構成される請求項３記載のフリップ
フロップ回路。
【請求項５】前記制御回路は、前記クロック信号を受
ける第１の入力端子と、前記第１の制御信号を受ける第
２の入力端子と、前記クロック信号を出力する第１の出
力端子と、前記第１のインバータ回路の出力を受ける第
２の出力端子と、前記２入力論理積回路の出力を受ける
第３の出力端子と、前記第２のインバータ回路の出力を
受ける第４の端子とを具備し、前記第１の端子と前記第
１の出力端子および前記第１のインバータ回路の入力端
および前記２入力論理積回路の第１の入力端のそれぞれ
とを接続する配線と、前記第２の入力端子と前記２入力
論理積回路の第２の入力端子を接続する配線と、前記２
入力論理積回路の出力端と前記第３の出力端子および前
記第２のインバータ回路の入力端とを接続する配線と、
前記第１のインバータ回路の出力端と前記第２の出力端
子とを接続する配線と、前記第２のインバータ回路の出
力端と前記第４の出力端子とを接続する配線とを有し、
前記配線の配線数の合計が少なくとも５本で構成される
請求項３または４記載のフリップフロップ回路。
【請求項６】前記トランスファゲートをクロックドイ
ンバータに置き換えた請求項１，２，３，４または５記
載のフリップフロップ回路。
【請求項７】前記スレーブラッチ回路は、出力駆動回
路を有する請求項１，２，３，４，５または６記載のフ
リップフロップ回路。
【請求項８】前記２入力論理積回路は、２入力ＮＡＮ
Ｄ回路である請求項１，２，３，４，５，６または７記
載のフリップフロップ回路。
【請求項９】前記２入力論理積回路は、２入力ＡＮＤ
回路である請求項１，２，３，４，５，６，７または８
記載のフリップフロップ回路。