JPWO2019142546A1

JPWO2019142546A1 - 半導体集積回路

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Publication number: JPWO2019142546A1
Application number: JP2019565761A
Authority: JP
Inventors: 中西　和幸; 和幸中西
Original assignee: Nuvoton Technology Corp Japan
Current assignee: Nuvoton Technology Corp Japan
Priority date: 2018-01-16
Filing date: 2018-12-11
Publication date: 2020-12-03
Anticipated expiration: 2038-12-11
Also published as: CN111566935B; US11115009B2; US20200343881A1; WO2019142546A1; CN111566935A; JP6850366B2

Abstract

第１のスレーブラッチを備える第１のフリップフロップ（１ａ）と、第２のスレーブラッチを備える第２のフリップフロップ（２ａ）と、第１のフリップフロップ（１ａ）と第２のフリップフロップ（２ａ）とに共通のクロック信号を供給するクロック生成回路（３）とを備え、第１のスレーブラッチは、第１のインバータ（Ｉ１４）と、第１のインバータ（Ｉ１４）からの出力信号を入力とする第１のフィードバックインバータ（Ｉ１５）と、第１のインバータ（Ｉ１４）の入力端子と第１のフィードバックインバータ（Ｉ１５）の出力端子との間に接続された第１のスイッチ（Ｓ１３）とを有し、第１のフィードバックインバータ（Ｉ１５）の出力端子から第１のフリップフロップ（１ａ）の出力信号が出力される。

Description

本発明は、半導体集積回路に関し、特に、マルチビットフリップフロップ回路に関するものである。

半導体集積回路において、複数のフリップフロップで１つのクロックバッファを共有し、全体としてのクロックバッファの数を削減することで小面積化と低電力化の効果が得られるマルチビットフリップフロップは、近年の半導体集積回路で多用されている。

フリップフロップはチップ面積と電力に大きな影響を及ぼす最も重要な基本回路の一つであるため、マルチビットフリップフロップのさらなる小面積化が要求される。

その要求に対する解決策の一つは、その回路における一部分の削減である。例えば、特許文献１に示される典型的なマルチビットフリップフロップでは、出力回路を備える。これに対して、出力回路が削減されたマルチビットフリップフロップの例が特許文献２に示される。ここで出力回路とは、そこからの出力信号がフリップフロップの内部のトランジスタのゲート入力に接続されず、フリップフロップの外部の回路にのみ接続される回路である。

特開２０１７−０５５３３２号公報特開２０１４−０６０７５０号公報

上記従来の出力回路が削減されたマルチビットフリップフロップでは、信号伝搬経路が短いため、内部の電位状態が不安定である場合には、出力信号の波形が十分に整形されずに出力される。その結果、ノイズの影響を受けやすくなり、マルチビットフリップフロップの出力端子の接続先の回路までノイズの影響が伝搬する恐れがある。

本発明の目的は、ノイズの影響を受けにくく、かつ小面積で構成できるマルチビットフリップフロップを備える半導体集積回路を提供することにある。

ある観点によれば、本発明に係る半導体集積回路は、第１の入力回路、前記第１の入力回路からの出力信号を入力とする第１のマスターラッチ、および前記第１のマスターラッチからの出力信号を入力とする第１のスレーブラッチを備える第１のフリップフロップと、第２の入力回路、前記第２の入力回路からの出力信号を入力とする第２のマスターラッチ、および前記第２のマスターラッチからの出力信号を入力とする第２のスレーブラッチを備える第２のフリップフロップと、前記第１のフリップフロップと前記第２のフリップフロップとに共通のクロック信号を供給するクロック生成回路とを備え、前記第１のスレーブラッチは、第１のインバータと、前記第１のインバータからの出力信号を入力とする第１のフィードバックインバータと、前記第１のインバータの入力端子と前記第１のフィードバックインバータの出力端子との間に接続された第１のスイッチとを有し、前記第１のフィードバックインバータの出力端子から前記第１のフリップフロップの出力信号が出力される。

これにより、出力回路を備えず、かつ、信号伝搬経路上のインバータの段数を十分確保できる回路構成を実現でき、内部の電位状態が不安定の場合でもノイズの影響を受けにくく、かつ小面積で構成できるマルチビットフリップフロップを備える半導体集積回路を構成できる。

本発明によれば、ノイズの影響を受けにくく、かつ小面積で構成できるマルチビットフリップフロップを備える半導体集積回路を実現できる。

図１は、本発明の実施形態１に係る半導体集積回路が備えるマルチビットフリップフロップの回路構成を示す図である。図２は、本発明の実施形態１に係る半導体集積回路が備えるマルチビットフリップフロップの内部電位状態を示す図である。図３は、インバータの段数と信号波形の傾きの関係の一例を示す図である。図４は、本発明の実施形態２に係る半導体集積回路が備えるマルチビットフリップフロップの回路構成を示す図である。図５は、本発明の実施形態３に係る半導体集積回路が備えるマルチビットフリップフロップの回路構成を示す図である。図６は、本発明の実施形態４に係る半導体集積回路が備えるマルチビットフリップフロップの回路構成を示す図である。図７は、本発明の実施形態５に係る半導体集積回路が備えるマルチビットフリップフロップの回路構成を示す図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下で説明する実施形態は、いずれも本発明の一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、電位状態、信号の波形、信号のタイミング等は、一例であり、本発明を限定する主旨ではない。また、以下の実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略又は簡略化する場合がある。

《実施形態１》
図１に示される本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ａは、第１のフリップフロップ１ａと、第２のフリップフロップ２ａと、クロック生成回路３とを備える。

第１のフリップフロップ１ａは、（１）データＤ１を入力とするインバータＩ１１で構成される第１の入力回路、（２）スイッチＳ１１、インバータＩ１２とフィードバックトライステートインバータＩ１３とで構成され、第１の入力回路からの出力信号を入力とする第１のマスターラッチ、（３）スイッチＳ１２、第１のインバータＩ１４と第１のフィードバックインバータＩ１５と第１のスイッチＳ１３とで構成され、第１のマスターラッチからの出力信号を入力とする第１のスレーブラッチから成り、第１のフィードバックインバータＩ１５の出力端子から第１のフリップフロップ１ａの出力信号Ｑ１を出力する、出力回路のないフリップフロップである。

第２のフリップフロップ２ａは、（１）データＤ２を入力としインバータＩ２１で構成される第２の入力回路、（２）スイッチＳ２１、インバータＩ２２とフィードバックトライステートインバータＩ２３とで構成され、第２の入力回路からの出力信号を入力とする第２のマスターラッチ、（３）スイッチＳ２２、第２のインバータＩ２４と第２のフィードバックインバータＩ２５と第２のスイッチＳ２３とで構成され、第２のマスターラッチからの出力信号を入力とする第２のスレーブラッチから成り、第２のフィードバックインバータＩ２５の出力端子から第２のフリップフロップ２ａの出力信号Ｑ２を出力する、出力回路のないフリップフロップである。

クロック生成回路３は、インバータＩａとインバータＩｂとで構成される。クロック生成回路３は、クロックＣＫを入力とし、クロック内部信号ＮＣＫおよびＰＣＫを出力し、第１のフリップフロップ１ａと第２のフリップフロップ２ａへ共通に供給する。クロックＣＫがローレベルからハイレベルへ遷移するとき、スイッチＳ１１およびスイッチＳ２１がオフして新たなデータ入力を遮断すると同時に、スイッチＳ１２およびスイッチＳ２２がオンし、マスターラッチへ取り込まれたデータ信号がスレーブラッチへ転送される。

図２は、クロックＣＫの遷移の直前にデータＤ１がハイレベルへ遷移した場合の、図１に示される各ノードの電位状態の例を示す図である。ノードｎ１１の電位が遷移中にスイッチＳ１１がオフとなりつつあるため、ノードｎ１１およびノードｎ１２の電位が不安定な状態で遷移し、大きく傾いた信号波形となっている。このノードｎ１１およびノードｎ１２での信号波形がノードｎ１３およびノードｎ１４での信号波形にまで影響している。従来の出力回路のないマルチビットフリップフロップでは、ノードｎ１４から直接出力されることとなり、ノイズの影響を受けやすくなり、マルチビットフリップフロップの出力端子の接続先の回路まで影響が伝搬する恐れがある。本実施形態によれば、スイッチＳ１２から第１のフリップフロップ１ａの出力信号Ｑ１への伝搬までにインバータを２段以上（第１のインバータＩ１４および第１のフィードバックインバータＩ１５）経由するので、傾いた信号波形を整形でき、出力信号Ｑ１のような波形が得られる。

図３は、インバータの段数（横軸）と信号波形の傾き（縦軸）の関係の一例を示す図である。ここで、「信号波形の傾き」とは、信号の立ち上がりまたは立ち下がり時における瞬時的な電位変化からの傾斜の度合いであり、大きい値であるほどゆっくり電位が変化することを意味する。黒丸プロットで示されるように、入力信号の傾きを１００％としたとき、インバータを１段経由後は信号の傾きが約１０％であり入力信号の傾きの影響が残っているが、２段経由すれば信号の傾きさらに抑えられ、それ以上の段数では抑制効果が飽和することがわかる。したがって、本実施の形態によれば、出力回路を備えず、かつ、上述の経由段数を２段確保できるため、内部の電位状態が不安定の場合でもノイズの影響を受けにくく、かつ小面積でマルチビットフリップフロップ１０ａを構成できる。上述の図２、図３の説明は、第２のフリップフロップ２ａに対しても同様に有効である。

以上のように、本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ａは、第１の入力回路、第１の入力回路からの出力信号を入力とする第１のマスターラッチ、および第１のマスターラッチからの出力信号を入力とする第１のスレーブラッチを備える第１のフリップフロップ１ａと、第２の入力回路、第２の入力回路からの出力信号を入力とする第２のマスターラッチ、および第２のマスターラッチからの出力信号を入力とする第２のスレーブラッチを備える第２のフリップフロップ２ａと、第１のフリップフロップ１ａと第２のフリップフロップ２ａとに共通のクロック信号を供給するクロック生成回路３とを備える。第１のスレーブラッチは、第１のインバータＩ１４と、第１のインバータＩ１４からの出力信号を入力とする第１のフィードバックインバータＩ１５と、第１のインバータＩ１４の入力端子と第１のフィードバックインバータＩ１５の出力端子との間に接続された第１のスイッチＳ１３とを有し、第１のフィードバックインバータＩ１５の出力端子から第１のフリップフロップ１ａの出力信号が出力される。

これにより、出力回路を備えず、かつ、第１のスレーブラッチに入力された信号は、２つのインバータを経由してから第１のフリップフロップ１ａの出力信号として出力されるので、内部の電位状態が不安定の場合でもノイズの影響を受けにくく、かつ小面積なマルチビットフリップフロップ１０ａを備える半導体集積回路が実現される。

《実施形態２》
図４に示される本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｂは、第１のフリップフロップ１ｂと、第２のフリップフロップ２ｂと、クロック生成回路３とを備え、スキャンテスト対応構成となっており、第１のフリップフロップ１ｂから第２のフリップフロップ２ｂへシリアルにスキャン接続される。すなわち、第１のフリップフロップ１ｂが備える第１の入力回路は、実施形態１と異なり、第１のデータ入力信号であるデータＤ１、第１のスキャン入力信号であるスキャン入力データＤＴ、その２つを切り替えるスキャンイネーブルＮＴを入力とするセレクタＳＬ１で構成される。第２のフリップフロップ２ｂが備える第２の入力回路は、実施形態１と異なり、第２のデータ入力信号であるデータＤ２、第１のフリップフロップ１ｂ内のノードｎ１３をスキャン入力とし、その２つを切り替えるスキャンイネーブルＮＴを入力とするセレクタＳＬ２で構成される。それ以外は、図１に示される実施形態１と同様である。

以上のように、本実施の形態本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｂによれば、第１の入力回路には、第１のデータ入力信号と第１のスキャン入力信号とが入力され、第２の入力回路には、第２のデータ入力信号と第１のインバータＩ１４に入力される信号とが入力される。よって、スキャン構成であっても、出力回路を備えず、かつ、上述の経由段数を２段確保できるため、内部の電位状態が不安定の場合でもノイズの影響を受けにくく、かつ小面積でマルチビットフリップフロップ１０ｂを構成できる。

《実施形態３》
図５に示される本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｃは、第１のフリップフロップ１ｃと、第２のフリップフロップ２ｃと、クロック生成回路３とを備え、実施形態２と同様に、スキャンテスト対応構成となっている。第２のフリップフロップ２ｃが備える第２の入力回路は、実施形態２と異なり、第２のデータ入力信号であるデータＤ２とフリップフロップ１内のノードｎ１４をスキャン入力とし、その２つを切り替えるスキャンイネーブルＮＴを入力とするセレクタＳＬ２で構成される以外は、図４に示される実施形態２と同様の構成である。

以上のように、本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｃでは、第１の入力回路には、第１のデータ入力信号と第１のスキャン入力信号とが入力され、第２の入力回路には、第２のデータ入力信号と第１のインバータＩ１４から出力される信号とが入力される。

実施形態２では、スイッチＳ１２から第２のフリップフロップ２ｃのスイッチＳ２１までの信号伝搬経路上にはセレクタＳＬ２のみである。それに対して本実施の形態では、その信号伝搬経路上には第１のインバータＩ１４とセレクタＳＬ２とがあるためスキャンデータの伝搬をより遅延させることができる。すなわち、第２のフリップフロップ２ｃのホールドに対して余裕が生じるメリットを備えつつ、内部の電位状態が不安定の場合でもノイズの影響を受けにくく、かつ小面積でマルチビットフリップフロップ１０ｃを構成できる。

《実施形態４》
図６に示される本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｄは、第１のフリップフロップ１ｄと、第２のフリップフロップ２ｄと、クロック生成回路３とを備え、実施形態３に対してリセット機能が付加された構成となっている。トライステート２入力ＮＡＮＤＣ１１およびＣ２１は、それぞれ、第１のフリップフロップ１ｄおよび第２のフリップフロップ２ｄのマスターラッチのフィードバックインバータとして用いられ、２入力ＮＡＮＤＣ１２およびＣ２２は、それぞれ、第１のフリップフロップ１ｄおよび第２のフリップフロップ２ｄのスレーブラッチのインバータとして用いられる。２入力ＮＡＮＤＣ１１、Ｃ２１、Ｃ１２およびＣ２２のそれぞれ一方の入力端子にはリセット信号Ｒが入力され、リセット信号Ｒがローレベルのとき、出力信号Ｑ１およびＱ２がローレベルとなる。

以上のように、本実施の形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｄによれば、第１のインバータＩ１４は、一方の入力端子にリセット信号Ｒが入力される２入力ＮＡＮＤである。よって、リセット機能が付加された構成であっても、出力回路を備えず、かつ、上述の経由段数を２段確保できるため、内部の電位状態が不安定の場合でもノイズの影響を受けにくく、かつ小面積でマルチビットフリップフロップ１０ｄを構成できる。

《実施形態５》
図７に示される本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｅは、第１のフリップフロップ１ｅと、第２のフリップフロップ２ｅと、クロック生成回路３とを備え、実施形態３に対してセット機能が付加された構成となっている。トライステート２入力ＮＡＮＤＣ１１およびＣ２１は、それぞれ、第１のフリップフロップ１ｅおよび第２のフリップフロップ２ｅのマスターラッチのインバータとして用いられ、２入力ＮＡＮＤＣ１２およびＣ２２は、それぞれ、第１のフリップフロップ１ｅおよび第２のフリップフロップ２ｅのスレーブラッチのフィードバックインバータとして用いられる。２入力ＮＡＮＤＣ１１、Ｃ２１、Ｃ１２およびＣ２２のそれぞれ一方の入力端子にはセット信号Ｓが入力され、セット信号Ｓがローレベルのとき、出力信号Ｑ１、Ｑ２がハイレベルとなる。

以上のように、本実施の形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｅによれば、第１のフィードバックインバータＩ１５は、一方の入力端子にセット信号Ｓが入力される２入力ＮＡＮＤである。よって、セット機能が付加された構成であっても、出力回路を備えず、かつ、上述の経由段数を２段確保できるため、内部の電位状態が不安定の場合でもノイズの影響を受けにくく、かつ小面積でマルチビットフリップフロップ１０ｅを構成できる。

以上、本発明に係るマルチビットフリップフロップを備える半導体集積回路について、実施形態１〜５を説明したが、これらの実施形態中の構成要素を組み合わせて新たな実施の形態とすることも可能である。

また、インバータおよび２入力ＮＡＮＤの代わりに他の回路であっても、入力と出力が反転関係となる機能をもつ回路であるならば、具体的な回路構成を限定せずインバータとみなしてもよい。

また、スイッチおよびトライステートインバータの代わりに他の回路であっても、入力と出力をクロック内部信号によって接続または遮断する機能をもつ回路であるならば、具体的な回路構成を限定せずスイッチとみなしてもよい。

本発明に係る半導体集積回路は、出力回路がなくても、ノイズの影響を抑えることができるため、小面積で安定動作を求められるモバイル機器等の電子機器に搭載されるマルチビットフリップフロップ回路として有用である。

１ａ〜１ｅ第１のフリップフロップ
２ａ〜２ｅ第２のフリップフロップ
３クロック生成回路
１０ａ〜１０ｅマルチビットフリップフロップ
ＣＫクロック
ＮＣＫ、ＰＣＫクロック内部信号
Ｄ１、Ｄ２データ
ＤＴスキャン入力データ
ＮＴスキャンイネーブル
Ｑ１、Ｑ２出力信号
Ｒリセット信号
Ｓセット信号
Ｉ１１、Ｉ１２インバータ
Ｉ１４第１のインバータ
Ｉ１５第１のフィードバックインバータ
Ｉ２１、Ｉ２２インバータ
Ｉ２４第２のインバータ
Ｉ２５第２のフィードバックインバータ
Ｉａ、Ｉｂインバータ
Ｉ１３、Ｉ２３フィードバックトライステートインバータ
Ｓ１１、Ｓ１２、Ｓ１３、Ｓ２１、Ｓ２２、Ｓ２３スイッチ
ＳＬ１、ＳＬ２セレクタ
ｎ１１、ｎ１２、ｎ１３、ｎ１４ノード
ｎ２１、ｎ２２、ｎ２３、ｎ２４ノード
Ｃ１１、Ｃ２１、Ｃ１２、Ｃ２２２入力ＮＡＮＤ

Claims

第１の入力回路、前記第１の入力回路からの出力信号を入力とする第１のマスターラッチ、および前記第１のマスターラッチからの出力信号を入力とする第１のスレーブラッチを備える第１のフリップフロップと、
第２の入力回路、前記第２の入力回路からの出力信号を入力とする第２のマスターラッチ、および前記第２のマスターラッチからの出力信号を入力とする第２のスレーブラッチを備える第２のフリップフロップと、
前記第１のフリップフロップと前記第２のフリップフロップとに共通のクロック信号を供給するクロック生成回路とを備え、
前記第１のスレーブラッチは、第１のインバータと、前記第１のインバータからの出力信号を入力とする第１のフィードバックインバータと、前記第１のインバータの入力端子と前記第１のフィードバックインバータの出力端子との間に接続された第１のスイッチとを有し、
前記第１のフィードバックインバータの出力端子から前記第１のフリップフロップの出力信号が出力される、半導体集積回路。
前記第１の入力回路には、第１のデータ入力信号と第１のスキャン入力信号とが入力され、
前記第２の入力回路には、第２のデータ入力信号と前記第１のインバータから出力される信号とが入力される、請求項１記載の半導体集積回路。
前記第１の入力回路には、第１のデータ入力信号と第１のスキャン入力信号とが入力され、
前記第２の入力回路には、第２のデータ入力信号と前記第１のインバータに入力される信号とが入力される、請求項１記載の半導体集積回路。
前記第１のインバータは、一方の入力端子にリセット信号が入力される２入力ＮＡＮＤである、請求項１〜３のいずれか１項に記載の半導体集積回路。
前記第１のフィードバックインバータは、一方の入力端子にセット信号が入力される２入力ＮＡＮＤである、請求項１〜３のいずれか１項に記載の半導体集積回路。