JP2017096881A - 半導体集積回路及びそのスキャンテスト方法 - Google Patents
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Abstract
【課題】マルチビットフリップフロップを使用した大規模回路においてスキャンテストの所要時間を有効に短縮できる半導体集積回路を提供する。【解決手段】この半導体集積回路に備えられるマルチビットフリップフロップでは、初段目(1ビット目)のマスターラッチ1aの入力前段にスキャンシフト信号SIN及びスキャンシフトイネーブル信号SENが入力されるセレクタ4aを設ける他、次段目(2ビット目)のマスターラッチ1bの入力前段ではなく、次段目(2ビット目)のスレーブラッチ2bの入力前段に設けたセレクタ4cがスキャンシフトイネーブル信号SENにより初段目のマスターラッチ1aのデータ出力M1Iと前段の次段目のマスターラッチ1bからのデータ出力M2Iとを選択することでノーマル動作とスキャンシフト動作とを切り替える。これにより、スキャンシフト動作時にクロック信号CLKの立ち上がりを1サイクル分削減できる。【選択図】図5
Description
本発明は、半導体集積回路及びそのスキャンテスト方法に関する。
従来、半導体集積回路では、電子回路としての機能を発揮する必要により、出荷する際の動作検査を欠かすことができず、通常動作のための回路に加え、検査用の回路を設けることが一般的に行われている。こうした検査用の回路としての働きに加え、近年では大規模化するロジック回路の面積を削減する手法の一つとして、幾つかのフリップフロップを1つのセルとして統合することでマルチビットフリップフロップを構成している。このマルチビットフリップフロップにおいて、フリップフロップの個々が内蔵する例えばクロックバッファ等を共通化して回路全体の面積を縮小する技術が既に知られている。
大規模なロジック回路を有する半導体集積回路では、そのテスト時間の増大も大きな問題となっている。一般的な半導体集積回路のテスト構築手法として、設計段階でテストのための回路を組み込んでおくDFT(Design For Testability)技術があり、そのうちの一つとしてよく利用されている技術としてスキャンテストが挙げられる。
スキャンテストではロジック回路中のフリップフロップを直列に接続してスキャンチェーンを構成し、半導体集積回路が出来上がった後のスキャンテストにおいて、このスキャンチェーンを外部インターフェースから走査するスキャンシフト動作を実施することにより、任意のデータを内部のスキャンチェーンを構成する各フリップフロップに設定することができる。スキャンテストの所要時間はほぼスキャンシフト動作に費やされる時間とみなすことができる。スキャンチェーンを走査して回路内の各フリップフロップにアクセスするためにスキャンチェーンの長さ、すなわちフリップフロップの個数分だけクロックが必要なり、それを何度も繰り返してスキャンテストの網羅性を確保している。このため、十分なスキャンテストを行うためにはテスト時間が長くなってしまう。因みに、大規模回路で用いられる従来のマルチビットフリップフロップでは、その内部で個々のフリップフロップが直列に接続されて既にスキャンチェーンが構成されており、スキャンチェーンの中にマルチビットフリップフロップを組み込むことができる。
このようなスキャンテストを行う際の所要時間を短縮するための技術も提案されており、例えば占有面積の増加を大幅にもたらすことなく、いわゆる2パターンテストが可能となる「半導体集積回路」(特許文献1参照)が挙げられる。
上述した特許文献1に係る技術では、回路を増大させることなく2パターンテストを可能にすることを目的とし、複数のフリップフロップ間でマスターラッチの出力を次段目のフリップフロップへ出力し、フリップフロップの直前に設けたセレクタによってこれを切り替え、マスターラッチの出力を別のフリップフロップへ送信する機能を構築している。ところが、係る技術をマルチビットフリップフロップに適用しても、大規模化するロジック回路のスキャンテストの所要時間が大となってしまい、現状ではスキャンテストの所要時間を短縮することが困難であるという問題がある。
本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、マルチビットフリップフロップを使用した大規模回路においてスキャンテストの所要時間を有効に短縮できる半導体集積回路及びそのスキャンテスト方法を提供することにある。
上記技術的課題を達成するため、本発明の第1の手段は、複数の組みを成すマスターラッチ及びスレーブラッチを含んで構成されるスキャンテストに対応可能なマルチビットフリップフロップを備えた半導体集積回路において、マルチビットフリップフロップでは、複数のマスターラッチにおける1系統のマスターラッチの出力を複数のマスターラッチにおける対応する1系統のスレーブラッチ以外の他系統のスレーブラッチへ出力するスキャンチェーンが接続構成されたことを特徴とする。
本発明によれば、上記構成により、マルチビットフリップフロップを使用した大規模回路においてスキャンテストの所要時間を有効に短縮できるようになる。上記した以外の課題、構成及び効果は、以下の実施の形態の説明により明らかにされる。
以下に、本発明の半導体集積回路及びそのスキャンテスト方法について、実施例を挙げ、図面を参照して詳細に説明する。
最初に、本発明の半導体集積回路及びそのスキャンテスト方法の理解を容易にするため、幾つかの周知なフリップフロップについて説明する。図1は、一般的なフリップフロップの一例に係る内部構成を示した概略図(文献公知に係る発明でないが、一般的に知られている構成の概略図)である。
図1を参照すれば、このフリップフロップは、データ入力DINを最初に受けるマスターラッチ1と、このマスターラッチ1の出力を受けてフリップフロップ動作でデータ出力DOUTを行うスレーブラッチ2と、による2系統の対構成のラッチ回路を備える他、クロック信号CLKを各ラッチへそれぞれ論理否定で入力させる直列接続された2個のNOTゲート(インバータ)3a、3bを備えて構成される。動作上では、何れのラッチもクロック信号CLKが“H”の期間に入力を出力に伝搬させ、そこからクロック信号CLKが“L”に変化すると、クロック信号CLKの“L”の間中でその直前のクロック信号CLKの“H”のときの値を保持する。
図2は、周知のマルチビットフリップフロップの一例に係る内部構成(文献公知に係る発明でないが、一般的に知られている構成の概略図)を示した概略図である。
図2を参照すれば、このマルチビットフリップフロップは、マスターラッチ1a、1bとスレーブラッチ2a、2bとが対構成で2系統備えられる他、クロック信号CLKを各ラッチへそれぞれ共有して論理否定で入力させる直列接続された2個のNOTゲート3a、3b備えて構成される。初段目のマスターラッチ1aはデータ入力DIN1を受け、このマスターラッチ1aの出力を受けてフリップフロップ動作で初段目のスレーブラッチ2aからデータ出力DOUT1が行われる。同様に、次段目のマスターラッチ1bはデータ入力DIN2を受け、このマスターラッチ1bの出力を受けてフリップフロップ動作で次段目のスレーブラッチ2bからデータ出力DOUT2が行われる。動作上では、通常のフリップフロップの2ビット分と同等の機能を持ち、クロック信号CLKの伝送に使用するNOTゲート3aとNOTゲート3bとをそれぞれマスターラッチ1a、1bとスレーブラッチ2a、2bとで共有しているため、フリップフロップを2個使用するよりも必要な面積が少なくて済むようになっている。
図3は、周知なスキャンテストに対応可能なマルチビットフリップフロップの他例に係る内部構成(文献公知に係る発明でないが、一般的に知られている構成の概略図)を示した概略図である。
図3を参照すれば、このマルチビットフリップフロップは、図2の構成と比べ、データ入力DIN1を受けてデータ出力M1Iを行う初段目のマスターラッチ1aとデータ入力DIN2を受けてデータ出力M2Iを行う次段目のマスターラッチ1bとのデータ入力前段にそれぞれセレクタ4a、4bを追加し、スキャンテスト用に初段目のマスターラッチ1aの入力前段のセレクタ4aにはスキャンシフト信号SIN及びスキャンシフトイネーブル信号SEN、次段目のマスターラッチ1bの入力前段のセレクタ4bにはスキャンシフトイネーブル信号SENを入力させるためのセルを設け、次段目のスレーブラッチ2bからのデータ出力DOUT2(出力等価をS2Qとして示す)にはスキャン出力信号SOUTを出力させるためのセルを設けて構成されている。
図3に示すマルチビットフリップフロップでは、スキャンシフトイネーブル信号SENが“H”のときに初段目(1ビット目)のマスターラッチ1aのデータ入力がDIN1からスキャンシフト信号SINに切り替わると共に、次段目(2ビット目)のマスターラッチ1bのデータ入力がDIN2から初段目のスレーブラッチ2aからのデータ出力DOUT1と出力等価のS1Qに切り替わる。これにより、スキャンシフトイネーブル信号SENが“H”、即ち、スキャンシフト動作時にはスキャンシフト信号SINとして入力されたデータがクロック信号CLKの2回の立ち上がりでスキャン出力信号SOUTまで伝搬させることができ、スキャンチェーンに組み込むことが可能となる。
図4は、図3に示すマルチビットフリップフロップにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。
図4を参照すれば、スキャンシフトイネーブル信号SENが“L”の期間では初段目のマスターラッチ1aのデータ入力DIN1のデータが初段目のスレーブラッチ2aからのデータ出力DOUT1に、次段目のマスターラッチ1bのデータ入力DIN2のデータが次段目のスレーブラッチ2bからのデータ出力DOUT2に転送されていることが判る。また、スキャンシフトイネーブル信号SENが“H”になると、スキャンシフト信号SINのデータが順に初段目のスレーブラッチ2aからのデータ出力DOUT1、次段目のスレーブラッチ2bからのデータ出力DOUT2に伝搬されていることが判る。更に、再びスキャンシフトイネーブル信号SENが“L”になると、改めて初段目のマスターラッチ1aのデータ入力DIN1、次段目のマスターラッチ1bのデータ入力DIN2のデータが初段目のスレーブラッチ2aからのデータ出力DOUT1、次段目のスレーブラッチ2bからのデータ出力DOUT2に転送されていることが判る。
図5は、本発明の実施例に係るスキャンテストに対応可能なマルチビットフリップフロップの内部の基本構成を示した概略図である。
図5を参照すれば、このマルチビットフリップフロップは、図3に示した周知構成と比べ、次段目(2ビット目)のマスターラッチ1bの入力前段にセレクタ4bを設けておらず、次段目のスレーブラッチ2bの入力前段にスキャンシフトイネーブル信号SENによって初段目(1ビット目)のマスターラッチ1aのデータ出力M1Iと次段目のマスターラッチ1bのデータ出力M2Iとを選択可能に入力するセレクタ4cが設けられ、次段目(2ビット目)のマスターラッチ1bにはデータ入力DIN2が直接行われる構成となっている点が相違している。
このように複数の組みを成すマスターラッチ1a、1bとスレーブラッチ2a、2bとを含んで構成されるマルチビットフリップフロップを備えた半導体集積回路では、各系のマスターラッチ1a、1bにおける1系統(初段目)のマスターラッチ1aの出力を各系のマスターラッチ1a、1bにおける対応する1系統のスレーブラッチ2a以外の他系統(次段以降目)のスレーブラッチ2bへ出力するスキャンチェーンが接続構成されることになる。また、セレクタ4cは、スキャンシフトイネーブル信号SENにより1系統のマスターラッチ1aのデータ出力M1Iと前段の他系統のマスターラッチ1bからのデータ出力M2Iとを選択することでノーマル動作とスキャンシフト動作とを切り替える機能を担う。
図6は、実施例に係るマルチビットフリップフロップにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。
図6を参照すれば、スキャンシフトイネーブル信号SENが“L”の期間では図4に示した場合と同様に、初段目のマスターラッチ1aのデータ入力DIN1のデータが初段目のスレーブラッチ2aからのデータ出力DOUT1に、次段目のマスターラッチ1bのデータ入力DIN2のデータが次段目のスレーブラッチ2bからのデータ出力DOUT2に転送されていることが判る。また、スキャンシフトイネーブル信号SENが“H”になると、セレクタ4aにスキャンシフト信号SINから入力されてきたデータが初段目のスレーブラッチ2aからのデータ出力DOUT1に転送されるタイミングと同じタイミングで次段目のスレーブラッチ2bからのデータ出力DOUT2にも転送される様子が判る。ここでは、図4の場合には次段目のスレーブラッチ2bからのデータ出力DOUT2への転送にクロック信号CLKの立ち上がりが2回必要だったのに対し、1回の立ち上がりで転送できることを示している。更に、再びスキャンシフトイネーブル信号SENが“L”となった後の動作は図4で説明した場合と同様に行われる。
即ち、実施例に係るマルチビットフリップフロップでは、内部の初段目のマスターラッチ1aのデータ出力M1Iを次段目のスレーブラッチ2bに接続することでスキャンテストのスキャンシフト動作に要するサイクル数を削減することができるため、マルチビットフリップフロップを使用した半導体集積回路に代表される大規模回路においても、スキャンテストの所要時間を有効に短縮できるようになる。
図7は、図3に示すマルチビットフリップフロップを利用したスキャンチェーンの構成を例示した図である。図7では、単独のフリップフロップ(FF)を4個使用して構成したスキャンチェーンと機能的に等価な回路となることを示している。
図8は、図7に示すスキャンチェーンにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。図8を参照すれば、単独のフリップフロップが4個存在することになるため、スキャンシフト動作時にスキャンシフト信号SINとして入力されたシリアルデータを最終段のフリップフロップまで伝搬させるためにはスキャンシフトイネーブル信号SENが“H”の期間にクロック信号CLKの立ち上がりが4回必要となることを示している。具体的に云えば、機能上ではスキャンシフトイネーブル信号SENが“H”の期間のクロック信号CLKの立ち上がりが4回でS0データが最終段のフリップフロップのスキャン出力信号SOUT(FF4/SOUT)に設定されることを示している。
図9は、図5に示すマルチビットフリップフロップを利用して構成したスキャンチェーンにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。図9を参照すれば、実施例に係るマルチビットフリップフロップを用いると、機能上ではスキャンシフトイネーブル信号SENが“H”の期間のクロック信号CLKの立ち上がりが3回でS0データが最終段のフリップフロップのスキャン出力信号SOUT(FF4/SOUT)に設定されるため、図8の場合と比べて1サイクル分少なくて済むことが判る。即ち、実施例に係る2ビットのマルチビットフリップフロップを1個使用するに伴い、スキャンシフト動作に必要なクロックを1回減らすことができる。ところで、図5に示した実施例に係るマルチビットフリップフロップは種々変更することが可能であるので、以下はそのバリエーションについて説明する。
図10は、本発明の変形例1に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。図10を参照すれば、このマルチビットフリップフロップは、図5に示した構成と比べ、セレクタ4cに代えたセレクタ4dがスキャンシフトイネーブル信号SENとは別に供給されるスキャンテスト用イネーブル信号MENを入力し、このスキャンテスト用イネーブル信号MENによって1系統のマスターラッチ1aのデータ出力M1Iと前段の他系統のマスターラッチ1bからのデータ出力M2Iとを選択することでノーマル動作とスキャンシフト動作との切り替えを任意に制御する機能を担うようにした点が相違している。
このように構成されるマルチビットフリップフロップを備えた半導体集積回路では、次段目(2ビット目)のスレーブラッチ2bの入力前段に設けたセレクタ4dの切り替えをスキャンシフトイネーブル信号SENとは別なスキャンテスト用イネーブル信号MENによって行うため、スキャンシフト動作中であってもスキャンテスト用イネーブル信号MENを制御することで初段目(1ビット目)のマスターラッチ1aのデータ出力M1Iを転送するか次段目(2ビット目)のマスターラッチ1bのデータ出力M2I、即ち、データ入力DIN2からのデータを転送するかを切り替えることができ、データ設定の自由度を高くすることができる。
図11は、本発明の変形例2に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。図11を参照すれば、このマルチビットフリップフロップは、図10に示した構成と比べ、次段目(2ビット目)のマスターラッチ1bの入力前段にスキャンシフトイネーブル信号SENが入力されるセレクタ4bを設けた点が相違している。
このように構成されるマルチビットフリップフロップを備えた半導体集積回路では、セレクタ4bがスキャンシフトイネーブル信号SENによってノーマル動作とスキャンシフト動作との切り替えが可能でスキャンデータを自由に設定することができる。
図12は、図11に示すマルチビットフリップフロップにおけるスキャンシフト動作時の各信号の処理動作を示したタイミングチャートである。
図12を参照すれば、スキャンシフトイネーブル信号SENが“L”の期間では図4に示した場合と同様な処理となることが判る。また、スキャンシフトイネーブル信号SENが“H”であって、且つスキャンテスト用イネーブル信号MENが“H”になると、スキャンシフト信号SINからのデータ入力は次のクロック信号CLKの立ち上がりで初段目のスレーブラッチ2aからのデータ出力DOUT1と次段目のスレーブラッチ2bからのデータ出力DOUT2とに同時に転送されることが判る。更に、スキャンシフトイネーブル信号SENが“H”の期間中にスキャンテスト用イネーブル信号MENが“L”になると、クロック信号CLKの次の立ち上がりでは次段目のスレーブラッチ2bからのデータ出力DOUT2が初段目のスレーブラッチ2aからのデータ出力DOUT1とは異なる値に設定されることが判る。これにより、スキャンシフト動作中でデータ入力DIN2が直接制御できない状態でもデータ設定の自由度を高くすることができる。
図13は、本発明の変形例3に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。図13を参照すれば、このマルチビットフリップフロップは、図5に示す構成では2ビット分としたのに対し、4ビット分をデータ転送できるように、構成上でデータ入力DIN3を受けてデータ出力M3Iを行う3段目のマスターラッチ1c、並びにこのマスターラッチ1cに対応してデータ出力DOUT3(出力等価をS3Qとして示す)を行う3段目のスレーブラッチ2cを設けると共に、データ入力DIN4を受けてデータ出力M4Iを行う4段目のマスターラッチ1d、並びにこのマスターラッチ1dに対応してデータ出力DOUT4(出力等価をS4Qとして示す)を行う4段目のスレーブラッチ2dを設けている。この他、3段目のスレーブラッチ2cの入力前段にはセレクタ4e、4段目のスレーブラッチ2dの入力前段にはセレクタ4dを追加した上、2段目のスレーブラッチ2bではなく4段目のスレーブラッチ2dにおけるデータ出力DOUT4に対してスキャン出力信号SOUTを出力させるためのセルを設けて構成されている。
このように構成されるマルチビットフリップフロップを備えた半導体集積回路では、スキャンチェーンが複数のマスターラッチ1a〜1dにおける1系統のマスターラッチ1aのデータ出力M1Iをスキャンシフトイネーブル信号SENにより切り替え制御されるセレクタ4c、4e、4dを介して3つ以上の他系統のスレーブラッチ2b,2c,2dへ出力する構成となり、図8を参照して説明した周知のマルチビットスキャンフリップフロップを使用した場合であれば、スキャンシフト信号SINとしてデータをスキャン出力信号SOUT(データ出力DOUT4)に転送するためにクロック信号CLKの立ち上がりが4回必要であったのを1回の立ち上がりで伝搬させることが可能となり、スキャンシフト時間を削減できる。
因みに、変形例3に係るマルチビットフリップフロップでは、図5に示した構成を基本としてビット数を増やした構成となっているが、これに固定されるものでなく例えば変形例1で説明したようにセレクタ切り替え信号となるスキャンテスト用イネーブル信号MENを別に設けても良いし、或いは変形例2で説明したように次段目(2ビット目)以降のマスターラッチ1b、1c、1dの入力前段にセレクタを設けるようにしても良い。
図14は、本発明の変形例4に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。図14を参照すれば、このマルチビットフリップフロップは、図5に示す2ビット対応のマルチビットスキャンフロップを2個分並列に組み込んだ構成となっている。ここでは3段目のマスターラッチ1cの入力前段にセレクタ4gが設けられ、4段目のスレーブラッチ2dにおけるデータ出力DOUT4に対してスキャン出力信号SOUT2を出力させるためのセルを設けている。これに伴い、初段目のマスターラッチ1aの入力前段に設けられたセレクタ4aにはデータ入力DIN1及びスキャンシフト信号SIN1が入力され、3段目のマスターラッチ1cの入力前段に設けられたセレクタ4gにはデータ入力DIN3及びスキャンシフト信号SIN2が入力され、更に次段目のスレーブラッチ2bにおけるデータ出力DOUT2に対してスキャン出力信号SOUT1を出力させるためのセルを設けている。また、次段目のスレーブラッチ2bにおける入力前段にセレクタ4cが設けられる他、4段目のスレーブラッチ2dにおける入力前段にセレクタ4fが設けられているが、3段目のスレーブラッチ2cにおける入力前段には図13で説明した変形例3の場合のようにセレクタ4eが設けられていない構成となっている。
このように構成されるマルチビットフリップフロップを備えた半導体集積回路では、スキャンチェーンがスキャンシフト信号SIN1及びスキャン出力信号SOUT1とスキャンシフト信号SIN2及びスキャン出力信号SOUT2とでそれぞれ別に組み込むことが可能となり、スキャン入力信号(スキャンシフト信号SIN1、SIN2)及びスキャン出力信号SOUT1、SOUT2が2系統以上設けられることにより、面積を削減しながらもよりデータ設定の自由度を高くすることができる。因みに、以上に説明した各変形例を含む実施例に係るマルチビットフリップフロップでは、2ビット対応又は4ビット対応を例として説明したが、これに限定されるものではなく、設計上で他の悪影響がなければ任意のビット数でマルチビットフリップフロップを構成することが可能である。また、マルチビットフリップフロップ内における初段目(1ビット目)のマスターラッチ1aのデータ出力M1Iを共有する次段目(2ビット目)以降のスレーブラッチ2b〜2nの個数やスキャンシフト信号SIN及びスキャン出力信号SOUTのペアの総数についても任意で構成することが可能である。
図15は、本発明の変形例5に係るマルチビットフリップフロップの内部の基本構成を示した概略図である。図15を参照すれば、このマルチビットフリップフロップは、図5の構成と比べ、次段目のスレーブラッチ2bの入力前段に設けられたセレクタ4cの更に前段にXOR(排他的論理和回路)5を設けた点が相違している。また、XOR5の2系統の入力の一方は初段目のマスターラッチ1aのデータ出力M1Iを接続し、もう一方にはセルの外部から制御信号INVENを接続している。これにより、次段目のスレーブラッチ2bの入力前段に設けられたセレクタ4cへの入力は制御信号INVENが“H”のときには初段目のマスターラッチ1aのデータ出力M1Iが反転され、制御信号INVENが“L”のときには初段目のマスターラッチ1aのデータ出力M1Iがそのまま接続されることになる。ここでは、制御信号INVENを適宜設定することでスキャンデータ設定の自由度を高くすることができるようになる。尚、変形例5では、初段目のマスターラッチ1aのデータ出力M1Iを正反転させる手法の一例としてXOR5を用いる場合を説明したが、勿論こうした構成に限定されるものではなく、例えばその他にセレクタ及びNOTゲート(インバータ)を組わせる等により等価な論理式による回路構成にしても良い。
このように構成されるマルチビットフリップフロップを備えた半導体集積回路では、複数のマスターラッチにおける1系統のマスターラッチ1aのデータ出力M1Iの極性を任意のタイミングで正反転することで他系統のスレーブラッチ2bに対するスキャンデータ設定の自由度を高くすることができる。
以上に説明した各変形例を含む実施例に係る半導体集積回路に対し、採用されたマルチビットフリップフロップにおけるスキャンチェーンを用いてスキャンテスト信号(上述したスキャンシフト信号SIN、SIN1、SIN2の他、スキャンシフトイネーブル信号SEN、スキャンテスト用イネーブル信号MEN、制御信号INVENを示す)を供給してスキャンシフト動作を実行させれば、半導体集積回路のスキャンテスト方法が行われることになる。
1、1a、1b、1c、1d マスターラッチ
2、2a、2b、2c、2d スレーブラッチ
3a、3b NOTゲート(インバータ)
4a、4b、4c、4d、4e、4f、4g セレクタ
5 XOR(排他的論理和回路)
2、2a、2b、2c、2d スレーブラッチ
3a、3b NOTゲート(インバータ)
4a、4b、4c、4d、4e、4f、4g セレクタ
5 XOR(排他的論理和回路)
Claims (10)
- 複数の組みを成すマスターラッチ及びスレーブラッチを含んで構成されるマルチビットフリップフロップを備えたスキャンテストに対応可能な半導体集積回路において、
前記マルチビットフリップフロップでは、前記複数のマスターラッチにおける1系統のマスターラッチの出力を前記複数のマスターラッチにおける対応する1系統のスレーブラッチ以外の他系統のスレーブラッチへ出力するスキャンチェーンが接続構成されたことを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記他系統のスレーブラッチの前段に設けられたセレクタを備え、
前記セレクタは、スキャンシフトイネーブル信号により前記1系統のマスターラッチの出力と前段の他系統のマスターラッチからの出力とを選択することでノーマル動作とスキャンシフト動作とを切り替えることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記他系統のスレーブラッチの前段に設けられたセレクタを備え、
前記セレクタは、スキャンシフトイネーブル信号とは別に供給されるスキャンテスト用イネーブル信号によって前記1系統のマスターラッチの出力と前段の他系統のマスターラッチからの出力とを選択することでノーマル動作とスキャンシフト動作との切り替えを任意に制御することを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記複数のマスターラッチにおける2番目以降のマスターラッチの入力前段に設けられたセレクタを備え、
前記セレクタは、通常のスキャンシフト動作との切り替えが可能でスキャンデータを自由に設定できることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記スキャンチェーンは、前記複数のマスターラッチにおける1系統のマスターラッチの出力を前記複数のマスターラッチにおける3つ以上の他系統のスレーブラッチへ出力してスキャンシフト時間を削減できることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記スキャンチェーンは、スキャン入力信号及びスキャン出力信号が2系統以上設けられてスキャンデータ設定の自由度を高くできることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路において、
前記複数のマスターラッチにおける1系統のマスターラッチの出力の極性を任意のタイミングで正反転することで前記他系統のスレーブラッチに対するスキャンデータ設定の自由度を高くできることを特徴とする半導体集積回路。 - 請求項5記載の半導体集積回路において、
前記3つ以上の他系統のスレーブラッチの入力前段に設けられたセレクタを備えたことを特徴とする半導体集積回路。 - 請求項6記載の半導体集積回路において、
前記マルチビットフリップフロップを所定数並列接続して構成されたことを特徴とする半導体集積回路。 - 請求項1〜9の何れか1項記載の半導体集積回路における前記スキャンチェーンを用いてスキャンテスト信号を供給してスキャンシフト動作を実行させることを特徴とする半導体集積回路のスキャンテスト方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019142546A1 (ja) * | 2018-01-16 | 2019-07-25 | パナソニックIpマネジメント株式会社 | 半導体集積回路 |
KR20210134508A (ko) * | 2020-04-30 | 2021-11-10 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 집적 회로, 시스템 및 그 형성 방법 |
US11936384B2 (en) | 2022-03-29 | 2024-03-19 | Samsung Electronics Co., Ltd. | Multi-bit flip-flop circuit with reduced area and reduced wire complexity |
-
2015
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019142546A1 (ja) * | 2018-01-16 | 2019-07-25 | パナソニックIpマネジメント株式会社 | 半導体集積回路 |
CN111566935A (zh) * | 2018-01-16 | 2020-08-21 | 松下半导体解决方案株式会社 | 半导体集成电路 |
JPWO2019142546A1 (ja) * | 2018-01-16 | 2020-12-03 | ヌヴォトンテクノロジージャパン株式会社 | 半導体集積回路 |
US11115009B2 (en) | 2018-01-16 | 2021-09-07 | Nuvoton Technology Corporation Japan | Semiconductor integrated circuit |
CN111566935B (zh) * | 2018-01-16 | 2024-02-09 | 新唐科技日本株式会社 | 半导体集成电路 |
KR20210134508A (ko) * | 2020-04-30 | 2021-11-10 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 집적 회로, 시스템 및 그 형성 방법 |
KR102414342B1 (ko) | 2020-04-30 | 2022-06-29 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 집적 회로, 시스템 및 그 형성 방법 |
US11923369B2 (en) | 2020-04-30 | 2024-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit, system and method of forming the same |
US11936384B2 (en) | 2022-03-29 | 2024-03-19 | Samsung Electronics Co., Ltd. | Multi-bit flip-flop circuit with reduced area and reduced wire complexity |
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