CN111566935A - 半导体集成电路 - Google Patents

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Abstract

具备具有第一从锁存器的第一触发器(1a)、具有第二从锁存器的第二触发器(2a)、以及向第一触发器(1a)和第二触发器(2a)供给共通的时钟信号的时钟生成电路(3)，第一从锁存器具有第一反相器(I14)、以来自第一反相器(I14)的输出信号作为输入的第一反馈反相器(I15)、以及连接在第一反相器(I14)的输入端子与第一反馈反相器(I15)的输出端子之间的第一开关(S13)，从第一反馈反相器(I15)的输出端子输出第一触发器(1a)的输出信号。

Description

半导体集成电路
技术领域
本发明涉及半导体集成电路，尤其涉及多位触发器电路。
背景技术
在半导体集成电路中，由多个触发器共用1个时钟缓冲器、减少整体的时钟缓冲器的数量从而得到小面积化和低功率化的效果的多位(multibit)触发器多用于近年来的半导体集成电路中。
触发器是对芯片面积和功率造成较大影响的最重要的基本电路之一，因此要求多位触发器的进一步小面积化。
针对该要求的解决对策之一是削减该电路的一部分。例如，专利文献1所示的典型的多位触发器中，具备输出电路。相对于此，削减了输出电路的多位触发器的例子在专利文献2中示出。这里，输出电路是指来自其的输出信号不被连接到触发器内部的晶体管的栅极输入、仅被连接到触发器的外部电路的电路。
现有技术文献
专利文献
专利文献1：日本特开2017－055332号公报
专利文献2：日本特开2014－060750号公报
发明内容
发明要解决的课题
上述以往的削减了输出电路的多位触发器中，由于信号传输路径短，所以在内部的电位状态不稳定的情况下，输出信号的波形在没有被充分整形的情况下被输出。结果，容易受到噪声的影响，噪声的影响可能一直传输到多位触发器的输出端子的连接目的地的电路。
本发明的目的在于，提供具备不易受到噪声的影响并且能够以小面积构成的多位触发器的半导体集成电路。
用于解决课题的手段
根据一方面的观点，本发明的半导体集成电路，具备：第一触发器，具有第一输入电路、以来自上述第一输入电路的输出信号作为输入的第一主锁存器、以及以来自上述第一主锁存器的输出信号作为输入的第一从锁存器；第二触发器，具有第二输入电路、以来自上述第二输入电路的输出信号作为输入的第二主锁存器、以及以来自上述第二主锁存器的输出信号作为输入的第二从锁存器；以及时钟生成电路，向上述第一触发器和上述第二触发器供给共通的时钟信号，上述第一从锁存器具有第一反相器、以来自上述第一反相器的输出信号作为输入的第一反馈反相器、以及连接在上述第一反相器的输入端子与上述第一反馈反相器的输出端子之间的第一开关，从上述第一反馈反相器的输出端子输出上述第一触发器的输出信号。
由此，能够实现不具备输出电路并且能够充分确保信号传输路径上的反相器的级数的电路结构，能够构成具备在内部的电位状态不稳定的情况下也不易受到噪声的影响并且能够以小面积构成的多位触发器的半导体集成电路。
根据本发明，能够实现具备不易受到噪声的影响并且能够以小面积构成的多位触发器的半导体集成电路。
附图说明
图1是表示本发明的实施方式1的半导体集成电路所具备的多位触发器的电路结构的图。
图2是表示本发明的实施方式1的半导体集成电路所具备的多位触发器的内部电位状态的图。
图3是表示反相器的级数和信号波形的斜度的关系的一例的图。
图4是表示本发明的实施方式2的半导体集成电路所具备的多位触发器的电路结构的图。
图5是表示本发明的实施方式3的半导体集成电路所具备的多位触发器的电路结构的图。
图6是表示本发明的实施方式4的半导体集成电路所具备的多位触发器的电路结构的图。
图7是表示本发明的实施方式5的半导体集成电路所具备的多位触发器的电路结构的图。
具体实施方式
以下，关于本发明的实施方式，参照附图详细说明。另外，以下说明的实施方式都用于表示本发明的一具体例。以下的实施方式中示出的数值、形状、材料、构成要素、构成要素的配置位置以及连接形态、电位状态、信号的波形、信号的定时等作为一例而并不意欲限定本发明。此外，以下的实施方式中的构成要素之中，关于表示本发明的最上位概念的独立权利要求中没有记载的构成要素，设为任意的构成要素进行说明。此外，各图并不一定做出严格的图示。各图中，对实质相同的结构附加同一标记，有省略或简化重复说明的情况。
《实施方式1》
图1所示的本实施方式的半导体集成电路所具备的多位触发器10a具备第一触发器1a、第二触发器2a和时钟生成电路3。
第一触发器1a包括：(1)第一输入电路，由以数据D1作为输入的反相器(inverter)I11构成；(2)第一主锁存器，由开关S11、反相器I12和反馈三态反相器(feedback tristateinverter)I13构成，以来自第一输入电路的输出信号作为输入；(3)第一从锁存器，由开关S12、第一反相器I14、第一反馈反相器I15和第一开关S13构成，以来自第一主锁存器的输出信号作为输入。第一触发器1a是从第一反馈反相器I15的输出端子输出第一触发器1a的输出信号Q1的无输出电路的触发器。
第二触发器2a包括：(1)第二输入电路，以数据D2作为输入，由反相器I21构成；(2)第二主锁存器，由开关S21、反相器I22和反馈三态反相器I23构成，以来自第二输入电路的输出信号作为输入；(3)第二从锁存器，由开关S22、第二反相器I24、第二反馈反相器I25和第二开关S23构成，以来自第二主锁存器的输出信号作为输入。第二触发器2a是从第二反馈反相器I25的输出端子输出第二触发器2a的输出信号Q2的无输出电路的触发器。
时钟生成电路3包括反相器Ia和反相器Ib。时钟生成电路3以时钟CK为输入，将时钟内部信号NCK及PCK输出，并向第一触发器1a和第二触发器2a共通地供给。当时钟CK从低电平向高电平转变时，开关S11及开关S21断开而切断新的数据输入，同时，开关S12及开关S22接通，被向主锁存器取入的数据信号被向从锁存器传送。
图2是表示在时钟CK即将转变之前数据D1转变成高电平的情况的、图1所示的各节点的电位状态的例子的图。由于在节点n11的电位的转变过程中开关S11持续成为断开，所以节点n11及节点n12的电位在不稳定的状态下转变，成为较大地倾斜的信号波形。该节点n11及节点n12处的信号波形一直影响到节点n13及节点n14处的信号波形。以往的无输出电路的多位触发器中，从节点n14直接输出，容易受到噪声的影响，有可能影响一直传输到多位触发器的输出端子的连接目的地的电路。根据本实施方式，从开关S12到向第一触发器1a的输出信号Q1的传输为止，经由2级以上反相器(第一反相器I14以及第一反馈反相器I15)，所以能够将倾斜的信号波形进行整形，得到输出信号Q1那样的波形。
图3是表示反相器的级数(横轴)与信号波形的斜度(纵轴)的关系的一例的图。这里，“信号波形的斜度”是相对于信号上升或下降时的瞬时电位变化的倾斜的程度，值越大意味着电位越缓慢地变化。可知如黑圈标记所示，当设输入信号的斜度为100％时，经由1级反相器后，信号的斜度是约10％，残留有输入信号的斜度的影响，而如果经由2级，则信号的斜度进一步被抑制，在其以上的级数时抑制效果饱和。因而，根据本实施方式，由于不具备输出电路并且能够将上述的经由级数确保2级，所以在内部的电位状态不稳定的情况下也不易受到噪声的影响，并且能够以小面积构成多位触发器10a。上述的图2、图3的说明对于第二触发器2a也同样有效。
如以上那样，本实施方式的半导体集成电路所具备的多位触发器10a具备：第一触发器1a，具备第一输入电路、以来自第一输入电路的输出信号作为输入的第一主锁存器、以及以来自第一主锁存器的输出信号作为输入的第一从锁存器；第二触发器2a，具备第二输入电路、以来自第二输入电路的输出信号作为输入的第二主锁存器、以及以来自第二主锁存器的输出信号作为输入的第二从锁存器；以及时钟生成电路3，向第一触发器1a和第二触发器2a供给共通的时钟信号。第一从锁存器具有第一反相器I14、以来自第一反相器I14的输出信号作为输入的第一反馈反相器I15、以及连接在第一反相器I14的输入端子与第一反馈反相器I15的输出端子之间的第一开关S13，从第一反馈反相器I15的输出端子输出第一触发器1a的输出信号。
由此，不具备输出电路，并且，输入到第一从锁存器中的信号经由2个反相器后作为第一触发器1a的输出信号被输出，所以实现具备在内部的电位状态不稳定的情况下也不易受到噪声的影响并且小面积的多位触发器10a的半导体集成电路。
《实施方式2》
图4所示的本实施方式的半导体集成电路所具备的多位触发器10b具备第一触发器1b、第二触发器2b和时钟生成电路3，成为扫描测试对应结构，从第一触发器1b向第二触发器2b串行地扫描连接。即，第一触发器1b具备的第一输入电路不同于实施方式1，由选择器SL1构成，该选择器SL1以作为第一数据输入信号的数据D1、作为第一扫描输入信号的扫描输入数据DT、将这2个切换的扫描使能NT作为输入。第二触发器2b具备的第二输入电路不同于实施方式1，由选择器SL2构成，该选择器SL2以作为第二数据输入信号的数据D2、第一触发器1b内的节点n13作为扫描输入，并以将这2个切换的扫描使能NT作为输入。这以外与图1所示的实施方式1相同。
如以上那样，根据本实施方式的半导体集成电路所具备的多位触发器10b，向第一输入电路输入第一数据输入信号和第一扫描输入信号，向第二输入电路输入第二数据输入信号和向第一反相器I14输入的信号。由此，即使是扫描结构，也由于不具备输出电路并且能够将上述的经由级数确保2级，所以在内部的电位状态不稳定的情况下也不易受到噪声的影响，并且能够以小面积构成多位触发器10b。
《实施方式3》
图5所示的本实施方式的半导体集成电路具备的多位触发器10c具备第一触发器1c、第二触发器2c和时钟生成电路3，与实施方式2同样地，成为扫描测试对应结构。第二触发器2c具备的第二输入电路不同于实施方式2，由选择器SL2构成，该选择器SL2以作为第二数据输入信号的数据D2和触发器1内的节点n14作为扫描输入，并以将这2个切换的扫描使能NT作为输入，除此以外，与图4所示的实施方式2是相同结构。
如以上那样，在本实施方式的半导体集成电路具备的多位触发器10c中，向第一输入电路输入第一数据输入信号和第一扫描输入信号，向第二输入电路输入第二数据输入信号和从第一反相器I14输出的信号。
实施方式2中，在从开关S12到第二触发器2c的开关S21的信号传输路径上仅有选择器SL2。相对于此，本实施方式中，在该信号传输路径上有第一反相器I14和选择器SL2，所以能够使扫描数据的传输更加延迟。即，具备对于第二触发器2c的保持(hold)产生裕度的优点，并且在内部的电位状态不稳定的情况下也不易受到噪声的影响，并且能够以小面积构成多位触发器10c。
《实施方式4》
图6所示的本实施方式的半导体集成电路具备的多位触发器10d具备第一触发器1d、第二触发器2d和时钟生成电路3，成为对实施方式3附加了复位功能的结构。三态2输入NAND C11及C21分别被用作第一触发器1d及第二触发器2d的主锁存器的反馈反相器，2输入NAND C12及C22分别被用作第一触发器1d及第二触发器2d的从锁存器的反相器。向2输入NAND C11、C21、C12及C22的各一方的输入端子输入复位信号R，当复位信号R为低电平时，输出信号Q1及Q2成为低电平。
如以上那样，根据本实施方式的半导体集成电路所具备的多位触发器10d，第一反相器I14是在一方的输入端子被输入复位信号R的2输入NAND。由此，即使是附加了复位功能的结构，也由于不具备输出电路并且能够将上述的经由级数确保2级，从而在内部的电位状态不稳定的情况下也不易受到噪声的影响，并且能够以小面积构成多位触发器10d。
《实施方式5》
图7所示的本实施方式的半导体集成电路所具备的多位触发器10e具备第一触发器1e、第二触发器2e和时钟生成电路3，成为对实施方式3附加了置位功能的结构。三态2输入NAND C11及C21分别被用作第一触发器1e及第二触发器2e的主锁存器的反相器，2输入NAND C12及C22分别被用作第一触发器1e及第二触发器2e的从锁存器的反馈反相器。向2输入NAND C11、C21、C12及C22的各一方的输入端子输入置位信号S，当置位信号S为低电平时，输出信号Q1、Q2成为高电平。
如以上那样，根据本实施方式的半导体集成电路所具备的多位触发器10e，第一反馈反相器I15是在一方的输入端子被输入置位信号S的2输入NAND。由此，即使是附加了置位功能的结构，也由于不具备输出电路并且能够将上述的经由级数确保2级，从而在内部的电位状态不稳定的情况下也不易受到噪声的影响，并且能够以小面积构成多位触发器10e。
以上，关于本发明的具备多位触发器的半导体集成电路，说明了实施方式1～5，但也可以将这些实施方式中的构成要素组合而得到新的实施方式。
此外，即使是替代反相器及2输入NAND的其他电路，也只要是具备输入和输出成为反转关系的功能的电路，就可以不限定具体电路结构而视为反相器。
此外，即使是代替开关及三态反相器的其他电路，也只要是具备将输入和输出通过时钟内部信号进行连接或切断的功能的电路，就可以不限定具体电路结构而视为开关。
工业实用性
本发明的半导体集成电路，即使无输出电路也能够抑制噪声的影响，所以作为追求小面积且稳定动作的移动设备等电子设备中搭载的多位触发器电路是有用的。
标记说明
1a～1e 第一触发器
2a～2e 第二触发器
3 时钟生成电路
10a～10e 多位触发器
CK 时钟
NCK，PCK 时钟内部信号
D1，D2 数据
DT 扫描输入数据
NT 扫描使能
Q1，Q2 输出信号
R 复位信号
S 置位信号
I11，I12 反相器
I14 第一反相器
I15 第一反馈反相器
I21，I22 反相器
I24 第二反相器
I25 第二反馈反相器
Ia，Ib 反相器
I13，I23 反馈三态反相器
S11，S12，S13，S21，S22，S23 开关
SL1，SL2 选择器
n11，n12，n13，n14 节点
n21，n22，n23，n24 节点
C11，C21，C12，C22 2输入NAND

Claims (5)

1.一种半导体集成电路，其特征在于，
具备：
第一触发器，具有第一输入电路、以来自上述第一输入电路的输出信号作为输入的第一主锁存器、以及以来自上述第一主锁存器的输出信号作为输入的第一从锁存器；
第二触发器，具有第二输入电路、以来自上述第二输入电路的输出信号作为输入的第二主锁存器、以及以来自上述第二主锁存器的输出信号作为输入的第二从锁存器；以及
时钟生成电路，向上述第一触发器和上述第二触发器供给共通的时钟信号，
上述第一从锁存器具有第一反相器、以来自上述第一反相器的输出信号作为输入的第一反馈反相器、以及连接在上述第一反相器的输入端子与上述第一反馈反相器的输出端子之间的第一开关，
从上述第一反馈反相器的输出端子输出上述第一触发器的输出信号。
2.如权利要求1所述的半导体集成电路，其特征在于，
上述第一输入电路被输入第一数据输入信号和第一扫描输入信号，
上述第二输入电路被输入第二数据输入信号和从上述第一反相器输出的信号。
3.如权利要求1所述的半导体集成电路，其特征在于，
上述第一输入电路被输入第一数据输入信号和第一扫描输入信号，
上述第二输入电路被输入第二数据输入信号和被向上述第一反相器输入的信号。
4.如权利要求1～3中任一项所述的半导体集成电路，其特征在于，
上述第一反相器是在一方的输入端子被输入复位信号的2输入NAND。
5.如权利要求1～3中任一项所述的半导体集成电路，其特征在于，
上述第一反馈反相器是在一方的输入端子被输入置位信号的2输入NAND。
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