WO2019142546A1 - 半導体集積回路 - Google Patents

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    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type

Definitions

  • the present invention relates to a semiconductor integrated circuit, and more particularly to a multi-bit flip flop circuit.
  • multi-bit flip-flops in which a plurality of flip-flops share one clock buffer and the effects of reduction in area and power can be obtained by reducing the number of clock buffers as a whole are recent years. It is widely used in semiconductor integrated circuits.
  • flip-flops are one of the most important basic circuits that greatly affect chip area and power, further reduction in area of multi-bit flip-flops is required.
  • Patent Document 1 includes an output circuit.
  • Patent Document 2 shows an example of a multi-bit flip-flop in which the output circuit is reduced.
  • the output circuit is a circuit in which an output signal from there is not connected to the gate input of the transistor inside the flip flop, but is connected only to a circuit outside the flip flop.
  • the signal propagation path is short, so when the internal potential state is unstable, the waveform of the output signal is output without being sufficiently shaped. As a result, it becomes susceptible to noise, which may propagate to the circuit to which the output terminal of the multi-bit flip-flop is connected.
  • An object of the present invention is to provide a semiconductor integrated circuit including a multi-bit flip flop which is less susceptible to noise and can be configured in a small area.
  • a semiconductor integrated circuit includes a first input circuit, a first master latch receiving an output signal from the first input circuit, and the first master latch.
  • a first flip-flop comprising a first slave latch receiving an output signal, a second input circuit, a second master latch receiving an output signal from the second input circuit, and the second Clock generation circuit for supplying a common clock signal to the first flip-flop and the second flip-flop, and a second flip-flop comprising a second slave latch that receives an output signal from the master latch of
  • the first slave latch includes a first inverter, and a first feedback inverter receiving as input the output signal from the first inverter.
  • a first switch connected between the input terminal of the first inverter and the output terminal of the first feedback inverter, and the first switch connected from the output terminal of the first feedback inverter The output signal of the flip flop is output.
  • a semiconductor integrated circuit including a configurable multi-bit flip flop can be configured.
  • FIG. 1 is a diagram showing a circuit configuration of a multi-bit flip flop provided in a semiconductor integrated circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram showing an internal potential state of the multi-bit flip flop provided in the semiconductor integrated circuit according to the first embodiment of the present invention.
  • FIG. 3 is a diagram showing an example of the relationship between the number of inverter stages and the slope of the signal waveform.
  • FIG. 4 is a diagram showing a circuit configuration of a multi-bit flip flop provided in a semiconductor integrated circuit according to a second embodiment of the present invention.
  • FIG. 5 is a diagram showing a circuit configuration of a multi-bit flip flop provided in a semiconductor integrated circuit according to Embodiment 3 of the present invention.
  • FIG. 1 is a diagram showing a circuit configuration of a multi-bit flip flop provided in a semiconductor integrated circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram showing an internal potential state of the multi-bit
  • FIG. 6 is a diagram showing a circuit configuration of a multi-bit flip flop provided in a semiconductor integrated circuit according to a fourth embodiment of the present invention.
  • FIG. 7 is a diagram showing a circuit configuration of a multi-bit flip flop provided in a semiconductor integrated circuit according to Embodiment 5 of the present invention.
  • Embodiment 1 The multi-bit flip-flop 10a included in the semiconductor integrated circuit according to the present embodiment shown in FIG. 1 includes a first flip-flop 1a, a second flip-flop 2a, and a clock generation circuit 3.
  • the first flip-flop 1a includes (1) a first input circuit comprising an inverter I11 receiving data D1, (2) a switch S11, an inverter I12 and a feedback tri-state inverter I13.
  • a first master latch which receives an output signal from the input circuit of (3), (3) a switch S12, a first inverter I14, a first feedback inverter I15, and a first switch S13, and a first master It is a flip flop without an output circuit which is composed of a first slave latch which receives an output signal from the latch and which outputs an output signal Q1 of the first flip flop 1a from an output terminal of the first feedback inverter I15.
  • the second flip-flop 2a includes (1) a second input circuit comprising an inverter I21 with the data D2 as an input, (2) a switch S21, an inverter I22 and a feedback tri-state inverter I23.
  • a second master latch comprising a second master latch that receives an output signal from the input circuit, (3) a switch S22, a second inverter I24, a second feedback inverter I25, and a second switch S23.
  • a second slave latch which receives the output signal from the second flip-flop 2a as an input, and outputs an output signal Q2 of the second flip-flop 2a from the output terminal of the second feedback inverter I25.
  • the clock generation circuit 3 includes an inverter Ia and an inverter Ib.
  • the clock generation circuit 3 receives the clock CK, outputs the clock internal signals NCK and PCK, and commonly supplies the signals to the first flip-flop 1a and the second flip-flop 2a.
  • the switch S11 and the switch S21 are turned off to cut off a new data input, and at the same time, the switch S12 and the switch S22 are turned on and the data signal taken into the master latch is a slave It is transferred to the latch.
  • FIG. 2 is a diagram showing an example of the potential state of each node shown in FIG. 1 when the data D1 transitions to the high level immediately before the transition of the clock CK. Since the switch S11 is being turned off during the transition of the potential of the node n11, the potentials of the nodes n11 and n12 transition in an unstable state, and the signal waveform is greatly inclined. The signal waveforms at nodes n11 and n12 affect the signal waveforms at nodes n13 and n14. In a conventional multi-bit flip flop without output circuit, the signal is directly output from node n14, and is susceptible to noise, and the influence may propagate to the circuit to which the output terminal of the multi-bit flip flop is connected. .
  • two or more stages of inverters pass through from the switch S12 to the propagation of the output signal Q1 of the first flip-flop 1a.
  • the signal waveform can be shaped to obtain a waveform like the output signal Q1.
  • FIG. 3 is a diagram showing an example of the relationship between the number of inverter stages (horizontal axis) and the slope of the signal waveform (vertical axis).
  • the "slope of the signal waveform” is the degree of the slope from the instantaneous potential change at the time of rising or falling of the signal, and means that the potential changes more slowly as the value is larger.
  • the slope of the input signal is 100%, after passing through one stage of the inverter, the slope of the signal is about 10%, and the influence of the slope of the input signal remains. If this is done, the slope of the signal is further suppressed, and it is understood that the suppression effect is saturated if the number of stages is more than that.
  • Multi-bit flip-flop 10a can be configured. The above description of FIG. 2 and FIG. 3 is equally valid for the second flip-flop 2a.
  • the multi-bit flip-flop 10a included in the semiconductor integrated circuit includes the first input circuit, the first master latch receiving the output signal from the first input circuit, and the first master latch.
  • a first flip-flop 1a having a first slave latch that receives an output signal from the master latch of the first stage; a second master latch that receives an output signal from a second input circuit and a second input circuit; ,
  • a second flip-flop 2a including a second slave latch having an output signal from the second master latch as an input, and a clock signal common to the first flip-flop 1a and the second flip-flop 2a.
  • a clock generation circuit 3 for supplying the clock signal.
  • the first slave latch includes a first inverter I14, a first feedback inverter I15 that receives an output signal from the first inverter I14, an input terminal of the first inverter I14, and a first feedback inverter I15. And an output terminal of the first flip-flop 1a from the output terminal of the first feedback inverter I15.
  • the output circuit is not provided, and the signal input to the first slave latch is output as the output signal of the first flip-flop 1a after passing through the two inverters, so the internal potential state Even in the event of instability, a semiconductor integrated circuit that is less susceptible to noise and has a small area multi-bit flip-flop 10a is realized.
  • the multi-bit flip-flop 10b included in the semiconductor integrated circuit according to the present embodiment shown in FIG. 4 includes the first flip-flop 1b, the second flip-flop 2b, and the clock generation circuit 3 and has a scan test configuration.
  • the first flip-flop 1b is serially scan-connected to the second flip-flop 2b. That is, unlike the first embodiment, the first input circuit included in the first flip-flop 1b differs from the first embodiment in that the data D1 which is the first data input signal, the scan input data DT which is the first scan input signal, and the two And a selector SL1 having a scan enable NT as an input.
  • the second input circuit included in the second flip-flop 2b differs from the first embodiment in that the data D2 which is the second data input signal and the node n13 in the first flip-flop 1b are scan inputs. And a selector SL2 having a scan enable NT as an input. Other than that is the same as that of Embodiment 1 shown in FIG.
  • the first data input signal includes the first data input signal and the first scan input signal. Is input, and the second data input signal and the signal input to the first inverter I14 are input to the second input circuit. Therefore, even in the scan configuration, since the output circuit is not provided and the above two stages can be secured, even when the internal potential state is unstable, it is not easily affected by noise and the area is small. Bit flip-flop 10b can be configured.
  • Embodiment 3 A multi-bit flip flop 10 c included in the semiconductor integrated circuit according to the present embodiment shown in FIG. 5 includes a first flip flop 1 c, a second flip flop 2 c, and a clock generation circuit 3. Similarly, it has a scan test configuration.
  • the second input circuit included in the second flip-flop 2c is different from the second embodiment in that the data D2 which is the second data input signal and the node n14 in the flip-flop 1 are scan inputs, and the scan is switched between the two
  • the configuration is the same as that of the second embodiment shown in FIG. 4 except that the selector SL2 receives the enable NT as an input.
  • the first data input signal and the first scan input signal are input to the first input circuit.
  • the second data input signal and the signal output from the first inverter I14 are input to the input circuit of FIG.
  • the selector SL2 is on the signal propagation path from the switch S12 to the switch S21 of the second flip flop 2c.
  • the propagation of scan data can be further delayed. That is, while having the merit that a margin is generated for the hold of second flip-flop 2c, even when the internal potential state is unstable, it is not easily affected by noise, and multi-bit flip-flop 10c can be configured with a small area. .
  • the multi-bit flip flop 10 d included in the semiconductor integrated circuit according to the present embodiment shown in FIG. 6 includes the first flip flop 1 d, the second flip flop 2 d, and the clock generation circuit 3. In contrast, a reset function is added.
  • Tri-state 2-input NAND circuits C11 and C21 are used as feedback inverters of master latches of first flip-flop 1d and second flip-flop 2d, respectively, and 2-input NAND circuits C12 and C22 are each connected to first flip-flops. It is used as an inverter of a slave latch of 1d and a second flip flop 2d.
  • the reset signal R is input to one input terminal of each of the 2-input NAND circuits C11, C21, C12 and C22, and when the reset signal R is at low level, the output signals Q1 and Q2 are at low level.
  • the first inverter I 14 is a two-input NAND in which the reset signal R is input to one input terminal. Therefore, even in the configuration to which the reset function is added, since the output circuit is not provided and the above-described number of transit stages can be secured two, even if the internal potential state is unstable, it is not easily affected by noise, Also, the multi-bit flip flop 10 d can be configured with a small area.
  • Embodiment 5 The multi-bit flip flop 10 e included in the semiconductor integrated circuit according to the present embodiment shown in FIG. 7 includes the first flip flop 1 e, the second flip flop 2 e, and the clock generation circuit 3. In contrast, a set function is added. Tristate 2-input NAND circuits C11 and C21 are used as inverters of master latches of first flip-flop 1e and second flip-flop 2e, respectively, and 2-input NAND circuits C12 and C22 are each connected to first flip-flop 1e And the feedback inverter of the slave latch of the second flip flop 2e.
  • the set signal S is input to one input terminal of each of the 2-input NAND circuits C11, C21, C12 and C22, and when the set signal S is at low level, the output signals Q1 and Q2 are at high level.
  • first feedback inverter I15 is a 2-input NAND in which set signal S is input to one input terminal. . Therefore, even in the configuration to which the set function is added, since the output circuit is not provided and the above-described number of transit stages can be secured two, even if the internal potential state is unstable, it is less susceptible to noise Also, the multi-bit flip flop 10 e can be configured with a small area.
  • the specific circuit configuration is not limited. It may be regarded.
  • the semiconductor integrated circuit according to the present invention can suppress the influence of noise even without an output circuit, and can therefore be used as a multi-bit flip-flop circuit mounted on an electronic device such as a mobile device requiring a stable operation with a small area. It is useful.

Abstract

第１のスレーブラッチを備える第１のフリップフロップ（１ａ）と、第２のスレーブラッチを備える第２のフリップフロップ（２ａ）と、第１のフリップフロップ（１ａ）と第２のフリップフロップ（２ａ）とに共通のクロック信号を供給するクロック生成回路（３）とを備え、第１のスレーブラッチは、第１のインバータ（Ｉ１４）と、第１のインバータ（Ｉ１４）からの出力信号を入力とする第１のフィードバックインバータ（Ｉ１５）と、第１のインバータ（Ｉ１４）の入力端子と第１のフィードバックインバータ（Ｉ１５）の出力端子との間に接続された第１のスイッチ（Ｓ１３）とを有し、第１のフィードバックインバータ（Ｉ１５）の出力端子から第１のフリップフロップ（１ａ）の出力信号が出力される。

Description

半導体集積回路
　本発明は、半導体集積回路に関し、特に、マルチビットフリップフロップ回路に関するものである。
　半導体集積回路において、複数のフリップフロップで１つのクロックバッファを共有し、全体としてのクロックバッファの数を削減することで小面積化と低電力化の効果が得られるマルチビットフリップフロップは、近年の半導体集積回路で多用されている。
　フリップフロップはチップ面積と電力に大きな影響を及ぼす最も重要な基本回路の一つであるため、マルチビットフリップフロップのさらなる小面積化が要求される。
　その要求に対する解決策の一つは、その回路における一部分の削減である。例えば、特許文献１に示される典型的なマルチビットフリップフロップでは、出力回路を備える。これに対して、出力回路が削減されたマルチビットフリップフロップの例が特許文献２に示される。ここで出力回路とは、そこからの出力信号がフリップフロップの内部のトランジスタのゲート入力に接続されず、フリップフロップの外部の回路にのみ接続される回路である。
特開２０１７－０５５３３２号公報 特開２０１４－０６０７５０号公報
　上記従来の出力回路が削減されたマルチビットフリップフロップでは、信号伝搬経路が短いため、内部の電位状態が不安定である場合には、出力信号の波形が十分に整形されずに出力される。その結果、ノイズの影響を受けやすくなり、マルチビットフリップフロップの出力端子の接続先の回路までノイズの影響が伝搬する恐れがある。
　本発明の目的は、ノイズの影響を受けにくく、かつ小面積で構成できるマルチビットフリップフロップを備える半導体集積回路を提供することにある。
　ある観点によれば、本発明に係る半導体集積回路は、第１の入力回路、前記第１の入力回路からの出力信号を入力とする第１のマスターラッチ、および前記第１のマスターラッチからの出力信号を入力とする第１のスレーブラッチを備える第１のフリップフロップと、第２の入力回路、前記第２の入力回路からの出力信号を入力とする第２のマスターラッチ、および前記第２のマスターラッチからの出力信号を入力とする第２のスレーブラッチを備える第２のフリップフロップと、前記第１のフリップフロップと前記第２のフリップフロップとに共通のクロック信号を供給するクロック生成回路とを備え、前記第１のスレーブラッチは、第１のインバータと、前記第１のインバータからの出力信号を入力とする第１のフィードバックインバータと、前記第１のインバータの入力端子と前記第１のフィードバックインバータの出力端子との間に接続された第１のスイッチとを有し、前記第１のフィードバックインバータの出力端子から前記第１のフリップフロップの出力信号が出力される。
　これにより、出力回路を備えず、かつ、信号伝搬経路上のインバータの段数を十分確保できる回路構成を実現でき、内部の電位状態が不安定の場合でもノイズの影響を受けにくく、かつ小面積で構成できるマルチビットフリップフロップを備える半導体集積回路を構成できる。
　本発明によれば、ノイズの影響を受けにくく、かつ小面積で構成できるマルチビットフリップフロップを備える半導体集積回路を実現できる。
図１は、本発明の実施形態１に係る半導体集積回路が備えるマルチビットフリップフロップの回路構成を示す図である。 図２は、本発明の実施形態１に係る半導体集積回路が備えるマルチビットフリップフロップの内部電位状態を示す図である。 図３は、インバータの段数と信号波形の傾きの関係の一例を示す図である。 図４は、本発明の実施形態２に係る半導体集積回路が備えるマルチビットフリップフロップの回路構成を示す図である。 図５は、本発明の実施形態３に係る半導体集積回路が備えるマルチビットフリップフロップの回路構成を示す図である。 図６は、本発明の実施形態４に係る半導体集積回路が備えるマルチビットフリップフロップの回路構成を示す図である。 図７は、本発明の実施形態５に係る半導体集積回路が備えるマルチビットフリップフロップの回路構成を示す図である。
　以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下で説明する実施形態は、いずれも本発明の一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、電位状態、信号の波形、信号のタイミング等は、一例であり、本発明を限定する主旨ではない。また、以下の実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略又は簡略化する場合がある。
　《実施形態１》
　図１に示される本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ａは、第１のフリップフロップ１ａと、第２のフリップフロップ２ａと、クロック生成回路３とを備える。
　第１のフリップフロップ１ａは、（１）データＤ１を入力とするインバータＩ１１で構成される第１の入力回路、（２）スイッチＳ１１、インバータＩ１２とフィードバックトライステートインバータＩ１３とで構成され、第１の入力回路からの出力信号を入力とする第１のマスターラッチ、（３）スイッチＳ１２、第１のインバータＩ１４と第１のフィードバックインバータＩ１５と第１のスイッチＳ１３とで構成され、第１のマスターラッチからの出力信号を入力とする第１のスレーブラッチから成り、第１のフィードバックインバータＩ１５の出力端子から第１のフリップフロップ１ａの出力信号Ｑ１を出力する、出力回路のないフリップフロップである。
　第２のフリップフロップ２ａは、（１）データＤ２を入力としインバータＩ２１で構成される第２の入力回路、（２）スイッチＳ２１、インバータＩ２２とフィードバックトライステートインバータＩ２３とで構成され、第２の入力回路からの出力信号を入力とする第２のマスターラッチ、（３）スイッチＳ２２、第２のインバータＩ２４と第２のフィードバックインバータＩ２５と第２のスイッチＳ２３とで構成され、第２のマスターラッチからの出力信号を入力とする第２のスレーブラッチから成り、第２のフィードバックインバータＩ２５の出力端子から第２のフリップフロップ２ａの出力信号Ｑ２を出力する、出力回路のないフリップフロップである。
　クロック生成回路３は、インバータＩａとインバータＩｂとで構成される。クロック生成回路３は、クロックＣＫを入力とし、クロック内部信号ＮＣＫおよびＰＣＫを出力し、第１のフリップフロップ１ａと第２のフリップフロップ２ａへ共通に供給する。クロックＣＫがローレベルからハイレベルへ遷移するとき、スイッチＳ１１およびスイッチＳ２１がオフして新たなデータ入力を遮断すると同時に、スイッチＳ１２およびスイッチＳ２２がオンし、マスターラッチへ取り込まれたデータ信号がスレーブラッチへ転送される。
　図２は、クロックＣＫの遷移の直前にデータＤ１がハイレベルへ遷移した場合の、図１に示される各ノードの電位状態の例を示す図である。ノードｎ１１の電位が遷移中にスイッチＳ１１がオフとなりつつあるため、ノードｎ１１およびノードｎ１２の電位が不安定な状態で遷移し、大きく傾いた信号波形となっている。このノードｎ１１およびノードｎ１２での信号波形がノードｎ１３およびノードｎ１４での信号波形にまで影響している。従来の出力回路のないマルチビットフリップフロップでは、ノードｎ１４から直接出力されることとなり、ノイズの影響を受けやすくなり、マルチビットフリップフロップの出力端子の接続先の回路まで影響が伝搬する恐れがある。本実施形態によれば、スイッチＳ１２から第１のフリップフロップ１ａの出力信号Ｑ１への伝搬までにインバータを２段以上（第１のインバータＩ１４および第１のフィードバックインバータＩ１５）経由するので、傾いた信号波形を整形でき、出力信号Ｑ１のような波形が得られる。
　図３は、インバータの段数（横軸）と信号波形の傾き（縦軸）の関係の一例を示す図である。ここで、「信号波形の傾き」とは、信号の立ち上がりまたは立ち下がり時における瞬時的な電位変化からの傾斜の度合いであり、大きい値であるほどゆっくり電位が変化することを意味する。黒丸プロットで示されるように、入力信号の傾きを１００％としたとき、インバータを１段経由後は信号の傾きが約１０％であり入力信号の傾きの影響が残っているが、２段経由すれば信号の傾きさらに抑えられ、それ以上の段数では抑制効果が飽和することがわかる。したがって、本実施の形態によれば、出力回路を備えず、かつ、上述の経由段数を２段確保できるため、内部の電位状態が不安定の場合でもノイズの影響を受けにくく、かつ小面積でマルチビットフリップフロップ１０ａを構成できる。上述の図２、図３の説明は、第２のフリップフロップ２ａに対しても同様に有効である。
　以上のように、本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ａは、第１の入力回路、第１の入力回路からの出力信号を入力とする第１のマスターラッチ、および第１のマスターラッチからの出力信号を入力とする第１のスレーブラッチを備える第１のフリップフロップ１ａと、第２の入力回路、第２の入力回路からの出力信号を入力とする第２のマスターラッチ、および第２のマスターラッチからの出力信号を入力とする第２のスレーブラッチを備える第２のフリップフロップ２ａと、第１のフリップフロップ１ａと第２のフリップフロップ２ａとに共通のクロック信号を供給するクロック生成回路３とを備える。第１のスレーブラッチは、第１のインバータＩ１４と、第１のインバータＩ１４からの出力信号を入力とする第１のフィードバックインバータＩ１５と、第１のインバータＩ１４の入力端子と第１のフィードバックインバータＩ１５の出力端子との間に接続された第１のスイッチＳ１３とを有し、第１のフィードバックインバータＩ１５の出力端子から第１のフリップフロップ１ａの出力信号が出力される。
　これにより、出力回路を備えず、かつ、第１のスレーブラッチに入力された信号は、２つのインバータを経由してから第１のフリップフロップ１ａの出力信号として出力されるので、内部の電位状態が不安定の場合でもノイズの影響を受けにくく、かつ小面積なマルチビットフリップフロップ１０ａを備える半導体集積回路が実現される。
　《実施形態２》
　図４に示される本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｂは、第１のフリップフロップ１ｂと、第２のフリップフロップ２ｂと、クロック生成回路３とを備え、スキャンテスト対応構成となっており、第１のフリップフロップ１ｂから第２のフリップフロップ２ｂへシリアルにスキャン接続される。すなわち、第１のフリップフロップ１ｂが備える第１の入力回路は、実施形態１と異なり、第１のデータ入力信号であるデータＤ１、第１のスキャン入力信号であるスキャン入力データＤＴ、その２つを切り替えるスキャンイネーブルＮＴを入力とするセレクタＳＬ１で構成される。第２のフリップフロップ２ｂが備える第２の入力回路は、実施形態１と異なり、第２のデータ入力信号であるデータＤ２、第１のフリップフロップ１ｂ内のノードｎ１３をスキャン入力とし、その２つを切り替えるスキャンイネーブルＮＴを入力とするセレクタＳＬ２で構成される。それ以外は、図１に示される実施形態１と同様である。
　以上のように、本実施の形態本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｂによれば、第１の入力回路には、第１のデータ入力信号と第１のスキャン入力信号とが入力され、第２の入力回路には、第２のデータ入力信号と第１のインバータＩ１４に入力される信号とが入力される。よって、スキャン構成であっても、出力回路を備えず、かつ、上述の経由段数を２段確保できるため、内部の電位状態が不安定の場合でもノイズの影響を受けにくく、かつ小面積でマルチビットフリップフロップ１０ｂを構成できる。
　《実施形態３》
　図５に示される本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｃは、第１のフリップフロップ１ｃと、第２のフリップフロップ２ｃと、クロック生成回路３とを備え、実施形態２と同様に、スキャンテスト対応構成となっている。第２のフリップフロップ２ｃが備える第２の入力回路は、実施形態２と異なり、第２のデータ入力信号であるデータＤ２とフリップフロップ１内のノードｎ１４をスキャン入力とし、その２つを切り替えるスキャンイネーブルＮＴを入力とするセレクタＳＬ２で構成される以外は、図４に示される実施形態２と同様の構成である。
　以上のように、本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｃでは、第１の入力回路には、第１のデータ入力信号と第１のスキャン入力信号とが入力され、第２の入力回路には、第２のデータ入力信号と第１のインバータＩ１４から出力される信号とが入力される。
　実施形態２では、スイッチＳ１２から第２のフリップフロップ２ｃのスイッチＳ２１までの信号伝搬経路上にはセレクタＳＬ２のみである。それに対して本実施の形態では、その信号伝搬経路上には第１のインバータＩ１４とセレクタＳＬ２とがあるためスキャンデータの伝搬をより遅延させることができる。すなわち、第２のフリップフロップ２ｃのホールドに対して余裕が生じるメリットを備えつつ、内部の電位状態が不安定の場合でもノイズの影響を受けにくく、かつ小面積でマルチビットフリップフロップ１０ｃを構成できる。
　《実施形態４》
　図６に示される本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｄは、第１のフリップフロップ１ｄと、第２のフリップフロップ２ｄと、クロック生成回路３とを備え、実施形態３に対してリセット機能が付加された構成となっている。トライステート２入力ＮＡＮＤ　Ｃ１１およびＣ２１は、それぞれ、第１のフリップフロップ１ｄおよび第２のフリップフロップ２ｄのマスターラッチのフィードバックインバータとして用いられ、２入力ＮＡＮＤ　Ｃ１２およびＣ２２は、それぞれ、第１のフリップフロップ１ｄおよび第２のフリップフロップ２ｄのスレーブラッチのインバータとして用いられる。２入力ＮＡＮＤ　Ｃ１１、Ｃ２１、Ｃ１２およびＣ２２のそれぞれ一方の入力端子にはリセット信号Ｒが入力され、リセット信号Ｒがローレベルのとき、出力信号Ｑ１およびＱ２がローレベルとなる。
　以上のように、本実施の形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｄによれば、第１のインバータＩ１４は、一方の入力端子にリセット信号Ｒが入力される２入力ＮＡＮＤである。よって、リセット機能が付加された構成であっても、出力回路を備えず、かつ、上述の経由段数を２段確保できるため、内部の電位状態が不安定の場合でもノイズの影響を受けにくく、かつ小面積でマルチビットフリップフロップ１０ｄを構成できる。
　《実施形態５》
　図７に示される本実施形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｅは、第１のフリップフロップ１ｅと、第２のフリップフロップ２ｅと、クロック生成回路３とを備え、実施形態３に対してセット機能が付加された構成となっている。トライステート２入力ＮＡＮＤ　Ｃ１１およびＣ２１は、それぞれ、第１のフリップフロップ１ｅおよび第２のフリップフロップ２ｅのマスターラッチのインバータとして用いられ、２入力ＮＡＮＤ　Ｃ１２およびＣ２２は、それぞれ、第１のフリップフロップ１ｅおよび第２のフリップフロップ２ｅのスレーブラッチのフィードバックインバータとして用いられる。２入力ＮＡＮＤ　Ｃ１１、Ｃ２１、Ｃ１２およびＣ２２のそれぞれ一方の入力端子にはセット信号Ｓが入力され、セット信号Ｓがローレベルのとき、出力信号Ｑ１、Ｑ２がハイレベルとなる。
　以上のように、本実施の形態に係る半導体集積回路が備えるマルチビットフリップフロップ１０ｅによれば、第１のフィードバックインバータＩ１５は、一方の入力端子にセット信号Ｓが入力される２入力ＮＡＮＤである。よって、セット機能が付加された構成であっても、出力回路を備えず、かつ、上述の経由段数を２段確保できるため、内部の電位状態が不安定の場合でもノイズの影響を受けにくく、かつ小面積でマルチビットフリップフロップ１０ｅを構成できる。
　以上、本発明に係るマルチビットフリップフロップを備える半導体集積回路について、実施形態１～５を説明したが、これらの実施形態中の構成要素を組み合わせて新たな実施の形態とすることも可能である。
　また、インバータおよび２入力ＮＡＮＤの代わりに他の回路であっても、入力と出力が反転関係となる機能をもつ回路であるならば、具体的な回路構成を限定せずインバータとみなしてもよい。
　また、スイッチおよびトライステートインバータの代わりに他の回路であっても、入力と出力をクロック内部信号によって接続または遮断する機能をもつ回路であるならば、具体的な回路構成を限定せずスイッチとみなしてもよい。
　本発明に係る半導体集積回路は、出力回路がなくても、ノイズの影響を抑えることができるため、小面積で安定動作を求められるモバイル機器等の電子機器に搭載されるマルチビットフリップフロップ回路として有用である。
１ａ～１ｅ　第１のフリップフロップ
２ａ～２ｅ　第２のフリップフロップ
３　クロック生成回路
１０ａ～１０ｅ　マルチビットフリップフロップ
ＣＫ　クロック
ＮＣＫ、ＰＣＫ　クロック内部信号
Ｄ１、Ｄ２　データ
ＤＴ　スキャン入力データ
ＮＴ　スキャンイネーブル
Ｑ１、Ｑ２　出力信号
Ｒ　リセット信号
Ｓ　セット信号
Ｉ１１、Ｉ１２　インバータ
Ｉ１４　第１のインバータ
Ｉ１５　第１のフィードバックインバータ
Ｉ２１、Ｉ２２　インバータ
Ｉ２４　第２のインバータ
Ｉ２５　第２のフィードバックインバータ
Ｉａ、Ｉｂ　インバータ
Ｉ１３、Ｉ２３　フィードバックトライステートインバータ
Ｓ１１、Ｓ１２、Ｓ１３、Ｓ２１、Ｓ２２、Ｓ２３　スイッチ
ＳＬ１、ＳＬ２　セレクタ
ｎ１１、ｎ１２、ｎ１３、ｎ１４　ノード
ｎ２１、ｎ２２、ｎ２３、ｎ２４　ノード
Ｃ１１、Ｃ２１、Ｃ１２、Ｃ２２　２入力ＮＡＮＤ

Claims (5)

  1. 　第１の入力回路、前記第１の入力回路からの出力信号を入力とする第１のマスターラッチ、および前記第１のマスターラッチからの出力信号を入力とする第１のスレーブラッチを備える第１のフリップフロップと、
    　第２の入力回路、前記第２の入力回路からの出力信号を入力とする第２のマスターラッチ、および前記第２のマスターラッチからの出力信号を入力とする第２のスレーブラッチを備える第２のフリップフロップと、
    　前記第１のフリップフロップと前記第２のフリップフロップとに共通のクロック信号を供給するクロック生成回路とを備え、
    　前記第１のスレーブラッチは、第１のインバータと、前記第１のインバータからの出力信号を入力とする第１のフィードバックインバータと、前記第１のインバータの入力端子と前記第１のフィードバックインバータの出力端子との間に接続された第１のスイッチとを有し、
    　前記第１のフィードバックインバータの出力端子から前記第１のフリップフロップの出力信号が出力される、半導体集積回路。
  2. 　前記第１の入力回路には、第１のデータ入力信号と第１のスキャン入力信号とが入力され、
    　前記第２の入力回路には、第２のデータ入力信号と前記第１のインバータから出力される信号とが入力される、請求項１記載の半導体集積回路。
  3. 　前記第１の入力回路には、第１のデータ入力信号と第１のスキャン入力信号とが入力され、
    　前記第２の入力回路には、第２のデータ入力信号と前記第１のインバータに入力される信号とが入力される、請求項１記載の半導体集積回路。
  4. 　前記第１のインバータは、一方の入力端子にリセット信号が入力される２入力ＮＡＮＤである、請求項１～３のいずれか１項に記載の半導体集積回路。
  5. 　前記第１のフィードバックインバータは、一方の入力端子にセット信号が入力される２入力ＮＡＮＤである、請求項１～３のいずれか１項に記載の半導体集積回路。
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