JP5704600B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特にマスタスレーブ型フリップフロップ回路に関する。

近年、液晶パネルディスプレイの動画応答性能の向上に伴い、高速動作可能なＬＣＤドライバが求められている。例えば、ＬＣＤドライバに用いられているフリップフロップ回路（以下、ＦＦ回路と称す）の伝播遅延時間ｔｐｄを短縮化することで、ＬＣＤドライバを高速化することができる。さらにＬＣＤドライバへの入力映像信号のシリアル化に伴い、映像信号入力段のＦＦ回路はさらに高速動作を要求される。そのため、伝播遅延時間ｔｐｄの短縮と同時に、入力信号とクロック信号のスキューである、セットアップ時間とホールド時間を最適に調整できることが求められている。

特にシリアルデータ信号にクロック信号が埋め込まれている伝送方法では、クロックリカバリ回路で発生するクロックのアクティブエッジと、データ信号の変化点とが同じ時刻になるため、主にセットアップタイムの確保が重要になる。なぜなら、クロックリカバリ回路の位相調整によってセットアップタイムを大きく取ろうとすると、次のクロックのアクティブエッジとの関係で決まるため、制御が困難なホールドタイムが十分に確保できなくなるからである。

ＦＦ回路の動作速度を高速化する技術が、例えば、特開２００１−２３７６７５に記載されている（特許文献１参照）。特許文献１に記載のＤ−ＦＦ回路は、マスタスレーブ方式のＤ−ＦＦ回路であり、マスタＦＦの動作停止クロックを遅延させ、スレーブＦＦの動作開始クロックを早めることで伝播遅延時間Ｔｐｄを維持しながらセットアップ時間を短縮することができる。

図１は、特許文献１に記載のＤ−ＦＦ回路の構成を示す図である。図１を参照して特許文献１に記載のＤ−ＦＦ回路は、マスタＦＦ１００へのデータＤＡＴＡの入力を制御する入力制御スイッチＧ１と、マスタＦＦ１００と、マスタＦＦ１００から出力されたデータのスレーブＦＦ２００への入力を制御する入力制御スイッチＧ３と、スレーブＦＦ２００を備える。マスタＦＦ１００は、入力されたデータＤＡＴＡをラッチするための帰還制御スイッチＧ２とを備える。又、スレーブＦＦ２００は、入力されたデータをラッチするための帰還制御スイッチＧ４を備える。

入力制御スイッチＧ１及び帰還制御スイッチＧ２は、制御クロックＣＬＫ２、／ＣＬＫ２に同期して動作し、入力制御スイッチＧ３及び帰還制御スイッチＧ４は、制御クロックＣＬＫ、／ＣＬＫ１に同期して動作する。ここで、制御クロックＣＬＫ１、／ＣＬＫ１、ＣＬＫ２、／ＣＬＫ２は、図２に示すクロック発生回路３００によってクロックＣＬＫから生成される。

図２を参照して、クロック発生回路３００（スイッチ制御回路）は、入力側から順にカスケード接続されたインバータ３０１、バッファ３０２、インバータ３０３を備える。クロックＣＬＫは、インバータ３０１を介してクロック／ＣＬＫ１として出力される。クロック／ＣＬＫ１は、バッファ３０２を介してクロック／ＣＬＫ２として出力される。クロック／ＣＬＫ２は、インバータ３０３を介してクロックＣＬＫ２として出力される。すなわち、クロックＣＬＫ２、／ＣＬＫ２は、クロックＣＬＫ、／ＣＬＫ１を遅延させて生成される。

マスタＦＦ１００に入力信号を伝達する入力制御スイッチＧ１及びマスタＦＦ１００の帰還制御スイッチＧ２は、スレーブＦＦ２００に入力信号を伝達する入力制御スイッチＧ３よりも遅いタイミングのクロックＣＬＫ２、／ＣＬＫ２に同期して動作及び停止する。このため、マスタＦＦ１００からのデータ（内部データ）をスレーブＦＦ２００に取り込むタイミングは遅延し、クロックＣＬＫのみでマスタＦＦ及びスレーブＦＦを制御するＤ−ＦＦ回路に比べて、セットアップ時間が短縮される。一方、伝播遅延時間ｔｐｄは、クロックＣＬＫに応じて動作するスレーブＦＦ２００のスルー動作開始時刻に応じて決まる。このため、伝播遅延時間ｔｐｄを変更することなくセットアップ時間が短縮される。以上のことから、特許文献１に記載のＤ−ＦＦ回路は、伝播遅延時間ｔｐｄを維持しつつセットアップ時間を短縮することができる。

特開２００１−２３７６７５

伝播遅延時間ｔｐｄを短縮化するとともに、セットアップ時間を改善するためには、マスタＦＦに入力信号を伝達する入力制御スイッチを制御するクロックＣＬＫのアクティブエッジに対してデータＤＡＴＡの変化点を早くするか、データＤＡＴＡの変化点に対して入力制御スイッチを制御するクロックＣＬＫのアクティブエッジを遅くする必要がある。

例えば、入力制御スイッチを制御するクロックＣＬＫよりもデータＤＡＴＡを早くする方法として、入力制御スイッチを構成するトランジスタのゲート幅（Ｗ）を大きくすることが考えられる。しかし、トランジスタのゲートサイズを大きくした場合、入力制御スイッチを駆動するスイッチ制御回路（クロックバッファ）の出力負荷容量が大きくなり、クロックＣＬＫの信号波形はなまってしまう。又、このような波形なまりを避けるためにクロックバッファのサイズ（駆動力）を大きくした場合、クロックＣＬＫがデータＤＡＴＡに対して早くなってしまい、セットアップ時間の調整ができなくなる。

一方、データに対してクロックを遅らせるためにクロックバッファの駆動力を小さくすると、ＦＦ回路全体の伝播遅延時間ｔｐｄが大きくなってしまう。

以上のように、ＦＦ回路における伝播遅延時間ｔｐｄの短縮化とセットアップ時間の改善を両立させて調整することは困難となっている。

特許文献１に記載のＤ−ＦＦ回路では、伝播遅延時間ｔｐｄを維持しながらセットアップ時間を改善できるが、データを高速化して伝播遅延時間を短縮化するとともにセットアップ時間を調整して高速化に対応しようとする場合、以下のような問題がある。

入力制御スイッチＧ１のトランジスタのゲートサイズを大きくした場合、入力制御スイッチＧ１を制御するクロックバッファ（インバータ３０３、バッファ３０２）の出力に接続する負荷容量が大きくなり、クロックＣＬＫ２、／ＣＬＫ２の信号波形はなまってしまう。このような波形なまりを避けるためにインバータ３０３、バッファ３０２の駆動能力を大きくする必要がある。しかし、インバータ３０３、バッファ３０２に接続された負荷容量は、入力制御スイッチＧ１と帰還制御スイッチＧ２の合計となるため、インバータ３０３、バッファ３０２のサイズをこの負荷容量の合計に応じた大きさにする必要がある。すなわち、データの高速化に対応するためにクロックＣＬＫ２、／ＣＬＫ２の立ち下がりと立ち上がり時間を短くしようとすると、特許文献１の技術では、インバータ３０３、バッファ３０２を構成するトランジスタのサイズを必要以上に大きくする必要があり、Ｄ−ＦＦのレイアウトサイズが大きくなってしまう。

又、近年、ＬＣＤドライバの高速化と入力映像信号のシリアル伝送化及び低消費電力化に伴い、プロセスに応じた動作速度よりも高い速度のデータを転送するＦＦ回路が求められている。特許文献１に記載のＤ−ＦＦ回路では、クロックＣＬＫ２、／ＣＬＫ２のタイミングを調整する場合、入力制御スイッチＧ１と帰還制御スイッチＧ２の負荷容量の合計を考慮しなければならない。このため、従来技術では、高速データに応じたタイミング調整が難しく、より効率的にタイミング調整が可能なＤ−ＦＦ回路が求められている。

上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

本発明による半導体集積回路は、入力バッファ部（１）、マスタフリップフロップ部（２）、マスタ−スレーブ間スイッチ（３）、スレーブフリップフロップ部（４）を備えるＤ−ＦＦ回路と、クロックバッファ（１０３、１０４）とを具備する。入力バッファ部（１）は、第１制御クロック（Ｎ３、Ｎ４）に応じて、入力データ信号（ＤＡＴＡ）を出力するか、ハイインピーダンス（Ｈｉ−Ｚ）信号を出力するかを選択する。マスタフリップフロップ部（２）は、第２制御クロック（Ｎ１、Ｎ２）に応じて入力バッファ部（１）からのデータ信号を出力するか、出力中のデータ信号を保持するかを選択する。マスタ−スレーブ間スイッチ（３）は、第２制御クロック（Ｎ１、Ｎ２）に応じて、ハイインピーダンス信号（Ｈｉ−Ｚ）を出力するか、マスタフリップフロップ部（１）から出力されたデータ信号を出力するかの選択をする。スレーブフリップフロップ部（４）は、第２制御クロック（Ｎ１、Ｎ２）に応じて出力中のデータ信号を保持するか、マスタ−スレーブ間スイッチ（３）からのデータ信号を出力するかを選択する。クロックバッファ（１０３、１０４）は、第２制御クロック（Ｎ１、Ｎ２）を入力して、第１制御クロック（Ｎ３、Ｎ４）を生成して出力する。

本発明では、入力バッファ部（１）を制御する第１制御クロックを生成するクロックバッファ（１０３、１０４）から見た負荷容量が、マスタフリップフロップ部（２）、マスタ−スレーブ間スイッチ（３）、スレーブフリップフロップ部（４）に接続していないため、当該負荷容量を従来よりも小さくすることができる。このため、入力バッファ部（１）における遅延時間を短くするため、入力バッファ部（１）を構成するトランジスタのゲート幅を大きくした場合でも、クロックバッファのサイズの増大を抑制することができる。又、クロックバッファの出力負荷は入力バッファ部だけであるので、セットアップ時間調整用の遅延素子としてのクロックバッファ（１０３、１０４）を調整することで、他のタイミングに影響を与えずに入力バッファ部だけのタイミングを変えることができる。このため、セットアップ時間や伝播遅延時間の調整が容易となる。

本発明によれば、Ｄ−ＦＦ回路のタイミング調整が容易となる。

又、回路面積の増加を抑制しつつ、Ｄ−ＦＦ回路のタイミング調整が可能となる。

図１は、従来技術によるＤ−ＦＦ回路の構成の一例を示す図である。 図２は、従来技術によるクロック発生回路の構成の一例を示す図である。 図３は、本発明によるＤ−ＦＦ回路の構成の一例を示す図である。 図４は、本発明によるクロック発生回路の構成の一例を示す図である。 図５（ａ）、（ｂ）は、本発明によるＤ−ＦＦ回路におけるセットアップ時間の改善メカニズムを示すためのデータ転送動作の一例を示すタイミングチャートである。 図６は、本発明によるスイッチ制御回路の構成の他の一例を示す図である。 図７は、本発明によるＤ−ＦＦ回路の構成の他の一例を示す図である。

以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示す。

（Ｄ−ＦＦ回路の構成）
本発明による半導体集積回路は、図３に示すマスタスレーブ方式のＤ−ＦＦ回路と、図４に示すスイッチ制御回路１０を具備する。図３は、本発明によるＤ−ＦＦ回路の構成の一例を示す図である。図３を参照して、本発明によるＤ−ＦＦ回路は、入力バッファ部１、マスタＦＦ部２、マスタ−スレーブ間スイッチ３（以下、Ｍ−Ｓ間スイッチ３と称す）、スレーブＦＦ部４、出力バッファ部５を備える。

Ｄ−ＦＦ回路に入力されたデータＤＡＴＡは、入力バッファ部１を介してマスタＦＦ部２に入力される。マスタＦＦ部２から出力されるデータＱｍは、Ｍ−Ｓ間スイッチ３を介してスレーブＦＦ部４に入力される。スレーブＦＦ部４からの出力データは、出力バッファ部５を介してデータＯＵＴとして出力される。

図３に示す入力バッファ部１は、インバータ１１、ＣＭＯＳトランスファゲート１２を備える。インバータ１１は、入力されたデータの信号レベル（論理値）を反転しＣＭＯＳトランスファゲート１２に出力する。ＣＭＯＳトランスファゲート１２は、相互に相補な制御クロックＮ３、Ｎ４に応じてインバータ１１の出力とマスタＦＦ部２（入力端子Ｎｉｎ）との間の信号の伝達を制御する。詳細には、ＣＭＯＳトランスファゲート１２は、ソースとドレイン同士を相互に接続して入、出力端子とし、ゲートに制御クロックＮ３を入力するＮチャンネルＭＯＳトランジスタとゲートに制御クロックＮ４を入力するＰチャンネルＭＯＳトランジスタとで構成される。ＣＭＯＳトランスファゲート１２は、ハイレベル（以下、“Ｈ”と称す）の制御クロックＮ３及びローレベル（以下、“Ｌ”と称す）の制御クロックＮ４に応じてオンとなり、インバータ１１からの出力データをマスタＦＦ部２の入力端子Ｎｉｎに出力する。又、ＣＭＯＳトランスファゲート１２は、“Ｌ”の制御クロックＮ３及び“Ｈ”の制御クロックＮ４に応じてオフとなり、インバータ１１の出力と入力端子Ｎｉｎとの信号の伝達を遮断する。信号の伝達を遮断した状態のＣＭＯＳトランスファゲート１２は、ハイインピーダンス（以下、“Ｈｉ−Ｚ”と称す）を出力しているともいう。

図３に示すマスタＦＦ部２は、ＮＡＮＤ回路２１、インバータ２２、ＣＭＯＳトランスファゲート２３を備える。ＮＡＮＤ回路２１は、入力バッファ部１からの出力信号とセット信号ＳＢの信号レベル（論理値）の否定論理積を内部データＱｍとしてＭ−Ｓ間スイッチ３に出力する。又、ＮＡＮＤ回路２１から出力された内部データＱｍは、インバータ２２及びＣＭＯＳトランスファゲート２３を介して入力端子Ｎｉｎにフィードバック（帰還）される。尚、セット信号ＳＢを“Ｌ”にすることで、非同期でマスタＦＦ部２の内部データＱｍを“Ｈ”にすることができる。

ＣＭＯＳトランスファゲート２３は、相互に相補な制御クロックＮ１、Ｎ２に応じてインバータ２２の出力とマスタＦＦ部２の入力端子Ｎｉｎとの間の信号の伝達を制御する。詳細には、ＣＭＯＳトランスファゲート２３は、ＣＭＯＳトランスファゲート１２と同じ回路構成であり、ＮチャンネルＭＯＳトランジスタのゲートに制御クロックＮ１が入力され、ＰチャンネルＭＯＳトランジスタのゲートにＮ２が入力される。ＣＭＯＳトランスファゲート２３は、“Ｈ”の制御クロックＮ１及び“Ｌ”の制御クロックＮ２に応じてオンとなる。これにより、内部データＱｍは、インバータ２２によって反転され、マスタＦＦ部２の入力端子Ｎｉｎに出力（帰還）される。又、ＣＭＯＳトランスファゲート２３は、“Ｌ”の制御クロックＮ１及び“Ｈ”の制御クロックＮ２に応じてオフとなり、インバータ２２の出力から入力端子Ｎｉｎへの信号の伝達を遮断して“Ｈｉ−Ｚ”を出力する。

制御クロックＮ２と制御クロックＮ４、及び制御クロックＮ１と制御クロックＮ３はそれぞれ概相補の関係にある。このため、ＣＭＯＳトランスファゲート１２がオンのときＣＭＯＳトランスファゲート２３はオフとなり、入力されたデータＤＡＴＡはマスタＦＦ部２に取り込まれ、ＣＭＯＳトランスファゲート１２がオフのときＣＭＯＳトランスファゲート２３はオンとなり、取り込まれたデータＱｍはマスタＦＦ部２において保持（記憶）される。

図３に示すＭ−Ｓ間スイッチ３は、マスタＦＦ部２からの内部データＱｍのスレーブＦＦ部４への入力を制御するＣＭＯＳトランスファゲート３０を備える。詳細には、ＣＭＯＳトランスファゲート３０は、ＣＭＯＳトランスファゲート２３と同じ回路構成とゲートへのクロック信号の接続を持ち、“Ｈ”の制御クロックＮ１及び“Ｌ”の制御クロックＮ２に応じてオンとなり、マスタＦＦ部２からの出力内部データＱｍをスレーブＦＦ部４の入力端子に出力する。又、ＣＭＯＳトランスファゲート３０は“Ｌ”の制御クロックＮ１および“Ｈ”の制御クロックＮ２に応じてオフとなり、マスタＦＦ部２の出力からスレーブＦＦ部４の入力への信号の伝達を遮断して“Ｈｉ−Ｚ”を出力する。

図３に示すスレーブＦＦ部４は、ＮＡＮＤ回路４１、インバータ４２、ＣＭＯＳトランスファゲート４３を備える。ＮＡＮＤ回路４１は、Ｍ−Ｓ間スイッチ３を介したマスタＦＦ部２からの出力とリセット信号ＲＢ（ＲＢ：Ｒｅｓｅｔ Ｂａｒ）の信号レベル（論理値）の否定論理積を、出力バッファ部５に出力する。又、ＮＡＮＤ回路４１から出力された信号は、インバータ４２及びＣＭＯＳトランスファゲート４３を介してＮＡＮＤ回路４１の入力にフィードバックされる。尚、リセット信号ＲＢを“Ｌ”にすることで、非同期で出力データＯＵＴを“Ｌ”にすることができる。

ＣＭＯＳトランスファゲート４３は、相互に相補な制御クロックＮ２、Ｎ１に応じてインバータ４２の出力とスレーブＦＦ部４の入力端子（ＮＡＮＤ回路４１の入力）との間の信号の伝達を制御する。詳細には、ＣＭＯＳトランスファゲート４３は、“Ｈ”の制御クロックＮ２及び“Ｌ”の制御クロックＮ１に応じてオンとなり、インバータ４２によって反転されたＮＡＮＤ回路４１の出力をスレーブＦＦ部４の入力に出力（帰還）する。又、ＣＭＯＳトランスファゲート４３は、“Ｌ”の制御クロックＮ２及び“Ｈ”の制御クロックＮ１に応じてオフとなり、インバータ４２の出力からＮＡＮＤ回路４１の入力への信号の伝達を遮断する。

ＣＭＯＳトランスファゲート３０がオンのときＣＭＯＳトランスファゲート４３はオフとなり、マスタＦＦ部２から入力された内部データＱｍはスレーブＦＦ部４に取り込まれ、ＣＭＯＳトランスファゲート３０がオフのときＣＭＯＳトランスファゲート４３はオンとなり、取り込まれた内部データＱｍはスレーブＦＦ部４において保持（記憶）される。

以上のように、本発明によるＤ−ＦＦ回路では、マスタＦＦ部２へのデータＤＡＴＡの取り込みを制御する入力制御スイッチ（図３ではＣＭＯＳトランスファゲート１２）の開閉を、他のスイッチの開閉を制御する制御クロックＮ１、Ｎ２と異なる制御クロックＮ３、Ｎ４で制御している。これにより、マスタＦＦ部２への入力制御スイッチ（ＣＭＯＳトランスファゲート１２）の開閉タイミングを、他のスイッチに対して独立して調節することが可能となる。尚、他のスイッチとは、マスタＦＦ部２において内部データＱｍを保持する記憶モードになるかどうかを制御する帰還制御スイッチ（図３ではＣＭＯＳトランスファゲート２３）や、スレーブＦＦ部４への内部データＱｍの取り込みを制御する入力制御スイッチ（図３ではＣＭＯＳトランスファゲート３０）、及びスレーブＦＦ部４においてスレーブＦＦ部４の出力値を保持する記憶モードになるかどうかを制御する帰還制御スイッチ（図３ではＣＭＯＳトランスファゲート４３）を示す。

本発明によるＤ−ＦＦ回路における各スイッチの切り替えのタイミングは、例えば、図４に示すスイッチ制御回路１０によって制御される。図４は、本発明によるスイッチ制御回路１０の構成の一例を示す図である。図４を参照して、スイッチ制御回路１０は、インバータ１０１、１０２、１０３、１０４を備え、入力されるクロックＣＬＫに基づいて制御クロックＮ１、Ｎ２、Ｎ３、Ｎ４を生成する。

詳細には、インバータ１０１は、入力されるクロックＣＬＫの信号レベルを反転し、制御クロックＮ２としてインバータ１０２、１０４及びＤ−ＦＦ回路に出力する。インバータ１０２は、入力される制御クロックＮ２の信号レベルを反転し、制御クロックＮ１としてインバータ１０３及びＤ−ＦＦ回路に出力する。インバータ１０３は、入力される制御クロックＮ１の信号レベルを反転し、制御クロックＮ３としてＤ−ＦＦ回路に出力する。インバータ１０４は、入力される制御クロックＮ２の信号レベルを反転し、制御クロックＮ４としてＤ−ＦＦ回路に出力する。

本発明によるスイッチ制御回路１０では、互いに相補関係の一組の制御クロックＮ１、Ｎ２がクロックバッファ１０３、１０４に入力され、互いに相補関係の一組の制御クロックＮ３、Ｎ４が生成されるこのため、制御クロックＮ３、Ｎ４のタイミング調節は、インバータ１０３、１０４の駆動能力のみを調整することで可能となる。

又、インバータ１０３、１０４の出力は、ＣＭＯＳトランスファゲート１２に接続されているが、他の制御スイッチ（ＣＭＯＳトランスファゲート２３、３０、４３）には接続されていない。従って、インバータ１０３、１０４の出力は、他のスイッチによる負荷容量の影響を受けないため、インバータ１０３、１０４の駆動力を調整する場合、ＣＭＯＳトランスファゲート１２に起因する負荷容量のみを考慮すればよい。また逆に、インバータ１０３、１０４の駆動能力を変更しても、他の制御クロックＮ１、Ｎ２のタイミングに影響を与えることがない。つまり、独立してインバータ１０３、１０４の駆動能力を調整することができる。

発明者は、入力バッファ部１におけるデータＤＡＴＡの取り込みタイミングのみを調節すれば、他のスイッチのタイミング（マスタＦＦ部２におけるデータ保持や、内部データＱｍの取り込み及び保持のタイミング）を調節しなくても、データＤＡＴＡの速度に応じてＤ−ＦＦ回路のタイミング調節が可能となることを発見した。このため、本発明では、マスタＦＦ部２へのデータＤＡＴＡの取り込みを制御する入力制御スイッチ（ＣＭＯＳトランスファゲート１２）の開閉を、他のスイッチ（ＣＭＯＳトランスファゲート２３、３０、４３）に対して独立的に調整可能とした。又、入力制御スイッチ（ＣＭＯＳトランスファゲート１２）の開閉タイミングを調節する場合、他のスイッチによる負荷容量を考慮せずにインバータ１０３、１０４のみを調節すればよい。このため、本発明によれば、Ｄ−ＦＦ回路のタイミング調整が従来に比べてより効率的（容易）となる。

（動作）
次に、図５（ａ）、（ｂ）を参照して、本発明によるＤ−ＦＦ回路におけるセットアップ時間の改善メカニズムを説明する。以下では、立上がりエッジで動作するＤ−ＦＦ回路を一例に説明する。又、説明の簡単化のため、相補信号である制御クロックＮ１と制御クロックＮ２の位相差、及び相補信号である制御クロックＮ３と制御クロックＮ４との位相差は無視できるものとして説明する。

図５（ａ）は、本発明によるＤ−ＦＦ回路のタイミング調整前のデータ転送動作の一例を示すタイミングチャートである。図５（ａ）を参照して、データＤＡＴＡの取り込みに必要なセットアップ時間Ｔｓｔｐを“Ｔｓｔｐ１”とし、データＤＡＴＡの変換点となる時刻からＣＭＯＳトランスファゲート１２が動作を開始する制御クロックＮ３、Ｎ４のアクティブエッジまでの時間を“Ｔｄａ１”とする。ここで、“Ｔｓｔｐ１”が“Ｔｄａ１”よりも大きい場合、データＤＡＴＡの取り込みに必要なセットアップ時間を確保できず、データＤＡＴＡがＤ−ＦＦ回路に取り込まれないことがある。

このような問題に対し、データＤＡＴＡの取り込みに必要なセットアップ時間Ｔｓｔｐを“Ｔｄａ１”より短い“Ｔｓｔｐ２”に短縮することでデータＤＡＴＡの取り込みが可能となり、高速データに対応したＤ−ＦＦ回路とすることができる。

データＤＡＴＡの取り込みに必要なセットアップ時間Ｔｓｔｐを“Ｔｓｔｐ２”に短縮するためには、ＣＭＯＳトランスファゲート１２に搭載されたトランジスタのゲート幅Ｗを大きくする必要がある。しかし、この場合、ＣＭＯＳトランスファゲート１２を駆動するスイッチ制御回路１０の出力負荷容量が大きくなり、制御クロックＮ３、Ｎ４がなまってしまう。このような状態を避けるため、本発明では、インバータ１０３、１０４に搭載されたトランジスタのゲート幅Ｗを大きくすることで、当該クロックバッファの駆動能力を増大し、クロックバッファ（インバータ１０３、１０４）から見た負荷容量を低減する。この際、制御クロックＮ３、Ｎ４は、他の制御スイッチ（ＣＭＯＳトランスファゲート２３、３０、４３）に出力されていないため、他の制御スイッチに対する動作を考慮せずに、タイミング調整が可能となる。

本発明では、制御クロックＮ１、Ｎ２を出力するクロックバッファ（インバータ１０１、１０２）の駆動能力を変更せずに、データＤＡＴＡの取り込みに必要なセットアップ時間を調整することができる。すなわち、制御クロックＮ１、Ｎ２を出力するクロックバッファ（インバータ１０１、１０２）のサイズを増大せずに、データの高速化に応じたタイミング調整が可能となる。

又、高速化したデータを転送するためのタイミング調整方法として、制御クロックＮ３、Ｎ４の波形を鈍らせてセットアップ時間を確保する方法がある。図５（ｂ）は、タイミング調整後の制御クロックＮ３、Ｎ４の波形を示すタイミングチャートである。図５（ｂ）を参照して、制御クロックＮ３、Ｎ４の波形を鈍らせることで、データＤＡＴＡの変換点となる時刻からＣＭＯＳトランスファゲート１２が動作を開始する制御クロックＮ３、Ｎ４のアクティブエッジまでの時間を、必要なセットアップ時間Ｔｓｔｐ１よりも長い“Ｔｄａ２”に変更する。これにより、データが高速化しても、必要なセットアップ時間が確保される。

図５（ｂ）のように制御クロックＮ３、Ｎ４を遅らせる場合、クロックバッファ（インバータ１０３、Ｎ１０４）に搭載するトランジスタのゲート幅を小さくすればよい。この際、制御クロックＮ３、Ｎ４は、他の制御スイッチ（ＣＭＯＳトランスファゲート２３、３０、４３）に出力されていないため、他の制御スイッチに対する動作を考慮せずに、タイミング調整が可能となる。

又、上述と同様に、制御クロックＮ３、Ｎ４を遅らせる場合でも、制御クロックＮ１、Ｎ２を出力するクロックバッファ（インバータ１０１、１０２）の駆動能力を変更せずに、データＤＡＴＡの取り込みに必要なセットアップ時間を調整することができる。すなわち、制御クロックＮ１、Ｎ２を出力するクロックバッファ（インバータ１０１、１０２）のサイズを変更せずに、データの高速化に応じたタイミング調整が可能となる。

本発明におけるＤ−ＦＦ回路の伝播遅延時間ｔｐｄは、制御クロックＮ１、Ｎ２に応じて決まり、データＤＡＴＡの取り込みタイミングを決める制御クロックＮ３、Ｎ４に依存しない。このため、セットアップ時間を調整するために制御クロックＮ３、Ｎ４を調整しても、Ｄ−ＦＦ回路の伝播遅延時間には影響しない。すなわち、本発明によれば、Ｄ−ＦＦ回路の伝播遅延時間への影響を考慮することなくセットアップ時間を改善することができる。

本発明においてクロックバッファ（インバータ１０３、１０４）の出力は、マスタＦＦ部２、Ｍ−Ｓ間スイッチ３、スレーブＦＦ部４のいずれにも接続されず、入力バッファ部１の入力制御スイッチ（ここではＣＭＯＳトランスファゲート１２）のみに接続されている。このため、本発明によれば、入力バッファ部１の入力制御スイッチ（ＣＭＯＳトランスファゲート１２）以外の制御スイッチ（ＣＭＯＳトランスファゲート２３、３０、４２）による負荷容量を考慮せずに制御クロックＮ３、Ｎ４の波形を調整することができる。また逆に、制御クロックＮ３、Ｎ４の波形を調整しても他の制御クロックＮ１、Ｎ２のタイミングに影響を与えることがない。つまり、独立してＮ３、Ｎ４を調整することができるようになる。これにより、クロックバッファ（インバータ１０３、１０４）の大きさを必要以上に大きく変更することなく、クロックＣＬＫの高速化に応じて制御クロックＮ３、Ｎ４の波形を調整することができる。そのため、従来よりも効率的に（容易に）高速化に対応するためのタイミング調節が可能となる。

以上のように、本発明によれば、マスタスレーブ方式のＤ−ＦＦにおいて、マスタＦＦ部２へのデータ信号ＤＡＴＡの取り込みを制御する制御クロックＮ３、Ｎ４と、マスタＦＦ部２におけるデータ保持、及びスレーブＦＦ部４へのデータ取り込みや保持を制御する制御クロックＮ１、Ｎ２を異なるクロックバッファで生成している。このため、マスタＦＦ部２へのデータ入力制御スイッチ以外の制御スイッチによる負荷容量を考慮せずに、当該入力制御スイッチを制御する制御クロックＮ３、Ｎ４のタイミング調節を行うことが可能となる。これにより、マスタスレーブ方式のＤ−ＦＦのタイミング調節が容易になるとともに、必要以上のクロックバッファのサイズ増加を抑制することが可能となる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。例えば、図４で示したスイッチ制御回路１０では、制御クロックＮ３、Ｎ４を生成するクロックバッファとしてインバータが用いられたが、これに替えて、図６に示すように、正転バッファ２０３、２０４としても良い。

図６は、本発明によるスイッチ制御回路１０の構成の他の一例を示す図である。図６を参照して、スイッチ制御回路１０は、インバータ１０１、１０２及び正転バッファ２０３、２０４を備え、入力されるクロックＣＬＫに基づいて制御クロックＮ１、Ｎ２、Ｎ３、Ｎ４を生成する。

詳細には、インバータ１０１は、入力されるクロックＣＬＫの信号レベルを反転し、制御クロックＮ２としてインバータ１０２、正転バッファ１０４及びＤ−ＦＦ回路に出力する。インバータ１０２は、入力される制御クロックＮ２の信号レベルを反転し、制御クロックＮ１として正転バッファ２０３及びＤ−ＦＦ回路に出力する。正転バッファ２０３は、入力される制御クロックＮ１をバッファリングした後、制御クロックＮ４としてＤ−ＦＦ回路に出力する。正転バッファ２０４は、入力される制御クロックＮ２をバッファリングした後、制御クロックＮ３としてＤ−ＦＦ回路に出力する。

図６に示す一例では、インバータ１０３、１０４に変えてバッファ２０３、２０４を使用しているため、出力のＮ３とＮ４を入れ替えている。これ以外のタイミング調整に関する動作は、上述と同様である。又、正転バッファ２０３、２０４は、カスケード接続された偶数個（通常２つ）のインバータを含む。このため、制御クロックＮ３、Ｎ４の制御クロックＮ１、Ｎ２に対する遅延量はより大きくなり、上述の例よりも小さいセットアップ時間でも動作可能となる。又、制御クロックＮ３、Ｎ４の立上がり時間及び立下がり時間（ｔｒ、ｔｆ）をより小さくすることができるため、更に高速動作への対応が可能になる。更に、インバータ１０１、１０２から見た負荷容量がバッファ２０３、２０４の初段のインバータだけになるため、駆動能力を変えるためにバッファ２０３、２０４の出力段のインバータを構成するトランジスタのディメンジョンを変更しても、インバータ１０１、１０２の負荷容量が変わらず、制御クロックＮ１、Ｎ２に与える影響が全くなくなって、さらにセットアップ時間の調整がしやすくなるというメリットがある。

又、図３では、マスタＦＦ部２へのデータＤＡＴＡの入力制御スイッチとしてＣＭＯＳトランジスタを利用したＣＭＯＳトランスファゲート１２を一例に説明したが、これに限らず他の構成のスイッチ回路でも構わない。更に、図３に示すインバータ１１及びＣＭＯＳトランスファゲート１２に替えて、制御クロックＮ３、Ｎ４によって動作が制御されるクロックドインバータ１３としてもよい。

図７は、本発明によるＤ−ＦＦ回路の構成の他の一例を示す図である。図７に示すＤ−ＦＦ回路は、クロックドインバータ１３を備える入力バッファ部１を具備する。これ以外の構成は、図３に示すＤ−ＦＦ回路と同様である。

クロックドインバータ１３は、入力されたデータの信号レベル（論理値）の反転出力をマスタＦＦ部２の入力端子Ｎｉｎに出力する。詳細には、クロックドインバータ１３は、“Ｈ”の制御クロックＮ３及び“Ｌ”の制御クロックＮ４に応じてオンとなり、データＤＡＴＡの反転データをマスタＦＦ部２の入力端子Ｎｉｎに出力する。又、クロックドインバータ１３は、“Ｌ”の制御クロックＮ３及び“Ｈ”の制御クロックＮ４に応じてオフとなり、マスタＦＦ部２の入力端子Ｎｉｎをハイインピーダンスとする。

図７に示すＤ−ＦＦ回路の動作や、タイミング調整の容易性が向上するという効果は、上述と同様である。しかし、クロックドインバータのレイアウト面積は、トランスファゲートに比べて小さくすることが可能であるという利点がある。詳細には、図３に示す入力バッファ部１の場合、インバータ１１とＣＭＯＳトランスファゲート１２のそれぞれを構成するトランジスタを、それぞれ別々に形成する必要がある。一方、クロックドインバータ１３は、制御クロックＮ３、Ｎ４に応じてスイッチング制御を行うスイッチトランジスタと、信号を反転するためのインバータトランジスタのそれぞれの拡散層を共通化することができる。このため、入力バッファ部１としてクロックドインバータ１３を利用することにより、入力バッファ部１の面積を小さくすることが可能となる。

上述したＤ−ＦＦ回路及びスイッチ制御回路１０は、技術的矛盾のない範囲内で、組み合わせることが可能である。又、図５では、立上がりエッジで動作するＤ−ＦＦ回路を一例として説明したが、立下りエッジで動作するＤ−ＦＦ回路にも同様に適用できる。更に、上述の例では、マスタＦＦ部２、Ｍ−Ｓ間スイッチ３、スレーブＦＦ部４のそれぞれは同じ制御クロックＮ１、Ｎ２に同期して動作したが、これに限らず、制御クロックＮ３、Ｎ４と異なれば、それぞれ異なる制御クロックに同期して動作してもかまわない。

本発明では、スイッチ制御回路１０におけるクロックバッファから見た負荷容量は、入力バッファ部１のみに起因しているため従来よりも小さくなっている。このため、入力バッファ部１における遅延時間を短くするため、入力制御スイッチ（ＣＭＯＳトランスファゲート１２又はクロックドインバータ１３）を構成するトランジスタのゲート幅を大きくした場合でも、クロックバッファのサイズの増大を抑制することができる。又、遅延素子を兼ねるクロックバッファ（インバータ１０３、１０４又は正転バッファ２０３、２０４）は、入力制御スイッチ（ＣＭＯＳトランスファゲート１２又はクロックドインバータ１３）を構成するＮチャネル型ＭＯＳトランジスタやＰチャネル型ＭＯＳトランジスタのゲートを駆動するだけでよい。このため、タイミング調整のためにトランジスタのサイズを大きくしたとしても全体のレイアウトサイズに与える影響は小さく、クロックバッファに接続される他の構成（図示なし）への影響も少ないためセットアップ時間の調整が容易になった。

１ ：入力バッファ部
２ ：マスタＦＦ部
３ ：Ｍ−Ｓ間スイッチ
４ ：スレーブＦＦ部
５ ：出力バッファ部
１０：スイッチ制御回路
１１：インバータ
１２、２３、３０、４３：ＣＭＯＳトランスファゲート
１３：クロックドインバータ
２１、４１：ＮＡＮＤ回路
２２、４２、１０１〜１０４：インバータ
２０３、２０４：正転バッファ
Ｎ１〜Ｎ４：制御クロック

Claims (5)

1. 第１制御クロックに応じて、入力データ信号を出力するか、ハイインピーダンス信号を出力するかを選択する入力バッファ部と、
   第２制御クロックに応じて、前記入力バッファ部からのデータ信号を出力するか、出力中のデータ信号を保持するかを選択するマスタフリップフロップ部と、
   前記第１制御クロックと異なる第３制御クロックに応じて、ハイインピーダンス信号を出力するか、前記マスタフリップフロップ部からのデータ信号を出力するかを選択するマスタ−スレーブ間スイッチと、
   前記第１制御クロックと異なる第４制御クロックに応じて出力中のデータ信号を保持するか、前記マスタ−スレーブ間スイッチからのデータ信号を出力するかを選択するスレーブフリップフロップ部と
   を備えるＤ−ＦＦ回路と、
   前記第２制御クロックを入力して前記第１制御クロックを生成して出力するクロックバッファと
   を具備する
   半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記クロックバッファは、インバータである
   半導体集積回路。
3. 請求項１に記載の半導体集積回路において、
   前記クロックバッファは、正転バッファである
   半導体集積回路。
4. 請求項１から３のいずれか１項に記載の半導体集積回路において、
   前記第３制御クロックは前記第２制御クロックである
   半導体集積回路。
5. 請求項１から３のいずれか１項に記載の半導体集積回路において、
   前記第４制御クロックは前記第２制御クロックである
   半導体集積回路。

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