JP4711915B2 - 電子回路 - Google Patents

Description

本発明は、両エッジを用いるクロック系統に供給するクロック信号をクロックゲーティングする電子回路に関する。

従来、半導体集積回路において、クロックの両エッジでデータを取り込むフリップフロップやメモリを用いる場合がある。このクロックの両エッジでデータを取り込むフリップフロップやメモリは、クロックの高速化だけでなく、クロック系統の充放電を半分にすることができる。このため、これらのフリップフロップやメモリは、低消費電力ＬＳＩに用いられてきている。

また、低消費電力化の基本的な技術の一つにクロックゲーティングがある。このクロックゲーティングは、半導体集積回路内において、動作の必要の無い回路部へのクロック伝達を一時的に停止する技術である。このクロックゲーティングにより、無駄な電流消費を抑制することができる。

このクロックゲーティングを実施する従来の電子回路（クロック用ゲート回路）は、例えば、出力クロック信号の供給を停止している期間中は、この出力クロック信号の供給を停止した際における出力クロック信号の状態を保持してフリップフロップ回路へ出力する。また、出力クロック信号の供給を再開する際には、この出力クロック信号の供給を停止した時の出力クロック信号の状態と、出力クロック信号の供給を再開する時の入力クロック信号の状態とが、一致するように、出力クロック信号を入力クロック信号と同相のまま又は逆相にしてフリップフロップ回路へ出力する。これにより、出力クロック信号に余分なエッジが発生するのを防止する（例えば、特許文献１参照。）。

上記従来技術のように、クロックの立ち上がりエッジと立ち下りエッジの双方でデータを取り込むフリップフロップやメモリを用いると、通常の立ち上がりエッジ（もしくは立ち下りエッジ）のみでデータを取り込むフリップフロップやメモリを用いる場合と比較して、クロック周波数（動作周波数）を上げることができる。したがって、高速動作ＬＳＩに用いられている。

また、クロックの両エッジを用いることで、クロック系統の充放電が半分になるため、低消費電力ＬＳＩにもこのような技術が用いられている。

しかし、上記従来技術の電子回路は、少なくとも２つの排他的論理和演算回路と、２つのラッチ回路とを備える必要があり、 回路構成が複雑になり回路面積が増大するという問題が生じ得る。
特開平１１−２７４９０５号公報

本発明は、回路を簡略化しつつ、両エッジクロックに対応したクロックゲーティングをすることが可能な電子回路を提供することを目的とする。

本発明に係る電子回路は、両エッジを用いるクロック系統に供給するクロック信号をクロックゲーティングする電子回路であって、
入力が入力端子に接続され、前記クロック信号が前記入力端子を介して入力され、制御信号に応じて前記クロック信号を正転または反転させた第１の信号を出力する信号正転/反転切換器と、
入力が前記信号正転/反転切換器の出力に接続され、入力された前記第１の信号を出力端子を介して第２の信号として出力し、イネーブル端子を介して入力されたイネーブル信号に応じて前記第２の信号の状態を保持する信号保持器と、
前記クロック信号と前記第２の信号とを比較し、前記第１の信号が前記第２の信号に一致するように、前記信号正転/反転切換器に前記制御信号を出力する入力/出力比較器と、を備えることを特徴とする。

本発明の一態様に係る電子回路によれば、回路を簡略化しつつ、両エッジクロックに対応したクロックゲーティングをすることが可能な電子回路を提供することができる。

本発明の一態様に係る電子回路（クロックゲーティング回路）は、両エッジを用いるクロック系統に供給するクロック信号をクロックゲーティングするものである。この電子回路は、停止したい任意のエッジの遷移のみを、容易に抑制し、所望のクロック信号を該クロック系統に供給することができる。

以下、本発明に係る各実施例について図面を参照しながら説明する。

図１は、本発明の一態様である実施例１に係る電子回路の要部構成を示すブロック図である。

図１に示すように、電子回路１００は、入力が入力端子１に接続され、クロック信号（入力信号）ＣＫが入力端子１を介して入力され、制御信号Ｓに応じてクロック信号ＣＫを正転または反転させた第１の信号Ｘを出力する信号正転/反転切換器２と、入力が信号正転/反転切換器２の出力に接続され、入力された第１の信号Ｘを出力端子４を介して第２の信号（出力信号）GＣKとして出力し、イネーブル端子３を介して入力されたイネーブル信号ＥＮに応じて第２の信号ＧＣＫの状態を保持する信号保持器５と、クロック信号ＣＫと第２の信号ＧＣＫとを比較し、第１の信号Ｘが第２の信号ＧＣＫに一致するように、信号正転/反転切換器２に制御信号Ｓを出力する入力/出力比較器６とを備える。

信号正転／反転切換器２は、クロック信号ＣＫを入力し、入力／出力比較器６からの制御信号Ｓによりクロック信号（入力信号）ＣＫの正転信号または反転信号を選択して第１の信号Xとして出力する働きをする。

信号保持器５は、例えば、イネーブル信号ＥＮが”Ｌｏｗ”の時はイネーブル信号ＥＮが”Ｈｉｇｈ”から”Ｌｏｗ”に変わる瞬間に出力されている第２の信号（出力信号）ＧＣＫの状態を保持する。一方、信号保持器５は、イネーブル信号ＥＮが”Ｈｉｇｈ”の時は信号正転／反転切換器２の第１の信号Xを第２の信号ＧＣＫとしてそのまま出力端子４に伝える。

入力／出力比較器６は、既述のように、クロック信号ＣＫと出力信号ＧＣＫとを比較し、出力信号ＧＣＫと第１の信号Xが同じ（出力ＧＣＫが”Ｈｉｇｈ”の時は信号Xが”Ｈｉｇｈ”に、また出力ＧＣＫが”Ｌｏｗ”の時は信号Xが”Ｌｏｗ”）になるように制御信号Ｓを出力する。

ここで、以上のような構成を有する電子回路１００の動作について説明する。図２は、本発明の実施例１に係る電子回路１００の理想的な動作の一例を示すタイミングチャートである。

１）図２に示すように、まず、イネーブル信号ＥＮが”Ｈｉｇｈ”の場合、信号保持器５は、出力信号ＧＣＫを保持せず、信号正転／反転切換器２の出力Xを出力ＧＣＫに伝える状態となっている。

また、信号正転／反転切換器２は、入力／出力比較器６からの制御信号Ｓにより出力ＧＣＫと一致するクロック信号ＣＫの正転あるいは反転を第１の信号Xとして出力し、その第１の信号Xがそのまま第２の信号（出力信号）ＧＣＫとなる。

このイネーブル信号ＥＮが”Ｈｉｇｈ”の期間は、制御信号Ｓで選択された、クロック信号ＣＫの正転あるいは反転の信号がそのまま出力信号ＧＣＫの出力となる。

２）次に、イネーブル信号ＥＮが”Ｈｉｇｈ”から”Ｌｏｗ”に変化すると、信号保持器５はイネーブル信号ＥＮが”Ｈｉｇｈ”から”Ｌｏｗ”に変わる瞬間の第２の信号ＧＣＫを保持し、クロック信号ＣＫが変化しても、第２の信号（出力信号）ＧＣＫの状態を一定に保持し続ける。

一方、出力端子４が一定の値を出力し続ける間も、入力／出力比較器６はクロック信号ＣＫと第２の信号（出力信号）ＧＣＫが一致するように制御信号Ｓを変化させ、信号正転／反転切換器２が出力する第１の信号Xは第２の信号（出力信号）ＧＣＫと一致している。

３）次に、イネーブル信号ＥＮが”Ｌｏｗ”から”Ｈｉｇｈ”に変化すると、信号保持器５は第２の信号（出力信号）ＧＣＫの状態を保持せず、信号正転／反転切換器２の第１の信号Xを出力端子４に伝える状態となる。しかし、第１の信号Xと第２の信号（出力信号）ＧＣＫは同じ（出力ＧＣＫが”Ｈｉｇｈ”の時は信号Xが”Ｈｉｇｈ”に、また出力ＧＣＫが”Ｌｏｗ”の時は信号Xが”Ｌｏｗ”）となっているためにすぐには値が変化しない。

以降、電子回路１００は、イネーブル信号ＥＮが”Ｈｉｇｈ”になってからは、１)に戻り動作を繰り返す。

上記のような動作をする電子回路１００により、クロック信号ＣＫにおける削除したいエッジのみを抑制し、立ち上がりエッジおよび立ち下がりエッジの両方のデータ遷移が意味を持つダブルエッジ記憶装置を用いたクロック系統においても、期待通りのゲーティングクロックを得ることができる。

以上のように、本実施例に係る電子回路によれば、両エッジクロックに対応したクロックゲーティングをすることができる。

実施例１では、ブロック図を用いて各構成について述べた。本実施例では、各ブロックについて、具体的な構成を適用した一例について述べる。

図３は、本発明の一態様である実施例２に係る電子回路２００の要部構成を示す回路図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。

図３に示すように、信号正転/反転切換器２は、入力端子１に入力が接続されたインバータ７と、入力端子１に第１の入力８ａが接続されるとともに第２の入力８ｂにインバータ７の出力が接続され、選択入力端子８ｃに入力される制御信号Ｓに応じて第１の入力８ａ、第２の入力８ｂに入力された信号を切り替えて第１の信号Ｘを出力するマルチプレックサ８とを有する。

また、信号保持器５は、Ｄ入力にマルチプレックサ８の出力が接続され、Ｇ入力にイネーブル端子３が接続されたラッチ回路９を有する。

このラッチ回路９は、入力された第１の信号Ｘを出力端子を介して第２の信号ＧＣＫとして出力し、イネーブル信号ＥＮの入力に応じて第２の信号（出力信号）ＧＣＫの状態を保持する。

また、入力/出力比較器６は、一方の入力が入力端子１に接続されるとともに他方の入力が出力端子４に接続され、出力がマルチプレックサ８の選択入力端子８ｃに接続された排他的論理和演算回路１０を有する。

この排他的論理和演算回路１０は、クロック信号（入力信号）ＣＫと第２の信号（出力信号）ＧＣＫとを比較し第１の信号Ｘが第２の信号ＧＣＫに一致するように制御信号Ｓを出力する。

以上のような構成を有する電子回路２００の動作について説明する。なお、本発明の実施例２に係る電子回路の理想的な動作の一例を示すタイミングチャートは、実施例１で説明された図２と同様である。

１）図２に示すように、まず、イネーブル信号ＥＮが”Ｈｉｇｈ”の場合、ラッチ回路５はマルチプレクサ８が出力する第１の信号Xを第２の信号（出力信号）ＧＣＫとして出力端子４に伝える状態となっている。

また、第２の信号（出力信号）ＧＣＫが”Ｌｏｗ”の場合、クロック信号ＣＫに”Ｌｏｗ”が入力されると排他的論理和演算回路１０の出力する制御信号Ｓが”Ｌｏｗ”となり、マルチプレクサ８で第１の入力（正転（“0”））８ａ側が選択されて第１の信号Xが”Ｌｏｗ”となり、第２の信号（出力信号）ＧＣＫが”Ｌｏｗ”の状態が保持される。

さらに、クロック信号ＣＫが”Ｈｉｇｈ”になると、排他的論理和演算回路１０が出力する制御信号Ｓが変化する前に、第１の信号Xが”Ｈｉｇｈ”となり第２の信号ＧＣＫが”Ｈｉｇｈ”となる。

このように、イネーブル信号ＥＮが”Ｈｉｇｈ”の場合、電子回路２００は、クロック信号ＣＫをそのまま出力信号ＧＣＫとして出力する。

２）次に、イネーブル信号ＥＮが”Ｈｉｇｈ”から”Ｌｏｗ”に変化すると、ラッチ回路９は、イネーブル信号ＥＮが”Ｈｉｇｈ”から”Ｌｏｗ”に変わる瞬間の第２の信号（出力信号）ＧＣＫの状態を保持する。

これにより、イネーブル信号ＥＮが”Ｌｏｗ”の場合、電子回路２００は、クロック信号ＣＫが変化しても、出力信号ＧＣＫを一定に保持し続ける。

一方、出力信号ＧＣＫが一定の値である間も、排他的論理和演算回路１０は、クロック信号ＣＫと出力信号ＧＣＫとが一致するように制御信号Ｓを変化させる。これにより、マルチプレクサ８が出力する第１の信号Xは出力信号ＧＣＫと同じになるように制御される。

３）次に、イネーブル信号ＥＮが”Ｌｏｗ”から”Ｈｉｇｈ”に変化すると、ラッチ回路９は、この時の第２の信号（出力信号）ＧＣＫの状態を保持しないで、マルチプレクサ８が出力する第１の信号Xを第２の信号（出力信号）ＧＣＫとして出力端子４に伝える状態となる。しかし、上述のように、排他的論理和演算回路１０から出力される制御信号Ｓによりマルチプレックサ８が制御されて、第１の信号Xと第２の信号（出力信号）ＧＣＫは位相が同じとなっている。すなわち、第２の信号（出力信号）ＧＣＫが”Ｈｉｇｈ”の時は第１の信号Xが”Ｈｉｇｈ”、また第２の信号（出力信号）ＧＣＫが”Ｌｏｗ”の時は信号Xが”Ｌｏｗ”となっている。

これにより、イネーブル信号ＥＮが“Ｌｏｗ”から”Ｈｉｇｈ”に変化しても、電子回路２００は、すぐには出力信号ＧＣＫを変化させない。

以降、電子回路２００は、イネーブル信号ＥＮが”Ｈｉｇｈ”になってからは、１)に戻り動作を繰り返す。

以上のように、クロック信号ＣＫとイネーブル信号ＥＮが電子回路２００に入力された場合、図２に示すようにクロックゲーティングされた期待する出力信号ＧＣＫが得られる。

このように、クロック信号ＣＫにおける削除したいエッジのみを抑制し、立ち上がりエッジおよび立ち下がりエッジの両方のデータ遷移が意味を持つダブルエッジ記憶装置を用いたクロック系統においても、期待通りのゲーティングクロックを得ることができる。

ここで、電子回路２００において、信号正転／反転切換器２および信号保持器５は、入力端子１から入力されたクロック信号（入力信号）ＣＫを出力端子４に出力する経路となり、回路的に遅いと電子回路２００の遅延が大きくなり得る。そのため、信号正転／反転切換器２および信号保持器５は高速な回路であるのが好ましい。一方、入力/出力比較器６は速すぎても遅すぎても不具合が生じ得るため、タイミングに配慮する必要がある。

以下、入力/出力比較器６の速度的な制約およびイネーブル信号ＥＮと入力信号ＣＫのタイミング的な制約について説明する。

図４は、本発明の実施例２に係る電子回路２００の回路遅延を考慮した動作の一例を示すタイミングチャートである。

既述のように、イネーブル信号ＥＮが”Ｈｉｇｈ”のとき、電子回路２００は入力信号ＣＫを出力信号ＧＣＫとして出力端子４に出力する。このとき、出力信号ＧＣＫは、入力信号ＣＫより信号正転／反転切換器２および信号保持器５の回路遅延分だけ遅れた信号となる（図４のＡ）。このとき、入力信号ＣＫと出力信号のＧＣＫを比較し、制御信号Ｓを出力する入力/出力比較器６は、制御信号Ｓを変化させてはいけない。そのため、入力/出力比較器６の処理速度は信号正転／反転切換器２および信号保持器５の回路遅延分よりも遅くなければいけない。

もし、入力/出力比較器６の処理速度が信号正転／反転切換器２および信号保持器５の回路遅延分よりも速い場合は、入力信号ＣＫが変化しなくても制御信号Ｓだけが切り替わることになる。これにより、クロック信号ＣＫに関係なく、第１の信号Ｘが制御信号Ｓに同期して“Ｈｉｇｈ”“Ｌｏｗ”が切り替わることになる。これにより、イネーブル信号ＥＮが“Ｈｉｇｈ”のとき出力信号ＧＣＫの状態“Ｈｉｇｈ”“Ｌｏｗ”が切り替わることになる。結果として、出力信号ＧＣＫが入力信号ＣＫに関係なく変化し発振してしまう。

次に、イネーブル信号ＥＮが”Ｈｉｇｈ”から”Ｌｏｗ”に切り替わる瞬間、つまり出力信号ＧＣＫを保持する場合は、信号保持器５は、入力信号ＣＫの変化の直前（あるいは同時）に変化しても保持することが可能である（図４のＢ）。

次に、イネーブル信号ＥＮが”Ｌｏｗ”から”Ｈｉｇｈ”に切り替わる瞬間、つまり入力信号ＣＫのエッジに同期した出力信号ＧＣＫを出力する状態に戻す場合について検討する。この場合、入力/出力比較器６が制御信号Ｓで選択されている第１の信号Xと出力信号ＧＣＫが不一致と判断し、制御信号Ｓを変化させ、第１の信号Xと出力信号ＧＣＫを一致させてからイネーブル信号ＥＮを変化させる必要がある（図４のＣ）。

これよりも早くイネーブル信号ＥＮを変化させてしまうと、出力信号ＧＣＫには余分な信号の変化（エッジ）が見えてしまうことになる。また、入力/出力比較器６の速度が遅すぎる場合、この入力信号ＣＫのエッジからイネーブル信号ＥＮを変化させてもよい時間が遅くなってしまい、高速な回路に適応できないことになる。

上記のように、入力/出力比較器６は速すぎても遅すぎてもいけないことになる。また、入力信号ＣＫとイネーブル信号ＥＮの間においても、タイミング的な制約が存在する。このようなタイミング的な制約を考慮し、電子回路（クロックゲーティング回路）２００のサイズやしきい値を調整する必要があり、かつタイミングライブラリに入力信号ＣＫとイネーブル信号ＥＮのタイミングを規定する必要がある。

以上のように、本実施例に係る電子回路によれば、実施例１と同様に、両エッジクロックに対応したクロックゲーティングをすることができる。特に、既述の従来技術と比較して、ラッチ回路と排他的論理和演算回路を減らすことができ、回路を簡略化することができる。

実施例２では、各ブロックについて、具体的な構成を適用した一例について述べた。

本実施例では、さらに具体的な回路構成を適用した一例について述べる。

図５は、本発明の一態様である実施例３に係る電子回路３００の要部構成を示す回路図である。なお、実施例１、２と同様の符号を付された構成は、実施例１、２と同様の構成である。

図５に示すように、信号正転/反転切換器２は、入力端子１に入力が接続された第１のインバータ１７と、入力端子１に入力が接続され、出力が信号保持器５の入力に接続され、制御信号Ｓおよび制御信号Ｓを反転させた信号ＳＢに応じて動作し、第１の信号Ｘを出力するための第１のクロックドインバータ１１と、第１のインバータ１７の出力に入力が接続され、出力が第１のクロックドインバータ１１の出力に接続され、制御信号Ｓおよび制御信号Ｓを反転させた信号ＳＢに応じて第１のクロックドインバータ１１と逆の動作をし、第１の信号Ｘを出力するための第２のクロックドインバータ１２と、を有する。

信号保持器５は、第１のクロックドインバータ１１の出力に一端が接続され、イネーブル信号ＥＮおよびイネーブル信号ＥＮを反転させた信号ＥＮＢに応じて動作する第１のトランスファーゲート１３と、この第１のトランスファーゲート１３の他端に入力が接続された第２のインバータ１５とを有する。

また、信号保持器５は、第２のインバータ１５の出力に入力が接続されるとともに第２のインバータ１５の入力に出力が接続され、イネーブル信号ＥＮおよびイネーブル信号ＥＮを反転させた信号ＥＮＢに応じて第１のトランスファーゲート１３と逆の動作をする第３のクロックドインバータ１４と、この第３のクロックドインバータ１４の出力および第１のトランスファーゲート１３の他端に入力が接続され出力が出力端子４に接続された第３のインバータ１６とを有する。

入力/出力比較器６は、入力端子１に入力が接続された第４のインバータ１８と、この第４のインバータ１８の出力に一端が接続され、第２の信号（出力信号）ＧＣＫ（ＺＢ）および第２の信号ＧＣＫ（ＺＢ）を反転させた信号Ｚに応じて動作し、制御信号Ｓを出力するための第２のトランスファーゲート１９と、入力端子１に一端が接続され、第２の信号ＺＢおよび第２の信号ＺＢを反転させた信号Ｚに応じて第２のトランスファーゲート１９と逆の動作をし、制御信号Ｓを出力するための第３のトランスファーゲート２０と、第２のトランスファーゲート１９の他端および第３のトランスファーゲート２０の他端に入力が接続され、制御信号Ｓを反転させた信号ＳＢを出力するための第５のインバータ２１と、を有する。

また、電子回路３００は、イネーブル信号ＥＮを反転させて信号ＥＮＢを出力する第６のインバータ２２を有する。

ここで、第３のクロックドインバータ１４と第２のインバータ１５は、ラッチ回路を構成する。

第３のクロックドインバータ１４は、イネーブル信号ＥＮが”Ｌｏｗ”(信号ＥＮBが”Ｈｉｇｈ”)の時オンして値を保持（ラッチ動作）する。

反対に第１のトランスファーゲート１３は、イネーブル信号ＥＮが”Ｈｉｇｈ”（信号ＥＮBが”Ｌｏｗ”）の時オンし、第１のクロックドインバータ１１もしくは第２のクロックドインバータ１２から出力された第１の信号Ｘを信号Ｚとして通過させる。

また、第２のクロックドインバータ１２は制御信号Ｓが”Ｌｏｗ”（信号ＳＢが”Ｈｉｇｈ”）のときオンしてクロック信号ＣＫを第１の信号Ｘとして出力する。逆に第１のクロックドインバータ１１は制御信号Ｓが”Ｈｉｇｈ”（信号ＳＢが”Ｌｏｗ”）のときオンしてクロック信号ＣＫの反転信号を第１の信号Ｘとして出力する。

さらに、第３のトランスファーゲート２０は、信号Ｚが”Ｌｏｗ”（信号ＺＢが”Ｈｉｇｈ”）のときオンして第４のインバータ１８に入力される信号が制御信号Ｓとなる。逆に、第２トランスファーゲート１９は、信号Ｚが”Ｈｉｇｈ”（信号ＺＢが”Ｌｏｗ”）のときオンして第４のインバータ１８から出力される信号が制御信号Ｓとなる。

ここで、以上のような構成を有する電子回路３００の動作について説明する。図６は、本発明の実施例３に係る電子回路３００の理想的な動作の一例を示すタイミングチャートである。

１）図６に示すように、まず、電子回路３００のイネーブル信号ＥＮが”Ｈｉｇｈ”の場合、第３のクロックドインバータ１４がオフとなり、またトランスファーゲート１３がオンとなって、クロック信号ＣＫの変化に伴って出力信号ＧＣＫも変化する状態となる。

クロック信号ＣＫが”Ｌｏｗ”の場合、第１のインバータ１７の出力は”Ｈｉｇｈ”、第４のインバータ１８の出力が”Ｈｉｇｈ”となる。この時、第３のインバータ１６に入力される信号Ｚが”Ｈｉｇｈ”（出力信号ＧＣＫが”Ｌｏｗ”）の場合、インバータ４５が出力する信号ＺＢが”Ｌｏｗ”となり、第２のトランスファーゲート１９がオンし、制御信号Ｓが”Ｈｉｇｈ”（信号ＳＢが”Ｌｏｗ”）となる。

したがって、第１のクロックドインバータ１１がオンし出力される第１の信号Ｘが”Ｈｉｇｈ”となる。第１のトランスファーゲート１３がオンとなっているので、第１のクロックドインバータ１１の出力と第２のインバータ１５の入力が導通され、信号Ｚが”Ｈｉｇｈ”となって状態を保持する（正転クロック出力状態）。

ここで、第３のインバータ１６に入力される信号Ｚが”Ｌｏｗ”（出力信号ＧＣＫが”Ｈｉｇｈ”）だった場合、第２のインバータ１５が出力する信号ＺＢが”Ｈｉｇｈ”となり、第３のトランスファーゲート２０がオンし、制御信号Ｓが”Ｌｏｗ”（信号ＳＢが”Ｈｉｇｈ”）となる。

したがって、第２のクロックドインバータ１２がオンし第１の信号Ｘが”Ｌｏｗ”となる。第１のトランスファーゲート１３がオンとなっているので、第２のクロックドインバータ１２の出力と第２のインバータ１５の入力が導通され、信号Ｚが”Ｌｏｗ”となって状態を保持する（反転クロック出力状態）。

２）次に、クロック信号ＣＫが”Ｈｉｇｈ”になると、第１のインバータ１７の出力が”Ｌｏｗ”、第４のインバータ１８の出力が”Ｌｏｗ”となる。今、第１のクロックドインバータ１１がオンとなっており、また第１のトランスファーゲート１３がオンとなっているため、第１のクロックドインバータ１１の出力と第２のインバータ１５の入力が共に”Ｌｏｗ”となり、出力端子４に”Ｈｉｇｈ” の出力信号ＧＣＫが出力される。また、この時、第２のインバータ１５が出力する信号ＺＢ（ＧＣＫ）が”Ｈｉｇｈ”となり、第３のトランスファーゲート２０がオンし、制御信号Ｓは”Ｈｉｇｈ”のままであり、第１のクロックドインバータ１１がオンした状態（正転クロック出力状態）を保持する。なお、反転クロック出力状態の場合も同様である。

以上のように、イネーブル信号ＥＮが”Ｈｉｇｈ”の場合、電子回路３００のクロック信号ＣＫの変化に伴って出力信号ＧＣＫも変化する状態を続ける。

３）次に、イネーブル信号ＥＮが”Ｌｏｗ”となった場合、信号ＥＮBが”Ｈｉｇｈ”となり、第１のトランスファーゲート１３がオフし、第３のクロックドインバータ１４がオンするため、第３のクロックドインバータ１４と第２のインバータ１５によるラッチ機能が働く。

そのため、イネーブル信号ＥＮが”Ｌｏｗ”となった瞬間の第２のインバータ１５の入力の信号Ｚの値を保持し、その反転を出力信号ＧＣＫとして出力端子４に出力し続ける。すなわち、イネーブル信号ＥＮが”Ｌｏｗ”の間、クロック信号ＣＫが変化しても出力信号ＧＣＫが変化しない状態となる。

４）次に、イネーブル信号ＥＮが”Ｌｏｗ”から”Ｈｉｇｈ”に変わる瞬間を考える。イネーブル信号ＥＮが”Ｌｏｗ”の間も、第１、第２のクロックドインバータ１１、１２の出力と第２のインバータ１５の入力が同じになるよう制御信号Ｓを変化させる。

例えば、第２のインバータ１５の入力が”Ｈｉｇｈ”だった場合を考える。

クロック信号ＣＫが”Ｌｏｗ”のときは、第１のインバータ１７の出力が”Ｈｉｇｈ”、第４のインバータ１８の入力が”Ｌｏｗ”、第４のインバータ１８の出力が”Ｈｉｇｈ”となり、信号Ｚが”Ｈｉｇｈ”（信号ＺＢが”Ｌｏｗ”）であり第１のトランスファーゲート１９がオンしているので、制御信号Ｓが”Ｈｉｇｈ”(信号ＳＢが”Ｌｏｗ”)となって第１のクロックドインバータ１１がオンし出力が”Ｈｉｇｈ”となる。

また、クロック信号ＣＫが”Ｈｉｇｈ”のときは、第１のインバータ１７の出力が”Ｌｏｗ”、第４のインバータ１８の入力が”Ｈｉｇｈ”、第４のインバータ１８の出力が”Ｌｏｗ”となり、信号Ｚが”Ｈｉｇｈ”（信号ＺＢが”Ｌｏｗ”）であり第２のトランスファーゲート１９がオンしているので、制御信号Ｓが”Ｌｏｗ”(信号ＳＢが”Ｈｉｇｈ”)となって第２のクロックドインバータ１２がオンし出力が”Ｈｉｇｈ”となる。

すなわち、クロック信号ＣＫが“Ｈｉｇｈ”、“Ｌｏｗ”どちらでも、第２のインバータ１５の入力と第１、第２のクロックドインバータ１１、１２の出力が等しくなることがわかる。

なお、第２のインバータ１５の入力が”Ｌｏｗ”である場合でも、同様に説明できる。

このように、第２のインバータ１５の入力と第１、第２のクロックドインバータ１１、１２の出力が等しいため、イネーブル信号ＥＮが”Ｌｏｗ”から”Ｈｉｇｈ”に変わる瞬間でもその時点の値は変化せず保持し、１）の状態に戻ってクロック信号ＣＫの変化に伴って出力信号ＧＣＫが変化する状態になる。

以上のように、イネーブル信号ＥＮが”Ｈｉｇｈ”の時、クロック信号ＣＫの変化に伴って出力信号ＧＣＫが変化し、イネーブル信号ＥＮが”Ｌｏｗ”の時、直前の値を保持する電子回路３００を実現できる。

図６に示すように、クロック信号ＣＫを停止させたいイネーブル信号ＥＮが”Ｌｏｗ”期間（削除したいエッジ）だけが、出力信号ＧＣＫの値の遷移が無く、クロック信号ＣＫを動作させたいイネーブル信号ＥＮが”Ｈｉｇｈ”期間はクロック信号ＣＫの変化に伴って出力信号ＧＣＫが変化していることがわかる。

このように、電子回路３００は、クロック信号ＣＫにおける削除したいエッジのみを抑制し、立ち上がりエッジおよび立ち下がりエッジの両方のデータ遷移が意味を持つダブルエッジ記憶装置を用いたクロック系統においても、期待通りのゲーティングクロックを得ることができる。

なお、本実施例においても、回路遅延を考慮した場合は、実施例２と同様に、入力/出力比較器６の処理速度が信号正転/反転切換器２および信号保持器５による回路遅延よりも遅くなるように設定されている。さらに、クロック信号（入力信号）CKのエッジに同期した第２の信号（出力信号）GCKを出力する状態に信号保持器５を戻す場合、第１の信号Xと第２の信号（出力信号）GCKとが一致した後に、イネーブル信号が変化するように制御される。

以上のように、本実施例に係る電子回路によれば、回路を簡略化しつつ、両エッジクロックに対応したクロックゲーティングをすることができる。

なお、以上各実施例においては、イネーブル信号ＥＮが”Ｌｏｗ”の時に出力信号ＧＣＫを保持する場合について説明したが、イネーブル信号ＥＮが”Ｈｉｇｈ”の時に出力信号ＧＣＫを保持する回路に関しても同様に適用できる。

また、以上各実施例においては、クロック信号が１つの場合について説明したが、反転クロックを入力した場合はＣＴＳ（Cｌｏｃｋ Ｔｒｅｅ ＳｙｎｔｈｅＳｉＳ）で正転クロックと反転クロックのスキュー（Ｓｋｅｗ）をあわせることができる。このため、クロックゲーティング回路による立ち上がりエッジと立ち下がりエッジの揺らぎを抑制することができ、よりよいクロック系統を実現できる。

また、実施例３では、簡単のため正転クロック出力状態や反転クロック出力状態と定義して説明を行った。しかし、ダブルエッジ記憶装置を用いたクロック系統においては、立ち上がりエッジおよび立ち下がりエッジのデータ遷移（エッジ）の存在自体に意味があり、出力されるクロックが”Ｈｉｇｈ”であることや”Ｌｏｗ”であることに意味が無いため、正転クロックと反転クロックのどちらが選択される回路であってもよい。

本発明の一態様である実施例１に係る電子回路１００の要部構成を示すブロック図である。 本発明の実施例１に係る電子回路１００の理想的な動作の一例を示すタイミングチャートである。 本発明の一態様である実施例２に係る電子回路２００の要部構成を示す回路図である。 本発明の実施例２に係る電子回路２００の回路遅延を考慮した動作の一例を示すタイミングチャートである。 本発明の一態様である実施例３に係る電子回路３００の要部構成を示す回路図である。 本発明の実施例３に係る電子回路３００の理想的な動作の一例を示すタイミングチャートである。

符号の説明

１ 入力端子
２ 信号正転/反転切換器
３ イネーブル端子
４ 出力端子
５ 信号保持器
６ 入力/出力比較器
７ インバータ
８ マルチプレックサ
８ａ 第１の入力
８ｂ 第２の入力
８ｃ 選択入力端子
９ ラッチ回路
１０ 排他的論理和演算回路
１１ 第１のクロックドインバータ
１２ 第２のクロックドインバータ
１３ 第１のトランスファーゲート
１４ 第３のクロックドインバータ
１５ 第２のインバータ
１６ 第３のインバータ
１７ 第１のインバータ
１８ 第４のインバータ
１９ 第２のトランスファーゲート
２０ 第３のトランスファーゲート
２１ 第５のインバータ
２２ 第６のインバータ
１００、２００、３００ 電子回路（クロックゲーティング回路）

Claims (5)

1. 両エッジを用いるクロック系統に供給するクロック信号をクロックゲーティングする電子回路であって、
   入力が入力端子に接続され、前記クロック信号が前記入力端子を介して入力され、制御信号に応じて前記クロック信号を正転または反転させた第１の信号を出力する信号正転/反転切換器と、
   入力が前記信号正転/反転切換器の出力に接続され、入力された前記第１の信号を出力端子を介して第２の信号として出力し、イネーブル端子を介して入力されたイネーブル信号に応じて前記第２の信号の状態を保持する信号保持器と、
   前記クロック信号と前記第２の信号とを比較し、前記第１の信号が前記第２の信号に一致するように、前記信号正転/反転切換器に前記制御信号を出力する入力/出力比較器と、を備える
   ことを特徴とする電子回路。
2. 前記信号正転/反転切換器は、前記入力端子に入力が接続されたインバータと、前記入力端子に第１の入力が接続されるとともに第２の入力に前記インバータの出力が接続され、選択入力端子に入力される前記制御信号に応じて前記第１の入力、前記第２の入力に入力された信号を切り替えて前記第１の信号を出力するマルチプレックサと、を有し、
   前記信号保持器は、Ｄ入力に前記マルチプレックサの出力が接続され、Ｇ入力に前記イネーブル端子が接続され、入力された前記第１の信号を出力端子を介して第２の信号として出力し、イネーブル端子を介して入力されたイネーブル信号に応じて前記第２の信号の状態を保持するラッチ回路を有し、
   前記入力/出力比較器は、一方の入力が前記入力端子に接続されるとともに他方の入力が出力端子に接続され、出力が前記マルチプレックサの前記選択入力端子に接続され、前記クロック信号と第２の信号とを比較し前記第１の信号が前記第２の信号に一致するように前記制御信号を出力する排他的論理和演算回路を有する
   ことを特徴とする請求項１に記載の電子回路。
3. 前記信号正転/反転切換器は、前記入力端子に入力が接続された第１のインバータと、前記入力端子に入力が接続され、出力が前記信号保持器の入力に接続され、前記制御信号および前記制御信号を反転させた信号に応じて動作し、前記第１の信号を出力するための第１のクロックドインバータと、前記第１のインバータの出力に入力が接続され、出力が前記第１のクロックドインバータの出力に接続され、前記制御信号および前記制御信号を反転させた信号に応じて前記第１のクロックドインバータと逆の動作をし、前記第１の信号を出力するための第２のクロックドインバータと、を有し、
   前記信号保持器は、前記第１のクロックドインバータの出力に一端が接続され、前記イネーブル信号および前記イネーブル信号を反転させた信号に応じて動作する第１のトランスファーゲートと、この第１のトランスファーゲートの他端に入力が接続された第２のインバータと、この第２のインバータの出力に入力が接続されるとともに前記第２のインバータの入力に出力が接続され、前記イネーブル信号および前記イネーブル信号を反転させた信号に応じて前記第１のトランスファーゲートと逆の動作をする第３のクロックドインバータと、この第３のクロックドインバータの出力および前記第１のトランスファーゲートの他端に入力が接続され出力が前記出力端子に接続された第３のインバータと、を有し、
   前記入力/出力比較器は、前記入力端子に入力が接続された第４のインバータと、この第４のインバータの出力に一端が接続され、前記第２の信号および前記第２の信号を反転させた信号に応じて動作し、前記制御信号を出力するための第２のトランスファーゲートと、前記入力端子に一端が接続され、前記第２の信号および前記第２の信号を反転させた信号に応じて前記第２のトランスファーゲートと逆の動作をし、前記制御信号を出力するための第３のトランスファーゲートと、前記第２のトランスファーゲートの他端および前記第３のトランスファーゲートの他端に入力が接続され、前記制御信号を反転させた信号を出力するための第５のインバータと、を有する
   ことを特徴とする請求項１に記載の電子回路。
4. 前記入力/出力比較器の処理速度が前記信号正転/反転切換器および前記信号保持器による回路遅延よりも遅くなるように設定されていることを特徴とする請求項２または３に記載の電子回路。
5. 前記クロック信号のエッジに同期した前記第２の信号を出力する状態に前記信号保持器を戻す場合、前記第１の信号と前記第２の信号とが一致した後に、前記イネーブル信号が変化することを特徴とする請求項２ないし４の何れかに記載の電子回路。

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