JPH06152336A - ダブル・エッジトリガ・フリップフロップ - Google Patents
ダブル・エッジトリガ・フリップフロップInfo
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- JPH06152336A JPH06152336A JP4302094A JP30209492A JPH06152336A JP H06152336 A JPH06152336 A JP H06152336A JP 4302094 A JP4302094 A JP 4302094A JP 30209492 A JP30209492 A JP 30209492A JP H06152336 A JPH06152336 A JP H06152336A
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Abstract
(57)【要約】
【目的】クロック信号の立ち上りと立ち下がりの両方で
データを入出力できるダブル・エッジトリガ・フリップ
フロップを少数のトランジスタで構成し、低消費電力を
実現する。 【構成】Ｐチャネル側にクロック入力のあるダイナミッ
ク・ゲート２１，２３、プリチャージ電位がハイ・レベ
ルのダイナミック・インバータ２２，２４、スタティッ
ク回路のＮＡＮＤゲート２５、いずれもＣＭＯＳトラン
ジスタで構成される。クロック入力Ｃとその反転信号Ｃ
Ｂを入力することにより、ゲート２１，２２はクロック
の立ち上がり同期の、ゲート２３，２４は立ち下がり同
期の、エッジトリガ・フリップフロップとなり、ＮＡＮ
Ｄゲート２５で合成されて全体がダブル，エッジトリガ
・フリップフロップとして動作する。
データを入出力できるダブル・エッジトリガ・フリップ
フロップを少数のトランジスタで構成し、低消費電力を
実現する。 【構成】Ｐチャネル側にクロック入力のあるダイナミッ
ク・ゲート２１，２３、プリチャージ電位がハイ・レベ
ルのダイナミック・インバータ２２，２４、スタティッ
ク回路のＮＡＮＤゲート２５、いずれもＣＭＯＳトラン
ジスタで構成される。クロック入力Ｃとその反転信号Ｃ
Ｂを入力することにより、ゲート２１，２２はクロック
の立ち上がり同期の、ゲート２３，２４は立ち下がり同
期の、エッジトリガ・フリップフロップとなり、ＮＡＮ
Ｄゲート２５で合成されて全体がダブル，エッジトリガ
・フリップフロップとして動作する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ回路で構成さ
れるＤタイプ・フリップフロップ、特に、クロック信号
の立ち上がりと立ち下がりの両方でデータを入力でき
る、ダブル・エッジトリガ・フリップフロップに関す
る。
れるＤタイプ・フリップフロップ、特に、クロック信号
の立ち上がりと立ち下がりの両方でデータを入力でき
る、ダブル・エッジトリガ・フリップフロップに関す
る。
【０００２】
【従来の技術】デジタルＬＳＩのほとんどは、データ処
理のタイミングとしてクロック・パルスを用いる。普
通、順序回路は、フリップフロップ（ラッチ）とフリッ
プフロップの間に、組み合わせ回路をはさむことで構成
される。このようなフリップフロップとして、通常用い
られるエッジトリガ・フリップフロップを用いると、ク
ロックの立ち上がりの度にデータが更新される。しか
し、ＣＭＯＳ回路は信号が変化する度に電力を消費する
ので、クロック信号の立ち下がり遷移は無駄に電力を消
費してしまうことになる。
理のタイミングとしてクロック・パルスを用いる。普
通、順序回路は、フリップフロップ（ラッチ）とフリッ
プフロップの間に、組み合わせ回路をはさむことで構成
される。このようなフリップフロップとして、通常用い
られるエッジトリガ・フリップフロップを用いると、ク
ロックの立ち上がりの度にデータが更新される。しか
し、ＣＭＯＳ回路は信号が変化する度に電力を消費する
ので、クロック信号の立ち下がり遷移は無駄に電力を消
費してしまうことになる。
【０００３】ＬＳＩの規模が巨大化していくと、クロッ
ク信号自体の消費電力がＬＳＩ全体の消費電力の数１０
％を占めるようになる。例えば、Ｄｏｂｂｅｒｐｕｈ
ｌ，Ｄ．等による文献「Ａ ２００ＭＨｚ ６４ｂ Ｄ
ｕａｌ−Ｉｓｓｕｅ ＣＭＯＳＭｉｃｒｏｐｒｏｃｅｓ
ｓｏｒ」（ＩＳＳＣＣ ｄｉｇｅｓｔ ｏｆ ｔｅｃｈ
ｎｉｃａｌ ｐａｐｅｒ； ｐｐ．１０６−１０７，Ｆ
ｅｂ．，１９９２）によるとこのプロセッサのクロック
・ドライバの負荷容量は３２５０ｐＦである。
ク信号自体の消費電力がＬＳＩ全体の消費電力の数１０
％を占めるようになる。例えば、Ｄｏｂｂｅｒｐｕｈ
ｌ，Ｄ．等による文献「Ａ ２００ＭＨｚ ６４ｂ Ｄ
ｕａｌ−Ｉｓｓｕｅ ＣＭＯＳＭｉｃｒｏｐｒｏｃｅｓ
ｓｏｒ」（ＩＳＳＣＣ ｄｉｇｅｓｔ ｏｆ ｔｅｃｈ
ｎｉｃａｌ ｐａｐｅｒ； ｐｐ．１０６−１０７，Ｆ
ｅｂ．，１９９２）によるとこのプロセッサのクロック
・ドライバの負荷容量は３２５０ｐＦである。
【０００４】ＣＭＯＳ回路の消費電力Ｐは、ｆ＝クロッ
ク周波数，Ｃ＝負荷容量，Ｖｄｄ＝電源電圧とすると、
Ｐ＝ｆ×Ｃ×（Ｖｄｄ）2 なので、これだけでも７Ｗの
電力（３．３Ｖ，クロック周波数＝２００ＭＨｚ）を消
費する。
ク周波数，Ｃ＝負荷容量，Ｖｄｄ＝電源電圧とすると、
Ｐ＝ｆ×Ｃ×（Ｖｄｄ）2 なので、これだけでも７Ｗの
電力（３．３Ｖ，クロック周波数＝２００ＭＨｚ）を消
費する。
【０００５】そこで、クロック信号の立ち上がりと立ち
下がりの両方でデータを取り込めるダブル・エッジトリ
ガ・フリップフロップが、最近いくつか提案されてい
る。本発明は、このダブル・エッジトリガ・フリップフ
ロップの高速化と低消費電力化に関する。
下がりの両方でデータを取り込めるダブル・エッジトリ
ガ・フリップフロップが、最近いくつか提案されてい
る。本発明は、このダブル・エッジトリガ・フリップフ
ロップの高速化と低消費電力化に関する。
【０００６】Ａｆｇｈａｈｉ，Ｍ．等による文献「Ｄｏ
ｕｂｌｅ Ｅｄｇｅ−Ｔｒｉｇｇｅｒｅｄ Ｄ−Ｆｌｉ
ｐ−Ｆｌｏｐｓ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ ＣＭ
ＯＳＣｉｒｃｕｉｔｓ」（ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖ
ｏｌ．２６，Ｎｏ．８，Ａｕｇ．，１９９１）に２つの
従来例が載っている。以下、図面を用いて、２つの従来
例について説明する。
ｕｂｌｅ Ｅｄｇｅ−Ｔｒｉｇｇｅｒｅｄ Ｄ−Ｆｌｉ
ｐ−Ｆｌｏｐｓ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ ＣＭ
ＯＳＣｉｒｃｕｉｔｓ」（ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖ
ｏｌ．２６，Ｎｏ．８，Ａｕｇ．，１９９１）に２つの
従来例が載っている。以下、図面を用いて、２つの従来
例について説明する。
【０００７】図４は第１の従来例のダブル・エッジトリ
ガ・フリップフロップの回路図である。図４によれば、
データ入力（Ｄ）信号線１０，クロック入力（Ｃ）信号
線１１，データ出力（Ｑ）信号線１４，ＣＭＯＳトラン
ジスタからなるダイナミック回路のゲート回路（以下、
単にゲートと称す）２１，２２，３１，３２，３３，３
４で、ゲート２２はプリチャージ電位がハイ・レベルで
あるダイナミック・インバータ，ゲート３１はプリチャ
ージ電位がロウ・レベルであるダイナミック・インバー
タ，ＣＭＯＳスタティックによるインバータ３５を備
え、ゲート２１，２２，３１はクロック信号Ｃの立上が
りエッジに同期し、ゲート３２，３３，３４はクロック
信号Ｃの立下りエッジに同期したＤタイプのエッジトリ
ガ・フリップフロップになっている。
ガ・フリップフロップの回路図である。図４によれば、
データ入力（Ｄ）信号線１０，クロック入力（Ｃ）信号
線１１，データ出力（Ｑ）信号線１４，ＣＭＯＳトラン
ジスタからなるダイナミック回路のゲート回路（以下、
単にゲートと称す）２１，２２，３１，３２，３３，３
４で、ゲート２２はプリチャージ電位がハイ・レベルで
あるダイナミック・インバータ，ゲート３１はプリチャ
ージ電位がロウ・レベルであるダイナミック・インバー
タ，ＣＭＯＳスタティックによるインバータ３５を備
え、ゲート２１，２２，３１はクロック信号Ｃの立上が
りエッジに同期し、ゲート３２，３３，３４はクロック
信号Ｃの立下りエッジに同期したＤタイプのエッジトリ
ガ・フリップフロップになっている。
【０００８】このダブル・エッジトリガ・フリップフロ
ップは、クロック信号線１１とデータ信号線１０をゲー
ト２１の入力端に接続し、ゲート２１の出力端とクロッ
ク信号線１１とをゲート２２の入力端に接続し、ゲート
２２の出力端とクロック信号線１１とをゲート３１の入
力端に接続する。クロック信号線１１とデータ信号線１
０とをゲート３２の入力端に接続し、ゲート３２の出力
端とクロック信号線１１とをゲート３３の入力端に接続
し、ゲート３３の出力信号とクロック信号Ｃとをゲート
３４の入力端に接続する。
ップは、クロック信号線１１とデータ信号線１０をゲー
ト２１の入力端に接続し、ゲート２１の出力端とクロッ
ク信号線１１とをゲート２２の入力端に接続し、ゲート
２２の出力端とクロック信号線１１とをゲート３１の入
力端に接続する。クロック信号線１１とデータ信号線１
０とをゲート３２の入力端に接続し、ゲート３２の出力
端とクロック信号線１１とをゲート３３の入力端に接続
し、ゲート３３の出力信号とクロック信号Ｃとをゲート
３４の入力端に接続する。
【０００９】更に、ゲート３１とゲート３４の各出力端
をインバータ３５の入力端に共通接続し、インバータ３
５の出力信号をデータ出力信号Ｑとなるように構成され
る。
をインバータ３５の入力端に共通接続し、インバータ３
５の出力信号をデータ出力信号Ｑとなるように構成され
る。
【００１０】次に動作について説明する。
【００１１】クロック信号Ｃがロウ・レベルのときは、
ゲート２１はインバータとして動作する。ゲート２２は
クロック信号Ｃのロウ・レベルによりハイ・レベルにプ
リチャージされ、ゲート３１はハイ・インピーダンス状
態になる。
ゲート２１はインバータとして動作する。ゲート２２は
クロック信号Ｃのロウ・レベルによりハイ・レベルにプ
リチャージされ、ゲート３１はハイ・インピーダンス状
態になる。
【００１２】クロック信号Ｃが立ち上がってハイ・レベ
ルになった時を考える。
ルになった時を考える。
【００１３】データ入力Ｄがロウ・レベルだった場合、
ゲート２１はハイ・インピーダンス状態で前の値（バイ
・レベル）を保持し、ゲート２２はロウ・レベルにな
り、ゲート３１はロウ・レベルを出力する。
ゲート２１はハイ・インピーダンス状態で前の値（バイ
・レベル）を保持し、ゲート２２はロウ・レベルにな
り、ゲート３１はロウ・レベルを出力する。
【００１４】クロック信号Ｃがハイ・レベルのときは、
ゲート３２はインバータとして動作する。ゲート３３は
ロウ・レベルにプリチャージされ、ゲート３４はハイ・
インピーダンス状態になる。
ゲート３２はインバータとして動作する。ゲート３３は
ロウ・レベルにプリチャージされ、ゲート３４はハイ・
インピーダンス状態になる。
【００１５】クロック信号Ｃが立ち下がってロウ・レベ
ルになった時を考える。
ルになった時を考える。
【００１６】データ入力Ｄがハイ・レベルだった場合、
ゲート３２はハイ・インピーダンス状態で前の値（ロウ
・レベル）を保持し、ゲート３３はハイ・レベルにな
り、ゲート３４はロウ・レベルを出力する。
ゲート３２はハイ・インピーダンス状態で前の値（ロウ
・レベル）を保持し、ゲート３３はハイ・レベルにな
り、ゲート３４はロウ・レベルを出力する。
【００１７】データ入力Ｄがロウ・レベルだった場合、
ゲート３２はハイ・レベルになり、ゲート３３はハイ・
インピーダンス状態で前の値（ロウ・レベル）を保持
し、ゲート３４はハイ・レベルを出力する。
ゲート３２はハイ・レベルになり、ゲート３３はハイ・
インピーダンス状態で前の値（ロウ・レベル）を保持
し、ゲート３４はハイ・レベルを出力する。
【００１８】図４の動作のタイミングチャートを図５に
示す。
示す。
【００１９】図５の３１，３４はゲート３１，３４単位
の出力レベルを表している。実際は、図４に示すよう
に、その出力端が相互にワーヤード接続されているた
め、一方がハイ・インピーダンス状態のときはもう一方
の値が論理値となる。そのため、クロック信号Ｃの立ち
下がりと立ち上りの両方でサンプルされたデータがＱ出
力信号線１４に現れる。
の出力レベルを表している。実際は、図４に示すよう
に、その出力端が相互にワーヤード接続されているた
め、一方がハイ・インピーダンス状態のときはもう一方
の値が論理値となる。そのため、クロック信号Ｃの立ち
下がりと立ち上りの両方でサンプルされたデータがＱ出
力信号線１４に現れる。
【００２０】この回路の特徴は、 （１）トランジスタ量は、２０個である。
【００２１】（２）クロックの負荷容量による消費電力
は、Ｐｃ＝ｆ×（８×Ｃｇ）×（Ｖｄｄ）2 である。
は、Ｐｃ＝ｆ×（８×Ｃｇ）×（Ｖｄｄ）2 である。
【００２２】（３）フリップフロップ自身による消費電
力は、Ｐｆ＝（１／４×ｆ）×（１２×Ｃｇ＋１４×Ｃ
ｄ）×（Ｖｄｄ）2 である。ここでｆ＝クロック周波
数，Ｃｇ＝ゲート容量，Ｃｄ＝ドレイン容量，Ｖｄｄ＝
電源電圧である。
力は、Ｐｆ＝（１／４×ｆ）×（１２×Ｃｇ＋１４×Ｃ
ｄ）×（Ｖｄｄ）2 である。ここでｆ＝クロック周波
数，Ｃｇ＝ゲート容量，Ｃｄ＝ドレイン容量，Ｖｄｄ＝
電源電圧である。
【００２３】（４）ｆ＝４０ＭＨｚ，Ｃｇ＝０．０１０
ｐＦ，Ｃｄ＝０．００５ｐＦ，Ｖｄｄ＝５．０Ｖとする
と、Ｐｃ＝８０μＷ，Ｐｆ＝４８μＷ，Ｐｃ＋Ｐｆ＝１
２８μＷである。
ｐＦ，Ｃｄ＝０．００５ｐＦ，Ｖｄｄ＝５．０Ｖとする
と、Ｐｃ＝８０μＷ，Ｐｆ＝４８μＷ，Ｐｃ＋Ｐｆ＝１
２８μＷである。
【００２４】次に、ダブル・エッジトリガ・フリップフ
ロップの第２の従来例を図６に示す。
ロップの第２の従来例を図６に示す。
【００２５】データ入力（Ｄ）信号線１０、クロック入
力（Ｃ）信号線１１、データ出力（Ｑ）信号線１４、ゲ
ート２１，２２，３２，３３は第１の従来例（図４）と
同じである。
力（Ｃ）信号線１１、データ出力（Ｑ）信号線１４、ゲ
ート２１，２２，３２，３３は第１の従来例（図４）と
同じである。
【００２６】ＣＭＯＳスタティック回路によるインバー
タ３６，３７、ＣＭＯＳスタティック回路によるＮＡＮ
Ｄゲート３８を備えている。
タ３６，３７、ＣＭＯＳスタティック回路によるＮＡＮ
Ｄゲート３８を備えている。
【００２７】このダブルエッジトリガ・フリップフロッ
プは、データ信号線１０を入力端に接続するインバータ
３６の出力端とクロック信号線１１をゲート回路２２の
入力端に接続し、ゲート２２の出力端を２入力ＮＡＮＤ
３８の一方の入力端に接続する。又クロック信号線１１
とデータ信号線１０をゲート３２の入力端に接続し、ゲ
ート３２の出力端とクロック信号４線１１をゲート３３
に接続する。ゲート３３の出力端はインバータ３７の入
力端に接続し、２入力ＮＡＮＤ３８の出力信号をデータ
信号Ｑとして構成される。
プは、データ信号線１０を入力端に接続するインバータ
３６の出力端とクロック信号線１１をゲート回路２２の
入力端に接続し、ゲート２２の出力端を２入力ＮＡＮＤ
３８の一方の入力端に接続する。又クロック信号線１１
とデータ信号線１０をゲート３２の入力端に接続し、ゲ
ート３２の出力端とクロック信号４線１１をゲート３３
に接続する。ゲート３３の出力端はインバータ３７の入
力端に接続し、２入力ＮＡＮＤ３８の出力信号をデータ
信号Ｑとして構成される。
【００２８】次に動作について説明する。
【００２９】第１の従来例で、ゲート３１，３４がクロ
ック入力Ｃによるセレクタとして動作していること、ゲ
ート２２，３３はいずれかがプリチャージ期間であるこ
と、の２点に着目する。
ック入力Ｃによるセレクタとして動作していること、ゲ
ート２２，３３はいずれかがプリチャージ期間であるこ
と、の２点に着目する。
【００３０】第２の従来例では、インバータ３７によっ
てプリチャージをハイ・レベルに揃えることにより、Ｎ
ＡＮＤゲート３８によってセレクタの役割を演じさせ
る。
てプリチャージをハイ・レベルに揃えることにより、Ｎ
ＡＮＤゲート３８によってセレクタの役割を演じさせ
る。
【００３１】インバータ３８は立ち上がり側と立ち下が
り側の論理を揃えるために必要である。このような回路
を用いることで、クロック信号線１１を接続するゲート
を減らすことにより、その負荷容量を減らした。
り側の論理を揃えるために必要である。このような回路
を用いることで、クロック信号線１１を接続するゲート
を減らすことにより、その負荷容量を減らした。
【００３２】この回路の特徴は、 （１）トランジスタ量は、２０個である。 （２）クロックの負荷容量による消費電力は、Ｐｃ＝ｆ
×（６×Ｃｇ）×（Ｖｄｄ）2 である。 （３）フリップフロップ自信による消費電力は、Ｐｆ＝
（１／４×ｆ）×（１４×Ｃｇ＋１５×Ｃｄ）×（Ｖｄ
ｄ）2 である。ここでｆ＝クロック周波数，Ｃｇ＝ゲー
ト容量，Ｃｄ＝ドレイン容量，Ｖｄｄ＝電源電圧であ
る。 （４）ｆ＝４０ＭＨｚ，Ｃｇ＝０．０１０ｐＦ，Ｃｄ＝
０．００５ｐＦ，Ｖｄｄ＝５．０Ｖとすると、Ｐｃ＝６
０μＷ，Ｐｆ＝５４μＷ，Ｐｃ＋Ｐｆ＝１１４μＷであ
る。
×（６×Ｃｇ）×（Ｖｄｄ）2 である。 （３）フリップフロップ自信による消費電力は、Ｐｆ＝
（１／４×ｆ）×（１４×Ｃｇ＋１５×Ｃｄ）×（Ｖｄ
ｄ）2 である。ここでｆ＝クロック周波数，Ｃｇ＝ゲー
ト容量，Ｃｄ＝ドレイン容量，Ｖｄｄ＝電源電圧であ
る。 （４）ｆ＝４０ＭＨｚ，Ｃｇ＝０．０１０ｐＦ，Ｃｄ＝
０．００５ｐＦ，Ｖｄｄ＝５．０Ｖとすると、Ｐｃ＝６
０μＷ，Ｐｆ＝５４μＷ，Ｐｃ＋Ｐｆ＝１１４μＷであ
る。
【００３３】
【発明が解決しようとする課題】マイクロプロセッサＬ
ＳＩ内のモードレジスタを設定する方法には以下の欠点
がある。 （１）トランジスタが多い。（２０Ｔｒ） ダブル・エッジトリガ・フリップフロップとしては少な
いほうであるが、普通のエッジトリガ・フリップフロッ
プに較べると多い。そのため、レイアウト面積が増大し
てしまう。 （２）消費電力が大きい。
ＳＩ内のモードレジスタを設定する方法には以下の欠点
がある。 （１）トランジスタが多い。（２０Ｔｒ） ダブル・エッジトリガ・フリップフロップとしては少な
いほうであるが、普通のエッジトリガ・フリップフロッ
プに較べると多い。そのため、レイアウト面積が増大し
てしまう。 （２）消費電力が大きい。
【００３４】トランジスタ数が多いため、クロック信号
の負荷容量による消費電力、フリップフロップ自信によ
る消費電力共に多い。第２の従来例で、クロック信号の
負荷容量による消費電力を減らしたが、フリップフロッ
プ自信による消費電力は増えてしまった。
の負荷容量による消費電力、フリップフロップ自信によ
る消費電力共に多い。第２の従来例で、クロック信号の
負荷容量による消費電力を減らしたが、フリップフロッ
プ自信による消費電力は増えてしまった。
【００３５】本発明の目的は、上述の欠点を除去するこ
とにより、ダブル・エッジトリガ・フリップフロップを
構成するトランジスタの数を削減し、その消費電力も合
せて低減する方法を提供することにある。
とにより、ダブル・エッジトリガ・フリップフロップを
構成するトランジスタの数を削減し、その消費電力も合
せて低減する方法を提供することにある。
【００３６】
【課題を解決するための手段】本発明の特徴は、クロッ
ク信号とデータ信号とを入力する第１のゲート回路と、
前記第１のゲート回路の出力信号と前記クロック信号と
を入力する第２のゲート回路と、反転クロック信号と前
記データ信号とを入力する第３のゲート回路と、前記第
３のゲート回路の出力信号と前記反転クロック信号とを
入力する第４のゲート回路と、前記第２のゲート回路の
出力信号と前記第４のゲート回路の出力信号とを入力す
る２入力ＮＡＮＤとを有し、前記２入力ＮＡＮＤの出力
信号をデータ出力信号とし、前記第１のゲート回路及び
前記第３おゲート回路は第１のＰチャネル型電界効果ト
ランジスタと第２のＰチャネル型電界効果トランジスタ
と第１のＮチャネル型電界効果トランジスタとを電源電
位と接地電位間に直列接続し、前記第１のＰチャネル型
電界効果トランジスタと前記第１のＮチャネル型電界効
果トランジスタとのゲートに前記クロック信号を入力
し、前記第２のＰチャネル型電界効果トランジスタのゲ
ートに前記データ信号を入力し、前記第２のＰチャネル
型電界効果トランジスタと前記第１のＮチャネル型電界
効果トランジスタとの接続点から出力信号を出力し、前
記第２のゲート回路及び前記第４のゲート回路は第３の
Ｐチャネル型電界効果トランジスタと第２のＮチャネル
型電界効果トランジスタと第３のＮチャネル型電界効果
トランジスタとを前記電源電位と前記接地電位間に直列
接続し、前記第３のＰチャネル型電界効果トランジスタ
と前記第３のＮチャネル型電界効果トランジスタとのゲ
ートに前記クロック信号または反転クロック信号とを入
力し、前記第２のＮチャネル型電界効果トランジスタの
ゲートに前記第１のゲート回路または前記第３のゲート
回路の前記出力信号を入力し、前記第３のＰチャネル型
電界効果トランジスタと前記第２のＮチャネル型電界効
果トランジスタとの接続点から出力信号を出力するよう
に構成したことにある。
ク信号とデータ信号とを入力する第１のゲート回路と、
前記第１のゲート回路の出力信号と前記クロック信号と
を入力する第２のゲート回路と、反転クロック信号と前
記データ信号とを入力する第３のゲート回路と、前記第
３のゲート回路の出力信号と前記反転クロック信号とを
入力する第４のゲート回路と、前記第２のゲート回路の
出力信号と前記第４のゲート回路の出力信号とを入力す
る２入力ＮＡＮＤとを有し、前記２入力ＮＡＮＤの出力
信号をデータ出力信号とし、前記第１のゲート回路及び
前記第３おゲート回路は第１のＰチャネル型電界効果ト
ランジスタと第２のＰチャネル型電界効果トランジスタ
と第１のＮチャネル型電界効果トランジスタとを電源電
位と接地電位間に直列接続し、前記第１のＰチャネル型
電界効果トランジスタと前記第１のＮチャネル型電界効
果トランジスタとのゲートに前記クロック信号を入力
し、前記第２のＰチャネル型電界効果トランジスタのゲ
ートに前記データ信号を入力し、前記第２のＰチャネル
型電界効果トランジスタと前記第１のＮチャネル型電界
効果トランジスタとの接続点から出力信号を出力し、前
記第２のゲート回路及び前記第４のゲート回路は第３の
Ｐチャネル型電界効果トランジスタと第２のＮチャネル
型電界効果トランジスタと第３のＮチャネル型電界効果
トランジスタとを前記電源電位と前記接地電位間に直列
接続し、前記第３のＰチャネル型電界効果トランジスタ
と前記第３のＮチャネル型電界効果トランジスタとのゲ
ートに前記クロック信号または反転クロック信号とを入
力し、前記第２のＮチャネル型電界効果トランジスタの
ゲートに前記第１のゲート回路または前記第３のゲート
回路の前記出力信号を入力し、前記第３のＰチャネル型
電界効果トランジスタと前記第２のＮチャネル型電界効
果トランジスタとの接続点から出力信号を出力するよう
に構成したことにある。
【００３７】また、他の特徴は、クロック信号とデータ
信号を入力する第１のゲート回路と、前記第１のゲート
回路の出力信号と前記クロック信号とを入力する第２の
ゲート回路と、反転クロック信号と前記データ信号とを
入力する第３のゲート回路と、前記第３のゲート回路の
出力信号と前記反転クロック信号とを入力する第４のゲ
ート回路と、前記第２のゲート回路の出力信号と前記第
４のゲート回路の出力信号とを入力する２入力ＮＯＲと
を有し、前記２入力ＮＯＲの出力信号をデータ出力信号
とし、前記第１のゲート回路及び前記第３のゲート回路
は第１のＰチャネル型電界効果トランジスタと第１のＮ
チャネル型電界効果トランジスタと第２のＮチャネル型
電界効果トランジスタとを電源電位と接地電位間に直列
接続し、前記第１のＰチャネル型電界効果トランジスタ
と前記第２のＮチャネル型電界効果トランジスタとのゲ
ートに前記クロック信号を入力し、前記第１のＮチャネ
ル型電界効果トランジスタのゲートに前記データ信号を
入力し、前記第１のＰチャネル型電界効果トランジスタ
と前記第１のＮチャネル型電界効果トランジスタとの接
続点から出力信号を出力し、前記第２のゲート回路及び
前記第４のゲート回路は第２のＰチャネル型電界効果ト
ランジスタと第３のＰチャネル型電界効果トランジスタ
と第３のＮチャネル型電界効果トランジスタとを前記電
源電位と前記接地電位間に直列接続し、前記第２のＰチ
ャネル型電界効果トランジスタと前記第３のＰチャネル
型電界効果トランジスタとのゲートに前記クロック信号
または反転クロック信号を入力し、前記第３のＰチャネ
ル型電界効果トランジスタのゲートに前記第１のゲート
回路または前記第３のゲート回路の前記出力信号を入力
し、前記第３のＰチャネル型電界効果トランジスタと前
記第３のＮチャネル型電界効果トランジスタとの接続点
から出力信号を出力するように構成したことにある。
信号を入力する第１のゲート回路と、前記第１のゲート
回路の出力信号と前記クロック信号とを入力する第２の
ゲート回路と、反転クロック信号と前記データ信号とを
入力する第３のゲート回路と、前記第３のゲート回路の
出力信号と前記反転クロック信号とを入力する第４のゲ
ート回路と、前記第２のゲート回路の出力信号と前記第
４のゲート回路の出力信号とを入力する２入力ＮＯＲと
を有し、前記２入力ＮＯＲの出力信号をデータ出力信号
とし、前記第１のゲート回路及び前記第３のゲート回路
は第１のＰチャネル型電界効果トランジスタと第１のＮ
チャネル型電界効果トランジスタと第２のＮチャネル型
電界効果トランジスタとを電源電位と接地電位間に直列
接続し、前記第１のＰチャネル型電界効果トランジスタ
と前記第２のＮチャネル型電界効果トランジスタとのゲ
ートに前記クロック信号を入力し、前記第１のＮチャネ
ル型電界効果トランジスタのゲートに前記データ信号を
入力し、前記第１のＰチャネル型電界効果トランジスタ
と前記第１のＮチャネル型電界効果トランジスタとの接
続点から出力信号を出力し、前記第２のゲート回路及び
前記第４のゲート回路は第２のＰチャネル型電界効果ト
ランジスタと第３のＰチャネル型電界効果トランジスタ
と第３のＮチャネル型電界効果トランジスタとを前記電
源電位と前記接地電位間に直列接続し、前記第２のＰチ
ャネル型電界効果トランジスタと前記第３のＰチャネル
型電界効果トランジスタとのゲートに前記クロック信号
または反転クロック信号を入力し、前記第３のＰチャネ
ル型電界効果トランジスタのゲートに前記第１のゲート
回路または前記第３のゲート回路の前記出力信号を入力
し、前記第３のＰチャネル型電界効果トランジスタと前
記第３のＮチャネル型電界効果トランジスタとの接続点
から出力信号を出力するように構成したことにある。
【００３８】
【実施例】本発明の着眼点は、クロック入力Ｃとクロッ
ク入力Ｃの反転信号を用いることにより、第２の従来例
のインバータ３６，３７を取り除くことである。
ク入力Ｃの反転信号を用いることにより、第２の従来例
のインバータ３６，３７を取り除くことである。
【００３９】本発明によるダブル・エッジトリガ・フリ
ップフロップの第１の実施例を図１に示す。
ップフロップの第１の実施例を図１に示す。
【００４０】データ入力（Ｄ）信号線１０、クロック入
力（Ｃ）信号線１１、クロック信号Ｃの反転（ＣＢ）信
号線１２、データ入力Ｄの反転出力（ＱＢ）信号線１
３、ＣＭＯＳトランジスタで構成されるダイナミック回
路のゲート２１，２２，２３，２４であり、Ｐチャネル
側にクロック入力のあるゲート２１，２３、プリチャー
ジ電位がハイ・レベルであるダイナミック・インバータ
２２，２４、ＣＭＯＳスタティック回路によるＮＡＮＤ
ゲート２５を備えている。
力（Ｃ）信号線１１、クロック信号Ｃの反転（ＣＢ）信
号線１２、データ入力Ｄの反転出力（ＱＢ）信号線１
３、ＣＭＯＳトランジスタで構成されるダイナミック回
路のゲート２１，２２，２３，２４であり、Ｐチャネル
側にクロック入力のあるゲート２１，２３、プリチャー
ジ電位がハイ・レベルであるダイナミック・インバータ
２２，２４、ＣＭＯＳスタティック回路によるＮＡＮＤ
ゲート２５を備えている。
【００４１】ゲート２１，２２はクロック信号Ｃの立ち
上がりエッジに同期したＤタイプのエッジトリガ・フリ
ップフロップを構成している。
上がりエッジに同期したＤタイプのエッジトリガ・フリ
ップフロップを構成している。
【００４２】このダブル・エッジトリガ・フリップフロ
ップは、クロック信号線１１とデート信号線１０が入力
端に接続されたゲート２１の出力端とクロック信号線１
１をゲート２２の入力端に接続し、ゲート２２の出力端
を２入力ＮＡＮＤ２５の一方の入力端に接続する。ま
た、反転クロック信号線１２とデータ信号線１０が入力
端に接続されたゲート２３の出力端と反転クロック信号
線１２をゲート２４の入力端に接続し、ゲート２４の出
力端を２入力ＮＡＮＤ２５の他方の入力端に接続すると
ともに、２入力ＮＡＮＤ２５の出力信号線１３を反転デ
ータ出力信号ＱＢとして構成する。
ップは、クロック信号線１１とデート信号線１０が入力
端に接続されたゲート２１の出力端とクロック信号線１
１をゲート２２の入力端に接続し、ゲート２２の出力端
を２入力ＮＡＮＤ２５の一方の入力端に接続する。ま
た、反転クロック信号線１２とデータ信号線１０が入力
端に接続されたゲート２３の出力端と反転クロック信号
線１２をゲート２４の入力端に接続し、ゲート２４の出
力端を２入力ＮＡＮＤ２５の他方の入力端に接続すると
ともに、２入力ＮＡＮＤ２５の出力信号線１３を反転デ
ータ出力信号ＱＢとして構成する。
【００４３】なお、ゲート２１，２３は電源電位と接地
電位との間にＰチャネル型絶縁ゲート電界効トランジス
タ（以下、ＰＭＯＳトランジスタと称すＰ1 ，Ｐ2 とＮ
チャネル型絶ゲート電界効果トランジスタ（以下、ＮＭ
ＯＳトランジスタと称す）Ｎ1 とを直列接続する。ＰＭ
ＯＳトランジスタＰ1 のゲートをクロック入力Ｃ又は反
転クロック入力ＣＢの入力端とし、ＰＭＯＳトランジス
タＰ1 とＮＭＯＳトランジスタＮ1 のゲートを共通接続
してデータ信号Ｄの入力端とする。信号出力端はＰＭＯ
ＳトランジスタＰ2 とＮＭＯＳトランジスタＮ1 の接続
点とする。
電位との間にＰチャネル型絶縁ゲート電界効トランジス
タ（以下、ＰＭＯＳトランジスタと称すＰ1 ，Ｐ2 とＮ
チャネル型絶ゲート電界効果トランジスタ（以下、ＮＭ
ＯＳトランジスタと称す）Ｎ1 とを直列接続する。ＰＭ
ＯＳトランジスタＰ1 のゲートをクロック入力Ｃ又は反
転クロック入力ＣＢの入力端とし、ＰＭＯＳトランジス
タＰ1 とＮＭＯＳトランジスタＮ1 のゲートを共通接続
してデータ信号Ｄの入力端とする。信号出力端はＰＭＯ
ＳトランジスタＰ2 とＮＭＯＳトランジスタＮ1 の接続
点とする。
【００４４】ゲート回路２２，２４は電源電位と接地電
位間にＰＭＯＳトランジスタＰ3 とＮＭＯＳトランジス
タＮ2 ，Ｎ3 を直列接続する。ＰＭＯＳトランジスタＰ
3 とＮＭＯＳトランジスタＮ3 のゲートを共通接続して
クロック入力Ｃ又は反転クロック入力ＣＢの入力端と
し、ＮＭＯＳトランジスタＮ2 のゲートをゲート２１又
は２３の出力信号の入力端とする。信号出力端はＰＭＯ
ＳトランジスタＰ3 とＮＭＯＳトランジスタＮ2 の接続
点とする。
位間にＰＭＯＳトランジスタＰ3 とＮＭＯＳトランジス
タＮ2 ，Ｎ3 を直列接続する。ＰＭＯＳトランジスタＰ
3 とＮＭＯＳトランジスタＮ3 のゲートを共通接続して
クロック入力Ｃ又は反転クロック入力ＣＢの入力端と
し、ＮＭＯＳトランジスタＮ2 のゲートをゲート２１又
は２３の出力信号の入力端とする。信号出力端はＰＭＯ
ＳトランジスタＰ3 とＮＭＯＳトランジスタＮ2 の接続
点とする。
【００４５】クロック入力Ｃがロウ・レベルのときは、
ゲート２１はインバータとして動作する。ゲート２２は
ハイ・レベルにプリチャージされる。
ゲート２１はインバータとして動作する。ゲート２２は
ハイ・レベルにプリチャージされる。
【００４６】クロック入力Ｃが立ち上がってハイ・レベ
ルになった時を考える。
ルになった時を考える。
【００４７】データ入力Ｄがロウ・レベルだった場合、
ゲート２１はハイ・インピーダンス状態で前の値（ハイ
・レベル）を保持し、ゲート２２はロウ・レベルを出力
する。
ゲート２１はハイ・インピーダンス状態で前の値（ハイ
・レベル）を保持し、ゲート２２はロウ・レベルを出力
する。
【００４８】データ入力Ｄがハイ・レベルだった場合、
ゲート２１はロウ・レベルになり、ゲート２２はハイ・
インピーダンス状態で前の値（ハイ・レベル）を保持す
る。
ゲート２１はロウ・レベルになり、ゲート２２はハイ・
インピーダンス状態で前の値（ハイ・レベル）を保持す
る。
【００４９】ゲート２３，２４は、ゲート２１，２２の
クロック入力Ｃを反転クロック入力ＣＢに変えた以外は
同じ回路構成になっている。
クロック入力Ｃを反転クロック入力ＣＢに変えた以外は
同じ回路構成になっている。
【００５０】図１の動作のタイミングチャートを図２に
示す。
示す。
【００５１】ゲート２２，２４は交互にハイ・レベルに
プリチャージされる。そのため、ＮＡＮＤゲート２５に
よって、セレクタの役割をさせられる。
プリチャージされる。そのため、ＮＡＮＤゲート２５に
よって、セレクタの役割をさせられる。
【００５２】図２のクロック入力Ｃと反転クロック入力
ＣＢは同じタイミングで変化するものとする。そのた
め、クロック入力Ｃの立ち下がりと立上がりの両方でサ
ンプルされたデータの反転値がＱＢの出力線１３に現れ
ることになる。
ＣＢは同じタイミングで変化するものとする。そのた
め、クロック入力Ｃの立ち下がりと立上がりの両方でサ
ンプルされたデータの反転値がＱＢの出力線１３に現れ
ることになる。
【００５３】この回路の特徴は、 （１）トランジスタ量は１６個である。 （２）クロックの負荷容量による消費電力は、Ｐｃ＝ｆ
×（６×Ｃｇ）×（Ｖｄｄ）2 である。 （３）フリップフロップ自身による消費電力は、Ｐｆ＝
（１／４×ｆ）×（１０×Ｃｇ＋１１×Ｃｄ）×（Ｖｄ
ｄ）2 である。ここでｆ＝クロック周波数，Ｃｇ＝ゲー
ト容量，Ｃｄ＝ドレイン容量，Ｖｄｄ＝電源電圧であ
る。 （４）ｆ＝４０ＭＨｚ，Ｃｇ＝０．０１０ｐＦ，Ｃｄ＝
０．００５ｐＦ，Ｖｄｄ＝５．０Ｖとすると、Ｐｃ＝６
０μＷ，Ｐｆ＝３９μＷ，Ｐｃ＋Ｐｆ＝９９μＷであ
る。
×（６×Ｃｇ）×（Ｖｄｄ）2 である。 （３）フリップフロップ自身による消費電力は、Ｐｆ＝
（１／４×ｆ）×（１０×Ｃｇ＋１１×Ｃｄ）×（Ｖｄ
ｄ）2 である。ここでｆ＝クロック周波数，Ｃｇ＝ゲー
ト容量，Ｃｄ＝ドレイン容量，Ｖｄｄ＝電源電圧であ
る。 （４）ｆ＝４０ＭＨｚ，Ｃｇ＝０．０１０ｐＦ，Ｃｄ＝
０．００５ｐＦ，Ｖｄｄ＝５．０Ｖとすると、Ｐｃ＝６
０μＷ，Ｐｆ＝３９μＷ，Ｐｃ＋Ｐｆ＝９９μＷであ
る。
【００５４】本発明によると、少ないトランジスタでダ
ブル・エッジトリガ・フリップフロップを構成でき、消
費電力が少ない。
ブル・エッジトリガ・フリップフロップを構成でき、消
費電力が少ない。
【００５５】次に第２の実施例について説明する。
【００５６】本発明の第２の実施例のハードウェア構成
を図３に示す。この回路は、第１の実施例の回路のＰチ
ャネル・トランジスタの論理とＮチャネル・トランジス
タの論理を交換したものであり、機能としては第１の実
施例のダブル・エッジトリガ・フリップフロップと同じ
である。従って、ゲート回路２１は電源電位と接地電位
間にＰＭＯＳトランジスタＰ31，ＮＭＯＳトランジスタ
Ｎ31，Ｎ32を直列接続し、ＮＭＯＳトランジスタＮ31を
クロック信号又は反転クロック信号入力端とする。ＰＭ
ＯＳトランジスタＰ31とＮＭＯＳトランジスタＮ32のゲ
ートを共通接続してデータ信号入力端とする。信号出力
端はＰＭＯＳトランジスタＰ31とＮＭＯＳトランジスタ
Ｎ31の接続点として構成する。
を図３に示す。この回路は、第１の実施例の回路のＰチ
ャネル・トランジスタの論理とＮチャネル・トランジス
タの論理を交換したものであり、機能としては第１の実
施例のダブル・エッジトリガ・フリップフロップと同じ
である。従って、ゲート回路２１は電源電位と接地電位
間にＰＭＯＳトランジスタＰ31，ＮＭＯＳトランジスタ
Ｎ31，Ｎ32を直列接続し、ＮＭＯＳトランジスタＮ31を
クロック信号又は反転クロック信号入力端とする。ＰＭ
ＯＳトランジスタＰ31とＮＭＯＳトランジスタＮ32のゲ
ートを共通接続してデータ信号入力端とする。信号出力
端はＰＭＯＳトランジスタＰ31とＮＭＯＳトランジスタ
Ｎ31の接続点として構成する。
【００５７】ゲート２７，２９は電源電位と接地電位間
にＰＭＯＳトランジスタＰ32，Ｐ33とＮＭＯＳトランジ
スタＮ33を直列接続する。ＰＭＯＳトランジスタＰ32と
ＮＭＯＳトランジスタＮ33のゲートを共通接続してクロ
ック信号入力端とし、ＰＭＯＳトランジスタＰ33のゲー
トをゲート２６又は２８の入力端とする。。信号出力端
はＰＭＯＳトランジスタＰ33の接続点として構成する。
にＰＭＯＳトランジスタＰ32，Ｐ33とＮＭＯＳトランジ
スタＮ33を直列接続する。ＰＭＯＳトランジスタＰ32と
ＮＭＯＳトランジスタＮ33のゲートを共通接続してクロ
ック信号入力端とし、ＰＭＯＳトランジスタＰ33のゲー
トをゲート２６又は２８の入力端とする。。信号出力端
はＰＭＯＳトランジスタＰ33の接続点として構成する。
【００５８】データ入力（Ｄ）信号線１０、クロック入
力（Ｃ）信号線１１、クロック入力Ｃの反転（ＣＢ）信
号線１２、データの反転出力（ＱＢ）信号線１３は図１
と同じである。
力（Ｃ）信号線１１、クロック入力Ｃの反転（ＣＢ）信
号線１２、データの反転出力（ＱＢ）信号線１３は図１
と同じである。
【００５９】ＣＭＯＳトランジスタで構成されるダイナ
ミック回路のゲート２６〜３０であり、Ｎチャネル側に
クロック入力のあるゲート２６，２８、プリチャージ電
位がロウ・レベルであるダイナミック・インバータ２
７，３０，ＣＭＯＳスタティック回路によるＮＯＲゲー
ト３０である。
ミック回路のゲート２６〜３０であり、Ｎチャネル側に
クロック入力のあるゲート２６，２８、プリチャージ電
位がロウ・レベルであるダイナミック・インバータ２
７，３０，ＣＭＯＳスタティック回路によるＮＯＲゲー
ト３０である。
【００６０】ゲート２６，２７はクロック入力Ｃの立ち
下りエッジに同期したＤタイプのエッジトリガ・フリッ
プフロップを構成している。
下りエッジに同期したＤタイプのエッジトリガ・フリッ
プフロップを構成している。
【００６１】クロック入力Ｃが立ち下がってロウ・レベ
ルになった時を考える。
ルになった時を考える。
【００６２】データ入力Ｄがハイ・レベルだった場合、
ゲート２６はハイ・インピーダンス状態で前の値（ロウ
・レベル）を保持し、ゲート２７はハイ・レベルにな
る。データ入力Ｄがロウ・レベルだった場合、ゲート２
６はハイ・レベルになり、ゲート２７はハイ・インピー
ダンス状態で前の値（ロウ・レベル）を保持する。
ゲート２６はハイ・インピーダンス状態で前の値（ロウ
・レベル）を保持し、ゲート２７はハイ・レベルにな
る。データ入力Ｄがロウ・レベルだった場合、ゲート２
６はハイ・レベルになり、ゲート２７はハイ・インピー
ダンス状態で前の値（ロウ・レベル）を保持する。
【００６３】ゲート２８，２９は、ゲート２６，２７の
クロック入力Ｃを反転クロック信号ＣＢに変えた以外は
同じ回路構成になっている。つまり、ゲート２８，２９
は、反転クロック入力ＣＢの立ち下がりエッジに同期し
たＤタイプのエッジトリガ・フリップフロップを構成し
ている。
クロック入力Ｃを反転クロック信号ＣＢに変えた以外は
同じ回路構成になっている。つまり、ゲート２８，２９
は、反転クロック入力ＣＢの立ち下がりエッジに同期し
たＤタイプのエッジトリガ・フリップフロップを構成し
ている。
【００６４】ゲート２７，２９は交互にロウ・レベルに
プリチャージされる。そのため、ＮＯＲゲート３０によ
って、セレクタの役割をさせられる。よって、クロック
入力Ｃの立ち下がりと立上りの両方でサンプルされたデ
ータの反転値がＱＢ出力線１３に現れることになる。
プリチャージされる。そのため、ＮＯＲゲート３０によ
って、セレクタの役割をさせられる。よって、クロック
入力Ｃの立ち下がりと立上りの両方でサンプルされたデ
ータの反転値がＱＢ出力線１３に現れることになる。
【００６５】第２の実施例での、トランジスタ数、およ
び、消費電力の式は、第１の実施例と同じである。
び、消費電力の式は、第１の実施例と同じである。
【００６６】
【発明の効果】以上の説明から、従来例と本発明のトラ
ンジスタ数と消費電力をまとめると、
ンジスタ数と消費電力をまとめると、
【００６７】
【表１】
【００６８】（ｆ＝４０ＭＨｚ，Ｃｇ＝０．０１０ｐ
Ｆ，Ｃｄ＝０．００５ｐＦ，Ｖｄｄ＝５．０Ｖ） よって、本発明を用いることで以下の効果が得られる。 （１）ハードウェアが少ない。
Ｆ，Ｃｄ＝０．００５ｐＦ，Ｖｄｄ＝５．０Ｖ） よって、本発明を用いることで以下の効果が得られる。 （１）ハードウェアが少ない。
【００６９】トランジスタ数が従来例の８０％ですむ。
ＬＳＩ上での面積はトランジスタ数にほぼ比例するの
で、フリップフロップの面積が従来例の８０％で済む。 （２）消費電力が少ない。
ＬＳＩ上での面積はトランジスタ数にほぼ比例するの
で、フリップフロップの面積が従来例の８０％で済む。 （２）消費電力が少ない。
【００７０】第１の従来例の７７％、第２の従来例の８
７％の消費電力で済む。
７％の消費電力で済む。
【００７１】本発明により、ハードウェア・コストの低
い、より消費電力の低いダブル・エッジトリガ・フリッ
プフロップが得られるという効果を有する。
い、より消費電力の低いダブル・エッジトリガ・フリッ
プフロップが得られるという効果を有する。
【図１】第１の実施例のダブル・エッジトリガ・フリッ
プフロップの回路図である。
プフロップの回路図である。
【図２】第１の実施例を説明するためのタイミングチャ
ートである。
ートである。
【図３】第２の実施例のダブル・エッジトリガ・フリッ
プフロップの回路図である。
プフロップの回路図である。
【図４】第１の従来例のダブル・エッジトリガ・フリッ
プフロップの回路図である。
プフロップの回路図である。
【図５】第１の従来例を説明するためのタイミングチャ
ートである。
ートである。
【図６】第２の従来例のダブル・エッジトリガ・フリッ
プフロップの回路図である。
プフロップの回路図である。
１ 電源電位 ２ 接地電位 １０ データ入力（Ｄ）信号線 １１ クロック入力（Ｃ）信号線 １２ 反転クロック入力（ＣＢ）信号線 １３ データの反転出力（ＱＢ）信号線 １４ データの出力（Ｑ）信号線 ２１，２３，３４ Ｐチャネル側にクロック入力のあ
るゲート回路 ２６，２８，３１，３２ Ｎチャネル側にクロック入
力のあるゲート回路 ２２，２４ プリチャージ電位がハイ・レベルである
ダイナミック・インバータ ２７，２９，３１ プリチャージ電位がロウ・レベル
であるダイナミック・インバータ ３０ ＣＭＯＳスタティック回路による２入力ＮＯＲ ３５，３６，３７ ＣＭＯＳスタティック回路による
インバータ ３８ ＣＭＯＳスタティック回路による２入力ＮＡＮ
Ｄ
るゲート回路 ２６，２８，３１，３２ Ｎチャネル側にクロック入
力のあるゲート回路 ２２，２４ プリチャージ電位がハイ・レベルである
ダイナミック・インバータ ２７，２９，３１ プリチャージ電位がロウ・レベル
であるダイナミック・インバータ ３０ ＣＭＯＳスタティック回路による２入力ＮＯＲ ３５，３６，３７ ＣＭＯＳスタティック回路による
インバータ ３８ ＣＭＯＳスタティック回路による２入力ＮＡＮ
Ｄ
Claims (2)
- 【請求項１】 クロック信号とデータ信号とを入力する
第１のゲート回路と、前記第１のゲート回路の出力信号
と前記クロック信号とを入力する第２のゲート回路と、
反転クロック信号と前記データ信号とを入力する第３の
ゲート回路と、前記第３のゲート回路の出力信号と前記
反転クロック信号とを入力する第４のゲート回路と、前
記第２のゲート回路の出力信号と前記第４のゲート回路
の出力信号とを入力する２入力ＮＡＮＤとを有し、前記
２入力ＮＡＮＤの出力信号をデータ出力信号とし、前記
第１のゲート回路及び前記第３おゲート回路は第１のＰ
チャネル型電界効果トランジスタと第２のＰチャネル型
電界効果トランジスタと第１のＮチャネル型電界効果ト
ランジスタとを電源電位と接地電位間に直列接続し、前
記第１のＰチャネル型電界効果トランジスタと前記第１
のＮチャネル型電界効果トランジスタとのゲートに前記
クロック信号を入力し、前記第２のＰチャネル型電界効
果トランジスタのゲートに前記データ信号を入力し、前
記第２のＰチャネル型電界効果トランジスタと前記第１
のＮチャネル型電界効果トランジスタとの接続点から出
力信号を出力し、前記第２のゲート回路及び前記第４の
ゲート回路は第３のＰチャネル型電界効果トランジスタ
と第２のＮチャネル型電界効果トランジスタと第３のＮ
チャネル型電界効果トランジスタとを前記電源電位と前
記接地電位間に直列接続し、前記第３のＰチャネル型電
界効果トランジスタと前記第３のＮチャネル型電界効果
トランジスタとのゲートに前記クロック信号または反転
クロック信号を入力し、前記第２のＮチャネル型電界効
果トランジスタのゲートに前記第１のゲート回路または
前記第３のゲート回路の前記出力信号を入力し、前記第
３のＰチャネル型電界効果トランジスタと前記第２のＮ
チャネル型電界効果トランジスタとの接続点から出力信
号を出力するように構成したことを特徴とするダブル・
エッジトリガ・フリップフロップ。 - 【請求項２】 クロック信号とデータ信号とを入力する
第１のゲート回路と、前記第１のゲート回路の出力信号
と前記クロック信号とを入力する第２のゲート回路と、
反転クロック信号と前記データ信号とを入力する第３の
ゲート回路と、前記第３のゲート回路の出力信号と前記
反転クロック信号とを入力する第４のゲート回路と、前
記第２のゲート回路の出力信号と前記第４のゲート回路
の出力信号とを入力する２入力ＮＯＲとを有し、前記２
入力ＮＯＲの出力信号をデータ出力信号とし、前記第１
のゲート回路及び前記第３のゲート回路は第１のＰチャ
ネル型電界効果トランジスタと第１のＮチャネル型電界
効果トランジスタと第２のＮチャネル型電界効果トラン
ジスタとを電源電位と接地電位間に直列接続し、前記第
１のＰチャネル型電界効果トランジスタと前記第２のＮ
チャネル型電界効果トランジスタとのゲートに前記クロ
ック信号を入力し、前記第１のＮチャネル型電界効果ト
ランジスタのゲートに前記データ信号を入力し、前記第
１のＰチャネル型電界効果トランジスタと前記第１のＮ
チャネル型電界効果トランジスタとの接続点から出力信
号を出力し、前記第２のゲート回路及び前記第４のゲー
ト回路は第２のＰチャネル型電界効果トランジスタと第
３のＰチャネル型電界効果トランジスタと第３のＮチャ
ネル型電界効果トランジスタとを前記電源電位と前記接
地電位間に直列接続し、前記第２のＰチャネル型電界効
果トランジスタと前記第３のＰチャネル型電界効果トラ
ンジスタとのゲートに前記クロック信号または反転クロ
ック信号を入力し、前記第３のＰチャネル型電界効果ト
ランジスタのゲートに前記第１のゲート回路または前記
第３のゲート回路の前記出力信号を入力し、前記第３の
Ｐチャネル型電界効果トランジスタと前記第３のＮチャ
ネル型電界効果トランジスタとの接続点から出力信号を
出力するように構成したことを特徴とするダブル・エッ
ジトリガ・フリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302094A JP3024397B2 (ja) | 1992-11-12 | 1992-11-12 | ダブル・エッジトリガ・フリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302094A JP3024397B2 (ja) | 1992-11-12 | 1992-11-12 | ダブル・エッジトリガ・フリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152336A true JPH06152336A (ja) | 1994-05-31 |
| JP3024397B2 JP3024397B2 (ja) | 2000-03-21 |
Family
ID=17904858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4302094A Expired - Lifetime JP3024397B2 (ja) | 1992-11-12 | 1992-11-12 | ダブル・エッジトリガ・フリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024397B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300809B1 (en) | 2000-07-14 | 2001-10-09 | International Business Machines Corporation | Double-edge-triggered flip-flop providing two data transitions per clock cycle |
| KR100457336B1 (ko) * | 1997-09-23 | 2005-01-17 | 삼성전자주식회사 | 더블 에지 트리거 플립 플롭 회로 |
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-
1992
- 1992-11-12 JP JP4302094A patent/JP3024397B2/ja not_active Expired - Lifetime
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| CN107068108B (zh) * | 2017-06-26 | 2019-06-28 | 惠科股份有限公司 | 显示面板的驱动方法及装置、显示装置 |
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|---|---|
| JP3024397B2 (ja) | 2000-03-21 |
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