KR100300050B1 - 비동기센싱차동로직회로 - Google Patents

비동기센싱차동로직회로 Download PDF

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Abstract

본 발명은 비동기 센싱 차동 로직 회로에 관한 것으로 특히, 비동기 시스템에 챠지 리싸이클링 기술을 적용하여 전력 소모를 줄이도록 함을 목적으로 한다. 이러한 목적의 본 발명은 클럭(CKi)을 반전하여 반전 클럭(CKb)을 출력하는 인버터(X53)와, 반전 클럭(CKib)을 반전하여 비반전 클럭(CK)을 출력하는 인버터(X54)와, 상기 인버터(X53)과 인버터(X54)의 출력단자(CKb)(CK)사이에 크로스-커플로 연결되어 출력신호(Q)(Qb)를 각기 래치하는 인버터(X51)(X52)와, 상기 출력단자(Q)(Qb)사이에 접속되어 상기 인버터(X54)의 출력 신호(CK)가 하이인 경우 상기 출력단자(Q)(QB)를 등화시키는 엔모스 트랜지스터(NM53)와, 입력 데이터(DATAIN)에 따라 상기 출력단자(Q)(QB)간의 전압차를 발생시키는 캐스코드 로직(202-1)과, 콘트롤 블럭(201)에서의 인에이블 신호(Ei)가 하이일 때 상기 캐스코드 로직(201-1)을 접지에 연결하는 엔모스 트랜지스터(NM54)로 구성한다.

Description

비동기 센싱 차동 로직 회로{ASYNCHRONOUS SENSING DIFFERENTIAL LOGIC CIRCUIT}
본 발명은 챠지 리싸이클링 로직에 관한 것으로 특히, 저전력 적용을 위한 비동기 센싱 차동 로직 회로에 관한 것이다.
일반적으로 반도체 회로의 설계에 있어서, 비동기 설계 기법은 글로벌 클럭을 사용하지 않으므로 클럭 스큐(clock skew) 문제나 클럭 분배 손실(clock distribution cost)이 없으며 결과(event)가 발생할 때에만 신호 천이가 발생하므로 전력 소모를 줄일 수 있고 처리 시간(processing time)이 최악의 경우도 고려한(worst-case) 지연이 아닌 평균 지연에 의해 결정되므로 레이튼시(latency)를 줄일 수 있는 장점이 있다.
비동기 시스템의 구현을 위해서는 로컬 펑션 블럭간의 원활한 통신이 필요하며 이를 위하여 2-위상 핸드-쉐이킹 프로토콜 또는 4-위상 핸드-쉐이킹 프로토콜이 주로 이용되며 특히, 4-위상 핸드-쉐이킹 프로토콜이 회로 구현에 용이하여 많이 쓰이고 있다.
도1 은 일반적인 파이프 라인 구성을 갖는 비동기 시스템의 블럭도로서, 각 로직 동작을 위한 펑셔널(functional) 블럭(102)과, 이 펑셔널 블럭(102)의 동작 완료를 알리는 콤프리션(completion) 검출기(103)와, 상기 펑셔널 블럭(102)의 핸드 쉐이킹을 제어하는 콘트롤 블럭(101)과, 상기 펑셔널 블럭(102)의 동작에 따른 데이터를 출력하는 래치블럭(104)으로 구성된다.
상기에서 펑셔널 블럭(102)은 앞단으로부터 콤프리션 검출이 용이한 차동 로직 훼밀리인 차동 캐스코드 전압 스위치(DCVS ; Differential Cascode Voltage Switch) 로직이나 챠지 리싸이클링 차동 로직(CRDL ; Charge-Recycling Differential Logic)이 주로 사용되며, 각각의 회로도는 도2 및 도3 에 도시하였다.
도2 는 챠동 캐스코드 전압 스위치 로직의 회로도로서 이에 도시된 바와 같이, 소스에 전압(Vcc)이 인가된 피모스 트랜지스터(PM1)(PM2)의 게이트에 클럭(CK)을 인가하고 소스가 접지된 엔모스 트랜지스터(NM1)의 게이트에 클럭(CK)을 인가하며 상기 피모스 트랜지스터(PM1)(PM2)의 드레인을 입력 데이터에 따라 온오프되는 캐스코드 로직(102-1)을 통해 상기 엔모스 트랜지스터(NM1)의 드레인에 공통 접속하고 상기 피모스 트랜지스터(PM1)(PM2)와 캐스코드 로직(102-1)의 출력단자를 인버터(X1)(X2)의 입력단자에 각기 접속하여 상기 인버터(X1)(X2)에서 신호(OUT)()를 각기 출력하도록 구성된다.
도3 은 챠지 리싸이클링 차동 로직의 회로도로서 이에 도시된 바와 같이, 소스가 접지된 엔모스 트랜지스터(NM15)의 게이트에 인에이블 신호(Ei)를 인가하고 소스에 전압(Vdd)이 인가된 피모스 트랜지스터(PM14)의 게이트에 클럭(CK)을 접속하며 소스에 전압(Vcc)이 인가된 피모스 트랜지스터(PM11)(PM12)의 게이트사이에 클럭(CK)이 게이트에 인가된 피모스 트랜지스터(PM13)를 접속하여 상기 피모스 트랜지스터(PM11)(PM13)의 접속점을 엔모스 트랜지스터(NM11)(NM12)의 게이트와 엔모스 트랜지스터(NM13)(NM14)의 드레인에 접속함과 아울러 패스 트랜지스터 로직(102-2)에 접속하여 그 공통 접속점에서 신호()가 출력하도록 하고 상기 피모스 트랜지스터(PM12)(PM13)의 접속점을 엔모스 트랜지스터(NM13)(NM14)의 게이트와 엔모스 트랜지스터(NM11)(NM12)의 드레인에 접속함과 아울러 패스 트랜지스터 로직(102-2)의 출력단자에 접속하여 그 공통 접속점에서 신호(OUT)가 출력하도록 하며 상기 엔모스 트랜지스터(NM11)(NM13)의 소스를 상기 엔모스 트랜지스터(NM15)의 드레인에 공통 접속하고 상기 엔모스 트랜지스터(NM12)(NM14)의 소스를 상기 피모스 트랜지스터(PM14)의 드레인에 공통 접속하여 그 공통 접속점을 다음단을 위한 인에이블 신호(Eo)를 출력하는 인버터(X3)의 입력 단자에 접속하여 구성한다.
상기 패스 트랜지스터 로직(102-2)은 데이터 입력 신호(DATAIN)에 따라 출력 신호(OUT)()를 접지시키도록 구성한다.
한편, 뮬러 C-element는 지연에 둔감한(Delay-Insensitive) 특성을 가지므로 비동기 시스템에서 핸드 쉐이킹 회로로 자주 사용되는데, 두 입력값이 같을 경우 출력값은 입력과 동일한 값을 가지며 두 입력값이 다를 때에는 이전 값을 유지하는 동작을 수행하도록 구성된다.
상기 콘트롤 블럭(101)은 핸드-쉐이킹 콘트롤을 위해 주로 Muller C-element를 이용하여 구현한다.
또한, 래치 블럭(104)은 트래디셔널(Traditional) 플로우-래치(Flow-Latch) 타입이나 뮬러(Muller) C-element를 사용할수 있지만, 플로우-래치의 경우는 지연에 둔감한(Delay-Insensitive) 특성을 가지지 못하므로 뮬러 C-element 가 주로 사용된다.
상기 래치 블럭(104)은 도4 의 회로도에 도시한 바와 같이, 소스에 전압(Vdd)이 인가된 피모스 트랜지스터(PM22)의 게이트와 소스가 접지된 엔모스 트랜지스터(NM22)의 게이트에 후단으로부터의 승인 신호(ACK)를 공통으로 인가하고 상기 피모스 트랜지스터(PM22)의 드레인에 소스가 접속된 피모스 트랜지스터(PM21)의 게이트와 상기 엔모스 트랜지스터(NM22)의 드레인에 소스가 접속된 엔모스 트랜지스터(NM21)의 게이트에 입력신호(Din 즉, OUT 또는)를 공통으로 인가하며 상기 피모스 트랜지스터(PM21)와 엔모스 트랜지스터(NM21)의 접속점에서 출력되는 신호를 래치하여 그 래치된 신호(OUT 즉, DATAOUT)를 출력하도록 2개의 인터버(X4)(X5)가 서로 반대 방향으로 병렬 접속된 래치(104-1)로 이루어진 2개의 회로로 구성된다.
상기 콤프리션 검출기(Completion Detector)(103)는 펑셔널 블럭(102)의 2개의 출력 신호(OUT)()를 논리 연산하여 동작 종료 신호를 발생시키도록 주로 낸드 게이트 또는 노아 게이트로 구성된다.
이와같은 일반적인 비동기 시스템의 동작 과정을 설명하면 다음과 같다.
후단에서의 승인 신호(ACKOUT)가 로우일 때 전단에서의 요구 신호(REQIN)가 로우가 되면 콘트롤 블럭(101)에서 출력되는 클럭(CK)이 하이가 되어 펑셔널 블럭(102)은 평가 단계(evaluation phase)에 돌입하여 출력값(OUT)()을 평가하고 이 출력값(OUT)()을 논리 연산한 콤프리션 검출기(103)는 출력값을 하이로 발생시킨다.
상기 콤플리션 검출기(103)에서의 출력값이 하이인 경우 이 출력값은 후단을 위한 요구 신호(REQOUT)로 전송됨과 동시에 전단을 위한 승인 신호(ACKIN)로 전송된다.
이 후, 전단에서의 요구 신호(REQIN)가 하이가 되면 콘트롤 블럭(101)에서의 출력은 이전의 출력 상태를 유지하다가 후단으로부터의 승인 출력(ACKOUT)이 하이가 되면 콘트롤 블럭(101)에서 출력되는 클럭(CK)이 로우가 되어 펑셔널 블럭(102)은 다시 프리 챠지 위상으로 들어가게 된다.
이에 따라, 콤프리션 검출기(103)의 출력 신호가 로우로 발생되어 전단으로 전송되는 승인 신호(ACKIN) 및 후단으로 전송되는 요구 신호(REQOUT)의 값이 로우로 된다.
즉, 상기의 동작을 반복하여 펑셔널 블럭(102)의 로직 연산 동작이 수행되어진다.
상기에서의 펑셔널 블럭(102)은 도2 또는 도3 의 회로와 같이 구성할 수 있으며 이를 설명하면 다음과 같다.
먼저, 도2 와 같은 차동 캐스코드 전압 스위치(DCVS) 로직 회로에 대한 동작을 설명하면 다음과 같다.
우선, 클럭(CK)이 로우이면 피모스 트랜지스터(PM1)(PM2)가 턴온되어 내부 출력 단자 즉, 인버터(X1)(X2)의 입력단자는하이로 프리 챠지되고 그 내부 출력 단자의 하이 신호를 입력받은 인버터(X1)(X2)는 외부 출력 단자(OUT)()를 각기 로우로 방전시키게 된다.
이 후, 클럭(CK)이 로우에서 하이로 천이되면 엔모스 트랜지스터(NM1)가 턴온되어 캐스코드 로직(102-1)이 동작 상태가 된다.
이때, 캐스코드 로직(102-1)은 입력값(DATAIN)에 따라 내부 출력단자 즉, 인버터(X1)(X2)의 입력단자중 하나를 로우로 방전하는데, 인버터(X1)의 입력단자가 방전된다고 가정하자.
이에 따라, 입력단자가 로우로 방전된 인버터(X1)의 출력 단자(OUT)가 하이로 되고 입력단자가 하이 상태로 충전되어 있는 인버터(X2)의 출력 단자()는 로우 상태를 유지한다.
이 후, 클럭(CK)이 하이에서 로우로 천이되면 다시 프리 챠지 상태가 되며, 상기와 같은 동작이 반복됨에 의해 데이터 연산이 이루어진다.
또한, 도3 의 챠지 리싸이클링 차동 로직(CRDL) 회로는 도2 와 동작이 유사하지만, 출력 단자(OUT)()의 프리 챠지 전압이 'Vdd'로서 스윙폭이 'Vdd'인 점이 다르다.
즉, 도3 의 챠지 리싸이클링 차동 로직 회로의 동작은 프리챠지 단계과 평가 단계로 구분된다.
먼저, 프리 챠지 단계에서 클럭(CK)이 로우가 되면 피모스 트랜지스터(PM13)가 턴온되어 출력 단자(OUT)()가 서로 연결됨으로 챠지 분할 효과에 의해 양 출력단자(OUT)()의 전압 레벨은 같아진다.
이때, 출력 단자(OUT)()의 레벨은 보완적이기 때문에 즉, 평가 단계동안 하나는 항상 'Vdd', 다른 하나는 'Vss'이기 때문에 출력 단자(OUT)()가 연결되는 경우 전압 레벨은 'Vdd'와 'Vss'사이의 전압 레벨이 되는데, 보통 각 출력 단자(OUT)()의 기생 캐패시턴스의 양이 비슷할 때 이 값은 공급 전원(Vdd)의 1/2이 된다.
만일, 등화된 전압값이 기생 캐패시턴스의 미스 매치에 의해 요구된 값보다 낮은 경우 크로스-커플(Cross-Couple)된 피모스 트랜지스터(PM11)(PM12)는 턴온되며 공급 전압(Vdd)의 1/2에 근사된 전압을 만들기 위해 프리챠지 노드에 부가적으로 전하가 공급된다.
이 후, 요구된 전압 레벨에 도달하여도 출력 단자(OUT)()는 풀업되지 않는데, 이는 높은 문턱 전압을 가지는 피모스 트랜지스터(PM11)(PM12)가 이미 턴오프되었기 때문이다.
그리고, 클럭(CK)이 로우임으로 피모스 트랜지스터(PM14)가 턴온되어 인버터(X3)의 입력 단자가 하이로 된다.
따라서, 인버터(X3)는 로우 레벨의 인에이블 신호(E)를 출력하게 된다.
이 후, 평가 단계에 돌입하여 클럭(CK)이 하이가 되면 피모스 트랜지스터(PM13)가 턴오프되어 출력 단자(OUT)()는서로 분리된다.
이때, 데이터를 입력받은 패스 트랜지스터 로직(102-2)은 출력 단자(OUT)()중 하나를 접지시키는데, 예로 출력 단자()를 접지시킨다고 가정하자.
이에 따라, 출력 단자(OUT)는 하이 상태를 유지하며 출력 단자()는 로우가 된다.
또한, 클럭(CK)이 하이 레벨임으로 피모스 트랜지스터(PM14)는 턴오프되지만 출력 단자(OUT)가 하이임으로 엔모스 트랜지스터(NM14)가 턴온되어 인버터(X3)의 입력 단자는 로우가 된다.
따라서, 인에이블 신호(E)는 하이로 천이된다.
즉, 출력단자(OUT)()의 전압차가 커질수록 엔모스 트랜지스터(NM14)가 빠르게 턴온되어 인버터(X3)의 입력 단자가 로우가 되고 이때, 로우 신호를 인가받은 상기 인버터(X3)가 다음 단의 센스 증폭기를 액티브시키기 위한 출력 신호(Eo)를 하이로 인에이블시키게 된다.
이 후, 클럭(CK)이 하이에서 로우로 천이되면 다시 프리 챠지 상태가 되며, 상기와 같은 동작이 반복됨에 의해 데이터 연산이 이루어진다.
그리고, 상기와 같이 도2 또는 도3 과 같이 구성된 펑셔널 블럭(102)에서 데이터(OUT)()가 출력되면 도4 와 같이모스 트랜지스터(PM21,PM22,NM21,NM22) 및 래치(104-1)로 이루어진 회로를 2개 구비한 래치 블럭(104)을 통해 다음단으로 전송된다.
즉, 펑셔널 블럭(102)의 하나의 출력 데이터(OUT)만을 예를 들어 동작을 설명하면, 래치 블럭(104)은 후단에서의 승인 신호(ACKOUT)가 로우일 때 펑셔널 블럭(102)의 출력 데이터(OUT)가 로우이면 피모스 트랜지스터(PM21)(PM22)만이 턴온되어 래치(104-1)에 전압(Vdd)이 인가됨으로 상기 래치(104-1)는 로우 데이터(DATAOUT)를 출력하며 상기 승인 신호(ACKOUT)가 하이일 때 펑셔널 블럭(102)의 출력 데이터(OUT)가 하이인 경우 엔모스 트랜지스터(NM21)(NM22)만이 턴온되어 래치(104-1)의 입력 단자를 접지시킴으로 상기 래치(104-1)는 하이 데이터(DATAOUT)를 출력하게 된다.
만일, 승인 신호(ACKOUT)가 로우일 때 펑셔널 블럭(102)의 출력 데이터(OUT)가 하이이거나 또는 승인 신호(ACKOUT)가 하이일 때 펑셔널 블럭(102)의 출력 데이터(OUT)가 로우이면 2개의 신호 레벨이 동일해질 때까지 래치(104-1)는 이전의 출력 레벨을 유지하게 된다.
그러나, 종래의 기술은 이론 상으로는 저전력 및 고속 동작을 할 수 있는 것으로 판단되나 실제에 있어서는 핸드 세이킹 프로토콜에 필요한 제어 회로의 오버 헤드 및 펑셔널 블럭으로 사용되는 차동 캐스코드 전압 스위치(DCVS) 로직의 과다 전력 소모로 인하여 동기 시스템에 비해 커다란 성능 향상을 기대할 수 없는 문제점이 있다.
또한, 종래의 기술로서 챠지 리싸이클링 차동 로직(CRDL)을 사용하는 경우에는 전력 소모를 감소시킬 수 있으나 크로스-커플된 피모스 트랜지스터 쌍의 문턱 전압(Vt)을 높이기 위하여 고전압을 필요로 하는 문제점이 있다.
따라서, 본 발명은 종래의 문제점을 개선하기 위하여 챠지 리싸이클링 기술을 비동기 시스템에 적용하여 전력 소모를 감소시킬 수 있도록 창안한 비동기 센싱 차동 로직 회로를 제공함에 목적이 있다.
도 1은 일반적인 파이프 라인 구조를 갖는 비동기 시스템의 블럭도.
도 2는 도 1에서 펑셔널 블럭의 일실시예를 보인 회로도.
도 3은 도 1에서 펑셔널 블럭의 다른 실시예를 보인 회로도.
도 4는 도 1에서 래치 블럭을 보인 회로도.
도 5는 본 발명에 따른 파이프라인 구조를 갖는 비동기 시스템의 블럭도.
도 6은 도 5에서 펑셔널 블럭의 제1 실시예를 보인 회로도.
도 7은 도 5에서 펑셔널 블럭의 제2 실시예를 보인 회로도.
도 8은 도 5에서 래치 블럭을 보인 회로도.
도 9는 도 5에서 펑셔널 블럭의 제3 실시예를 보인 회로도.
도 10은 도 9를 이용하여 3비트 체인 연결 구성을 보인 예시도.
도 11은 도 5에서 펑셔널 블럭의 제4 실시예를 보인 회로도.
도 12는 도 11을 이용하여 5비트 체인 연결 구성을 보인 예시도.
도 13은 도 5에서 펑셔널 블럭의 제5 실시예를 보인 회로도.
도 14는 본 발명의 실시를 위한 타이밍도.
* 도면의 주요부분에 대한 부호 설명 *
201 : 콘트롤 블럭 202 : 펑셔널 블럭
202-1,202-2,202-4∼202-6 : 캐스코드 로직
202-3,202-7 : 인에이블신호 발생부
203 : 래치 블럭 203-1 : 래치
203-2 : 지연기
X51∼X54,X61∼X63,X71,X72,X81∼X84,X91∼X94,X101∼X103 : 인버터
본 발명은 상기의 목적을 달성하기 위하여 콘트롤 블럭, 펑셔널 블럭, 콤프리션 검출기, 래치 블럭으로 이루어진 비동기 시스템에 있어서, 상기 펑셔널 블럭에 콤프리션 검출 기능을 내장하여 구성함으로써 기존의 콤프리션 검출기를 제거하며 저전력 동작이 가능하도록 함을 특징으로 한다.
즉, 본 발명에 따른 파이프라인 구조를 갖는 비동기 시스템은 전단의 요구 신호(REQIN)와 후단을 위한 요구 신호(REQOUT)를 논리 연산하여 인에이블 신호(Ei/Eib)를 출력하는 콘트롤 블럭과, 이 콘트롤 블럭의 인에이블 신호(Ei/Eib)에 따라 입력 데이터(Din)를 연산하여 인에이블 신호(Eo/Eob)와 데이터(Q,Qb)를 출력하는 펑셔널 블럭과, 후단에서의 요구 신호(ACKIN)에 트리거되어 상기 펑셔널 블럭의 출력 신호(Eo/Eob)(Q,Qb)를 연산함에 의해 후단을 위한 요구신호(REQOUT) 및 데이터(OUT)를 출력하는 래치 블럭으로 구성함을 특징으로 한다.
상기 펑셔널 블럭은 비동기 챠지 리싸이클링 차동 로직 회로로 구성한다.
상기 펑셔널 블럭의 제1 실시예는 클럭(CKi)을 반전하여 반전 클럭(CKb)을 출력하는 제3 인버터와, 반전 클럭(CKib)을 반전하여 비반전 클럭(CK)을 출력하는 제4 인버터와, 상기 클럭 단자(CKb)(CK)사이에 크로스-커플로 연결되어 출력신호(Q)(Qb)를 각기 발생시키는 제1,제2 인버터와, 상기 출력단자(Q)(Qb)사이에 접속되어 상기 클럭 신호(CK)에 따라 상기 출력단자(Q)(Qb)의 전원 레벨을 일치시키는 제1 모스 트랜지스터와, 입력 데이터(data)에 따라 상기 출력단자(Q)(Qb)를 초기화하는 캐스코드 로직과, 인에이블 신호(Ei)에 의해 상기 캐스코드 로직을 접지측에 연결시키는 제2 모스 트랜지스터로 구성함을 특징으로 한다.
상기 펑셔널 블럭의 제2 실시예는 상기 제1 실시예에 있어서, 제3 인버터를 인에이블신호(Ei)와 클럭(CKi)을 인가받아 반전 클럭(CKb)을 출력하도록 전압(Vdd)과 접지사이에 직렬 접속된 모스 트랜지스터(PM64)(NM64)로 대치하고 제4 인버터를 클럭(CKib)과 인에이블신호(Eib)를 인가받아 비반전 클럭(CK)을 출력하도록 전압(Vdd)과 접지사이에 직렬 접속된 모스 트랜지스터(PM65) (NM65)로 대치하며 전압(Vdd)과 출력 단자(Q)(Qb)사이에 접속되어 상기 반전 클럭(CKb) 및 출력신호(Q)(Qb)를 인가받아 인에이블 신호(Eob)를 출력하는 제1 신호 출력부를 더 구비하여 구성함을 특징으로 한다.
상기 제1 신호 출력부는 클럭 신호(CKb)를 인가받는 피모스 트랜지스터(PM63)의 드레인에 출력 단자(Q)(Qb)에 대해 크로스-커플된 2개의 모스 트랜지스터(NM66) (NM67)를 접속하여 그 공통 접속점에서 인에이블 신호(Eob)를 출력시키며 그 신호(Eob)를 반전하여 인에이블 신호(Eo)를 출력하는 제5 인버터를 더 부가하여 구성함을 특징으로 한다.
상기 펑셔널 블럭의 제3 실시예는 제1 실시예에 있어서, 클럭(CKi)(CKib)을 인에이블 신호(Eib)(Ei)로 각기 대치하여 인에이블 신호(Eob)(Eo)를 각기 발생시키고 출력 단자(Q)(Qb)를 등화시키기 위한 제1 모스 트랜지스터의 게이트에 인에이블 신호(Eib)를 인가하여 구성함을 특징으로 한다.
상기 펑셔널 블럭의 제4 실시예는 제3 실시예에 있어서, 제3 인버터를 제거하고 인에이블 신호(Ei)가 인가된 제4 인버터의 출력단자에 제6 인버터를 접속하여 인에이블 신호(Eo)를 발생시키며 출력 단자(Q)(Qb)를 등화시키기 위한 제1 모스 트랜지스터의 게이트에 인에이블 신호(Ei)를 인가하여 구성함을 특징으로 한다.
상기 펑셔널 블럭의 제5 실시예는 제4 실시예에 있어서, 제3 인버터를 인에이블 신호(Ei)와 전단의 동작 종료 신호(Dni)를 인가받아 인에이블 신호(Ei')를 출력하도록 전압(Vdd)과 접지사이에 직렬 접속된 모스 트랜지스터(PM104)(NM104)로 대치하여 구성하고 접지와 출력 단자(Q)(Qb)사이에 접속되어 상기 신호(Ei') 및 출력신호(Q)(Qb)를 인가받아 동작 종료 신호(Dno)를 출력하는 제2 신호 출력부를 더 구비하여 구성함을 특징으로 한다.
상기 제2 신호 출력부는 소스가 접지된 엔모스 트랜지스터(NM103)의 게이트에 인에이블 신호(Ei')를 인가하고 소스에 출력신호(Qb)가 인가된 피모스 트랜지스터(PM105)의 게이트에 출력신호(Q)를 인가하며 소스에 출력신호(Q)가 인가된 피모스 트랜지스터(PM106)의 게이트에 출력신호(Qb)를 인가하여 상기 모스 트랜지스터(NM103)(PM105) (PM106)의 드레인 공통 접속점에서 동작 종료 신호(Dno)가 출력되게 구성한다.
상기에서 캐스코드 로직은 패스 트랜지스터 로직으로 대치하여 구성할 수 있다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
본 발명에 따른 파이프 라인 구조를 갖는 비동기 시스템은 도5 의 블럭도에 도시한 바와 같이, 각 로직 동작을 수행하며 콤프리션 검출 기능을 내장하여 각 로직 동작의 종료 신호를 발생시키는 펑셔널(functional) 블럭(202)과, 각각의 요구 신호(REQIN, REQOUT)를 연산함에 따라 상기 펑셔널 블럭(202)의 핸드 쉐이킹을 관장하기 위해 신호(CKi/CKib 또는 Ei/Eib)를 발생시키는 콘트롤 블럭(201)과, 상기 펑셔널 블럭(202)에서의 데이터를 저장하여 출력함과 동시에 후단을 위한 요구 신호(REQOUT)를 출력하는 래치 블럭(203)으로 구성한다.
상기 콘트롤 블럭(201)은 뮬러 C-element로 구성한다.
상기 래치 블럭(203)은 도8 의 회로도에 도시한 바와 같이, 소스에 전압(Vdd)이 인가된 피모스 트랜지스터(PM72)의 게이트와 소스가 접지된 엔모스 트랜지스터(NM72)의 게이트에 승인신호(ACKIN)를 인가하고 상기 엔모스 트랜지스터(NM72)의 드레인에 소스가 접속된 엔모스 트랜지스터(NM73)의 게이트에 입력 데이터(Din 즉, 펑셔널 블럭(202)의 출력신호(OUT 또는))를 인가하며 상기 피모스 트랜지스터(PM72)의 드레인에 소스가 접속된 피모스 트랜지스터(PM71)의 게이트와 상기 엔모스 트랜지스터(NM73)의 드레인에 소스가 접속된 엔모스 트랜지스터(NM71)의 게이트에 상기 펑셔널 블럭(202)에서의 인에이블 신호(Eo)를 인가하고 상기 모스 트랜지스터(PM71)(NM71)의 드레인 공통접속점을 인버터(X72)(X71)가 크로스-커플된 래치(203-1)의 입력단자에 접속하여 그 래치(203-1)에서 신호(OUT)가 출력되도록 한 2개의 회로와, 상기 펑셔널 블럭(202)의 출력 신호(Eo)를 지연하여 후단을 위한 요구 신호(REQOUT)를 발생시키는 지연기(203-2)를 구비하여 구성한다.
이와같이 구성한 본 발명의 파이프 라인 구조를 갖는 비동기 시스템에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
먼저, 후단을 위한 요구 신호(REQOUT)가 로우인 상태에서 전단으로부터의 요구 신호(REQIN)가 하이가 되면 콘트롤 블럭(201)에서의 출력 신호(CKi 또는 Ei)가 하이로 되어 펑셔널 블럭(202)은 평가 단계(evaluation phase)에 돌입하여 출력값을 평가하며 인에이블 신호(Eo)를 하이로 발생시킨다.
이때, 인에이블 신호(Eo)는 전단을 위한 승인 신호(ACKOUT)로 출력된다.
이 후, 래치 블럭(203)은 펑셔널 블럭(202)의 출력 데이터를 연산하면서 인에이블 신호(Eo)를 소정 시간 지연함에 의해 후단을 위한 요구 신호(REQOUT)를 하이로 발생시켜 래치 단계의 동작이 종료되었음을 알린다.
이때, 후단을 위한 요구 신호(REQOUT)가 하이로 되어 소정 시간이 경과되면 콘트롤 블럭(201)에서의 출력 신호(CKi 또는 Ei)가 로우가 되어 펑셔널 블럭(202)은 다시 프리 챠지 위상으로 들어가게 된다.
이에 따라, 펑셔널 블럭(202)은 출력 단자(Q)(Qb)가 '1/2Vdd'로 등화되며 소정 시간이 경과한 후 인에이블 신호(Eo)를로우로 출력하게 된다.
즉, 본 발명의 파이프라인 구조를 갖는 비동기 시스템은 도14 와 같은 타이밍에 의해 상기의 동작을 반복하여 데이터 연산을 수행함에 따라 래치 블럭(203)이 펑셔널 블럭(202)에서 출력되는 데이터를 래치하여 다음단으로 전송하게 된다.
한편, 상기에서 펑셔널 블럭(202)에서의 데이터는 모스 트랜지스터(PM71,PM72,NM71∼NM73)과 래치(203-1) 및 지연기(203-2)로 이루어진 도8 과 같은 래치 블럭(203)을 통해 다음단으로 전송된다.
즉, 승인 신호(ACKIN)와 인에이블 신호(Eo)가 로우인 상태인 경우 래치(203-1)에 하이 신호가 인가되어 출력 데이터(DATAOUT)는 로우로 출력되며 승인 신호(ACKIN)와 인에이블 신호(Eo)가 하이인 상태에서 입력 데이터(Din)가 하이가 되면 상기 래치(203-1)에 로우 신호가 인가되어 출력 데이터(DATAOUT)는 하이로 출력된다.
만일, 승인 신호(ACKIN)와 인에이블신호(Eo)의 레벨이 서로 다른 경우 래치(203-1)는 이전의 출력 레벨 상태를 유지하게 된다.
그리고, 인에이블 신호(Eo)를 인가받은 지연기(203-2)는 소정 시간 지연하여 후단을 위한 요구신호(REQOUT)를 출력하게 된다.
또한, 상기에서 펑셔널 블럭(202)은 비동기 챠지 리싸이클링 차동 로직 회로로 구성한다.
1) 도6 은 펑셔널 블럭(202)의 제1 실시예를 보인 회로도로서 이에 도시한 바와 같이, 클럭(CKi)을 반전하여 반전클럭(CKb)을 출력하는 인버터(X53)와, 반전 클럭(CKib)을 반전하여 비반전 클럭(CK)을 출력하는 인버터(X54)와, 상기 인버터(X53)과 인버터(X54)의 출력단자(CKb)(CK)사이에 크로스-커플로 연결되어 출력신호(Q)(Qb)를 각기 래치하는 인버터(X51)(X52)와, 상기 출력단자(Q)(Qb)사이에 접속되어 상기 인버터(X54)의 출력 신호(CK)가 하이인 경우 상기 출력단자(Q)(QB)를 등화시키는 엔모스 트랜지스터(NM53)와, 입력 데이터(DATAIN)에 따라 상기 출력단자(Q)(QB)간의 전압차를 발생시키는 캐스코드 로직(202-1)과, 콘트롤 블럭(201)에서의 인에이블 신호(Ei)가 하이일 때 상기 캐스코드 로직(201-1)을 접지에 연결하는 엔모스 트랜지스터(NM54)로 구성한다.
상기 인버터(X51)(X52)는 각각의 모스 트랜지스터(PM51,NM51)(PM52,NM52)를 클럭(CKb)(CK)사이에 직렬 접속하여 구성한다.
이와같이 구성한 본 발명에 따른 펑셔널 블럭(202)의 제1 실시예에 대한 동작을 설명하면 다음과 같다.
먼저, 콘트롤 블럭(201)의 인에이블 신호(Ei)가 로우인 상태에서 클럭(CKi)이 하이이고 클럭(CKib)이 로우일 때 프리 챠지 위상에 있게 되는데, 상기 하이인 클럭(CKi)은 인버터(X53)에서 반전되어 로우인 클럭(CKb)으로 출력되고 상기 로우인 클럭(CKib)은 인버터(X54)에서 반전되어 하이인 클럭(CK)으로 출력된다.
이에 따라, 클럭(CK)(CKb)이 각기 하이와 로우 상태임으로 출력 단자(Q)(Qb)에 대해 크로스-커플(Cross-Couple)된 인버터(X51)(X52)는 오프 상태를 유지하고 상기 하이인 클럭(CK)에 의해 등화 트랜지스터인 엔모스 트랜지스터(NM53)가 온상태가 되어 출력 단자(Q)(Qb)의 전압 레벨을 'Vdd'로 프리챠지시키게 된다.
이때, 콘트롤 블럭(201)에서의 인에이블 신호(Ei)가 하이로서 엔모스 트랜지스터(NM54)가 턴온된 상태에서 캐스코드 로직(202-1)은 입력 데이터(DATA)를 로직 연산함에 의해 출력 단자(Q)(Qb)간의 전압차를 발생시키는데, 출력 단자(Q)의 데이터가 하이라고 가정한다.
이 후, 클럭(CKi)이 하이에서 로우로 천이되고 클럭(CKib)이 로우에서 하이로 천이되면 평가 위상이 되는데, 인버터(X53)는 상기 로우인 클럭(CKi)을 반전하여 하이인 클럭(CKb)을 출력하고 인버터(X54)는 상기 하이인 클럭(CKib)을 반전하여 로우인 클럭(CK)을 출력하게 된다.
이에 따라, 인버터(X51)(X52)는 인에이블되어 출력 단자(Q)(Qb)의 데이터값을 고속으로 평가하는데, 상기에서 출력 단자(Q)의 데이터가 하이라고 가정하였으므로 인버터(X51)는 피모스 트랜지스터(PM51)가 턴오프되고 엔모스 트랜지스터(NM51)가 턴온되어 출력 단자(Qb)를 로우로 풀다운시키고 인버터(X52)는 피모스 트랜지스터(PM52)가 턴온되고 엔모스 트랜지스터(NM52)가 턴오프되어 출력 단자(Q)를 하이로 풀업시킨다.
상기 동작에 의해 출력 단자(Q)(Qb)의 데이터는 다음단으로 전송되며 상기 클럭(CK)(CKb) 또한 다음단의 클럭(CKi)(CKib)으로 전송되어진다.
이 후, 클럭(CKi)(CKib)이 각기 로우와 하이에서 하이와 로우로 천이되면 다시 프리 챠지 위상이 됨으로 상기 하이인 클럭(CKi)은 인버터(X53)에서 반전되어 로우인 클럭(CKb)으로 출력되고 상기 로우인 클럭(CKib)은 인버터(X54)에서 반전되어 하이인 클럭(CK)으로 출력된다.
이에 따라, 클럭(CK)(CKb)이 각기 하이와 로우 상태임으로 출력 단자(Q)(Qb)에 대해 크로스-커플(Cross-Couple)된 인버터(X51)(X52)는 오프 상태가 되고 상기 하이인 클럭(CK)에 의해 엔모스 트랜지스터(NM53)가 온 상태가 되어 출력 단자(Q)(Qb)를 연결시킴으로 그 출력 단자(Q)(Qb)는 'Vdd'로 프리챠지되어진다.
즉, 클럭(CKi)(CKib)의 레벨이 천이함에 따라 프리챠지 상태와 평가 상태가 반복적으로 수행되면서 순차적으로 입력 데이터를 다음단으로 전송하게 된다.
상기 동작을 수행하는 도6 의 회로는 펑셔널 블럭(202)에서 한 단계(stage)의 지연이 비교적 크지 않을 때 유효하게 사용될 수 있다.
2) 도7 은 펑셔널 블럭(202)의 제2 실시예를 보인 회로도로서 이에 도시한 바와 같이, 인에이블신호(Ei)와 클럭(CKi)을 인가받아 반전 클럭(CKb)을 출력하도록 전압(Vdd)과 접지사이에 직렬 접속된 모스 트랜지스터(PM64)(NM64)와, 클럭(CKib)과 인에이블신호(Eib)를 인가받아 비반전 클럭(CK)을 출력하도록 전압(Vdd)과 접지사이에 직렬 접속된 모스트랜지스터(PM65)(NM65)와, 상기 클럭 단자(CKb)(CK)사이에 크로스-커플로 연결되어 출력신호(Q)(Qb)를 각기 래치하는 인버터(X61)(X62)와, 상기 출력단자(Q)(Qb)사이에 접속되어 상기 인버터(X64)의 출력 신호(CK)가 하이인 경우 상기 출력단자(Q)(QB)의 전원 레벨을 일치시키는 엔모스 트랜지스터(NM63)와, 전압(Vdd)과 출력 단자(Q)(Qb)사이에 접속되어 상기 반전 클럭(CKb) 및 출력신호(Q)(Qb)를 인가받아 인에이블 신호(Eob)를 출력하는 신호 출력부(202-3)와, 상기 인에이블 신호(Eob)를 반전하여 인에이블 신호(Eo)를 출력하는 인버터(X63)와, 입력 데이터(DATAIN)에 따라 상기 출력단자(Q)(QB)간의 전압차를 발생시키는 캐스코드 로직(202-2)과, 상기 인에이블 신호(Eib)가 하이일 때 상기 캐스코드 로직(202-2)을 접지에 연결시키는 엔모스 트랜지스터(NM68)로 구성한다.
상기 신호 출력부(202-3)는 소스에 전압(Vdd)이 인가된 피모스 트랜지스터(PM63)의 게이트에 반전 클럭(CKb)을 인가하고 소스에 출력신호(Qb)가 인가된 엔모스 트랜지스터(NM66)의 게이트에 출력신호(Q)를 인가하며 소스에 출력신호(Q)가 인가된 엔모스 트랜지스터(NM67)의 게이트에 출력신호(Qb)를 인가하여 상기 모스 트랜지스터(PM63)(NM66)(NM67)의 드레인 공통 접속점에서 인에이블 신호(Eob)가 출력되게 구성한다.
상기 인버터(X61)(X62)는 각각의 모스 트랜지스터(PM61,NM61)(PM62,NM62)를 클럭(CKb)(CK) 단자사이에 직렬 접속하여 구성한다.
이와같이 구성한 본 발명에 따른 펑셔널 블럭(202)의 제2 실시예에 대한 동작을 설명하면 다음과 같다.
도7 의 회로는 도6 의 회로의 동작과 매우 유사하지만, 크로스-커플된 인버터(X61) (X62)의 인에이블 시점만이 다르다.
즉, 도7 의 회로는 클럭(CKi)이 하이로 천이된 상태에서 전단의 동작이 충분히 완료되어 인에이블 신호(Ei)가 액티브되었을 때 비로서 현재단의 크로스-커플된 인버터(X61)(X62)가 인에이블된다.
이러한 비동기 챠지 리싸이클링 로직 회로의 다른 실시예는 펑셔널 블럭(202)에서 한 단계(stage)의 지연이 비교적 큰 경우 프리 평가(preevaluation)에 의한 문제를 없앨 수 있다.
이의 동작을 상세히 설명하면 다음과 같다.
먼저, 클럭(CKi)이 하이, 클럭(CKib)이 로우일 때 인에이블 신호(Ei)는 하이, 인에이블 신호(Eib)는 로우로서 인버터(X61)(X62)는 디스에이블 상태이다.
이때, 하이인 클럭(CKi)에 의해 엔모스 트랜지스터(NM64)는 온 상태로서 클럭단자(CKb)는 로우 상태이고 로우인 클럭(CKib)에 의해 피모스 트랜지스터(PM65)는 온 상태로서 클럭 단자(CK)는 하이 상태이다.
따라서, 클럭(CKb)(CK)가 각기 로우, 하이임으로 크로스-커플된 인버터(X61)(X62)는 오프 상태를 유지하며 상기 하이인 클럭(CK)에 의해 엔모스 트랜지스터(NM63)가 턴온되어 출력 단자(Q)(Qb)는 'Vdd'로 프리챠지된다.
그리고, 클럭(CKb)이 로우이므로 신호 발생부(202-3)는 피모스 트랜지스터(PM63)가 턴온되어 인에이블 신호(Eob)가 하이로 출력되고 이 하이인 인에이블 신호(Eob)를 인가받은 인버터(X63)는 인에이블 신호(Eo)를 로우로 출력하게 된다.
이 후, 클럭(CKi)이 하이에서 로우, 클럭(CKib)이 로우에서 하이로 천이될 때 인에이블 신호(Ei)는 하이에서 로우, 인에이블 신호(Eib)는 로우에서 하이로 천이되면 엔모스 트랜지스터(NM64)와 피모스 트랜지스터(PM65)는 턴오프되고 피모스 트랜지스터(PM64)와 엔모스 트랜지스터(NM65)는 턴온된다.
이에 따라, 반전 클럭(CKb)은 하이, 비반전 클럭(CK)은 로우로 됨에 의해 출력 단자(Q)(Qb)에 대해 크로스-커플된 인버터(X61)(X62)는 온 상태가 된다.
이때, 인에이블 신호(Eib)에 의해 엔모스 트랜지스터(NM6)가 턴온된 상태에서 캐스코드 로직(201-2)은 입력 데이터(DATAIN)에 의해 출력 단자(Q)(Qb)간의 전압차를 발생시키는데, 출력 단자(Q)가 하이 레벨이라고 가정한다.
따라서, 출력 단자(Q)의 하이 데이터에 의해 인버터(X61)는 피모스 트랜지스터(PM61)가 턴오프되고 엔모스 트랜지스터(NM61)가 턴온되어 출력 단자(Qb)의 레벨을 고속으로 풀 다운시키고 출력 단자(Qb)의 로우 데이터에 의해 인버터(X62)는 피모스 트랜지스터(PM62)가 턴온되고 엔모스 트랜지스터(NM62)가 턴오프되어 출력 단자(Q)의 레벨을 고속으로 풀업시키게 된다.
이때, 신호 발생부(202-3)는 하이인 클럭(CKb)에 의해 피모스 트랜지스터(PM63)가 턴오프되지만 출력 단자(Q)가 하이라고 가정하였으므로 엔모스 트랜지스터(NM66)가 턴온되어 인에이블 신호(Eob)가 로우로 된다.
이에 따라, 인버터(X63)가 로우인 인에이블 신호(Eob)를 반전함에 의해 인에이블 신호(Eo)는 하이가 된다.
이 후, 클럭(CKi)이 로우에서 하이, 클럭(CKib)이 하이에서 로우로 천이될 때 인에이블 신호(Ei)는 로우에서 하이, 인에이블 신호(Eib)는 하이에서 로우로 인에이블되면 출력 단자(Q)(Qb)에 크로스-커플된 인버터(X61)(X62)가 디스에이블되며 엔모스 트랜지스터(NM63)가 턴온되어 출력 단자(Q)(Qb)를 'Vdd'로 다시 프리챠지시키게 된다.
상기와 같은 동작은 콘트롤 블럭(201)에서 발생되는 신호(Ei/Eib)(CKi/CKib)의 레벨이 천이될 때마다 반복적으로 수행되어진다.
3) 도9 는 본 발명에 따른 펑셔널 블럭(202)의 제3 실시예를 보인 회로도로서 이에 도시한 바와 같이, 반전 인에이블 입력 신호(Eib)를 반전하여 인에이블 신호(Eo)를 출력하는 인버터(X83)와, 비반전 인에이블 입력 신호(Ei)를 반전하여 반전 인에이블 신호(Eob)를 출력하는 인버터(X84)와, 상기 인버터(X83)과 인버터(X84)의 출력단자(Eo)(Eob)사이에 크로스-커플로 연결되어 출력신호(Q)(Qb)를 각기 래치하는 인버터(X81)(X82)와, 상기 출력단자(Q)(Qb)사이에 접속되어 상기 반전 인에이블 입력 신호(Eib)가 하이인 경우 상기 출력단자(Q)(Qb)의 전원 레벨을 일치(등화)시키는 엔모스 트랜지스터(NM83)와, 입력 데이터(DATAIN)에 따라 상기 출력단자(Q)(Qb)간의 전압차를 발생시키는 캐스코드 로직(202-4)과, 인에이블 신호(Ei)가 하이인 경우 상기 캐스코드 로직(202-4)을 접지에 연결시키는 엔모스 트랜지스터(NM84)로 구성한다.
상기 인버터(X81)(X82)는 각각의 모스 트랜지스터(PM81,NM81)(PM82,NM82)를 인에이블 신호(Eo)(Eob) 단자사이에 직렬 접속하여 구성한다.
이와같이 구성한 본 발명에 따른 펑셔널 블럭(202)의 제3 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
먼저, 반전 인에이블 신호(Eib)가 하이이고 비반전 인에이블 신호(Ei)가 로우일 때 등화 위상에 있게 되는데, 상기 하이인 인에이블 신호(Eib)는 인버터(X83)에서 반전되어 로우인 인에이블 신호(Eo)로 출력되고 상기 로우인 인에이블 신호(Ei)는 인버터(X84)에서 반전되어 하이인 인에이블 신호(Eob)로 출력된다.
이에 따라, 인에이블 신호(Eo)(Eob)가 각기 로우와 하이 상태임으로 출력 단자(Q)(Qb)에 대해 크로스-커플(Cross-Couple)된 인버터(X81)(X82)는 오프 상태를 유지하고 상기 하이인 인에이블 신호(Eib)에 의해 등화 트랜지스터인 엔모스 트랜지스터(NM83)가 턴온 상태가 되어 출력 단자(Q)(Qb)의 전압 레벨을 'Vdd'로 프리챠지시키게 된다.
이 후, 인에이블 신호(Eib)가 하이에서 로우로 천이되고 인에이블 신호(Ei)가 로우에서 하이로 천이되면 인에이블 신호(Eo)는 하이로 천이되고 인에이블 신호(Eob)는 로우로 천이되어 센스/평가 위상이 된다.
이때, 로우인 인에이블 신호(Eib)에 의해 엔모스 트랜지스터(NM83)가 턴오프된 후 인에이블 신호(Ei)에 의해 엔모스 트랜지스터(NM84)가 턴온된 상태에서 캐스코드 로직(202-4)은 입력 데이터(DATAIN)를 로직 연산함에 의해 출력단자(Q)(Qb)간의 전압차를 발생시키는데, 출력 단자(Qb)가 접지되어 로우가 된다고 가정한다.
따라서, 인버터(X81)(X82)가 출력 단자(Q)(Qb)간의 전압차를 고속으로 평가하는데, 상기에서 출력 단자(Q)의 레벨이 하이라고 가정하였으므로 인버터(X81)는 피모스 트랜지스터(PM81)가 턴오프되고 엔모스 트랜지스터(NM81)가 턴온되어 출력 단자(Qb)를 로우 레벨로 풀다운시키고 인버터(X82)는 피모스 트랜지스터(PM82)가 턴온되고 엔모스 트랜지스터(NM82)가 턴오프되어 출력 단자(Q)를 하이 레벨로 풀업시킨다.
상기 동작에 의해 출력 단자(Q)(Qb)의 레벨은 다음단으로 전송되며 상기 인에이블 신호(Eo)(Eob) 또한 다음단의 인에이블 신호(Ei)(Eib)로 전송되어진다.
이 후, 인에이블 신호(Ei)(Eib)가 각기 하이와 로우에서 로우와 하이로 천이되어 등화 위상이 되면 인버터(X83)는 상기 하이인 인에이블 신호(Eib)를 반전하여 로우인 인에이블 신호(Eo)를 출력하고 인버터(X84)는 상기 로우인 인에이블 신호(Ei)를 반전하여 하이인 인에이블 신호(Eob)를 출력한다.
이에 따라, 인에이블 신호(Eob)(Eo)가 각기 하이와 로우 상태임으로 출력 단자(Q)(Qb)에 대해 크로스-커플(Cross-Couple)된 인버터(X81)(X82)는 오프 상태가 되고 하이인 인에이블 신호(Eib)에 의해 엔모스 트랜지스터(NM83)가 턴온 상태가 되어 출력 단자(Q)(Qb)를 연결시킴으로 그 출력 단자(Q)(Qb)는 'Vdd'로 프리챠지되어진다.
즉, 인에이블 신호(Ei)(Eib)의 레벨이 천이함에 따라 등화 위상과 센스/평가 위상이 반복적으로 전환되면서 순차적으로 입력 데이터(DATAIN)를 다음단으로 전송하게 된다.
또한, 본 발명의 실시예에서는 도10 과 같이 3비트 캐리 체인의 구성을 위하여 상기와 같은 동작을 수행하는 도9 와 같은 각 회로(211∼213)를 직렬 접속하여 구성할 수 있다.
4) 그리고, 도11 은 본 발명에 따른 펑셔널 블럭(202)의 제4 실시예를 보인 회로도로서 이에 도시한 바와 같이, 비반전 인에이블 입력 신호(Ei)를 반전하는 인버터(X93)와, 이 인버터(X93)의 출력 신호를 반전하여 인에이블 신호(Eo)를 출력하는 인버터(X94)와, 전압(Vdd)과 상기 인버터(X93)의 출력단자(Ei')사이에 크로스-커플로 연결되어 출력신호(Q)(Qb)를 각기 래치하는 인버터(X91)(X92)와, 상기 출력단자(Q)(Qb)사이에 접속되어 상기 인에이블 신호(Ei)가 로우인 경우 상기 출력단자(Q)(Qb)의 전원 레벨을 등화시키는 피모스 트랜지스터(PM93)와, 입력 데이터(DATAIN)에 따라 상기 출력단자(Q)(Qb)간의 전압차를 발생시키는 캐스코드 로직(202-5)와, 인에이블 신호(Ei)가 하이인 경우 상기 캐스코드 로직(202-5)을 접지측에 연결시키는 엔모스 트랜지스터(NM93)로 구성한다.
상기 인버터(X91)(X92)는 각각의 모스 트랜지스터(PM91,NM91)(PM92,NM92)를 전압(Vdd)과 인에이블 신호(Ei')사이에 직렬 접속하여 구성한다.
이와같이 구성한 본 발명의 펑셔널 블럭(202)의 제4 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
먼저, 인에이블 신호(Ei)가 로우 레벨로서 평가 위상내에 있게 되는데, 인버터(X93)(X94)는 상기 로우인 인에이블 신호(Ei)를 순차 반전하여 로우인 인에이블 신호(Eo)를 출력한다.
이때, 인버터(X93)의 출력 신호(Ei')가 하이임으로 출력단자(Q)(Qb)에 대해 크로스-커플되어 풀업/풀다운 회로를 구성하는 인버터(X91)(X92)는 오프 상태가 되고 로우인 인에이블 신호(Ei)에 의해 피모스 트랜지스터(PM93)가 턴온 상태가 되어 상기 출력 단자(Q)(Qb)의 레벨을 'Vdd' 정도로 프리챠지시키게 된다.
이 회로의 경우 인버터(X91)(X93)의 피모스 트랜지스터(PM91)(PM92)가 전압(Vdd)에 직접 연결되어 있으므로 프리챠지 레벨은 도9 의 회로에 비하여 약간 높다.
이 후, 인에이블 신호(Ei)가 로우에서 하이로 천이될 때 센스/평가 위상이 된다.
이때, 하이인 인에이블 신호(Ei)에 의해 피모스 트랜지스터(PM83)가 턴오프된 후 엔모스 트랜지스터(NM93)가 턴온된 상태에서 캐스코드 로직(202-5)은 데이터(DATA)를 로직 연산함에 의해 출력 단자(Q)(Qb)간의 전압차를 발생시키는데, 출력 단자(Qb)가 접지되어 로우가 된다고 가정한다.
따라서, 인버터(X91)(X92)가 출력 단자(Q)(Qb)간의 전압차를 고속으로 평가하는데, 상기에서 출력 단자(Q)의 레벨이 하이라고 가정하였으므로 인버터(X91)는 피모스 트랜지스터(PM91)가 턴오프되고 엔모스 트랜지스터(NM91)가 턴온되어 출력 단자(Qb)를 로우 레벨로 풀다운시키고 인버터(X92)는 피모스 트랜지스터(PM92)가 턴온되고 엔모스 트랜지스터(NM92)가 턴오프되어 출력 단자(Q)를 하이 레벨로 풀업시킨다.
상기 동작에 의해 출력 단자(Q)(Qb)의 레벨은 다음단으로 전송되며 상기 인에이블 신호(Eo) 또한 다음단의 인에이블 신호(Ei)로 전송되어진다.
이 후, 인에이블 신호(Ei)가 하이에서 로우로 천이되어 평가 위상이 되면 인버터(X93)(X94)가 로우인 인에이블 신호(Eib)를 순차 반전하여 로우인 인에이블 신호(Eo)를 출력한다.
이에 따라, 인에이블 신호(Eo)가 로우 상태임으로 출력 단자(Q)(Qb)에 대해 크로스-커플(Cross-Couple)된 인버터(X91)(X92)는 오프 상태가 되고 로우인 인에이블 신호(Ei)에 의해 피모스 트랜지스터(PM93)가 턴온 상태가 되어 출력 단자(Q)(Qb)를 연결시킴으로 그 출력 단자(Q)(Qb)는 'Vdd'정도로 프리챠지되어진다.
즉, 인에이블 신호(Ei)의 레벨이 천이함에 따라 등화 위상과 센스/평가 위상이 반복적으로 전환되면서 순차적으로 입력 데이터(DATA)를 다음단으로 전송하게 된다.
또한, 본 발명의 실시예에서는 도12 와 같이 5비트 캐리 체인의 구성을 위하여 상기와 같은 동작을 수행하는 도11 과 같은 각 회로(221∼225)의 데이터 단자를 직렬 접속하고 인에이블 신호(Ei)는 소정 시간 지연을 가지고 다음 다음단 예로, 회로(221)의 인에이블 신호(Eo)는 지연 회로를 통해 회로(223)의 인에이블 신호(Ei)로 입력시키도록 구성하여 최종적으로 인에이블 신호(Eo)와 데이터(Q)를 얻을 수 있다.
5) 도13 은 본 발명에 따른 펑셔널 블럭(202)의 제5 실시예를 보인 회로도로서 이에 도시한 바와 같이, 인에이블 신호(Ei)와 전단의 동작 종료 신호(Dni)를 인가받아 인에이블 신호(Ei')를 출력하도록 전압(Vdd)과 접지사이에 직렬 접속된 모스 트랜지스터(PM104)(NM104)와, 상기 인에이블 신호(Ei')를 반전하여 인에이블 신호(Eo)를 출력하는 인버터(X103)와, 전압(Vdd)과 상기 신호(Ei')사이에 크로스-커플로 연결되어 출력신호(Q)(Qb)를 각기 래치하는 인버터(X101)(X102)와, 상기 출력단자(Q)(Qb)사이에 접속되어 상기 인에이블 신호(Ei)가 로우일 때 상기 출력단자(Q)(QB)를 등화시키는 피모스 트랜지스터(PM103)와, 접지와 출력 단자(Q)(Qb)사이에 접속되어 상기 신호(Ei') 및 출력신호(Q)(Qb)를 인가받아 동작 종료 신호(Dno)를 출력하는 신호 출력부(202-7)와, 가변 데이터(DATA)에 따라 상기 출력단자(Q)(QB)로 데이터를 전송하는 캐스코드 로직(202-6)과, 인에이블 신호(Ei)가 하이일 때 상기 캐스코드 로직(202-6)을 접지측에 연결시키는 엔모스 트랜지스터(NM105)로 구성한다.
상기 신호 출력부(202-7)는 소스가 접지된 엔모스 트랜지스터(NM103)의 게이트에 인에이블 신호(Ei')를 인가하고 소스에 출력신호(Qb)가 인가된 피모스 트랜지스터(PM105)의 게이트에 출력신호(Q)를 인가하며 소스에 출력신호(Q)가 인가된 피모스 트랜지스터(PM106)의 게이트에 출력신호(Qb)를 인가하여 상기 모스 트랜지스터(NM103)(PM105)(PM106)의 드레인공통 접속점에서 동작 종료 신호(Dno)가 출력되게 구성한다.
상기 인버터(X101)(X102)는 각각의 모스 트랜지스터(PM101,NM101)(PM102,NM102)를 전압(Vdd)과 인에이블 신호(Ei')사이에 직렬 접속하여 구성한다.
이와같이 구성한 본 발명에 따른 펑셔널 블럭(202)의 제5 실시예에 대한 동작을 설명하면 다음과 같다.
먼저, 인에이블 신호(Ei)는 로우이고 전단의 동작 종료 신호(Dni)가 로우로서 등화 단계이면 피모스 트랜지스터(PM104)가 턴온되어 인에이블 신호(Ei')가 하이가 됨으로 인버터(X101)(X102)는 오프 상태가 된다.
이때, 인에이블 신호(Ei')가 하이임으로 신호 발생부(202-7)는 엔모스 트랜지스터(NM103)가 턴온되어 동작 종료 신호(Dno)를 로우로 출력시키며 상기 하이인 인에이블 신호(Ei')를 입력받은 인버터(X103)는 인에이블 신호(Eo)를 로우로 출력하게 된다.
그리고, 로우 레벨인 인에이블 신호(Ei)에 의해 피모스 트랜지스터(PM103)가 턴온되어 출력 단자(Q)(Qb)는 'Vdd'로 프리챠지된다.
이 후, 인에이블 신호(Ei)가 로우 레벨에서 하이 레벨로 천이되면 피모스 트랜지스터(PM103)(PM104)가 턴오프되어 출력 단자(Q)(Qb)의 연결이 끊어짐과 아울러 인에이블 신호(Ei')가 하이 임피던스 상태가 된다.
이때, 하이인 인에이블 신호(Ei)에 의해 엔모스 트랜지스터(NM105)가 턴온된 상태에서 캐스코드 로직(202-6)은 데이터(DATA)를 연산함에 의해 출력 단자(Q)(Qb)간의 전압차를 발생시키는데, 출력 단자(Q)가 하이 레벨이 된다고 가정한다.
이 후, 전단의 동작 종료 신호(Dni)가 하이로 천이되면 엔모스 트랜지스터(NM104)가 턴온되어 인에이블 신호(Ei')가 로우가 됨으로 출력 단자(Q)(Qb)에 대해 크로스-커플된 인버터(X101)(X102)는 동작 상태가 되며 인버터(X103)가 상기 로우인 인에이블 신호(Ei')를 반전함에 의해 인에이블 신호(Eo)는 하이가 된다.
따라서, 출력 단자(Q)의 하이 데이터에 의해 인버터(X101)는 피모스 트랜지스터(PM101)가 턴오프되고 엔모스 트랜지스터(NM101)가 턴온되어 출력 단자(Qb)의 레벨을 고속으로 풀 다운시키고 출력 단자(Qb)의 로우 데이터에 의해 인버터(X102)는 피모스 트랜지스터(PM102)가 턴온되고 엔모스 트랜지스터(NM102)가 턴오프되어 출력 단자(Q)의 레벨을 고속으로 풀업시키게 된다.
또한, 신호 발생부(202-7)는 인에이블 신호(Ei')가 로우 레벨임으로 엔모스 트랜지스터(NM103)가 턴오프되지만 출력 단자(Q)가 하이 레벨이고 출력 단자(Qb)가 로우 레벨임으로 피모스 트랜지스터(PM106)가 턴온되어 동작 종료 신호(Dno)를 하이로 출력시키게 된다.
이 후, 인에이블 신호(Ei)가 하이에서 로우로 천이되었을 때 전단의 동작 종료 신호(Dni)가 하이에서 로우로 천이되면피모스 트랜지스터(PM104)가 턴온되어 인에이블 신호(Ei')가 하이가 됨으로 출력 단자(Q)(Qb)에 크로스-커플된 인버터(X101)(X102)가 오프 상태가 되며 아울러 피모스 트랜지스터(PM103)가 턴온되어 출력 단자(Q)(Qb)를 'Vdd'를 다시 프리챠지시키게 된다.
상기와 같은 동작은 콘트롤 블럭(201)에서 펑셔널 블럭(202)으로 전송되는 인에이블 신호(Ei)의 레벨이 천이될 때마다 반복적으로 수행되어진다.
한편, 상기 각 실시예에서 캐스코드 로직(202-1,202-2,202-4,202-5,202-6)은 가변 데이터에 의해 출력 단자(Q)(Qb)에 데이터를 전송하는 패스트랜지스터 로직으로 대치하여 구성할 수 있다.
상기에서 상세히 설명한 바와 같이 본 발명은 동기 시스템과 달리 글로벌 클럭을 사용하지 않으므로 클럭 스큐 문제가 발생하지 않으며 로컬 제어 신호를 이용하여 블럭간 통신을 수행함으로 클럭 분배 비용을 줄일 수 있는 효과가 있다.
또한, 종래에는 차동 캐스코드 전압 스위치(DCVS) 로직을 사용한 경우 전력 소모가 많았으나, 본 발명은 power-efficient한 동작 특성을 보여 전체적으로 전력 소모를 줄일 수 있는 효과가 있다.
따라서, 본 발명은 종래와 같이 크로스-커플된 피모스 트랜지스터의 문턱 전압을 조절할 필요없어 문턱 전압 조절을 위한 고전압이 필요없으므로 저전력에서 고속 처리가 가능하고 디지털 설계 방식에 적용이 용이하여 비용 증가를 막을 수 있는 효과가 있다.

Claims (11)

  1. 전단의 요구 신호(REQIN)와 후단을 위한 요구 신호(REQOUT)를 논리 연산하여 인에이블 신호(Ei/Eib)를 출력하는 콘트롤 블럭과, 이 콘트롤 블럭의 인에이블 신호(Ei/Eib)에 따라 입력 데이터(Din)를 연산하여 인에이블 신호(Eo/Eob)와 데이터(Q,Qb)를 출력하도록 콤프리션 검출 기능을 내장하는 펑셔널 블럭과, 후단에서의 요구 신호(ACKIN)에 트리거되어 상기 펑셔널 블럭의 출력 신호(Eo/Eob)(Q,Qb)를 연산함에 의해 후단을 위한 요구신호(REQOUT) 및 데이터(OUT)를 출력하는 래치 블럭으로 구성하는 비동기 시스템에 있어서, 상기 펑셔널 블럭은 클럭(CKi)을 반전하여 반전 클럭(CKb)을 출력하는 제3 인버터와, 반전 클럭(CKib)을 반전하여 비반전 클럭(CK)을 출력하는 제4 인버터와, 상기 클럭 단자(CKb)(CK)사이에 직렬 접속되고 출력 단자(Q)(Qb)에 대해 크로스-커플되어 출력신호(Q)(Qb)를 각기 발생시키는 제1,제2 인버터와, 상기 출력단자(Q)(Qb)사이에 접속되어 상기 클럭 신호(CK)에 따라 상기 출력단자(Q)(Qb)의 전원 레벨을 일치시키는 제1 모스 트랜지스터와, 입력 데이터(data)에 따라 상기 출력단자(Q)(Qb)를 초기화하는 캐스코드 로직과, 인에이블 신호(Ei)에 의해 상기 캐스코드 로직의 내부 스위칭 소자를 접지시키는 제2 모스 트랜지스터로 구성함을 특징으로 하는 비동기 센싱 차동 로직 회로.
  2. 제1항에 있어서, 전압(Vdd)과 출력 단자(Q)(Qb)사이에 접속되어 상기 반전 클럭(CKb) 및 출력신호(Q)(Qb)를 인가받아 인에이블 신호(Eob)를 출력하는 인에이블신호 출력부를 더 구비하여 구성함을 특징으로 하는 비동기 센싱 차동 로직 회로.
  3. 제2항에 있어서, 신호 출력부는 반전 인에이블 신호(CKb)에 따라 단자(Eob)에 전압(Vdd)을 인가하는 제3 모스 트랜지스터와, 출력 단자(Q)(Qb)에 대해 크로스-커플되어 상기 단자(Eob)를 접지 레벨로 풀다운시키는 제4,제5 모스 트랜지스터로 구성함을 특징으로 하는 비동기 센싱 차동 로직 회로.
  4. 제1항에 있어서, 제3 인버터는 전압(Vdd)과 접지사이에 인에이블신호(Ei)를 인가받는 피모스 트랜지스터와 클럭(CKi)을 인가받는 엔모스 트랜지스터를 직렬 접속하여 반전 클럭(CKb)을 출력하는 제5 인버터로 대치하고 제4 인버터는 전압(Vdd)과 접지사이에 클럭(CKib)을 인가받는 피모스 트랜지스터와 인에이블신호(Eib)를 인가받는 엔모스 트랜지스터를 직렬 접속하여 비반전 클럭(CK)을 출력하는 제6 인버터로 대치하여 구성함을 특징으로 하는 비동기 센싱 차동 로직 회로.
  5. 전단의 요구 신호(REQIN)와 후단을 위한 요구 신호(REQOUT)를 논리 연산하여 인에이블 신호(Ei/Eib)를 출력하는 콘트롤 블럭과, 이 콘트롤 블럭의 인에이블 신호(Ei/Eib)에 따라 입력 데이터(Din)를 연산하여 인에이블 신호(Eo/Eob)와 데이터(Q,Qb)를 출력하도록 콤프리션 검출 기능을 내장하는 펑셔널 블럭과, 후단에서의 요구 신호(ACKIN)에 트리거되어 상기 펑셔널 블럭의 출력 신호(Eo/Eob)(Q,Qb)를 연산함에 의해 후단을 위한 요구신호(REQOUT) 및 데이터(OUT)를 출력하는 래치 블럭으로 구성하는 비동기 시스템에 있어서, 상기 펑셔널 블럭은 반전 인에이블 입력 신호(Eib)를 반전하여 인에이블 신호(Eo)를 출력하는 제9 인버터와, 비반전 인에이블 입력 신호(Ei)를 반전하여 반전 인에이블 신호(Eob)를 출력하는 제10 인버터와, 상기 제9,제10 인버터의 출력단자(Eo)(Eob)사이에 출력 단자(Q)(Qb)에 대해 크로스-커플되어 출력신호(Q)(Qb)를 각기 래치하는 제7,제8 인버터와, 상기 출력단자(Q)(Qb)사이에 접속되어 상기 인에이블 입력 신호(Eib 또는 Ei)에 따라 상기 출력단자(Q)(Qb)의 전원 레벨을 등화시키는 제6 모스 트랜지스터와, 입력 데이터(DATAIN)에 따라 상기 출력단자(Q)(Qb)간의 전압차를 발생시키는 캐스코드 로직과, 인에이블 신호(Ei 또는 Eib)에 따라 상기 캐스코드 로직을 접지에 연결시키는 제7 모스 트랜지스터로 구성함을 특징으로 하는 비동기 센싱 차동 로직 회로.
  6. 전단의 요구 신호(REQIN)와 후단을 위한 요구 신호(REQOUT)를 논리 연산하여 인에이블 신호(Ei/Eib)를 출력하는 콘트롤 블럭과, 이 콘트롤 블럭의 인에이블 신호(Ei/Eib)에 따라 입력 데이터(Din)를 연산하여 인에이블 신호(Eo/Eob)와 데이터(Q,Qb)를 출력하도록 콤프리션 검출 기능을 내장하는 펑셔널 블럭과, 후단에서의 요구 신호(ACKIN)에 트리거되어 상기 펑셔널 블럭의 출력 신호(Eo/Eob)(Q,Qb)를 연산함에 의해 후단을 위한 요구신호(REQOUT) 및 데이터(OUT)를 출력하는 래치 블럭으로 구성하는 비동기 시스템에 있어서, 상기 펑셔널 블럭은 비반전 인에이블 입력 신호(Ei)를 반전하는 제13 인버터와, 이 제13 인버터의 출력 신호를 반전하여 인에이블 신호(Eo)를 출력하는 제14 인버터와, 전압(Vdd)과 상기 제13 인버터의 출력단자(Ei')사이에 출력 단자(Q)(Qb)에 대해 크로스-커플되어 출력신호(Q)(Qb)를 각기 래치하는 제11,제12 인버터와, 상기 출력단자(Q)(Qb)사이에 접속되어 상기 인에이블 신호(Ei)가 로우인 경우 상기 출력단자(Q)(Qb)의 전원 레벨을 등화시키는 제8 모스 트랜지스터와, 입력 데이터(DATAIN)에 따라 상기 출력단자(Q)(Qb)간의 전압차를 발생시키는 캐스코드 로직과, 인에이블 신호(Ei)에 따라 상기 캐스코드 로직을 접지측에 연결시키는 제9 모스 트랜지스터로 구성함을 특징으로 하는 비동기 센싱 차동 로직 회로.
  7. 제6항에 있어서, 제11 인버터는 전압(Vdd)와 접지사이에 인에이블 신호(Ei)를 피모스 트랜지스터와 전단의 동작 종료 신호(Dni)를 인가받는 엔모스 트랜지스터를 직렬 접속하여 인에이블 신호(Ei')를 출력하는 제15 인버터로 대치하여 구성함을 특징으로 하는 비동기 센싱 차동 로직 회로.
  8. 제7항에 있어서, 접지와 출력 단자(Q)(Qb)사이에 접속되어 인에이블 신호(Ei') 및 출력신호(Q)(Qb)를 논리 연산함에 의해 동작 종료 신호(Dno)를 출력하는 신호 출력부를 포함하여 구성함을 특징으로 하는 비동기 센싱 차동 로직 회로.
  9. 제8항에 있어서, 신호 출력부는 인에이블 신호(Ei')에 따라 동작 종료 신호(Dno)를 접지시키는 제10 모스 트랜지스터와, 출력 단자(Q)(Qb)에 대해 크로스-커플되어 상기 신호(Dno)를 전원 레벨로 풀업시키는 제11,제12 모스 트랜지스터로 구성함을 특징으로 하는 비동기 센싱 차동 로직 회로.
  10. 제1항, 제5항 또는 제7항중 어느 한항에 있어서, 캐스코드 로직은 가변 제어 신호에 의해 출력 단자(Q)(Qb)에 데이터를 전송하는 패스트랜지스터 로직으로 대치하여 구성함을 특징으로 하는 비동기 센싱 차동 로직 회로.
  11. 제1항 또는 제5항 또는 제7항중 어느 한항에 있어서, 래치 블럭은 전압(Vdd)과 접지사이에 제13∼제17 모스 트랜지스터를 순차적으로 직렬 접속하여 상기 제13, 제17 모스 트랜지스터에 승인 신호(ACKIN)를 인가하고 상기 14,제15 모스 트랜지스터에 인에이블 신호(Eo)를 인가하며 상기 제16 모스 트랜지스터에 펑셔널 블럭의 출력 데이터(OUT 또는)를 인가하여 상기 제14,제15 모스 트랜지스터의 공통 접속점이 입력단자에 접속된 래치 회로에서 데이터(DATAOUT)를 출력하는 회로를 2개 구비하고 상기 인에이블 신호(Eo)를 지연하여 후단을 위한 요구 신호(REQOUT)를 발생시키는 지연기를 구비하여 구성함을 특징으로 하는 비동기 센싱 차동 로직 회로.
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