DE19929600A1

DE19929600A1 - Asynchrone Differentielle Abfühl-Logikschaltung (ASDL)

Info

Publication number: DE19929600A1
Application number: DE19929600A
Authority: DE
Inventors: Bai-Sun Kong
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1998-09-01
Filing date: 1999-06-28
Publication date: 2000-03-02
Also published as: KR20000018326A; KR100300050B1; TW419891B; JP4273278B2; JP2000188538A

Abstract

Eine asynchrone differentielle Abfühl-Logikschaltung, die ein Ladungsregenerierungsverfahren verwendet, enthält einen Steuerblock (201), der eine logische Operation an einem Anforderungssignal (REQIN) von einer vorhergehenden Stufe und einem Anforderungssignal (REQOUT) für eine folgende Stufe ausführt und ein erstes oder zweites Eingabe-Freigabesignal und ein erstes oder zweites Taktsignal abgibt, einen Funktionsblock (202), der gemäß den ersten oder zweiten Eingabe-Freigabesignalen und den ersten oder zweiten Taktsignalen vom Steuerblock (201) eine Operation an Eingabedaten ausführt und ein erstes oder zweites Ausgabe-Freigabesignal und Ausgabedaten ausgibt, und einen Verriegelungsblock (203), der durch ein Quittungssignal von der folgenden Stufe ausgelöst wird und ein Anforderungssignal für die folgende Stufe und endgültige Ausgabedaten ausgibt, indem eine Operation an den ersten oder zweiten Ausgabe-Freigabesignalen und den Ausgabedaten vom Funktionsblock (202) ausgeführt wird.

Description

Die vorliegende Erfindung bezieht sich auf eine asyn chrone Schaltung und insbesondere auf eine asynchrone diffe rentielle Abfühl-Logikschaltung (ASDL), die ein Ladungsrege nerierungsverfahren (charge-recycling technique) verwendet. Beim Entwerfen einer Halbleiterschaltung weist ein Ver fahren für einen asynchronen Entwurf im allgemeinen dadurch Vorteile auf, daß kein Taktversatz bzw. keine Taktasymmetrie erzeugt wird und kein Taktsignalverteilung-Overhead vor liegt, weil kein globales Taktsignal verwendet wird, der Energieverbrauch reduziert werden kann, weil ein Signalüber gang nur erzeugt wird, wenn ein Ereignis vorliegt, und eine Latenzzeit verringert ist, weil die Verarbeitungszeit nicht durch eine Verzögerung für den schlechtesten Fall, sondern durch eine durchschnittliche Verzögerung bestimmt ist. Um ein asynchrones System zu realisieren, ist eine glat te Übermittlung zwischen lokalen Funktionsblöcken erforder lich. Hier wird hauptsächlich ein 2-Phasen-Handshaking- Protokoll oder 4-Phasen-Handshaking-Protokoll verwendet. Insbesondere das 4-Phasen-Handshaking-Protokoll wird in ei ner Schaltung leicht realisiert und folglich weithin verwen det.

Fig. 1 ist ein schematisches Blockdiagramm, das eine herkömmliche asynchrone Pipeline-Konfiguration veranschau licht, die einen jede logische Operation ausführenden Funk tionsblock 102, einen einen Operationsabschluß des Funkti onsblocks 102 mitteilenden Abschlußdetektor 103, einen einen Quittungsaustausch bzw. ein Handshaking des Funktionsblocks 102 steuernden Steuerblock 101 und einen Zwischenspeicher- bzw. Verriegelungsblock 104 enthält, der Daten gemäß der Operation des Funktionsblocks 102 ausgibt.

Eine differentielle Kaskodenspannungsschalter-(DCVS)- Logik oder eine differentielle Ladungsregenerierung-Logik (CRDL), die differentielle logische Familien sind, die eine Abschlußdetektion von einer vorhergehenden Stufe leicht aus führen können, werden hauptsächlich als der Funktionsblock 102 verwendet. Deren Schaltungsdiagramme sind in Fig. 2 bzw. 3 veranschaulicht.

Fig. 2 ist ein schematisches Schaltungsdiagramm, das eine differentielle Kaskodenspannungsschalter-(DCVS)-Logik schaltung veranschaulicht. Wie darin gezeigt ist, wird ein Taktsignal CK an Gate-Anschlüsse von zwei PMOS-Transistoren PM1, PM2 angelegt, an deren Source-Anschlüsse eine Netz- bzw. Energieversorgungsspannung Vdd angelegt ist. Das Takt signal CK wird an den Gate-Anschluß eines NMOS-Transistors NM1 angelegt, dessen Source-Anschluß geerdet ist. Die Drain- Anschlüsse der PMOS-Transistoren PM1, PM2 sind gemeinsam mit dem Drain-Anschluß des NMOS-Transistors NM1 durch eine Kas koden-Logik 102-1 verbunden, die gemäß Eingabedaten einaus geschaltet wird. Die Ausgang-Drain-Anschlüsse der PMOS- Transistoren PM1, PM2 und die Kaskoden-Logik 102-1 sind je weils mit den Eingangsanschlüssen von zwei Invertern X1 bzw. X2 verbunden. Die Inverter X1, X2 geben jeweilige Ausgangs signale OUT, OUT aus.

Fig. 3 ist ein schematisches Schaltungsdiagramm, das eine differentielle Ladungsregenerierung-Logikschaltung (CRDL) veranschaulicht. Wie darin gezeigt ist, wird ein Freigabesignal Ei an den Gate-Anschluß eines NMOS-Tran sistors NM15 angelegt, dessen Source-Anschluß geerdet ist. Ein Taktsignal CK ist mit dem Gate-Anschluß eines PMOS- Transistors PM14 verbunden, an dessen Source-Anschluß eine Energieversorgungsspannung Vdd angelegt ist. Der Kanal eines PMOS-Transistors PM13, an dessen Gate-Anschluß das Takt signal CK angelegt wird, ist zwischen die jeweiligen Gate- Anschlüsse der PMOS-Transistoren PM11, PM12 geschaltet, an deren jeweilige Source-Anschlüsse die Netzspannung Vdd ange legt ist. Die Gate-Anschlüsse der PMOS-Transistoren PM11, PM13 sind jeweils mit den Gate-Anschlüssen der NMOS-Tran sistoren NM11, NM12, den Drain-Anschlüssen der NMOS-Tran sistoren NM13, NM14 und mit einem Ausgangsanschluß einer Durchgangstransistor-Logikschaltung 102-2 verbunden, wodurch jeweilige Signale OUT, OUT von deren jeweiligen gemeinsamen Knoten abgegeben werden. Die Source-Anschlüsse der NMOS- Transistoren NM11, NM13 sind gemeinsam mit dem Drain- Anschluß eines NMOS-Transistors NM15 verbunden. Die Source- Anschlüsse der NMOS-Transistoren NM12, NM14 sind gemeinsam mit dem Drain-Anschluß des PMOS-Transistors PM14 und eihem Eingangsanschluß eines Inverters X3 verbunden, der ein Frei gabesignal Eo für eine folgende Stufe abgibt.

Die Durchgangstransistor-Logik 102-2 ist aufgebaut, um die Ausgangssignale OUT, OUT gemäß einem Dateneingangssignal DATAIN zu erden.

Andererseits wird oft ein Müller-C-Element wegen seiner verzögerungsunempfindlichen Eigenschaft als eine Handsha king-Schaltung in dem asynchronen System verwendet. Wenn zwei Eingabewerte dieselben sind, ist ein Ausgabewert dem Eingabewert identisch. In dem Fall, daß die beiden Eingabe werte verschieden sind, wird eine Operation zum Halten eines vorhergehenden Wertes ausgeführt.

Der Steuerblock 101 in der Konfiguration von Fig. 1 wird hauptsächlich mit dem Müller-C-Element für eine Hand shaking-Steuerung realisiert.

Der Verriegelungsblock 104 kann außerdem ein herkömmli ches Element vom Fluß-Verriegelungstyp oder ein Müller-C- Element verwenden. Die Fluß-Verriegelung weist jedoch nicht die verzögerungsunempfindliche Eigenschaft auf, und somit wird hauptsächlich das Müller-C-Element verwendet.

Wie in Fig. 4 veranschaulicht ist, wird im Zwischen speicher- bzw. Verriegelungsblock 104 ein Quittungssignal Ack von der vorhergehenden Stufe gemeinsam an einen Gate- Anschluß eines PMOS-Transistors PM22, an dessen Source- Anschluß die Energieversorgungsspannung Vdd angelegt ist, und an den Gate-Anschluß eines NMOS-Transistors NM22 ange legt, dessen Source-Anschluß geerdet ist, und das Eingangs signal (Din, nämlich OUT oder OUT) wird gemeinsam an den Ga te-Anschluß eines PMOS-Transistors PM21, dessen Source- Anschluß mit dem Drain-Anschluß des PMOS-Transistors PM22 verbunden ist, und an einen Gate-Anschluß eines NMOS- Transistors NM21 angelegt, dessen Source-Anschluß mit dem Drain-Anschluß des NMOS-Transistor NM22 verbunden ist. Der Verriegelungsblock 104 enthält zwei Schaltungen mit einer Verriegelung 104-1, die aus zwei Invertern X4, X5 besteht, die umgekehrt parallel geschaltet sind, um ein Signal zu verriegeln, das von einem Knoten des PMOS-Transistors PM21 und des NMOS-Transistors NM21 abgegeben wird, und um das verriegelte Signal DATAOUT abzugeben.

Im allgemeinen enthält der Abschlußdetektor 103 in der Konfiguration in Fig. 1 ein NAND-Gatter oder ein NOR- Gatter, um an den beiden Ausgangssignalen OUT, OUT von dem Funktionsblock 102 eine logische Operation auszuführen und das Operationsabschlußsignal zu erzeugen.

Der Betrieb des herkömmlichen asynchronen Systems wird nun beschrieben.

Wenn ein Quittungssignal ACKOUT von der folgenden Stufe niedrig ist, falls ein Anforderungssignal REQIN von der vor hergehenden Stufe niedrig ist, wird das vom Steuerblock 101 abgegebene Taktsignal CK hoch, tritt der Funktionsblock 102 in eine Auswertungsphase ein und wertet den Ausgabewert OUT, OUT aus, und der eine logische Operation an dem Ausgabewert OUT, OUT ausführende Abschlußdetektor 103 erzeugt einen ho hen Ausgabewert.

In dem Fall, daß der Ausgabewert von dem Abschlußdetek tor 103 hoch ist, wird der Ausgabewert als das Anforderungs signal REQOUT für die folgende Stufe und als das Quittungs signal ACKIN für die vorhergehende Stufe übertragen.

Wenn das Anforderungssignal REQIN von der vorhergehenden Stufe hoch ist, behält dann das Ausgangssignal vom Steuer block 101 seinen vorhergehenden Ausgabezustand bei. Wenn das Quittungssignal ACKOUT von der vorhergehenden Stufe hoch ist, wird das vom Steuerblock 101 abgegebene Taktsignal CK niedrig, und folglich tritt der Funktionsblock 102 in eine Vorladephase ein.

Demgemäß wird das Ausgangssignal vom Abschlußdetektor 103 niedrig erzeugt, was somit die Werte des zur vorherge henden Stufe übertragenen Quittungssignals ACKIN und des zur folgenden Stufe übertragenen Anforderungssignals REQOUT niedrig macht.

Das heißt, die logische Operation des Funktionsblocks 102 wird durch Wiederholen des oben beschriebenen Prozesses ausgeführt.

Der Funktionsblock 102 kann wie in Fig. 2 oder 3 veran schaulicht aufgebaut sein, was nun beschrieben wird.

Falls er wie in Fig. 2 dargestellt verwirklicht ist, werden, wenn das Taktsignal CK niedrig ist, die PMOS-Tran sistoren PM1, PM2 eingeschaltet, und folglich der interne Ausgangsanschluß; die Eingangsanschlüsse der Inverter X1, X2 werden nämlich bei einem hohen Pegel vorgeladen. Die Inver ter X1, X2, die die hohen Signale von den internen Ausgangs anschlüssen empfangen, entladen die externen Ausgangsan schlüsse OUT bzw. OUT auf einen niedrigen Pegel.

Wenn das Taktsignal von niedrig nach hoch geändert wird, wird danach der NMOS-Transistor NM1 eingeschaltet, und folg lich wird die Kaskoden-Logik 102-1 in einen betriebsfähigen Zustand versetzt.

Die Kaskoden-Logik 102-1 entlädt hier gemäß dem Eingabe wert DATAIN den internen Ausgangsanschluß, nämlich einen der Eingangsanschlüsse der Inverter X1, X2, auf einen niedrigen Pegel. Hier wird z. B. angenommen, daß der Eingangsanschluß des Inverters X1 entladen wird.

Folglich wird der Ausgangsanschluß OUT des Inverters X1, dessen Eingangsanschluß auf einen niedrigen Pegel entladen ist, hoch, und der Ausgangsanschluß OUT des Inverters X2, dessen Eingangsanschluß auf einen hohen Pegel geladen ist, wird bei einem niedrigen Pegel gehalten.

Wenn das Taktsignal CK von niedrig nach hoch geändert wird, wird dann durch Wiederholen des oben beschriebenen Prozesses die Datenoperation in dem Vorladezustand ausge führt.

Außerdem ist die CRDL-Schaltung in Fig. 3 der Schaltung in Fig. 2 im Betrieb ähnlich, aber die Vorladespannung der Ausgangsanschlüsse OUT, OUT ist "¹/₂ Vdd" und die Schwingungs- bzw. Schwankungsbreite beträgt "¹/₂ Vdd".

Das heißt, der Betrieb der CRDL-Schaltung in Fig. 3 ist in die Vorladephase und die Auswertungsphase gegliedert.

Zunächst wird in der Vorladephase, wenn das Taktsignal CK niedrig ist, der PMOS-Transistor PM13 eingeschaltet, und folglich werden die Ausgangsanschlüsse OUT, OUT miteinander verbunden. Als Folge werden die Spannungspegel der Ausgangs anschlüsse OUT, OUT gemäß dem Ladungsteilungseffekt iden tisch.

Die Pegel der Ausgangsanschlüsse sind hier komplementär, nämlich einer liegt immer bei "Vdd", und der andere liegt bei "Vss". Wenn die Ausgangsanschlüsse verbunden sind, ist daher der Spannungspegel zwischen "Vdd" und "Vss" bestimmt. Wenn die Ausgangsanschlüsse OUT, OUT in einem Betrag einer parasitären Kapazität ähnlich sind, ist der Wert im allge meinen bei der halben Energieversorgungsspannung Vdd be stimmt.

Falls der ausgeglichene bzw. gleichgesetzte Spannungs wert infolge einer Fehlanpassung in den parasitären Kapazi täten niedriger als ein notwendiger Wert ist, wird das kreuzgekoppelte PMOS-Transistorpaar PM11, PM12 eingeschal tet, und Ladungen werden zusätzlich an einen Vorladeknoten geliefert, um eine Spannung an die halbe Energieversorgungs spannung Vdd anzunähern.

Danach wurden die PMOS-Transistoren PM11, PM12 mit einer hohen Schwellenspannung bereits ausgeschaltet, und die Aus gangsanschlüsse OUT, OUT werden folglich nicht hochgezogen, selbst wenn der notwendige Spannungspegel erhalten wird.

Das Taktsignal CK ist niedrig, und folglich wird der PMOS-Transistor PM14 eingeschaltet, und der Eingangsanschluß des Inverters X3 wird hoch.

Dementsprechend gibt der Inverter X3 ein Freigabesignal E bei einem niedrigen Pegel ab.

In der Auswertungsphase wird dann, wenn das Taktsignal CK hoch wird, der PMOS-Transistor PM13 ausgeschaltet, und folglich werden die Ausgangsanschlüsse OUT, OUT voneinander getrennt.

Die Durchgangstransistor-Logik 102-2, die die Daten emp fängt, erdet hier einen der Ausgangsanschlüsse OUT, OUT. Zum Beispiel wird hier angenommen, daß der Ausgangsanschluß OUT geerdet wird.

Folglich wird der Ausgangsanschluß OUT bei einem hohen Pegel gehalten, und der Pegel beim Ausgangsanschluß OUT wird niedrig.

Außerdem liegt das Taktsignal CK bei einem hohen Pegel, und folglich wird der PMOS-Transistor PM14 ausgeschaltet. Der Ausgangsanschluß OUT liegt jedoch bei einem hohen Pegel, und folglich wird der NMOS-Transistor NM14 eingeschaltet. Der Pegel beim Eingangsanschluß des Inverters X3 wird folg lich niedrig.

Dementsprechend wird das Freigabesignal Eo von niedrig nach hoch geändert.

Das heißt, je größer die Spannungsdifferenz zwischen den Ausgangsanschlüssen OUT, OUT ist, desto schneller wird der NMOS-Transistor NM14 eingeschaltet. Deshalb wird der Pegel beim Eingangsanschluß des Inverters X3 niedrig. Der Inverter X3, an den das niedrige Signal angelegt wird, gibt hier das Freigabesignal Eo bei einem hohen Pegel zum Aktivieren eines Leseverstärkers in der folgenden Stufe ab.

Wenn das Taktsignal CK von hoch nach niedrig geändert wird, wird danach durch Wiederholen des oben beschriebenen Prozesses die Datenoperation in dem Vorladezustand ausge führt.

Wenn sie von dem wie in Fig. 2 oder 3 veranschaulicht aufgebauten Funktionsblock 102 ausgegeben werden, werden die Daten OUT, OUT in die folgende Stufe durch den Verriege lungsblock 104 übertragen, der die beiden, aus den mehreren Transistoren PM21, PM22, NM21, NM22 bestehenden Schaltungen und die Verriegelung 104-1 enthält, wie in Fig. 4 darge stellt ist.

Nun wird durch beispielhaftes Beschreiben des Ausgabeda tensignals OUT vom Funktionsblock 102 die Operation erläu tert. Wenn das Quittungssignal ACKOUT von der folgenden Stu fe bei einem niedrigen Pegel liegt, falls das Ausgabedaten signal OUT vom Funktionsblock 102 bei einem niedrigen Pegel liegt, werden nur die PMOS-Transistoren PM21, PM22 einge schaltet, wird die Energieversorgungsspannung an die Verrie gelung 104-1 angelegt, und folglich gibt die Verriegelung 104-1 das Datensignal DATAOUT mit niedrigem Pegel ab. Wenn das Quittungssignal ACKOUT bei einem hohen Pegel liegt, wer den nur die NMOS-Transistoren NM21, NM22 eingeschaltet, und folglich wird der Eingangsanschluß der Verriegelung 104-1 geerdet. Folglich gibt die Verriegelung 104-1 das Datensi gnal DATAOUT mit hohem Pegel ab.

Wenn das Quittungssignal ACKOUT bei einem hohen Pegel liegt, falls das Ausgabedatensignal OUT vom Funktionsblock 102 bei einem hohen Pegel liegt, oder wenn das Quittungs signal ACKOUT bei einem hohen Pegel liegt, falls das Ausga bedatensignal OUT vom Funktionsblock 102 bei einem niedrigen Pegel liegt, behält die Verriegelung 104-1 einen vorherge henden Ausgabepegel bei, bis die beiden Eingangssignalpegel identisch werden.

Das herkömmliche Verfahren garantiert in der Theorie den niedrigen Energieverbrauch und einen Hochgeschwindigkeitsbe trieb. Tatsächlich gibt es insofern einen Nachteil, als im Vergleich zu einem synchronen System die Leistungsfähigkeit nicht merklich verbessert ist wegen eines für das Handsha king-Protokoll notwendigen zusätzlichen Aufwands einer Steu erschaltung und eines übermäßigen Energieverbrauchs der DCVS-Logik, die als der Funktionsblock verwendet wird.

Obgleich der Energieverbrauch reduziert ist, wenn die CRDL verwendet wird, gibt es außerdem insofern einen weite ren Nachteil, als eine hohe Spannung erforderlich ist, um die Schwellenspannung Vt des kreuzgekoppelten PMOS-Tran sistorpaares zu erhöhen.

Eine Aufgabe der vorliegenden Erfindung ist daher, eine asynchrone differentielle Abfühl-Logikschaltung (ASDL) zu schaffen, die durch Anwenden eines Ladungsregenerierungsver fahrens auf ein asynchrones System den Energieverbrauch re duzieren kann.

Um die oben beschriebene Aufgabe der vorliegenden Erfin dung in einem asynchronen System zu lösen, das einen Steuer block, einen Funktionsblock, einen Abschlußdetektor und ei nen Verriegelungsblock enthält, ist der Funktionsblock mit einer Abschlußdetektionsfunktion versehen, wodurch der Be darf an einem herkömmlichen Abschlußdetektor eliminiert und ein Betrieb mit niedrigem Energieverbrauch erreicht wird.

Das heißt, eine asynchrone Pipeline-Konfiguration gemäß der vorliegenden Erfindung umfaßt: einen Steuerblock, der eine logische Operation an einem Anforderungssignal von ei ner vorhergehenden Stufe und einem Anforderungssignal für eine folgende Stufe ausführt und ein erstes oder zweites Eingabe-Freigabesignal und ein erstes oder zweites Taktsi gnal abgibt; einen Funktionsblock, der eine Operation an Eingabedaten gemäß den ersten oder zweiten Eingabe-Frei gabesignalen und den ersten oder zweiten Taktsignalen vom Steuerblock ausführt und ein erstes oder zweites Ausgabe- Freigabesignal und Ausgabedaten ausgibt; und einen Verriege lungsblock, der durch ein Quittungssignal von einer folgen den Stufe ausgelöst wird, eine Operation an den ersten oder zweiten Ausgabe-Freigabesignalen und den Ausgabedaten vom Funktionsblock ausführt und ein Anforderungssignal für die folgende Stufe und endgültige Ausgabedaten ausgibt.

Ausführungsbeispiele einer asynchronen differentiellen Abfühl-Logikschaltung gemäß der vorliegenden Erfindung wer den im folgenden anhand der beigefügten Zeichnung ausführ lich erklärt. Es zeigen:

Fig. 1 ein schematisches Blockdiagramm, das eine her kömmliche asynchrone Pipeline-Konfiguration veranschaulicht;

Fig. 2 ein schematisches Schaltungsdiagramm, das eine erste Ausführungsform eines Funktionsblocks in der Konfigu ration von Fig. 1 veranschaulicht;

Fig. 3 ein schematisches Schaltungsdiagramm, das eine zweite Ausführungsform des Funktionsblocks in der Konfigura tion von Fig. 1 veranschaulicht;

Fig. 4 ein schematisches Schaltungsdiagramm, das einen Verriegelungsblock in der Konfiguration von Fig. 1 veran schaulicht;

Fig. 5 ein schematisches Blockdiagramm, das eine asyn chrone Pipeline-Konfiguration gemäß der vorliegenden Erfin dung veranschaulicht;

Fig. 6 ein schematisches Schaltungsdiagramm, das einen Funktionsblock in der Konfiguration von Fig. 5 gemäß einer ersten Ausführungsform der vorliegenden Erfindung veran schaulicht;

Fig. 7 ein schematisches Schaltungsdiagramm, das den Funktionsblock in der Konfiguration von Fig. 5 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung veran schaulicht;

Fig. 8 ein schematisches Schaltungsdiagramm, das einen Verriegelungsblock in der Konfiguration von Fig. 5 gemäß der vorliegenden Erfindung veranschaulicht;

Fig. 9 ein schematisches Schaltungsdiagramm, das den Funktionsblock in der Konfiguration von Fig. 5 gemäß einer dritten Ausführungsform der vorliegenden Erfindung veran schaulicht;

Fig. 10 ein schematisches Blockdiagramm, das eine Kon figuration einer 3-Bit-Kettenverbindung veranschaulicht, die die Funktionsblockschaltung in Fig. 9 verwendet;

Fig. 11 ein schematisches Schaltungsdiagramm, das den Funktionsblock in der Konfiguration von Fig. 5 gemäß einer vierten Ausführungsform der vorliegenden Erfindung veran schaulicht;

Fig. 12 ein schematisches Blockdiagramm, das eine Kon figuration einer 5-Bit-Kettenverbindung veranschaulicht, die die Funktionsblockschaltung in Fig. 11 verwendet;

Fig. 13 ein schematisches Schaltungsdiagramm, das den Funktionsblock in der Konfiguration von Fig. 5 gemäß einer fünften Ausführungsform der vorliegenden Erfindung veran schaulicht; und

Fig. 14A bis 14D jeweilige Zeitablaufdiagramme zum Verarbeiten von Signalzuständen einer asynchronen Pipeline gemäß der vorliegenden Erfindung.

Eine asynchrone differentielle Abfühl-Logikschaltung (ASDL) gemäß der vorliegenden Erfindung wird nun mit Verweis auf die beiliegenden Zeichnungen ausführlich beschrieben.

Fig. 5 ist ein schematisches Blockdiagramm, das eine asynchrone Pipeline-Konfiguration gemäß der vorliegenden Er findung veranschaulicht. Wie darin gezeigt ist, umfaßt die asynchrone Pipeline-Konfiguration: einen Funktionsblock 202, der logische Operationen ausführt, eine Abschlußdetektions funktion aufweist und ein Abschlußsignal für jede logische Operation erzeugt; einen Steuerblock 201, der ein Signal. CKi/CKib oder Ei/Eib erzeugt, um einen Quittungsaustausch bzw. ein Handshaking des Funktionsblocks 202 zu steuern, wenn eine Operation gemäß Anforderungssignalen REQIN, REQOUT ausgeführt wird; und einen Zwischenspeicher- bzw. Verriege lungsblock 203, der vom Funktionsblock 202 ausgegebene Daten speichert, die gespeicherten Daten ausgibt und gleichzeitig das Anforderungssignal REQOUT für eine folgende Stufe aus gibt.

Der Steuerblock 201 besteht hier aus einem Müller-C- Element.

Verschiedene Ausführungsformen des Funktionsblocks 202 gemäß der vorliegenden Erfindung sind in den Fig. 6, 7, 9, 11 bzw. 13 dargestellt.

Fig. 6 ist ein schematisches Schaltungsdiagramm, das eine asynchrone differentielle Ladungsregenerierung-Logik schaltung gemäß einer ersten Ausführungsform der vorliegen den Erfindung veranschaulicht. Wie darin gezeigt ist, umfaßt die asynchrone differentielle Ladungsregenerierung-Logik schaltung: einen Inverter X53, der ein Taktsignal CKi inver tiert und ein invertiertes Taktsignal CKb abgibt, einen In verter X54, der ein invertiertes Taktsignal CKib invertiert und ein nicht invertiertes Taktsignal CK abgibt; ein Paar Inverter X51, X52, die zwischen die Ausgangsanschlüsse CKb, CK der Inverter X53, X54 kreuzgekoppelt sind und Ausgangs signale Q bzw. Qb verriegeln; einen NMOS-Transistor NM53, der zwischen die Ausgangsanschlüsse Q, Qb geschaltet ist und die Ausgangsanschlüsse Q, Qb gleichsetzt, wenn das Ausgangs signal CK vom Inverter X54 hoch ist; eine Kaskoden-Logik schaltung 202-1, die gemäß Eingabedaten DATAIN eine Span nungsdifferenz zwischen den Ausgangsanschlüssen Q, Qb er zeugt; und einen NMOS-Transistor NM54, der die Kaskoden- Logikschaltung 202-1 mit der Erdung verbindet, wenn ein Freigabesignal Ei vom Steuerblock 201 hoch ist.

Die Inverter X51, X52 werden jeweils gebildet, indem komplementäre Paare von Transistoren (PM51, NM51) (PM52, NM52) zwischen den Taktsignalen CKb, CK in Reihe geschaltet werden.

Fig. 7 ist ein schematisches Schaltungsdiagramm, das eine asynchrone differentielle Ladungsregenerierung- Logikschaltung gemäß einer zweiten Ausführungsform der vor liegenden Erfindung veranschaulicht. Wie darin gezeigt ist, umfaßt die asynchrone differentielle Ladungsregenerierung- Logikschaltung: einen Inverter X64, der aus Transistoren PM64, NM64 besteht, die zwischen die Energieversorgungsspan nung Vdd und die Erdungsspannung Vss in Reihe geschaltet sind und an ihren Gate-Anschlüssen das Freigabesignal Ei bzw. das Taktsignal CKi empfangen und an ihren Drain- Anschlüssen das invertierte Taktsignal CKb abgeben; einen Inverter X65, der aus Transistoren PM65, NM65 besteht, die zwischen der Energieversorgungsspannung Vdd und der Erdungs spannung Vss in Reihe geschaltet sind und an ihren Gate- Anschlüssen das Taktsignal CKib bzw. das Freigabesignal Eib empfangen und das nicht invertierte Taktsignal CK abgeben; jeweilige Inverter X61, X62, die zwischen den Taktsignalen CKb, CK kreuzgekoppelt sind und die Ausgangssignale Q bzw. Qb verriegeln; einen NMOS-Transistor NM63, dessen Kanal zwi schen die Ausgangsanschlüsse Q, Qb geschaltet ist und der Spannungspegel der Ausgangsanschlüsse Q, Qb gleichsetzt, wenn das Ausgangssignal CK vom Inverter X65 hoch ist; eine Signalabgabeeinheit 202-3, die zwischen die Energieversor gungsspannung Vdd und Ausgangsanschlüsse Q, Qb geschaltet ist, das invertierte Taktsignal CKb und die Ausgangssignale Q, Qb empfängt und ein Freigabesignal Eb abgibt; einen In verter X63, der das Freigabesignal Eb invertiert und ein Freigabesignal Eo abgibt, eine Kaskoden-Logikschaltung 202- 2, die gemäß den Eingabedaten DATAIN eine Spannungsdifferenz zwischen den Ausgangsanschlüssen Q, Qb erzeugt; und einen NNOS-Transistor NM68, der die Kaskoden-Logikschaltung 202-2 mit der Erdung verbindet, wenn das Freigabesignal Eib hoch ist.

In der Signalabgabeeinheit 202-3 wird hier das inver tierte Taktsignal CKb an den Gate-Anschluß des PMOS-Tran sistors PM63 angelegt, an dessen Source-Anschluß die Ener gieversorgungsspannung Vdd angelegt ist, wird das Ausgangs signal Q an den Gate-Anschluß des NMOS-Transistors NM66 an gelegt, an dessen Source-Anschluß das Ausgangssignal Qb an gelegt ist, wird das Ausgangssignal Qb an den Gate-Anschluß des NMOS-Transistors NM67 angelegt, an dessen Source- Anschluß das Ausgangssignal Q angelegt ist, und als Folge wird das Freigabesignal Eob von einem gemeinsamen Drain- Knoten der Transistoren PM63, NM66, NM67 abgegeben.

Die Inverter X61, X62 werden gebildet, indem die jewei ligen komplementären Paare von Transistoren (PM61, NM61) (PM62, NM62) zwischen die Taktanschlüsse CKb bzw. CK in Rei he geschaltet werden.

Fig. 9 ist ein schematisches Schaltungsdiagramm, das eine asynchrone differentielle Ladungsregenerierung-Logik schaltung gemäß einer dritten Ausführungsform der vorliegen den Erfindung veranschaulicht. Wie darin veranschaulicht ist, umfaßt die asynchrone differentielle Ladungsregenerie rung-Logikschaltung: einen Inverter X83, der das invertierte Freigabe-Eingangssignal Eib invertiert und das Freigabesi gnal Eo abgibt; einen Inverter X84, der das nicht invertier te Freigabe-Eingangssignal Ei invertiert und das invertierte Freigabesignal Eob abgibt; ein Paar Inverter X81, X82, die zwischen die Ausgangsanschlüsse Eo, Eob der Inverter X83, X84 kreuzgekoppelt sind und die Ausgangssignale Q bzw. Qb verriegeln; einen NMOS-Transistor NM83, dessen Kanal zwi schen die Ausgangsanschlüsse Q, Qb geschaltet ist und der Spannungspegel der Ausgangsanschlüsse Q, Qb gleichsetzt, wenn das invertierte Freigabe-Eingangssignal Eib hoch ist, das an dessen Gate-Anschluß angelegt wird; eine Kaskoden- Logikschaltung 202-4, die gemäß den Eingabedaten DATAIN eine Spannungsdifferenz zwischen den Ausgangsanschlüssen Q, Qb erzeugt; und einen NMOS-Transistor NM84, der die Kaskoden- Logik 202-4 mit der Erdung verbindet, wenn das Freigabe- Eingangssignal Ei hoch ist.

Die Inverter X81, X82 werden gebildet, indem jeweilige komplementäre Paare von Transistoren (PM81, NM81) (PM82, NM82) zwischen den Freigabesignalen Eo bzw. Eob in Reihe ge schaltet werden.

Fig. 11 ist ein schematisches Schaltungsdiagramm, das eine asynchrone differentielle Ladungsregenerierung-Logik schaltung gemäß einer vierten Ausführungsform der vorliegen den Erfindung veranschaulicht. Wie in Fig. 11 veranschau licht ist, umfaßt die asynchrone differentielle Ladungsrege nerierung-Logikschaltung: einen Inverter X93, der das nicht invertierte Freigabe-Eingangssignal Ei invertiert; einen In verter X94, der ein Ausgangssignal vom Inverter X93 inver tiert und das Freigabesignal Eo abgibt; ein Paar Inverter X91, X92, die zwischen die Energieversorgungsspannung Vdd und einen Ausgangsanschluß Ei' des Inverters X93 kreuzgekop pelt sind und die Ausgangssignale Q bzw. Qb verriegeln; ei nen PMOS-Transistor PM93, dessen Kanal zwischen die Aus gangsanschlüsse Q, Qb geschaltet ist und der Spannungspegel der Ausgangsanschlüsse Q, Qb gleichsetzt, wenn das Freigabe- Eingangssignal Ei niedrig ist, das an dessen Gate-Anschluß angelegt wird; eine Kaskoden-Logikschaltung 202-5, die gemäß den Eingabedaten DATAIN eine Spannungsdifferenz zwischen den Ausgangsanschlüssen Q, Qb erzeugt; und einen NMOS-Transistor NM93, der die Kaskoden-Logikschaltung 202-5 mit der Erdung verbindet, wenn das Freigabesignal Ei hoch ist.

Die Inverter X91, X92 werden gebildet, indem jeweilige komplementäre Paare der Transistoren (PM91, NM91) (PM92, NM92) zwischen die Energieversorgungsspannung Vdd und das Freigabe-Eingangssignal Ei' in Reihe geschaltet werden.

Fig. 13 ist ein schematisches Schaltungsdiagramm, das eine asynchrone differentielle Ladungsregenerierung-Logik schaltung gemäß einer fünften Ausführungsform der vorliegen den Erfindung veranschaulicht. Wie darin gezeigt ist, umfaßt die asynchrone differentielle Ladungsregenerierung-Logik schaltung: einen Inverter, der durch die Transistoren PM104, NM104 gebildet wird, die zwischen die Energieversorgungs spannung Vdd und die Erdungsspannung Vss in Reihe geschaltet sind und an ihren jeweiligen Gate-Anschlüssen das Freigabe- Eingangssignal Ei und ein Operationsabschlußsignal Dni von einer vorhergehenden Stufe empfangen und das Freigabesignal Ei' abgegeben; einen Inverter X103, der das Freigabesignal Ei' invertiert und das Freigabesignal Eo abgibt; jeweilige Inverter X101, X102, die zwischen die Energieversorgungs spannung Vdd und das Freigabesignal Ei kreuzgekoppelt sind und die Ausgangssignale Q bzw. Qb verriegeln; einen PMOS- Transistor PM103, dessen Kanal zwischen die Ausgangsan schlüsse Q, Qb in Reihe geschaltet ist und der die Ausgangs anschlüsse Q, Qb gleichsetzt, wenn das Freigabe-Eingangs signal Ei niedrig ist; eine Signalabgabeeinheit 202-7, die zwischen die Erdung und die Ausgangsanschlüsse Q, Qb ge schaltet ist, das Freigabesignale E' und die Ausgangssignale Q, Qb empfängt und ein Operationsabschlußsignal Dno abgibt; eine Kaskoden-Logikschaltung 202-6, die gemäß einer varia blen Dateneingabe DATAIN ein Datensignal an die Ausgangsan schlüsse Q, Qb abgibt; und einen NMOS-Transistor NM105, der die Kaskoden-Logikschaltung 202-6 mit der Erdung verbindet, wenn das Freigabesignal Ei hoch ist.

In der Signalabgabeeinheit 202-7 wird hier das Freigabe- Eingangssignal Ei an den Gate-Anschluß eines NMOS-Tran sistors NM103 angelegt, dessen Source-Anschluß geerdet ist, wird das Ausgangssignal Q an den Gate-Anschluß eines PMOS- Transistors PM105 angelegt, an dessen Source-Anschluß das Ausgangssignal Qb angelegt wird, und wird das Ausgangssignal Qb an den Gate-Anschluß eines PMOS-Transistors PM106 ange legt, an dessen Source-Anschluß das Ausgangssignal Q ange legt wird, und folglich wird das Operationsabschlußsignal Dno von dem gemeinsamen Drain-Anschlußknoten der Transisto ren NM103, PM105, PM106 abgegeben.

Die Inverter X101, X102 werden gebildet, indem jeweilige komplementäre Paare von Transistoren (PM101, NM101) (PM102, NM102) zwischen die Energieversorgungsspannung Vdd und das Freigabesignal Ei' in Reihe geschaltet werden.

Wie in Fig. 8 veranschaulicht ist, wird im Verriege lungsblock 203 ein Quittungssignal ACKIN an den Gate-An schluß eines PMOS-Transistors PM72 angelegt, dessen Source- Anschluß mit der Energieversorgungsspannung Vdd verbunden ist, und ebenfalls an den Gate-Anschluß eines NMOS-Tran sistors NN72 angelegt, dessen Source-Anschluß geerdet ist. Ein Eingabedatensignal Din, nämlich ein Ausgangssignal OUT oder OUT vom Funktionsblock 202, wird an den Gate-Anschluß eines NMOS-Transistors NM73 angelegt, dessen Source-Anschluß mit dem Drain-Anschluß des NMOS-Transistors NM72 verbunden ist, und das Freigabesignal Eo vom Funktionsblock 202 wird an den Gate-Anschluß eines PMOS-Transistors PM71, dessen Source-Anschluß mit dem Drain-Anschluß des PMOS-Transistors PM72 verbunden ist, und auch an den Gate-Anschluß einen NMOS-Transistors NM71 angelegt, dessen Source-Anschluß mit dem Drain-Anschluß des NMOS-Transistors NM73 verbunden ist. Der gemeinsame Drain-Anschlußknoten der Transistoren PM71, NM71 ist mit dem Eingangsanschluß einer Verriegelung 203-1 verbunden, worin ein Paar Inverter X72, X71 parallel umge kehrt verbunden sind, um das Ausgangssignal OUT abzugeben, und eine Verzögerungsschaltung 203-2 ist vorgesehen, um das Ausgangssignal Eo vom Funktionsblock 202 zu verzögern und dadurch das Anforderungssignal REQOUT für die folgende Stufe zu erzeugen.

Die Operation und Effekte der asynchronen Pipeline- Konfiguration gemäß der vorliegenden Erfindung werden nun mit Verweis auf Fig. 14A bis 14D beschrieben.

In einem Zustand, in dem das Anforderungssignal REQOUT für die folgende Stufe bei einem niedrigen Pegel liegt, wenn das Anforderungssignal REQIN von der vorhergehenden Stufe bei einem hohen Pegel liegt, wird das Ausgangssignal CKi oder Ei vom Steuerblock 201 hoch. Folglich tritt der Funkti onsblock 202 in eine Auswertungsphase ein, wertet einen Aus gabewert aus und erzeugt das Freigabesignal Eo bei einem ho hen Pegel.

Das Freigabesignal Eo wird hier als ein Quittungssignal ACKOUT für die vorhergehende Stufe abgegeben.

Der Verriegelungsblock 203 führt danach eine Operation an den Ausgabedaten vom Funktionsblock 202 aus, verzögert das Freigabesignal Eo um eine vorbestimmte Zeit und erzeugt das Anforderungssignal REQOUT für die folgende Stufe, wo durch der Operationsabschluß der Verriegelungsphase mitge teilt wird.

Wenn das Anforderungssignal REQOUT für die folgende Stu fe bei einem hohen Pegel liegt und eine vorbestimmte Zeit verstreicht, wird hier das Ausgangssignal CKi oder Ei vom Steuerblock 207 niedrig, und der Funktionsblock 202 wird zur Vorladephase zurückgeführt.

Die Ausgangsanschlüsse Q, Qb des Funktionsblocks 202 werden dementsprechend gleich "½ Vdd" gesetzt, und der Funk tionsblock 202 gibt das Freigabesignal Eo bei einem niedri gen Pegel ab, nachdem eine vorbestimmte Zeit verstrichen ist.

Das heißt, das asynchrone System mit der Pipeline-Konfi guration gemäß der vorliegenden Erfindung führt die Daten operation aus, indem der oben beschriebene Prozeß gemäß der Zeitsteuerung wiederholt wird, wie in Fig. 14A bis 14D veranschaulicht ist. Folglich speichert der Verriegelungs block 203 die vom Funktionsblock 202 ausgegebenen Daten zwi schen bzw. verriegelt diese und überträgt die Daten zur fol genden Stufe.

Andererseits werden die Daten vom Funktionsblock 202 durch den Verriegelungsblock 203, der die Transistoren PM71, PM72, NM71-NM73, die Verriegelung 203-1 und die Verzöge rungsschaltung 203-2 enthält, zur folgenden Stufe übertra gen, wie in Fig. 8 veranschaulicht ist.

Das heißt, wenn das Quittungssignal ACKIN und das Frei gabesignal Eo bei einem niedrigen Pegel liegen, wird ein Hochpegelsignal an die Verriegelung 203-1 angelegt, und folglich wird das Ausgabedatensignal DATAOUT bei einem nied rigen Pegel abgegeben. In einem Zustand, in dem das Quit tungssignal ACKIN und das Freigabesignal Eo bei einem hohen Pegel liegen, wenn das Eingabedatensignal Din hoch wird, wird ein Niedrigpegelsignal an die Verriegelung 203-1 ange legt, und folglich wird der vorhergehende Niedrigpegelzu stand des Ausgabedatensignals DATAOUT beibehalten.

In dem Fall, daß das Quittungssignal ACKIN und das Frei gabesignal bei verschiedenen Pegeln liegen, behält die Ver riegelung 203-1 den vorhergehenden Ausgabepegel bei.

Die Verzögerungsschaltung 203-2, die das Freigabesignal Eo empfängt, verzögert das Freigabesignal Eo um eine vorbe stimmte Zeit und gibt das Anforderungssignal REQOUT für die folgende Stufe aus.

Außerdem besteht der Funktionsblock 202 aus der asyn chronen differentiellen Ladungsregenerierung-Logikschaltung. Die Funktion des Funktionsblocks 202 gemäß den Ausführungs formen der vorliegenden Erfindung wird nun erläutert.

Die Operation des Funktionsblocks 202 gemäß der ersten Ausführungsform der vorliegenden Erfindung, die die Schal tung wie in Fig. 6 gezeigt verwirklicht, wird zuerst be schrieben.

In einem Zustand, in dem das Freigabesignal Ei vom Steu erblock 201 bei einem niedrigen Pegel liegt, wenn das Takt signal CKi bei einem hohen Pegel und das Taktsignal CKib bei einem niedrigen Pegel liegt, wird der Funktionsblock 202 in die Vorladephase gebracht. Das Taktsignal CKi mit hohem Pe gel wird durch den Inverter X53 invertiert und folglich als das Taktsignal CKb mit niedrigem Pegel abgegeben. Das Takt signal CKib mit niedrigem Pegel wird durch den Inverter X54 invertiert und somit als das Taktsignal CK mit hohem Pegel abgegeben.

Deshalb liegen die Taktsignale CK, CKb bei einem hohen bzw. niedrigen Pegel, und somit halten die kreuzgekoppelten Inverter X51, X52 in bezug auf die Ausgangsanschlüsse Q, Qb einen Aus-Zustand aufrecht. Der NMOS-Transistor NM53, der ein Ausgleichstransistor ist, wird durch das Taktsignal CK mit hohem Pegel eingeschaltet, und folglich werden die Span nungspegel der Ausgangsanschlüsse Q, Qb auf "½ Vdd" vorgela den.

In einem Zustand, in dem das Freigabesignal Ei vom Steu erblock 201 bei einem hohen Pegel liegt und der NMOS-Tran sistor NM54 folglich eingeschaltet ist, erzeugt hier die Kaskoden-Logikschaltung 202-1 eine Spannungsdifferenz zwi schen den Ausgangsanschlüssen Q, Qb, indem eine logische Operation an den Eingabedaten DATAIN ausgeführt wird. Es wird angenommen, daß der Ausgangsanschluß Q bei einem hohen Pegel liegt.

Wenn das Taktsignal CKi von hoch nach niedrig und das Taktsignal CKib von niedrig nach hoch geändert wird, wird danach der Funktionsblock 202 in die Auswertungsphase ge bracht. Der Inverter X53 invertiert das Taktsignal CKi mit niedrigem Pegel und gibt das Taktsignal CKb mit hohem Pegel ab. Der Inverter X54 invertiert das Taktsignal CKib mit ho hem Pegel und gibt das Taktsignal CK mit niedrigem Pegel ab.

Dementsprechend werden die Inverter X51, X52 freigegeben und werten folglich einen Datenwert der Ausgangsanschlüsse, Q, Qb mit einer hohen Geschwindigkeit aus. Da oben angenom men wird, daß der Ausgangsanschluß Q bei einem hohen Pegel liegt, wird der PMOS-Transistor PM51 ausgeschaltet, wird der NMOS-Transistor NM51 eingeschaltet, und folglich zieht der Inverter X51 den Ausgangsanschluß Qb auf einen niedrigen Pe gel herunter. Außerdem wird der PMOS-Transistor PM52 einge schaltet, wird der NMOS-Transistor NM52 ausgeschaltet, und folglich zieht der Inverter X52 den Ausgangsanschluß Q auf einen hohen Pegel hoch.

Die jeweiligen Pegel der Ausgangsanschlüsse Q, Qb gemäß der obigen Operation werden zur folgenden Stufe übertragen, und die Taktsignale CK, CKb werden ebenfalls als die Taktsi gnale CKi, CKib zur folgenden Stufe übertragen.

Wenn das Taktsignal CKi von niedrig nach hoch und das Taktsignal CKib von hoch nach niedrig geändert wird, wird danach der Funktionsblock 202 zur Vorladephase zurückge führt. Als Folge wird das Taktsignal CKi mit hohem Pegel durch den Inverter X53 invertiert und als das Taktsignal CKb mit niedrigem Pegel abgegeben. Außerdem wird das Taktsignal CKib mit niedrigem Pegel durch den Inverter X54 invertiert und als das Taktsignal CK mit hohem Pegel abgegeben.

Da die Taktsignale CK, CKb bei einem hohen bzw. niedri gen Pegel liegen, werden die kreuzgekoppelten Inverter X51, X52 bezüglich der Ausgangsanschlüsse Q, Qb ausgeschaltet, und der NMOS-Transistor NM53 wird als Antwort auf das Takt signal CK mit hohem Pegel eingeschaltet, wodurch die Aus gangsanschlüsse Q, Qb verbunden werden. Folglich werden die Ausgangsanschlüsse Q, Qb auf "½ Vdd" vorgeladen.

Das heißt, gemäß der Änderung im Pegel der Taktsignale CKi, CKib werden die Vorladephase und die Auswertungsphase wiederholt ausgeführt, und folglich werden die Eingabedaten nacheinander zur folgenden Stufe übertragen.

Die erste Ausführungsform der vorliegenden Erfindung ist sehr effektiv, wenn eine Operation einer Stufe des Funkti onsblocks 202 nur für eine kurze Zeit verzögert wird.

Die Operation des Funktionsblocks 202, der die Schaltung von Fig. 7 gemäß der zweiten Ausführungsform der vorliegen den Erfindung realisiert, wird nun mit Verweis auf Fig. 7 beschrieben.

Die Schaltung in Fig. 7 ist bis auf die Freigabezeit steuerung der kreuzgekoppelten Inverter X61, X62 der Schal tung in Fig. 6 im Betrieb äußerst ähnlich.

Im Fall der Schaltung in Fig. 7 werden in einem Zu stand, in dem das Taktsignal CKi auf einen hohen Pegel geän dert wird, die kreuzgekoppelten Inverter X61, X62 eines Stromanschlusses nicht freigegeben, bis die Operation der vorhergehenden Stufe abgeschlossen ist und das Freigabe- Eingangssignal Ei aktiv wird.

In der asynchronen differentiellen Ladungsregenerierung- Logikschaltung gemäß der zweiten Ausführungsform der vorlie genden Erfindung kann, wenn eine Operation einer Stufe des Funktionsblocks 202 für eine relativ lange Zeit verzögert wird, ein Nachteil überwunden werden, der sich aus einer Vorauswertung ergibt. Deren Operation wird nun ausführlich erläutert.

Wenn das Taktsignal CKi bei einem hohen Pegel und das Taktsignal CKib bei einem niedrigen Pegel liegt, liegt das Freigabe-Eingangssignal Ei bei einem hohen Pegel, liegt das Eingabe-Freigabesignal Eib bei einem niedrigen Pegel, und die Inverter X61, X62 sind gesperrt.

Der NMOS-Transistor NM64 wird hier durch das Taktsignal CKi mit hohem Pegel eingeschaltet, und der Taktanschluß CKb liegt bei einem niedrigen Pegel. Der PMOS-Transistor PM65 wird durch das Taktsignal CKib mit niedrigem Pegel einge schaltet, und das Taktsignal CK liegt bei einem hohen Pegel. Die Taktsignale CKb, CK liegen bei einem niedrigen bzw. hohen Pegel, und folglich werden die kreuzgekoppelten Inver ter X61, X62 in einem Aus-Zustand gehalten. Der NMOS-Tran sistor NM63 wird durch das Taktsignal CK mit hohem Pegel eingeschaltet, und die Ausgangsanschlüsse Q, Qb werden auf "½ Vdd" vorgeladen.

Das Taktsignal CKb liegt bei einem niedrigen Pegel, und folglich wird in der Signalabgabeeinheit 202-3 der PMOS- Transistor PM63 eingeschaltet, und dieser gibt das Freigabe signal Eb bei einem hohen Pegel ab. Der Inverter X63, an den das Freigabesignal Eob mit hohem Pegel angelegt wird, gibt das Freigabe-Eingangssignal Eo bei einem niedrigen Pegel ab.

Wenn das Taktsignal CKi von hoch nach niedrig und das Taktsignal CKib von niedrig nach hoch geändert wird, falls das Freigabe-Eingangssignal Ei von hoch nach niedrig und das Eingabe-Freigabesignal Eib von niedrig nach hoch geändert wird, werden danach der NMOS-Transistor NM64 und der PMOS- Transistor PM65 dadurch jeweils ausgeschaltet, und der PMOS- Transistor PM64 und der NMOS-Transistor NM65 werden dadurch jeweils eingeschaltet.

Das invertierte Taktsignal CKb liegt dementsprechend bei einem hohen Pegel, und das nicht invertierte Taktsignal CK liegt bei einem niedrigen Pegel. Folglich werden die kreuz gekoppelten Inverter X61, X62 bezüglich der Ausgangsan schlüsse Q, Qb in einen Betriebszustand gebracht.

In einem Zustand, in dem der NMOS-Transistor NM68 durch das Eingabe-Freigabesignal Eib eingeschaltet wird, das an dessen Gate-Anschluß angelegt wird, erzeugt hier die Kasko den-Logikschaltung 202-2 gemäß den Eingabedaten DATAIN eine Spannungsdifferenz zwischen den Ausgangsanschlüssen, Q, Qb. Hier wird z. B. angenommen, daß der Ausgangsanschluß Q bei einem hohen Pegel liegt.

Demgemäß wird der PMOS-Transistor PM61 ausgeschaltet, und der NMOS-Transistor NM61 wird durch das angelegte Signal mit hohem Pegel des Ausgangsanschlusses Q eingeschaltet. Der Inverter X61 zieht daher den Pegel des Ausgangsanschlusses Qb mit hoher Geschwindigkeit herunter. Andererseits wird der PMOS-Transistor PM62 eingeschaltet, und der NMOS-Transistor NM62 wird durch das angelegte Signal mit niedrigem Pegel des Ausgangsanschlusses Qb ausgeschaltet. Folglich zieht der In verter X62 den Pegel des Ausgangsanschlusses Q mit hoher Ge schwindigkeit hoch.

In der Signalabgabeeinheit 202-3 wird hier der PMOS- Transistor PM63 durch das angelegte Taktsignal CKb mit hohem Pegel ausgeschaltet. Es wird jedoch in dem obigen Beispiel angenommen, daß der Ausgangsanschluß Q bei einem hohen Pegel liegt. Folglich wird der NMOS-Transistor NM66 dadurch einge schaltet, und das Freigabesignal Eb wird niedrig.

Der Inverter X63 invertiert dementsprechend das Freiga besignal Eob, das bei einem niedrigen Pegel liegt, und folg lich wird das Freigabesignal Eo hoch.

Wenn das Taktsignal CKi von niedrig nach hoch und das Taktsignal CKib von hoch nach niedrig geändert wird, falls das Eingabe-Freigabesignal Ei von niedrig nach hoch und das Eingabe-Freigabesignal Eib von hoch nach niedrig übergeführt wird, werden dann die kreuzgekoppelten Inverter X61, X62 ge sperrt, wird der NMOS-Transistor NM63 eingeschaltet, und folglich werden die Ausgangsanschlüsse Q, Qb wieder auf "½ Vdd" vorgeladen.

Die oben beschriebene Operation wird wiederholt ausge führt, wann immer die Pegel der Signale Ei/Eib, CKi/CKib, die vom Steuerblock 202 erzeugt werden, geändert werden. Die Operation und Effekte des Funktionsblocks 202, der die in Fig. 9 gezeigte Schaltung gemäß der dritten Ausfüh rungsform der vorliegenden Erfindung realisiert, werden nun beschrieben.

Wenn das invertierte Eingabe-Freigabesignal Eib bei ei nem hohen Pegel und das nicht invertierte Eingabe-Freigabe signal Ei bei einem niedrigen Pegel liegt, wird in einer Ausgleichsphase das Eingabe-Freigabesignal Eib mit hohem Pe gel durch den Inverter X83 invertiert und als das Freigabe signal Eo mit niedrigem Pegel abgegeben, und das Eingabe- Freigabesignal Ei mit niedrigem Pegel wird durch den Inver ter X84 invertiert und als das Freigabesignal Eob mit hohem Pegel abgegeben.

Dementsprechend liegen die Freigabesignale Eo, Eob bei einem niedrigen bzw. hohen Pegel, und die kreuzgekoppelten Inverter X81, X82 werden folglich bezüglich der Ausgangsan schlüsse Q, Qb in einem Aus-Zustand gehalten. Der NNOS- Transistor NM83, der ein Ausgleichstransistor ist, wird durch das angelegte Eingabe-Freigabesignal Eib mit hohem Pe gel eingeschaltet, wodurch die Spannungspegel der Ausgangs anschlüsse Q, Qb auf "½ Vdd" vorgeladen werden.

Wenn das Eingabe-Freigabesignal Eib von hoch nach nied rig und das Eingabe-Freigabesignal Ei von niedrig nach hoch geändert wird, wird danach das Freigabesignal Eo auf hoch geändert, wird das Freigabesignal Eob auf niedrig geändert, und folglich beginnt eine Abfühl/Auswertungsphase.

In einem Zustand, in dem der NMOS-Transistor NM83 durch das angelegte Eingabe-Freigabesignal Eib mit niedrigem Pegel ausgeschaltet wird und der NMOS-Transistor NM84 durch das angelegte Eingabe-Freigabesignal Ei mit hohem Pegel einge schaltet wird, führt hier die Kaskoden-Logikschaltung 202-4 eine logische Operation an den Eingabedaten aus, wodurch ei ne Spannungsdifferenz zwischen den Ausgangsanschlüssen Q, Qb erzeugt wird. Hier wird z. B. angenommen, daß der Ausgangsan schluß Qb auf die Erdung entladen und somit niedrig wird.

Die Inverter X81, X82 werten dementsprechend die Span nungsdifferenz zwischen den Ausgangsanschlüssen Q, Qb mit einer hohen Geschwindigkeit aus. Es wird im obigen Beispiel angenommen, daß der Pegel des Ausgangsanschlusses Q hoch ist. Der PMOS-Transistor PM81 wird deshalb ausgeschaltet, der NMOS-Transistor NM81 wird eingeschaltet, und folglich zieht der Inverter X81 den Ausgangsanschluß Qb auf einen niedrigen Pegel herunter. Außerdem wird der PMOS-Transistor PM82 eingeschaltet, wird der NMOS-Transistor NM82 ausge schaltet, und folglich zieht der Inverter X82 den Ausgangs anschluß Q auf einen hohen Pegel hoch.

Die Pegel der Ausgangsanschlüsse Q, Qb werden gemäß der oben beschriebenen Operation zur folgenden Stufe übertragen. Die Freigabesignale Eo, Eob werden ebenfalls als Eingabe- Freigabesignale Ei, Eib der nächstfolgenden Stufe übertra gen.

Danach wird das Eingabe-Freigabesignal Ei von hoch nach niedrig geändert, wird das Freigabesignal Eib von niedrig nach hoch geändert, und folglich beginnt die Ausgleichspha se. Der Inverter X83 invertiert hier das Eingabe-Freigabe signal Eib mit hohem Pegel und gibt das Eingabe-Freigabe signal Eo mit niedrigem Pegel ab, und der Inverter X84 in vertiert das Freigabesignal Ei mit niedrigem Pegel und gibt das Freigabesignal Eob mit hohem Pegel ab.

Demgemäß liegen die Freigabesignale Eob, Eo bei einem hohen bzw. niedrigen Pegel, und folglich werden die kreuzge koppelten Inverter X81, X82 in einen Aus-Zustand versetzt. Der NMOS-Transistor NM83 wird durch das Eingabe-Freigabe signal Eib mit hohem Pegel eingeschaltet und verbindet die Ausgangsanschlüsse Q, Qb. Die Ausgangsanschlüsse Q, Qb wer den folglich auf "½ Vdd" vorgeladen.

Das heißt, gemäß der Änderung im Pegel der Eingabe- Freigabesignale Ei, Eib werden die Ausgleichsphase und die Abfühl/Auswertungsphase wiederholt ausgetauscht, und folg lich werden die Eingabedaten DATAIN nacheinander in die fol gende Stufe übertragen.

Wie in Fig. 10 gezeigt ist, kann eine Konfiguration ei ner 3-Bit-Kettenverbindung aus Funktionsblöcken gebildet werden, indem die Funktionsblockschaltungen 211-213 seri ell verbunden werden, die jeweils die in Fig. 9 gezeigte Schaltung verwirklichen, die die oben beschriebene Operation ausführt.

Die Operation und Effekte des die in Fig. 11 gezeigte Schaltung realisierenden Funktionsblocks 202 gemäß der vier ten Ausführungsform der vorliegenden Erfindung werden nun erläutert.

Das Eingabe-Freigabesignal Ei liegt bei einem niedrigen Pegel in der Auswertungsphase. Die Inverter X93, X94 inver tieren nacheinander das Eingabe-Freigabesignal Ei mit nied rigem Pegel und geben das Freigabesignal Eo mit niedrigem Pegel ab.

Das Ausgangssignal Ei' vom Inverter X93 liegt hier bei einem hohen Pegel, und folglich werden die Inverter X91, X92, die bezüglich der Ausgangsanschlüsse Q, Qb kreuzgekop pelt sind und eine Hochzieh/Herabzieh-Schaltung bilden, in einen Aus-Zustand versetzt. Der PMOS-Transistor PM93 wird durch das Eingabe-Freigabesignal Ei mit niedrigem Pegel ein geschaltet, wodurch die Pegel der Ausgangsanschlüsse Q, Qb auf "½ Vdd" vorgeladen werden.

Die jeweiligen PMOS-Transistoren PM91, PM92 der CMOS- Inverter X91, X92 sind direkt mit der Energieversorgungs spannung Vdd verbunden, und folglich ist der Vorladepegel in dieser Schaltung etwas höher als in der Schaltung in Fig. 9.

Wenn das Eingabe-Freigabesignal Ei von niedrig nach hoch geändert wird, beginnt die Abfühl/Auswertungsphase.

In einem Zustand, in dem durch das angelegte Freigabesi gnal Ei mit hohem Pegel der PMOS-Transistor PM93 ausgeschal tet und der NMOS-Transistor NM93 eingeschaltet wird, führt hier die Kaskoden-Logikschaltung 202-5 eine logische Opera tion an den Daten DATAIN aus, wodurch eine Spannungsdiffe renz zwischen den Ausgangsanschlüssen Q, Qb erzeugt wird. Hier wird z. B. angenommen, daß der Ausgangsanschluß Qb auf eine Erdung entladen und niedrig wird.

Die Inverter X91, X92 werten deshalb die Spannungsdiffe renz zwischen den Ausgangsanschlüssen Q, Qb mit hoher Ge schwindigkeit aus. Im obigen Beispiel wird angenommen, daß der Pegel des Ausgangsanschlusses Q hoch ist. Dementspre chend wird der PMOS-Transistor PM91 ausgeschaltet, wird der NMOS-Transistor NM91 eingeschaltet, und folglich zieht der Inverter X91 den Ausgangsanschluß Qb auf einen niedrigen Pe gel herunter. Außerdem wird der PMOS-Transistor PM92 einge schaltet, wird der NMOS-Transistor NM92 ausgeschaltet, und folglich zieht der Inverter X92 den Ausgangsanschluß Q auf einen hohen Pegel hoch.

Gemäß der oben beschriebenen Operation werden die Pegel der Ausgangsanschlüsse Q, Qb in die nächstfolgende Stufe übertragen. Das Freigabesignal Eo wird ebenfalls als das Eingabe-Freigabesignal Ei der folgenden Stufe übertragen.

Danach wird das Eingabe-Freigabesignal Ei von hoch nach niedrig geändert, und die Auswertungsphase beginnt. Die In verter X93, X94 invertieren nacheinander das Eingabe-Frei gabesignal Ei mit niedrigem Pegel und geben das Freigabesi gnal Eo mit niedrigem Pegel ab.

Das Freigabesignal Eo liegt demgemäß bei einem niedrigen Pegel, und die kreuzgekoppelten Inverter X91, X92 sind ge sperrt. Der PMOS-Transistor PM93 wird durch das angelegte Eingabe-Freigabesignal Ei mit niedrigem Pegel eingeschaltet und verbindet die Ausgangsanschlüsse Q, Qb. Die Ausgangsan schlüsse Q, Qb werden folglich auf ungefähr "½ Vdd" vorgela den.

Das heißt, da sich der Pegel des Eingabe-Freigabesignals Ei ändert, werden die Ausgleichsphase und die Abfühl/Auswer tungsphase wiederholt ausgetauscht, wodurch die Eingabedaten DATAIN nacheinander zur nächstfolgenden Stufe übertragen werden.

Wie in Fig. 12 gezeigt ist, kann eine Konfiguration ei ner 5-Bit-Kettenverbindung aus Funktionsblöcken realisiert werden, indem die Datenanschlüsse der Funktionsblockschal tungen 221-225 seriell verbunden werden, die jeweils die in Fig. 11 gezeigte Schaltung verwirklichen, um die oben beschriebene Operation auszuführen. In diesem Fall weist das Eingabe-Freigabesignal Ei eine vorbestimmte Verzögerungszeit auf und wird in eine Stufe nach einer nächsten Stufe über tragen. Das Eingabe-Freigabesignal Eo der Schaltung 221 wird z. B. als das Freigabesignal Ei der Schaltung 223 durch eine Verzögerungsschaltung eingegeben, die beispielsweise aus ei nem Paar Inverter in Reihe besteht. Folglich werden das Freigabesignal Eo und das Datensignal Q erhalten.

Schließlich werden nun die Operation und Effekte des die in Fig. 13 gezeigte Schaltung realisierenden Funktions blocks 202 gemäß der fünften Ausführungsform der vorliegen den Erfindung beschrieben.

Wenn das Eingabe-Freigabesignal Ei bei einem niedrigen Pegel und das Operationsabschlußsignal Dni von der vorherge henden Stufe bei einem niedrigen Pegel liegt und folglich die Ausgleichsphase beginnt, wird dadurch der PMOS-Tran sistor PM104 eingeschaltet, wird dadurch das Freigabesignal Ei' hoch, und folglich sind die Inverter X101, X102 in einem Aus-Zustand.

Das Freigabesignal Ei' liegt hier bei einem hohen Pegel, und folglich wird dadurch in der Signalabgabeeinheit 202-7 der NMOS-Transistor NM103 eingeschaltet, und dieser gibt das Operationsabschlußsignal Dno bei einem niedrigen Pegel ab. Der Inverter X103, der das Freigabesignal Ei' mit hohem Pe gel empfängt, gibt das Freigabesignal Eo bei einem niedrigen Pegel ab.

Der PMOS-Transistor PM103 wird durch das angelegte Ein gabe-Freigabesignal Ei mit niedrigem Pegel eingeschaltet, und folglich werden die Ausgangsanschlüsse Q, Qb auf "½ Vdd" vorgeladen.

Wenn das Eingabe-Freigabesignal Ei von niedrig nach hoch übergeführt wird, werden danach die PMOS-Transistoren PM103, PM104 ausgeschaltet, werden die Ausgangsanschlüsse Q, Qb voneinander getrennt, und das Freigabesignal Ei' ist in ei nem Zustand hoher Impedanz.

In einem Zustand, in dem der NMOS-Transistor NM105 durch das angelegte Freigabesignal Ei mit hohem Pegel eingeschal tet wird, erzeugt hier die Kaskoden-Logikschaltung 202-6 ei ne Spannungsdifferenz zwischen den Ausgangsanschlüssen Q, Qb, indem eine Operation an den Eingabedaten DATAIN ausge führt wird. Hier wird z. B. angenommen, daß der Ausgangsan schluß Q hoch wird.

Wenn das Operationsabschlußsignal Dni von der vorherge henden Stufe auf hoch geändert wird, wird dadurch der NMOS- Transistor NM104 eingeschaltet, und das Freigabesignal Ei' wird niedrig. Folglich werden die kreuzgekoppelten Inverter X101, X102 betrieben, invertiert der Inverter X103 das Frei gabesignal Ei' mit niedrigem Pegel, und folglich wird das Freigabesignal Eo hoch.

Gemäß dem hohen Pegel des Ausgangsanschlusses Q wird deshalb der PMOS-Transistor PM101 ausgeschaltet, wird der NMOS-Transistor NM101 eingeschältet, und folglich zieht der Inverter 101 den Pegel des Ausgangsanschlusses Qb mit hoher Geschwindigkeit hoch. Gemäß dem niedrigen Pegel des Aus gangsanschlusses Qb wird der PMOS-Transistor PM102 einge schaltet, wird der NMOS-Transistor 102 ausgeschaltet, und folglich zieht der Inverter X102 den Pegel des Ausgangsan schlusses Q mit hoher Geschwindigkeit hoch.

In der Signalabgabeeinheit 202-7 wird außerdem dadurch der NMOS-Transistor NM103 ausgeschaltet, weil das Freigabe signal Ei' bei einem niedrigen Pegel liegt. Der Ausgangsan schluß Q liegt jedoch bei einem hohen Pegel, der Ausgangsan schluß Qb liegt bei einem niedrigen Pegel, und folglich wird der PMOS-Transistor PM106 eingeschaltet, wodurch das Opera tionsabschlußsignal Dno bei einem hohen Pegel abgegeben wird.

Wenn das Eingabe-Freigabesignal Ei von hoch nach niedrig übergeführt wird, falls das Operationsabschlußsignal Dni von der vorhergehenden Stufe von hoch nach niedrig geändert wird, wird dadurch danach der PMOS-Transistor PM104 einge schaltet, und folglich wird das Freigabesignal Ei' hoch. Dementsprechend werden die kreuzgekoppelten Inverter X101, X102 gesperrt, und der PMOS-Transistor PM103 wird einge schaltet, wodurch die Ausgangsanschlüsse Q, Qb wieder auf "½ Vdd" vorgeladen werden.

Die oben beschriebene Operation wird wiederholt ausge führt, wann immer der Pegel des vom Steuerblock 201 zum Funktionsblock 202 übertragenen Eingabe-Freigabesignal geän dert wird.

Die Kaskoden-Logikschaltungen 202-1, 202-2, 202-4, 202- 5, 202-6 gemäß den oben beschriebenen Ausführungsformen der vorliegenden Erfindung können durch ein komplementäres Aus gabe-Durchgangstransistor-Logiknetzwerk ersetzt werden, das gemäß einer variablen Dateneingabe Daten an den Ausgangsan schlüssen Q, Qb erzeugt.

Wie früher diskutiert wurde, verwendet anders als das synchrone System das asynchrone System der vorliegenden Er findung kein globales Taktsignal und leidet somit nicht an dem Problem einer Taktasymmetrie. Außerdem führt das asyn chrone System der vorliegenden Erfindung eine Übermittlung zwischen den Blöcken durch Verwenden lokaler Steuersignale aus, was die Reduzierung der Taktverteilung zur Folge hat.

Wenn die herkömmliche differentielle Kaskodenspannungs schalter-Logik (DCVS) verwendet wird, wird merklich Energie verbraucht. Das asynchrone System der vorliegenden Erfindung weist jedoch eine energieeffiziente Betriebscharakteristik auf, die somit den Energieverbrauch reduziert.

Gemäß der vorliegenden Erfindung ist es nicht notwendig, eine Schwellenspannung der PMOS-Transistoren der kreuzgekop pelten Inverterpaare zu steuern. Deshalb ist keine hohe Spannung zum Steuern der Schwellenspannung erforderlich, was einen Hochgeschwindigkeitsprozeß zur Folge hat, der nur eine geringe Energiemenge verbraucht. Außerdem ist es einfach, die asynchrone Konfiguration der vorliegenden Erfindung für den digitalen Entwurf zu verwenden, was Kosten reduziert.

Da die vorliegende Erfindung in mehreren Formen verwirk licht werden kann, ohne von ihrem Geist oder ihren wesentli chen Charakteristiken abzuweichen, sollen die oben beschrie benen Ausführungsformen nicht durch irgendeine der Einzel heiten der vorhergehenden Beschreibung beschränkt sein - es sei denn, es ist ansonsten spezifiziert, sondern sollen in nerhalb ihres Geistes und Umfangs wie in den beigefügten An sprüchen definiert allgemein aufgefaßt werden. Alle Änderun gen und Abwandlungen, die die Anforderungen und Grenzen der Ansprüche oder Äquivalente solcher Anforderungen und Grenzen erfüllen, sollen deshalb als durch die beigefügten Ansprüche miteinbezogen betrachtet werden.

Claims

1. Asynchrone differentielle Abfühl-Logikschaltung, auf weisend:
einen Steuerblock (201) zum Ausführen einer logischen Operation an einem Anforderungssignal (REQIN) von einer vor hergehenden Stufe und einem Anforderungssignal (REQOUT) für eine folgende Stufe und zum dementsprechenden Abgeben eines ersten oder zweiten Eingabe-Freigabesignals und eines ersten oder zweiten Taktsignals;
einen Funktionsblock (202) zum Ausführen einer Operation an Eingabedaten gemäß dem ersten oder zweiten Eingabe-Frei gabesignal und dem ersten oder zweiten Taktsignal vom Steu erblock und zum Abgeben eines ersten oder zweiten Ausgabe- Freigabesignals und Ausgeben von Ausgabedaten; und
einen Verriegelungsblock (203), der durch ein Quittungs signal von der folgenden Stufe ausgelöst wird und das Anfor derungssignal (REQOUT) für die folgende Stufe und endgültige Ausgabedaten ausgibt, indem eine Operation an dem ersten oder zweiten Ausgabe-Freigabesignal und den Ausgabedaten vom Funktionsblock ausgeführt wird.

2. Schaltung nach Anspruch 1, worin die ersten und zwei ten Eingabe-Freigabesignale, die ersten und zweiten Taktsi gnale und die ersten und zweiten Ausgabe-Freigabesignale je weils in Gegenphase sind.

3. Schaltung nach Anspruch 1, worin der Funktionsblock aufweist:
einen ersten Inverter zum Invertieren des ersten Taktsi gnals vom Steuerblock und zum Abgeben eines dritten Taktsi gnals;
einen zweiten Inverter zum Invertieren des zweiten Takt signals vom Steuerblock und zum Abgeben eines vierten Takt signals;
einen ersten PMOS-Transistor, dessen Source-Anschluß verbunden ist, um das dritte Taktsignal zu empfangen, dessen Drain-Anschluß mit dem ersten Ausgabeknoten verbunden ist und dessen Gate-Anschluß mit dem zweiten Ausgabeknoten ver bunden ist;
einen zweiten PMOS-Transistor, dessen Source-Anschluß verbunden ist, um das dritte Taktsignal zu empfangen, dessen Drain-Anschluß mit dem zweiten Ausgabeknoten verbunden ist und dessen Gate-Anschluß mit dem ersten Ausgabeknoten ver bunden ist;
einen ersten NMOS-Transistor, dessen Source-Anschluß verbunden ist, um das vierte Taktsignal zu empfangen, dessen Drain-Anschluß mit dem ersten Ausgabeknoten verbunden ist und dessen Gate-Anschluß mit dem zweiten Ausgabeknoten ver bunden ist;
einen zweiten NMOS-Transistor, dessen Source-Anschluß verbunden ist, um das vierte Taktsignal zu empfangen, dessen Drain-Anschluß mit dem zweiten Ausgabeknoten verbunden ist und dessen Gate-Anschluß mit dem ersten Ausgabeknoten ver bunden ist;
einen dritten NMOS-Transistor, dessen Source-Anschluß und Drain-Anschluß mit den jeweiligen Gate-Elektroden des dritten bzw. vierten Transistors verbunden sind und abwech selnd mit den ersten bzw. zweiten Ausgabeknoten verbunden sind und dessen Gate-Anschluß verbunden ist, um das vierte Taktsignal zu empfangen;
eine Kaskoden-Logikschaltung zum Initialisieren der er sten und zweiten Ausgabeknoten gemäß den Eingabedaten; und
einen vierten NMOS-Transistor zum Erden eines internen Schaltelements der Kaskoden-Logikschaltung gemäß dem ersten Eingabe-Freigabesignal vom Steuerblock.

4. Schaltung nach Anspruch 3, worin der Funktionsblock ferner eine ein Ausgabe-Freigabesignal erzeugende Einheit aufweist, umfassend:
einen dritten PMOS-Transistor, dessen Source-Anschluß verbunden ist, um die Netzspannung zu empfangen, dessen Drain-Anschluß mit dem Ausgangsanschluß für das erste Aus gabe-Freigabesignal verbunden ist und dessen Gate-Anschluß verbunden ist, um das dritte Taktsignal zu empfangen; und
fünfte und sechste NMOS-Transistoren, deren Drain- Anschlüsse mit dem Dram-Anschluß des dritten PMOS-Tran sistors verbunden sind und auch verbunden sind, um das erste Ausgabe-Freigabesignal des Ausgangsanschlusses zu empfangen, deren jeweilige Source-Anschlüsse mit dem ersten bzw. zwei ten Ausgabeknoten verbunden sind und deren jeweilige Gate- Anschlüsse abwechselnd mit den ersten und zweiten Ausgabe knoten verbunden sind.

5. Schaltung nach Anspruch 3, worin der erste Inverter aufweist:
einen vierten PMOS-Transistor, dessen Source-Anschluß verbunden ist, um eine Energieversorgungsspannung zu empfan gen und dessen Gate-Anschluß verbunden ist, um das erste Eingabe-Freigabesignal zu empfangen; und
einen siebten NMOS-Transistor, dessen Drain-Anschluß mit dem Drain-Anschluß des ersten Transistors verbunden ist, dessen Source-Anschluß verbunden ist, um die Erdungsspannung zu empfangen, und dessen Gate-Anschluß verbunden ist, um das erste Taktsignal zu empfangen; und
der zweite Inverter aufweist:
einen fünften PMOS-Transistor, dessen Source-Anschluß verbunden ist, um die Energieversorgungsspannung zu empfan gen, und dessen Gate-Anschluß verbunden ist, um das zweite Taktsignal zu empfangen; und
einen achten NMOS-Transistor, dessen Drain-Anschluß ver bunden ist, um den Drain-Anschluß des fünften PMOS-Tran sistors zu empfangen, dessen Source-Anschluß verbunden ist, um die Erdungsspannung zu empfangen, und dessen Gate-An schluß verbunden ist, um das zweite Eingabe-Freigabesignal zu empfangen.

6. Schaltung nach Anspruch 3, worin die Kaskoden-Logik schaltung durch ein Durchgangstransistor-Logiknetzwerk er setzt ist, das gemäß einer variablen Dateneingabe Daten für die ersten und zweiten Ausgabeknoten erzeugt.

7. Schaltung nach Anspruch 1, worin der Funktionsblock aufweist:
erste und zweite Ausgabeknoten;
einen ersten Inverter zum Invertieren des ersten Einga be-Freigabesignals vom Steuerblock und zum Abgeben des er sten Ausgabe-Freigabesignals;
einen zweiten Inverter zum Invertieren des zweiten Ein gabe-Freigabesignals vom Steuerblock und zum Abgeben eines zweiten Ausgabe-Freigabesignals;
einen ersten PMOS-Transistor, dessen Source-Anschluß verbunden ist, um das erste Ausgabe-Freigabesignal zu emp fangen, dessen Drain-Anschluß mit dem ersten Ausgabeknoten verbunden ist und dessen Gate-Anschluß mit dem zweiten Aus gabeknoten verbunden ist;
einen zweiten PMOS-Transistor, dessen Source-Anschluß verbunden ist, um das erste Ausgabe-Freigabesignal zu emp fangen, dessen Drain-Anschluß mit dem zweiten Ausgabeknoten verbunden ist und dessen Gate-Anschluß mit dem ersten Ausga beknoten verbunden ist;
einen ersten NMOS-Transistor, dessen Source-Anschluß verbunden ist, um das zweite Ausgabe-Freigabesignal zu emp fangen, dessen Drain-Anschluß mit dem ersten Ausgabeknoten verbunden ist und dessen Gate-Anschluß mit dem zweiten Aus gabeknoten verbunden ist;
einen zweiten NMOS-Transistor, dessen Source-Anschluß verbunden ist, um das zweite Ausgabe-Freigabesignal zu emp fangen, dessen Drain-Anschluß mit dem zweiten Ausgabeknoten verbunden ist und dessen Gate-Anschluß mit dem ersten Ausga beknoten verbunden ist;
einen dritten NMOS-Transistor, dessen Source- und Drain- Anschluß mit den jeweiligen Gate-Elektroden des dritten bzw. vierten Transistors verbunden sind und abwechselnd mit dem ersten bzw. zweiten Ausgabeknoten verbunden sind und dessen Gate-Anschluß verbunden ist, um das zweite Eingabe-Freigabe signal vom Steuerblock zu empfangen;
eine Kaskoden-Logikschaltung zum Initialisieren der er sten und zweiten Ausgabeknoten gemäß den Eingabedaten; und
einen vierten NMOS-Transistor zum Erden eines internen Schaltelements der Kaskoden-Logik gemäß dem ersten Eingabe- Freigabesignal vom Steuerblock.

8. Schaltung nach Anspruch 7, worin die Kaskoden-Logik schaltung durch ein Durchgangstransistor-Logiknetzwerk er setzt ist, das gemäß einer variablen Dateneingabe Daten für die ersten und zweiten Ausgabeknoten erzeugt.

9. Schaltung nach Anspruch 1, worin der Funktionsblock aufweist:
erste und zweite Ausgabeknoten;
einen ersten Inverter zum Invertieren des ersten Einga be-Freigabesignals vom Steuerblock und zum Abgeben eines in vertierten Freigabesignals;
einen zweiten Inverter zum Rückinvertieren des inver tierten Freigabesignals und zum Abgeben eines Ausgabe-Freiga besignals;
einen ersten PMOS-Transistor, dessen Source-Anschluß verbunden ist, um eine Energieversorgungsspannung zu empfan gen, dessen Drain-Anschluß mit dem ersten Ausgabeknoten ver bunden ist und dessen Gate-Anschluß mit dem zweiten Ausgabe knoten verbunden ist;
einen zweiten PMOS-Transistor, dessen Source-Anschluß verbunden ist, um die Energieversorgungsspannung zu empfan gen, dessen Drain-Anschluß mit dem zweiten Ausgabeknoten verbunden ist und dessen Gate-Anschluß mit dem ersten Ausga beknoten verbunden ist;
einen ersten NMOS-Transistor, dessen Source-Anschluß verbunden ist, um das invertierte Freigabesignal vom ersten Inverter zu empfangen, dessen Drain-Anschluß mit dem ersten Ausgabeknoten verbunden ist und dessen Gate-Anschluß mit dem zweiten Ausgabeknoten verbunden ist;
einen zweiten NMOS-Transistor, dessen Source-Anschluß verbunden ist, um das invertierte Freigabesignal vom ersten Inverter zu empfangen, dessen Drain-Anschluß mit dem zweiten Ausgabeknoten verbunden ist und dessen Gate-Anschluß mit dem ersten Ausgabeknoten verbunden ist;
einen dritten PMOS-Transistor, dessen Source- und Drain- Anschluß mit den jeweiligen Gate-Elektroden des dritten bzw. vierten Transistors verbunden sind und abwechselnd mit dem ersten bzw. zweiten Ausgabeknoten verbunden sind und dessen Gate-Anschluß verbunden ist, um das erste Eingabe-Freigabe signal vom Steuerblock zu empfangen;
eine Kaskoden-Logikschaltung zum Initialisieren der er sten und zweiten Ausgabeknoten gemäß den Eingabedaten; und
einen dritten NMOS-Transistor zum Erden eines internen Schaltelements der Kaskoden-Logikschaltung gemäß dem ersten Eingabe-Freigabesignal.

10. Schaltung nach Anspruch 9, worin der Funktionsblock ferner eine ein Operationsabschlußsignal erzeugende Einheit aufweist, umfassend:
einen vierten NMOS-Transistor, dessen Source-Anschluß verbunden ist, um die Erdungsspannung zu empfangen, dessen Drain-Anschluß mit dem Ausgangsanschluß für das Operations abschlußsignal verbunden ist und dessen Gate-Anschluß ver bunden ist, um das invertierte Signal des ersten Freigabesi gnals zu empfangen; und
vierte und fünfte PMOS-Transistoren, deren jeweilige Drain-Anschlüsse mit der Drain-Elektrode des ersten Transi stors bzw. mit dem Ausgangsanschluß für das Operationsab schlußsignal verbunden sind, deren jeweilige Source- Anschlüsse mit dem ersten bzw. zweiten Ausgabeknoten verbun den sind und deren jeweilige Gate-Anschlüsse abwechselnd mit den ersten und zweiten Ausgabeknoten verbunden sind.

11. Schaltung nach Anspruch 9, worin der erste Inverter aufweist:
einen sechsten PMOS-Transistor, dessen Source-Anschluß verbunden ist, um die Energieversorgungsspannung zu empfan gen, und dessen Gate-Anschluß verbunden ist, um das erste Eingabe-Freigabesignal zu empfangen; und
einen fünften NNOS-Transistor, dessen Drain-Anschluß mit dem Drain-Anschluß des sechsten PMOS-Transistors verbunden ist und der das invertierte Freigabesignal abgibt, dessen Source-Anschluß verbunden ist, um die Erdungsspannung zu empfangen, und dessen Gate-Anschluß verbunden ist, um von einer vorhergehenden Stufe ein Operationsabschlußsignal zu empfangen.

12. Schaltung nach Anspruch 9, worin die Kaskoden-Logik durch eine Durchgangstransistor-Logikschaltung ersetzt ist, die gemäß einer variablen Dateneingabe Daten für die ersten und zweiten Ausgabeknoten erzeugt.

13. Schaltung nach Anspruch 1, worin der Verriegelungs block aufweist:
eine Dateneingabeeinheit, die zwischen einer Energiever sorgungsspannung und einer Erdungsspannung erste und zweite PMOS-Transistoren und erste bis dritte NMOS-Transistoren se quentiell in Reihe verbindet, das Quittungssignal an den Ga te-Elektroden des ersten PMOS-Transistors und des dritten NMOS-Transistors empfängt, das Ausgabe-Freigabesignal an Ga te-Anschlüssen des zweiten PMOS-Transistors und des ersten NMOS-Transistors empfängt und die Ausgabedaten vom Funkti onsblock an einem Gate-Anschluß des zweiten NMOS-Transistors empfängt;
eine Verriegelungseinheit, deren Eingangsanschluß mit einem gemeinsamen Knoten des zweiten PMOS-Transistors und des ersten NMOS-Transistors in der Dateneingabeeinheit ver bunden ist, zum Verriegeln einer Signaleingabe darin; und
eine Verzögerungseinheit zum Verzögern des Ausgabe- Freigabesignals und Erzeugen des Anforderungssignals für die folgende Stufe.