KR101221776B1 - 에너지 복구 부스트 논리 회로 및 방법 - Google Patents

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Abstract

클록 신호의 상보 위상 간에 접속된 다수의 트랜지스터를 포함하는 부스트 회로가 개시된다. 이 부스트 회로는 2 이상의 다수의 트랜지스터 간에 접속되는 제 1 전기적 노드를 포함하는데, 다수의 트랜지스터는 클록 신호에 응답하여 전기적 노드에서의 제 1 전압으로부터 제 2 전압을 생성시키도록 구성된다.
클록 신호, 부스트 회로, 집적 회로, 상보 위상, 전기적 노드

Description

에너지 복구 부스트 논리 회로 및 방법{ENERGY RECOVERY BOOST LOGIC CIRCUIT AND METHOD}
본 출원은 2004년 6월 5일자로 출원된 미국 가특허 출원 제60/579,711호에 기초로 우선권을 주장하며, 이는 전적으로 여기서 참조로 포함된다.
본 발명은 정부 지원 N66001-02-C-8059 for Prime Contractor DARPA and ARO Grant DAADA 19-03-1-0122에 의해 제조되었다. 정부는 본 발명에 대해 일정 권리를 갖는다.
컴퓨터, 휴대 전화 및 개인 휴대 정보 단말기(PDA)와 같은 전자 장치에서 보다 고속의 처리 능력을 위한 요구가 증대함에 따라, 에너지 소산(energy dissipation)을 최소화하는 것이 집적 회로의 설계에 대한 주요 관심사가 되었다. 사실상, 사이즈, 공간 및 열 제약(constraint)으로 인해, 에너지 소산은 점점 더 고속 디지털 설계에 대한 제한 요인(limiting factor)으로 된다.
활성 에너지 소산(즉, 트랜지스터가 스위칭할 시에 소산되는 에너지)을 최소화하려고 하는 최근의 경향은, 다중 임계값(multiple-threshold) 설계(예컨대, 임계 경로에 저 임계값 트랜지스터를 제공함), 클록 게이팅(clock gating)(예컨대, 회로의 부분의 클록을 셧다운(shut down)함), 및 주파수 스케일링(scaling)(예컨대, 클록 속도를 낮춤)을 이용하여 회로의 트랜지스터의 사이즈를 변화시키는 것을 포함한다. 트랜지스터의 사이즈를 변화시키는 것에 관련하여, 집적 회로에서 에너지 소비를 줄이는 효율적인 방법은 트랜지스터의 공급 전압을 스케일 다운(scale down)하는 것이다. 에너지의 소비량은 공급 전압의 제곱(square)에 따라 증가하기 때문에, 공급 전압을 유리하게 스케일링하는 것은 회로에서 에너지 소산을 감소시킨다. 그러나, 공급 전압이 감소함에 따라, 잡음 여유(noise margin)가 감소하여, 집적 회로는 오작동하기 쉽게 된다. 게다가, 전압 스케일링된 트랜지스터는 구동 능력을 감소시켜, 결과적으로 동작을 더욱 느리게 한다. 그래서, 이하, 개시되는 실시예는 이들 및 다른 결점을 고려하여 개발되었다.
클록 신호의 상보 위상 간에 접속된 다수의 트랜지스터를 포함하는 부스트 회로가 제공된다. 부스트 회로는 다수의 트랜지스터 중 적어도 2개의 트랜지스터 사이에 접속되는 제 1 전기적 노드를 포함한다. 트랜지스터는 클록 신호에 응답하여 전기적 노드에서 제 1 전압으로부터 제 2 전압을 생성하도록 구성된다.
도 1은 실시예에 따른 집적 회로에서 다수의 종속 접속된(cascaded) 에너지 복구 부스트 논리(ERBL) 게이트의 블록도를 도시한 것이다.
도 1A는 실시예에 따른 ERBL 게이트의 구조를 도시한 도 1의 서브세트이다.
도 2는 실시예에 따른 에너지 복구 부스트 논리 게이트의 회로도를 도시한 것이다.
도 3은 실시예에 따른 ERBL 게이트의 회로도를 도시한 것이다.
도 4는 도 3의 ERBL 게이트의 응답을 도시한 그래프이다.
도 5는 예시적인 클록 생성기를 도시한 것이다.
도 6은 실시예에 따른 집적 회로에서 다수의 종속 접속된 에너지 복구 부스트 논리(ERBL) 게이트의 다른 블록도를 도시한 것이다.
에너지 소산을 최소화하기 위한 에너지 복구 부스트 논리(ERBL) 게이트가 제공된다. 일반적으로, ERBL 게이트는 함께 집적 회로 또는 "칩"에 종속 접속된다. 통상의 ERBL 게이트는 논리 평가 회로 및 부스트 회로를 포함한다. 논리 회로는 AND, NAND, OR, NOR, IDENTITY 및 NOT와 같은 논리 함수를 구현하도록 구성되는 다수의 트랜지스터를 포함하는 하나 이상의 평가 블록을 포함한다. 평가 블록은, 논리 회로의 활성화 스테이지를 총괄하여 제어하도록 구성되는 하나 이상의 제어 트랜지스터를 통해 듀얼레일 스케일다운(dual-rail scaled-down) DC 공급 전압에 접속된다. 부스트 회로는, 논리 회로로부터 에너지를 복구하여, 게이트 오버드라이브(overdrive) 전압(즉, 논리 회로의 공급 전압보다 더 높도록 부스트 회로에 의해 "부스트된" 논리 회로의 게이트에 공급된 전압)을 생성시킴으로써 후속 논리 회로에 "부스트"를 제공하도록 구성되는 다수의 트랜지스터를 포함한다. 부스트 회로의 트랜지스터는 클록 신호의 상보 위상에 접속된다. 상보 클록 신호는 또한 논리 회로에 제어 트랜지스터의 게이트로의 입력을 제공한다. 논리 회로 및 부스트 회로의 양방에 클록 신호의 상보 위상을 제공함으로써, ERBL 게이트는 "논리" 스테이지 및 "부스트" 스테이지에 따라 동작한다. 환언하면, 논리 회로 및 부스트 회로는 클록 신호의 상호 배타적 구간에 따라 이들 스테이지에서 동작하도록 구성된다. 따라서, 논리 회로가 활성화되면, ERBL 게이트는 "논리" 평가 스테이지에 있고, 부스트 회로가 활성화되면, 논리 회로는 트라이스테이트(tri-state)되고(즉, ERBL 회로의 나머지로부터 분리되고), ERBL 게이트는 "부스트" 스테이지에 있다고 한다.
도 1은 예시적인 실시예에 따라 서로 종속 접속된 다수의 에너지 복구 부스트 논리(ERBL) 게이트(G1, G2 및 G3)의 블록도를 도시한 것이다. 각 ERBL 게이트는, 도 1A의 서브세트에 도시된 바와 같이, 논리 회로(10) 및 부스트 회로(20)를 포함한다. 논리 회로(10)는, NOT, AND, OR, NAND, IDENTITY 및 NOR과 같은 어떤 논리 함수를 실행하도록 구성될 수 있다. 부스트 회로(20)는 논리 회로(10)의 출력으로부터 전하(charge)를 복구하여, ERBL 게이트가 종속 접속된 시퀀스에 있을 시에 오버드라이브 전압을 후속 논리 회로에 제공하도록 구성된다. 환언하면, 부스트 회로(20)는 출력 전압을 논리 회로(10)에서 미리 정해진 제 2 전압 레벨까지 "부스트"한다. 이 "부스트된" 전압은 (논리 회로(10)의 공급 전압보다 높은) 오버드라이브 전압을 후속 논리 회로(10)의 게이트에 제공한다. 또한, 부스트 회로(20)는 후속하여 논리 회로(10)의 전압을 그의 부스트되지 않은 레벨까지 되돌림으로써 논리 회로(10)의 출력으로부터 에너지를 복구한다.
도 2는 논리 회로(10) 및 부스트 회로(20)를 가진 ERBL 게이트의 예시적인 실시예에 대한 회로도이다. 논리 회로(10)는 2개의 평가 블록(12 및 14)을 포함한다. 하나의 평가 블록(12)은 논리 회로(10)에서 실행되는 논리 함수의 "참(true)" 값을 평가하고, 다른 평가 블록(14)은 논리 회로(10)에서 실행되는 논리 함수의 " 보수(complement)" 값을 평가한다. 도 2의 평가 블록(12 및 14)이 일반적인 논리 함수를 나타내지만, 당업자는 어떤 논리 게이트(즉, NOT, AND, OR, NAND, IDENTITY 및 NOR 게이트)가 트랜지스터의 조합을 이용하여 평가 블록(12 및 14)내에 구현될 수 있음을 이해한다. 도 2의 각 평가 블록(12 및 14)은, 제각기 트랜지스터(M1 및 M2)를 통해 동일한 저 DC 공급 전압(Vdd')에 접속된다. 다운스트림, 평가 블록(12 및 14)은, 제각기 트랜지스터(M3 및 M4)를 통해 동일한 저 DC 공급 전압(Vss')에 접속된다. 트랜지스터(M1 및 M2)는 pMOS 트랜지스터이며, 이 트랜지스터는 이들의 게이트에 인가된 저 신호에 응답하여 턴온하고, 트랜지스터(M3 및 M4)는 nMOS 트랜지스터이며, 이 트랜지스터는 이들의 게이트에 인가된 고 신호에 응답하여 턴온한다. 트랜지스터(M1 및 M2)는 클록 또는 제어 신호 φ에 접속되고, 이 신호는, 이 경우에는 정현파 클록 신호이다. 그러나, 당업자는 어떤 주기적 사다리꼴 파형(trapezoidal) 클록 신호가 인가될 수 있음을 알 수 있다. 트랜지스터(M3 및 M4)의 게이트는
Figure 112006091412164-pct00001
에 접속되고, 이는 정현파 클록 신호 φ의 보수이다. 정현파 클록 신호 φ의 전압은 VDD의 공칭 전압과 접지 간에 순환한다. 공칭 전압 VDD은 일반적으로 공급 전압(Vdd')보다 더 크다.
도 2에 도시된 바와 같이, ERBL 게이트의 예시적인 부스트 회로(20)는 4개의 트랜지스터(M5, M6, M7 및 M8)를 포함한다. 트랜지스터(M5 및 M6)는 pMOS 트랜지스터인 반면에, 트랜지스터(M7 및 M8)는 nMOS 트랜지스터이다. 트랜지스터(M5 및 M6) 의 소스는 정현파 클록 신호 φ에 접속되고, 트랜지스터(M7 및 M8)의 소스는
Figure 112006091412164-pct00002
에 접속된다. 클록 신호 φ를 제공하는 공급 레일로부터의 다운스트림에는, 트랜지스터(M5 및 M6)의 드레인이 제각기 트랜지스터(M7 및 M8)의 드레인에 접속된다. 트랜지스터(M6 및 M8)의 게이트 및, 트랜지스터(M5 및 M7)의 드레인은 모두 "참" 평가 블록(12)의 출력 노드 "out"에 접속된다. 유사한 방식으로, 트랜지스터(M5 및 M7)의 게이트 및, 트랜지스터(M5 및 M8)의 드레인은 모두 "보수" 평가 블록(14)의 보수 출력 노드
Figure 112006091412164-pct00003
에 접속된다.
도 2의 ERBL 게이트는, 논리 함수를 실행하도록 구성된 하나 이상의 트랜지스터를 포함하는 평가 블록(12 및 14)을 포함한다. 도 3은 평가 블록(12 및 14)이 NOT 함수(즉, 반전기)를 구현하도록 구성되는 ERBL 게이트의 예시적인 실시예를 도시한 것이다. 당업자는 평가 블록(12 및 14)이 AND, NAND, OR, IDENTITY 및 NOT와 같은 어떤 논리 함수를 구현하도록 구성될 수 있음을 이해한다. 도 3의 NOT 함수(이하, 반전기라 칭함)는, 트랜지스터(M9 및 M10)에 의해 평가 블록(12 및 14)을 통해 구현된다. 설계상, 양방의 트랜지스터(M9 및 M10)는 nMOS 트랜지스터이다. 특성상, pMOS 트랜지스터는 nMOS 트랜지스터보다 커서, 보다 큰 스위칭 커패시턴스를 가져, 활동 에너지를 더 많이 소비한다. 평가 블록 내의 pMOS 트랜지스터의 사용을 제거함으로써, 회로의 용량성 부하는 감소되어, 에너지 소산을 최소화하고, ERBL 게이트의 동작 속도를 증가시킨다.
ERBL 게이트의 기능성은, ERBL 게이트의 응답을 도시한 도 4를 참조로 아래 에 상세히 설명된다. 도 4의 시뮬레이션에 이용되는 ERBL 게이트는 도 3에 도시된 바와 같이 반전기의 ERBL 게이트이다. 트랜지스터(M9)의 "in" 게이트에서의 1001의 입력 시퀀스는 도 4에 도시된 시뮬레이션에 이용되었다. 변경 입력 시퀀스 값으로 인한 약간의 변경을 제외하고는, ERBL 게이트에 대한 사이클은 실질적으로 동일하다. 따라서, 입력 시퀀스 1001의 2개의 사이클 중 제 1 사이클만이 도 3의 ERBL 게이트의 동작에 관련하여 아래에 기술된다. "in" 게이트에서의 입력 시퀀스 1001에 대한 설명은 도 4의 그래프에 도시되어 있지 않다. 정현파 클록 신호 φ 및 그의 보수
Figure 112006091412164-pct00004
는, 도 5에 도시된 바와 같이, 클록 생성기(40)를 이용하여 1 GHz(사이클 시간 = 1 nsec)의 동작 주파수에서 시뮬레이트(simulate)된다. 클록 생성기(40)는 저항기(44)에 접속된 인덕터(42)를 포함하며, 이들 모두는 φ 및
Figure 112006091412164-pct00005
에 직렬로 접속된다. 클록 생성기(40)는 H-브리지 구성의 다수의 트랜지스터로 구성되어, 전위 VDD에서 접지(Gnd)까지 순환하는 φ의 상보 위상을 제공한다. H-브리지의 트랜지스터 스위치는 공급 및 Gnd에 주기적 접속을 제공하여, 에너지 전달 중 손실된 소정의 에너지를 저항기(44) 상에 공급하는 ERBL 게이트에 추가적인 에너지를 끌어당긴다.
이제, 도 4를 참조하면, 시간 t = 0.5 nsec에서, 도 3의 ERBL 반전기 게이트는 동작의 제 1 사이클을 개시한다. 이 사이클에서, 반전기는 입력 시퀀스 1001의 제 1 입력의 역수, 논리 1을 계산한다. 시간 t = 0.5 nsec 및 t = 1.0 nsec 사이에, ERBL 반전기 게이트의 논리 회로가 "논리" 평가 스테이지에서 활동적이다. 이것은, "out" 및
Figure 112006091412164-pct00006
노드가 논리 회로(10)에 의해 구동된다는 것을 의미한다. 시 간 t = 0.5 nsec에서, 평가 블록(12 및 14)에서의 입력 노드 "in" 및
Figure 112006091412164-pct00007
는 대략 VDD/2의 전압에 있다. 시간 t = 0.75 nsec에 의해, 입력 노드 "in"는 전압 VDD(논리 "1")에 있고, 입력 노드
Figure 112006091412164-pct00008
는 전압 0(논리 0)에 있다. 시간 t = 1 nsec에 의해, 논리 회로(10)는 그의 "논리" 평가 스테이지를 완료하여, 1의 논리 역수를 평가하고, "out" 및
Figure 112006091412164-pct00009
의 전위를, 대략 VDD' - VSS'와 동일한 VC만큼 분리시킨다(pull apart). 설계상, VC는 또한 VTH와 거의 동일하도록 선택되며, 이는 "논리" 스테이지 및 "부스트" 스테이지의 양방에서의 트랜지스터의 임계 전압이다. 도 3에서의 ERBL 게이트에 대해, 모든 트랜지스터는 동일한 임계 전압을 갖도록 설계되었다. 선택적으로, ERBL 게이트 회로의 성능은 보다 저 임계 전압을 가진 트랜지스터를 적절히 선택함으로써 증대될 수 있다.
시간 t = 1 nsec에서, ERBL 게이트는 "부스트" 스테이지로 전이한다. 이 스테이지 동안, 출력 노드 "out" 및
Figure 112006091412164-pct00010
는 부스트 회로(20)에 의해 구동되고, 논리 회로(10)는 트라이스테이트된다. 이것은 논리 회로(10)의 트랜지스터(M1, M2, M3 및 M4)가 ERBL 게이트의 나머지로부터 격리되어, 시간 t = 1 nsec에서 임계치 미만으로 떨어지는 φ 및
Figure 112006091412164-pct00011
의 전압 레벨의 결과로서 턴 "오프"된다는 것을 의미한다. "부스트" 스테이지에서,
Figure 112006091412164-pct00012
노드에서의 전압 레벨은 정현파 클록 신호 φ를 트랙(track)하지만, "out" 노드에서의 전압 레벨은 그의 보수
Figure 112006091412164-pct00013
를 트랙한다(
Figure 112006091412164-pct00014
는 도 4에 도시되어 있지 않지만, 실질적으로 정현파 클록 신호 φ와 반대 위상이다). 따 라서, 도 4에 도시된 바와 같이, "out" 및
Figure 112006091412164-pct00015
간의 전압 전위는 도중에 VDD로 증폭되어, 약 VC로 다시 다운된다. t = 1.25 nsec일 시에, 노드 "out" 및
Figure 112006091412164-pct00016
는 VDD의 최대 전위에 있다. 시간 t = 1.25 nsec에서 시간 t = 1.5 nsec까지, 노드 φ 및
Figure 112006091412164-pct00017
에서의 전압은 VDD 및 0으로부터 제각기 VDD/2으로 이동한다. 이 점에서, 출력 노드 "out" 및
Figure 112006091412164-pct00018
에서의 에너지는 복구되어, φ의 정현파 클록 신호 생성기로 복귀된다. 시간 t = 1.5 nsec에 의해, 노드 "out" 및
Figure 112006091412164-pct00019
에서의 전위는 약 VC로 되돌아 간다. 이 점에서,
Figure 112006091412164-pct00020
에서의 전압 전위는 "out"에서 보다 더 높은 전압이다.
시간 t = 1.5 nsec에서, 반전기는, 시퀀스 1001의 제 2 입력의 역수, 논리 0을 평가할 시에, 동작의 제 2 사이클을 개시한다. 시간 t = 1.5 nsec 및 t = 2 nsec 사이에, 반전기는 다시 "논리" 평가 스테이지에 있고, 그 동안에, 출력 노드 "out" 및
Figure 112006091412164-pct00021
는 논리 회로(10)에 의해 구동된다. 시간 t = 1.5 nsec에서, 입력 노드 "in" 및
Figure 112006091412164-pct00022
는 대략 전압 VDD/2에 있다. 시간 t = 1.75 nsec에 의해, 입력 노드 "in"는 전압 0(논리 0)에 있고, 입력 노드 "in"는 전압 VDD(논리 1)에 있다. 시간 t = 2 nsec에 의해, 논리 회로(10)는 0의 논리 역수를 평가하여, "out" 및
Figure 112006091412164-pct00023
의 전위를 대략 VC만큼 분리시킨다. 제 1 사이클과는 대조적으로, 이 사이클에서, 출력 노드 "out"는
Figure 112006091412164-pct00024
보다 더 높은 전압 전위에 있다. 이것은, 입력 시퀀 스 1001의 값이 논리 1에서 논리 0으로 변하기 때문이다. 시간 t = 2.5 nsec과 시간 t = 3.0 nsec 간의 제 3 사이클 동안, "out"에서의 전압은 여전히 더욱 높음을 알 수 있다. 이것은 제 2 사이클 및 제 3 사이클 간의 입력 시퀀스(1001)의 논리 값(논리 0 대 논리 0)으로 변화되지 않기 때문이다).
t = 2 nsec 및 t = 2.5 nsec 사이에서, 반전기는 다시 "부스트" 스테이지에 있으며, 이 동안, 출력 노드 "out" 및
Figure 112006091412164-pct00025
는 부스트 회로(20)에 의해 구동된다. 논리 회로(10)는 다시 트라이스테이트되고, 노드 "out"에서의 전압은 클록 파형 φ을 트랙하지만, 노드
Figure 112006091412164-pct00026
에서의 전압은
Figure 112006091412164-pct00027
를 트랙한다. 따라서, "out" 및
Figure 112006091412164-pct00028
간의 전위는 도중에 VDD로 증폭되어, 약 VC로 되돌아간다. 논리 0과 반대되듯이, 게이트가 이제 논리 1을 계산하므로, 제 1 사이클의 "부스트" 스테이지와 비교해 볼 때 극성의 반전이 있음을 알 수 있다. t = 2.25 nsec에서, 노드 "out" 및
Figure 112006091412164-pct00029
는 이들의 최대 전위VDD에 있다. 시간 t = 2.5 nsec에 의해, 이들 노드에서의 전위는 약 VC로 되돌아 간다. 시간 t = 2.25 nsec에서 시간 t = 2.5 nsec까지, 클록 신호 φ 및
Figure 112006091412164-pct00030
의 전압은 VDD 및 0으로부터 제각기 VDD/2로 이동한다. 이 시간에, 출력 노드 "out" 및
Figure 112006091412164-pct00031
에서의 에너지는 복구되어, 사실상 그것이 시작되는 동일한 전기적 경로 상에서 정현파 클록 신호 생성기로 복귀된다.
상술하고, 도 1의 블록도에 의해 도시된 바와 같이, ERBL 게이트(G1, G2 및 G3)는 일반적으로 서로 종속 접속됨으로써, 하나의 ERBL 게이트의 부스트 회로(20) 는 다른 ERBL 게이트의 논리 회로(10)를 구동한다. 이 구성은 ERBL 게이트(G1, G2 및 G3)를 종속 접속함으로써 도 5에서 도시된다. 논리 회로(10) 및 부스트 회로(20)가 정현파 클록 신호 φ의 상호 배타적 구간에 따라 동작하는 것과 동일한 방식으로, 인접한 ERBL 게이트(G1, G2 및 G3)는 또한 클록 신호 φ의 반대 위상에 따라 서로에 대해 동작한다. 예컨대, ERBL 게이트(G1 및 G3)의 트랜지스터(M5 및 M6)의 소스는 정현파 클록 신호 φ에 접속되지만, ERBL 게이트(G2)의 트랜지스터(M5 및 M6)의 소스는
Figure 112006091412164-pct00032
, 즉 클록 신호 φ의 보수에 접속된다. 게다가, ERBL 게이트(G1 및 G3)의 논리 회로 트랜지스터(M1, M2, M3 및 M4)의 게이트에 대한 입력 φ 및
Figure 112006091412164-pct00033
는 ERBL 게이트(G2)의 동일한 입력(트랜지스터(M1, M2, M3 및 M4))과 반대이다. 이런 식으로, ERBL 게이트(G1 및 G3)가 이들의 "논리" 평가 스테이지에 있을 시에(즉, 논리 회로가 "온(on)"이고, 부스트 회로가 "오프(off)"일 시에), ERBL 게이트(G2)는 "부스트" 스테이지에 있으며(즉, 부스트 회로는 "온"이고, 논리 회로는 "오프"이다), 그 역으로도 가능하다. 또한, 게이트(G1)가 "부스트" 스테이지에 있으면, 게이트(G1)의 부스트 회로는 게이트(G2)의 논리 회로(10)를 구동한다. 그것은, 게이트(G1)에 의해 나중에 복구되는 게이트(G2)로 부스트되는 에너지이다(도 4와 관련하여, 이 복구는, VDD 및 Gnd의 각각의 피크 값에 있은 후에 제각기 서로에 접근하는 φ 및
Figure 112006091412164-pct00034
의 결과로서 일어난다.
상기 실시예에서 설명된 부스트 회로(20)가 논리 회로(10)와 함께 동작하여, 저장된 에너지를 복구하고, 다운스트림 논리 회로(10)의 전압 게이트를 오버드라이브하도록 구성되지만, 당업자는 부스트 회로(20)를 다른 응용에도 적용 가능함을 알 수 있다. 개념상, 부스트 회로(20)는, φ 및
Figure 112012040690095-pct00035
의 상보 위상을 이용하여 부스트 회로(20)의 노드를 충전 및 방전함으로써 효율적인 방식으로 한 입력 저 전압 레벨을 다른 고 전압 레벨로 증폭하거나 "부스트"하도록 구성된다. φ 및
Figure 112012040690095-pct00036
의 상보 위상은 도 5에 도시된 것과 같은 생성기와 함께 이용되면, 이 생성기는, 예컨대, 인덕터를 이용하여 회로에 전하를 재공급할 능력을 가지고 있다. 이런 이유로, 상술한 바와 같이, 부스트 회로(20)는, 실질적으로 추가적인 에너지 소비 없이, 저 전압을 고 전압으로 증폭하는 것이 바람직한 어떤 응용에 적용될 수 있다. 다른 응용의 예들은, (예컨대, 저 버스 전압을 고 버스 전압으로 취하는) 버스 회로, (예컨대, 논리 게이트의 상호 접속 세트가 한 저 전압에서 다른 고 전압으로 취해지는) 전압 아이슬랜드(island) 및, (예컨대, 논리 1 또는 논리 0를 나타내는 대향 전압에서의 2개의 전기선을 이용하는) 상이한 신호 전송을 포함하지만, 이에 제한되지 않는다.
본 발명이 특히 상술한 바람직한 실시예와 관련하여 도시되고 기술되었지만, 당업자는, 다음의 청구범위에 한정된 바와 같이 본 발명의 정신 및 범주 내에서, 여기에 기술된 본 발명의 실시예에 대한 다수의 대안이 본 발명을 실시하는데 사용될 수 있음을 알 수 있다. 다음의 청구범위는 본 발명의 범주를 한정하고, 이들 청구범위 및 이들의 등가의 범주 내의 방법 및 시스템은 이에 의해 커버된다. 본 발명에 대한 이런 설명은 여기에 기술된 구성 요소의 모든 신규성 및 진보성 결합을 포함하는 것으로 이해되고, 청구범위는 이 또는 나중 응용 시에 이들 구성 요소의 어떤 신규성 및 진보성 결합에 제공될 수 있다. 상기 실시예는 예시적이고, 단일 특징물 또는 구성 요소가 이 또는 나중 응용 시에 청구될 수 있는 모든 가능 결합에 필수적이지 않다. 청구범위가 이들의 등가의 "하나" 또는 "제 1의" 구성 요소를 이용하지만, 이와 같은 청구범위는 2 이상의 구성 요소를 필요로 하지도 배제하지도 않는 하나 이상의 구성 요소를 포함하는 것으로 이해되어야 한다.

Claims (48)

  1. 출력 노드를 가진 부스트 논리 게이트에 있어서,
    논리 함수를 구현하여, 상기 논리 함수에 따라 상기 출력 노드의 전압을 결정하도록 구성되는 논리 회로; 및
    전력 공급 레일의 쌍 사이에 접속되는 다수의 트랜지스터를 구비하여, 클록 신호 또는 상기 클록 신호의 상보 위상으로 상기 출력 노드의 전압을 부스팅하는 부스트 회로를 포함하는데;
    상기 클록 신호 또는 상기 클록 신호의 상보 위상은 상기 전력 공급 레일의 쌍의 각각의 레일을 통해 제공되는 것을 특징으로 하는 부스트 논리 게이트.
  2. 제 1 항에 있어서,
    상기 클록 신호는 주기적 사다리꼴 파형 신호인 것을 특징으로 하는 부스트 논리 게이트.
  3. 제 1 항에 있어서,
    상기 클록 신호는 정현파 클록 신호인 것을 특징으로 하는 부스트 논리 게이트.
  4. 출력 노드를 가진 부스트 논리 게이트에 있어서,
    논리 함수를 구현하여, 상기 논리 함수에 따라 상기 출력 노드의 전압을 결정하도록 구성되는 논리 회로; 및
    전력 공급 레일의 쌍 사이에 접속되는 다수의 트랜지스터를 구비하여, 클록 신호 또는 상기 클록 신호의 상보 위상으로 상기 출력 노드의 전압을 부스팅하는 부스트 회로를 포함하는데;
    상기 클록 신호 또는 상기 클록 신호의 상보 위상은 상기 전력 공급 레일 중 하나를 통해 제공되고,
    상기 논리 회로 및 상기 부스트 회로는 상기 논리 회로 및 상기 부스트 회로가 상기 클록 신호의 사이클 내에서 상호 배타적 시간 구간 동안에 상기 출력 노드의 전압을 구동하도록 상기 클록 신호 또는 상기 클록 신호의 상보 위상에 결합되는 것을 특징으로 하는 부스트 논리 게이트.
  5. 제 4 항에 있어서,
    상기 다수의 트랜지스터는 상기 클록 신호와 상기 클록 신호의 상보 위상 사이에 접속되는 2 쌍의 교차 결합된 트랜지스터를 포함하는 것을 특징으로 하는 부스트 논리 게이트.
  6. 제 1 항에 있어서,
    상기 논리 회로는 상보 입력에 응답하는 제 1 및 2 평가 블록을 포함하고, 상기 출력 노드의 전압은 상기 제 1 평가 블록에 의해 구동되고, 상기 부스트 논리 게이트의 상보 출력 노드의 전압은 상기 제 2 평가 블록에 의해 구동되는 것을 특징으로 하는 부스트 논리 게이트.
  7. 제 6 항에 있어서,
    상기 제 1 및 2 평가 블록은 NMOS 논리를 이용하는 것을 특징으로 하는 부스트 논리 게이트.
  8. 출력 노드를 가진 부스트 논리 게이트에 있어서,
    논리 함수를 구현하여, 상기 논리 함수에 따라 상기 출력 노드의 전압을 결정하도록 구성되는 논리 회로로서, 상기 논리 회로는 상보 입력에 응답하는 제 1 및 2 평가 블록을 포함하고, 상기 출력 노드의 전압은 상기 제 1 평가 블록에 의해 구동되고, 상기 부스트 논리 게이트의 상보 출력 노드의 전압은 상기 제 2 평가 블록에 의해 구동되는 상기 논리 회로; 및
    전력 공급 레일의 쌍 사이에 접속되는 다수의 트랜지스터를 구비하여, 클록 신호 또는 상기 클록 신호의 상보 위상으로 상기 출력 노드의 전압을 부스팅하는 부스트 회로를 포함하는데;
    상기 클록 신호 또는 상기 클록 신호의 상보 위상은 상기 전력 공급 레일 중 하나를 통해 제공되고, 상기 제 1 및 2 평가 블록의 각각은 상기 부스트 회로에 대한 상기 전력 공급 레일의 쌍 사이에 도달되는 최대 전압차에서 스케일다운된 전압차를 가진 DC 공급 레일의 쌍에 결합되는 것을 특징으로 하는 부스트 논리 게이트.
  9. 제 1 항에 있어서,
    상기 다수의 트랜지스터는,
    제 1 및 2 pMOS 트랜지스터 및,
    제 1 및 2 nMOS 트랜지스터를 포함하는데,
    상기 제 1 및 2 pMOS 트랜지스터의 소스는 상기 클록 신호에 접속되고, 상기 제 1 및 2 nMOS 트랜지스터의 소스는 상기 클록 신호의 보수에 접속되며,
    상기 제 1 전기적 노드는 상기 제 1 nMOS 트랜지스터의 드레인, 상기 제 1 pMOS 트랜지스터의 드레인, 상기 제 2 nMOS 트랜지스터의 게이트 및, 상기 제 2 pMOS 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 부스트 논리 게이트.
  10. 제 1 항에 있어서,
    상기 다수의 트랜지스터는 저 임계 트랜지스터인 것을 특징으로 하는 부스트 논리 게이트.
  11. 집적 회로에 있어서,
    클록 신호의 상보 위상 사이에 접속되는 다수의 트랜지스터를 포함하는 부스트 회로,
    제 1 공급 전압 및 제 2 공급 전압 사이에 접속되는 다수의 트랜지스터를 포함하는 논리 회로를 구비하는데, 상기 다수의 트랜지스터는 상기 클록 신호의 상기 상보 위상에 응답하여 스위치 "온" 또는 "오프"하도록 구성되고, 상기 논리 회로는 제 1 전기적 노드에 의해 상기 부스트 회로에 접속되는 것을 특징으로 하는 집적 회로.
  12. 제 11 항에 있어서,
    상기 제 2 전압은 상기 제 1 전압보다 높은 것을 특징으로 하는 집적 회로.
  13. 제 11 항에 있어서,
    상기 클록 신호는 주기적 사다리꼴 파형 신호인 것을 특징으로 하는 집적 회로.
  14. 제 11 항에 있어서,
    상기 클록 신호는 정현파 클록 신호인 것을 특징으로 하는 집적 회로.
  15. 제 11 항에 있어서,
    상기 클록 신호의 상기 상보 위상을 제공하는 클록 생성기를 더 포함하는 것을 특징으로 하는 집적 회로.
  16. 제 15 항에 있어서,
    상기 클록 생성기는 상기 클록 신호의 상기 상보 위상을 통해 복구된 전하를 복귀할 수 있는 것을 특징으로 하는 집적 회로.
  17. 제 11 항에 있어서,
    상기 제 1 전기적 노드에서의 전압은 상기 제 1 전압에서 상기 제 2 전압으로의 초과 시간을 변경하여, 상기 클록 신호에 응답하여 상기 제 1 전압으로 다시 변경하는 것을 특징으로 하는 집적 회로.
  18. 제 11 항에 있어서,
    상기 상보 클록 신호는 상기 제 1 전기적 노드에서의 전압이 상기 제 1 및 2 전압 사이에서 변화할 시에 전하의 복구를 위한 복귀 경로를 제공하는 것을 특징으로 하는 집적 회로.
  19. 제 11 항에 있어서,
    상기 부스트 회로 내의 2 이상의 상기 다수의 트랜지스터 사이에 접속되는 제 2 전기적 노드를 더 포함하는데, 상기 제 2 노드에서의 전압은 상기 제 1 전기적 노드에서의 전압의 보수인 것을 특징으로 하는 집적 회로.
  20. 제 11 항에 있어서,
    상기 부스트 회로 및 상기 논리 회로는 상기 클록 신호에 응답하여 상호 배타적 구간에서 동작하는 것을 특징으로 하는 집적 회로.
  21. 제 11 항에 있어서,
    상기 논리 회로는 제 1 평가 블록 및 제 2 평가 블록을 포함하는 것을 특징으로 하는 집적 회로.
  22. 제 21 항에 있어서,
    상기 제 1 및 2 평가 블록은 다음의 불린(boolean) 논리 게이트, AND, NAND, OR, NOR, IDENTITY 및 NOT 중 하나를 나타내도록 구성된 다수의 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  23. 제 21 항에 있어서,
    상기 제 1 및 2 평가 블록은 상보 논리 함수를 실행시키는 것을 특징으로 하는 집적 회로.
  24. 제 21 항에 있어서,
    상기 제 1 및 2 평가 블록은 하나 이상의 pMOS 트랜지스터 및 하나 이상의 nMOS 트랜지스터에 의해 상기 제 1 및 2 공급 전압에 접속되는 것을 특징으로 하는 집적 회로.
  25. 제 24 항에 있어서,
    상기 하나 이상의 pMOS 트랜지스터 및 하나 이상의 nMOS 트랜지스터의 게이트는 상기 클록 신호의 상기 상보 위상에 접속되는 것을 특징으로 하는 집적 회로.
  26. 제 11 항에 있어서,
    상기 부스트 회로 내의 상기 다수의 트랜지스터는, 제 1 및 2 pMOS 트랜지스터 및, 제 1 및 2 nMOS 트랜지스터를 포함하는데, 상기 제 1 및 2 pMOS 트랜지스터의 소스는 상기 클록 신호에 접속되고, 상기 제 1 및 2 nMOS 트랜지스터의 소스는 상기 클록 신호의 보수에 접속되는 것을 특징으로 하는 집적 회로.
  27. 집적 회로에서의 에너지 소산 감소 방법에 있어서,
    클록 신호에 따라 출력 노드의 전압을 결정하도록 논리 함수를 구현하는 단계;
    상기 출력 노드에 결합되는 부스트 회로의 전력 공급 레일에 상기 클록 신호 또는 상기 클록 신호의 상보 위상을 제공하는 단계; 및
    상기 클록 신호 또는 상기 클록 신호의 상보 위상으로 상기 출력 노드의 전압을 부스팅하는 단계를 포함하는 것을 특징으로 하는 에너지 소산 감소 방법.
  28. 제 27 항에 있어서,
    상기 클록 신호는 정현파 클록 신호인 것을 특징으로 하는 에너지 소산 감소 방법.
  29. 제 27 항에 있어서,
    상기 구현 단계 및 상기 부스트 단계는 상기 클록 신호의 상호 배타적 구간 동안에 수행되는 것을 특징으로 하는 에너지 소산 감소 방법.
  30. 제 27 항에 있어서,
    상기 클록 신호 또는 상기 클록 신호의 상보 위상을 통해 상기 구현 단계에 포함되는 상기 출력 노드에서의 에너지를 복구하는 단계를 더 포함하는 것을 특징으로 하는 에너지 소산 감소 방법.
  31. 집적 회로에서의 에너지 소산 감소 시스템에 있어서,
    논리 회로에서의 논리 함수를 평가하는 수단,
    상기 논리 회로에 의해 소산된 에너지를 복구하는 수단 및,
    클록 신호에 응답하여 제 1 전압에서 제 2 전압으로 복구된 상기 소산된 에너지를 부스팅하는 수단을 포함하는 것을 특징으로 하는 에너지 소산 감소 시스템.
  32. 부스트 회로에 있어서,
    다수의 트랜지스터 및,
    상기 다수의 트랜지스터 중 하나 이상에 의해 제 2 전기적 노드에 접속된 제 1 전기적 노드를 포함하는데,
    상기 다수의 트랜지스터는 상기 제 2 전기적 노드에서의 전압의 변경에 응답하여 상기 제 2 전기적 노드에서 상기 제 1 전기적 노드로 전하를 전달하여 상기 제 1 전기적 노드에서의 제 1 전압으로부터 제 2 전압을 생성시키도록 구성되는 것을 특징으로 하는 부스트 회로.
  33. 제 32 항에 있어서,
    상기 다수의 트랜지스터는, 상기 제 2 전기적 노드에서의 전압의 변경에 응답하여 상기 제 1 전기적 노드에서 상기 제 2 전기적 노드로 전하를 전달함으로써 상기 제 1 전기적 노드에서 제 3 전압을 생성시키도록 구성되는 것을 특징으로 하는 부스트 회로.
  34. 제 33 항에 있어서,
    상기 제 2 노드에서의 상기 전압의 변경은 사다리꼴 파형 펄스의 시퀀스를 포함하는 것을 특징으로 하는 부스트 회로.
  35. 제 33 항에 있어서,
    상기 제 2 노드에서의 상기 전압의 변경은 정현파인 것을 특징으로 하는 부스트 회로.
  36. 제 33 항에 있어서,
    상기 부스트 회로에 결합되어, 논리 함수에 따라 출력 전압을 결정하도록 구성되는 논리 회로와 조합하여, 상기 제 1 전기적 노드에서의 상기 제 3 전압은 논리 회로의 출력 전압과 동일한 것을 특징으로 하는 부스트 회로.
  37. 제 32 항에 있어서,
    상기 제 2 노드에 전압을 제공하는 클록 생성기를 더 포함하는 것을 특징으로 하는 부스트 회로.
  38. 제 37 항에 있어서,
    상기 클록 생성기는 상기 제 1 전기적 노드에서 상기 제 2 전기적 노드로 전달되는 전하를 상기 제 1 전기적 노드로 복귀할 수 있는 것을 특징으로 하는 부스트 회로.
  39. 제 32 항에 있어서,
    하나 이상의 트랜지스터에 의해 상기 제 2 전기적 노드에 접속된 제 3 전기적 노드를 더 포함하는데, 상기 제 3 전기적 노드에서의 전압은 상기 제 1 전기적 노드에서의 전압의 보수인 것을 특징으로 하는 부스트 회로.
  40. 제 39 항에 있어서,
    상기 다수의 트랜지스터에 의해 상기 제 1 및 3 전기적 노드에 접속된 제 4 전기적 노드를 더 포함하는데, 상기 제 4 전기적 노드에서의 전압은 상기 제 2 전기적 노드에서의 전압의 보수인 것을 특징으로 하는 부스트 회로.
  41. 제 40 항에 있어서,
    상기 다수의 트랜지스터는, 제 1 및 2 pMOS 트랜지스터 및, 제 1 및 2 nMOS 트랜지스터를 포함하는데, 상기 제 1 및 2 pMOS 트랜지스터의 소스는 상기 제 2 노드에 접속되고, 상기 제 1 및 2 nMOS 트랜지스터의 소스는 상기 제 4 노드에 접속되는 것을 특징으로 하는 부스트 회로.
  42. 제 41 항에 있어서,
    상기 제 1 노드는 상기 제 1 pMOS 트랜지스터의 드레인, 상기 제 1 nMOS 트랜지스터의 드레인, 상기 제 2 pMOS 트랜지스터의 게이트 및, 상기 제 2 nMOS 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 부스트 회로.
  43. 제 41 항에 있어서,
    상기 제 3 노드는 상기 제 2 pMOS 트랜지스터의 드레인, 상기 제 2 nMOS 트랜지스터의 드레인, 상기 제 1 pMOS 트랜지스터의 게이트 및, 상기 제 1 nMOS 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 부스트 회로.
  44. 제 32 항에 있어서,
    상기 다수의 트랜지스터는 저 임계 트랜지스터인 것을 특징으로 하는 부스트 회로.
  45. 제 1 항에 있어서,
    상기 논리 회로는 상기 클록 신호에 따라 상기 출력 노드의 전압을 결정하도록 구성되는 것을 특징으로 하는 부스트 논리 게이트.
  46. 제 1 항에 있어서,
    상기 클록 신호 또는 상기 클록 신호의 상보 위상을 상기 전력 공급 레일 중 하나에 제공하는 클록 생성기와 조합하여, 상기 클록 생성기는 상기 클록 신호 또는 상기 클록 신호의 상보 위상을 통해 상기 전력 공급 레일 중 하나에 제공되는 전하를 복구 및 복귀하도록 구성되는 것을 특징으로 하는 부스트 논리 게이트.
  47. 제 30 항에 있어서,
    상기 클록 신호 또는 상기 클록 신호의 상보 위상을 통해 복구된 에너지를 상기 부스트 회로의 상기 전력 공급 레일로 복귀하는 단계를 더 포함하는 것을 특징으로 하는 에너지 소산 감소 방법.
  48. 삭제
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