JP3183159B2 - 同期型ｄｒａｍ - Google Patents
同期型ｄｒａｍInfo
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- JP3183159B2 JP3183159B2 JP07608196A JP7608196A JP3183159B2 JP 3183159 B2 JP3183159 B2 JP 3183159B2 JP 07608196 A JP07608196 A JP 07608196A JP 7608196 A JP7608196 A JP 7608196A JP 3183159 B2 JP3183159 B2 JP 3183159B2
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- latch
- signal
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は同期型ＤＲＡＭに関
し、特に複数のデータをクロック信号と同期して順次連
続して読出す構成の同期型ＤＲＡＭに関する。
し、特に複数のデータをクロック信号と同期して順次連
続して読出す構成の同期型ＤＲＡＭに関する。
【０００２】
【従来の技術】近年、マイクロプロセッサの進展によ
り、メインフレームのみならず、ワークステーションや
パーソナルコンピュータなどのコンピュータシステム全
体が高速化しており、さらに、ＲＩＳＣプロセッサの出
現により動作周波数が１００ＭＨｚを越えるシステムも
登場してきた。これらコンピュータシステムの主記憶部
やグラフィクス等に用いられるＤＲＡＭは、その微細化
と共に年々高速化が図られてきたが、それをはるかに上
回るいきおいでマイクロプロセッサの高性能化が進んで
おり、両者の性能のギャップは拡大しつつある。そこで
ＤＲＡＭの高速化への対応として、データ転送能力も飛
躍的な高めたシンクロナスＤＲＡＭが開発されるに至っ
た。
り、メインフレームのみならず、ワークステーションや
パーソナルコンピュータなどのコンピュータシステム全
体が高速化しており、さらに、ＲＩＳＣプロセッサの出
現により動作周波数が１００ＭＨｚを越えるシステムも
登場してきた。これらコンピュータシステムの主記憶部
やグラフィクス等に用いられるＤＲＡＭは、その微細化
と共に年々高速化が図られてきたが、それをはるかに上
回るいきおいでマイクロプロセッサの高性能化が進んで
おり、両者の性能のギャップは拡大しつつある。そこで
ＤＲＡＭの高速化への対応として、データ転送能力も飛
躍的な高めたシンクロナスＤＲＡＭが開発されるに至っ
た。
【０００３】このシンクロナスＤＲＡＭは、入力される
クロック信号の立上りエッジに同期して、コマンドのラ
ッチやデータの入出力を行う同期型ＤＲＡＭであり、そ
の動作を、システムクロックに同期させることにより高
速の動作制御が容易になる。そして、そのデータ転送能
力向上のために、３段（又は２段）パイプライン回路技
術という方式を採用している。
クロック信号の立上りエッジに同期して、コマンドのラ
ッチやデータの入出力を行う同期型ＤＲＡＭであり、そ
の動作を、システムクロックに同期させることにより高
速の動作制御が容易になる。そして、そのデータ転送能
力向上のために、３段（又は２段）パイプライン回路技
術という方式を採用している。
【０００４】３段パイプライン回路技術とは、入力され
るクロック信号により、アドレス入力からデータ出力ま
での一連の読出し動作を分割し（３段に）、各分割ブロ
ックを多重動作させることによって高速動作を実現する
方式である。
るクロック信号により、アドレス入力からデータ出力ま
での一連の読出し動作を分割し（３段に）、各分割ブロ
ックを多重動作させることによって高速動作を実現する
方式である。
【０００５】３段パイプライン回路技術の方式（以下、
３段パイプライン方式という）では、例えばアドレス信
号の入力からカラムスイッチの選択までを第１段、カラ
ムスイッチの選択から読出しデータのラッチまでを第２
段、読出しデータが出力バッファ回路から出力端子に伝
達されてそのレベルが確定するまでを第３段とし、これ
らをクロック信号によって区切り、内部動作を多重化し
ている。
３段パイプライン方式という）では、例えばアドレス信
号の入力からカラムスイッチの選択までを第１段、カラ
ムスイッチの選択から読出しデータのラッチまでを第２
段、読出しデータが出力バッファ回路から出力端子に伝
達されてそのレベルが確定するまでを第３段とし、これ
らをクロック信号によって区切り、内部動作を多重化し
ている。
【０００６】例えば、１００ＭＨｚのクロック信号で動
作させた場合には、３クロック分の３０ｎｓまでの時間
で最初のデータが得られ、これ以降は、多重化している
ので、各サイクルごとに順次、１０ｎｓごとにデータが
出力される。このように、最初のアクセス時間は従来の
通常のＤＲＡＭと変らないものの、以後のアクセスが通
常のＤＲＡＭより格段に高速化されるので、データ転送
速度が大幅に向上する。
作させた場合には、３クロック分の３０ｎｓまでの時間
で最初のデータが得られ、これ以降は、多重化している
ので、各サイクルごとに順次、１０ｎｓごとにデータが
出力される。このように、最初のアクセス時間は従来の
通常のＤＲＡＭと変らないものの、以後のアクセスが通
常のＤＲＡＭより格段に高速化されるので、データ転送
速度が大幅に向上する。
【０００７】上述の３段パイプライン方式では、カラム
アドレスの入力からその指定アドレスのデータの出力ま
で３サイクル必要であり、これをＣＡＳレーテンシ３と
いう。動作周波数が６６ＭＨｚ以下の場合には、ＣＡＳ
レーテンシを３とすると最初のデータ出力まで４５ｎｓ
以上を要し、デバイスの持つ読出し時間の実力よりはる
かに遅くなってしまう。そこで、通常は、ＣＡＳレーテ
ンシを２とする動作モードに切換えるような構成を用意
している。このＣＡＳレーテンシの変更には、３段に区
切られたパイプラインの区切りを１つはずすことにより
実現している。例えば上述の例では、カラムスイッチの
選択を行うラッチ回路部分の制御信号を固定することに
より、３段のパイプラインのうちの第１段と第２段とを
同一の１段とし、２段のパイプライン方式としている。
アドレスの入力からその指定アドレスのデータの出力ま
で３サイクル必要であり、これをＣＡＳレーテンシ３と
いう。動作周波数が６６ＭＨｚ以下の場合には、ＣＡＳ
レーテンシを３とすると最初のデータ出力まで４５ｎｓ
以上を要し、デバイスの持つ読出し時間の実力よりはる
かに遅くなってしまう。そこで、通常は、ＣＡＳレーテ
ンシを２とする動作モードに切換えるような構成を用意
している。このＣＡＳレーテンシの変更には、３段に区
切られたパイプラインの区切りを１つはずすことにより
実現している。例えば上述の例では、カラムスイッチの
選択を行うラッチ回路部分の制御信号を固定することに
より、３段のパイプラインのうちの第１段と第２段とを
同一の１段とし、２段のパイプライン方式としている。
【０００８】このような、３段と２段の切換え機能をも
つパイプライン方式を用いた１６Ｍビットの同期型ＤＲ
ＡＭの一例を図９に示す。
つパイプライン方式を用いた１６Ｍビットの同期型ＤＲ
ＡＭの一例を図９に示す。
【０００９】メモリセルアレイ１は、１６Ｍビット分の
メモリセルを配置し、４０９６本のワード線ＷＬ１〜Ｗ
Ｌｍ（ｍ＝４０９６）と５１２本のカラム選択線とを持
ち、これらワード線及びカラム選択線で選択される１つ
のアドレスに８ビット分のメモリセルが対応しており、
１入出力のデータ幅は８ビットとなっている。
メモリセルを配置し、４０９６本のワード線ＷＬ１〜Ｗ
Ｌｍ（ｍ＝４０９６）と５１２本のカラム選択線とを持
ち、これらワード線及びカラム選択線で選択される１つ
のアドレスに８ビット分のメモリセルが対応しており、
１入出力のデータ幅は８ビットとなっている。
【００１０】制御クロック発生回路１０ｘは、外部から
のクロック信号ＣＫを入力しパイプラインの各段を制御
する内部クロック信号ＩＣＫを発生すると共に、チップ
セレクト信号ＣＳ＊（＊は低レベルアクティブで示す、
以下同じ），ローアドレスストローブ信号ＲＡＳ＊，カ
ラムアドレスストローブ信号ＣＡＳ＊，ライトイネーブ
ル信号ＷＥ＊を受け、出力バッファ回路９，ラッチ回路
８ｘ等の動作を制御する出力制御信号ＯＥ，読出し制御
信号ＲＤ及びロード信号ＬＤを発生する。
のクロック信号ＣＫを入力しパイプラインの各段を制御
する内部クロック信号ＩＣＫを発生すると共に、チップ
セレクト信号ＣＳ＊（＊は低レベルアクティブで示す、
以下同じ），ローアドレスストローブ信号ＲＡＳ＊，カ
ラムアドレスストローブ信号ＣＡＳ＊，ライトイネーブ
ル信号ＷＥ＊を受け、出力バッファ回路９，ラッチ回路
８ｘ等の動作を制御する出力制御信号ＯＥ，読出し制御
信号ＲＤ及びロード信号ＬＤを発生する。
【００１１】アドレスバッファ回路２は、外部からのア
ドレス信号ＡＤ（Ａ０〜Ａ１１）を受け、ロウアドレス
信号ＡＤＲ（Ａ０〜Ａ１１）としてロウデコーダ３に供
給し、また、カラムアドレス信号ＡＤＣ（Ａ０〜Ａ８）
としてカラムアドレス生成回路４に供給する。そして、
ロウデコーダ３は、ロウアドレス信号ＡＤＲをデコード
し、ワード線ＷＬ１〜ＷＬｍのうちの１本を選択レベル
とし、そのワード線と接続するメモリセルを選択する。
ドレス信号ＡＤ（Ａ０〜Ａ１１）を受け、ロウアドレス
信号ＡＤＲ（Ａ０〜Ａ１１）としてロウデコーダ３に供
給し、また、カラムアドレス信号ＡＤＣ（Ａ０〜Ａ８）
としてカラムアドレス生成回路４に供給する。そして、
ロウデコーダ３は、ロウアドレス信号ＡＤＲをデコード
し、ワード線ＷＬ１〜ＷＬｍのうちの１本を選択レベル
とし、そのワード線と接続するメモリセルを選択する。
【００１２】カラムアドレス生成回路４は、入力された
カラムアドレス信号ＡＤＣのアドレス値をスタートアド
レスとし、クロック信号ＣＫと同期した複数個から成る
ロード信号ＬＤに同期して順次アドレス値が更新される
複数個の内部カラムアドレスＩＡＣ（Ｙ０〜Ｙ８）を順
次カラムデコーダ５ｘに出力する。
カラムアドレス信号ＡＤＣのアドレス値をスタートアド
レスとし、クロック信号ＣＫと同期した複数個から成る
ロード信号ＬＤに同期して順次アドレス値が更新される
複数個の内部カラムアドレスＩＡＣ（Ｙ０〜Ｙ８）を順
次カラムデコーダ５ｘに出力する。
【００１３】カラムデコーダ５ｘは、内部カラムアドレ
スＩＡＣをデコードし、メモリセルアレイ１の複数のカ
ラム選択線と対応するカラム選択信号ＣＳ１〜ＣＳｎ
（ｎ＝５１２）のうちの１本を選択レベルとして出力
し、そのカラム選択線と接続するメモリセルを選択す
る。このとき、ＣＡＳレーテンシ信号ＣＬ３が“１”レ
ベルであればデコードされた信号を内部クロック信号Ｉ
ＣＫに同期してラッチし、保持して出力し、“０”レベ
ルのときはそのまま出力する。
スＩＡＣをデコードし、メモリセルアレイ１の複数のカ
ラム選択線と対応するカラム選択信号ＣＳ１〜ＣＳｎ
（ｎ＝５１２）のうちの１本を選択レベルとして出力
し、そのカラム選択線と接続するメモリセルを選択す
る。このとき、ＣＡＳレーテンシ信号ＣＬ３が“１”レ
ベルであればデコードされた信号を内部クロック信号Ｉ
ＣＫに同期してラッチし、保持して出力し、“０”レベ
ルのときはそのまま出力する。
【００１４】センス増幅器６は、ローデコーダ３で選択
された行（ロー）のメモリセルのデータを増幅しカラム
デコーダ５ｘで選択された列（カラム）のデータの増幅
信号をグローバルデータバスＧＤＢに出力する。
された行（ロー）のメモリセルのデータを増幅しカラム
デコーダ５ｘで選択された列（カラム）のデータの増幅
信号をグローバルデータバスＧＤＢに出力する。
【００１５】ラッチ回路８ｘは、読出し制御信号ＲＤの
アクティブレベルに応答して活性化し、内部クロック信
号ＩＣＫに同期してクローバルデータバスＧＤＢのデー
タをラッチして保持しリードバスＲＤを介して出力バッ
ファ回路９に出力する。
アクティブレベルに応答して活性化し、内部クロック信
号ＩＣＫに同期してクローバルデータバスＧＤＢのデー
タをラッチして保持しリードバスＲＤを介して出力バッ
ファ回路９に出力する。
【００１６】出力バッファ回路９は出力制御信号ＯＥの
アクティブレベルに応答して活性化し、ラッチ回路８ｘ
からのデータを外部へ出力（ＤＴ）する。入力バッファ
回路７は、書込み動作時、外部からの書込み用のデータ
（ＤＴ）をグローバルデータバスＧＤＢに供給する。
アクティブレベルに応答して活性化し、ラッチ回路８ｘ
からのデータを外部へ出力（ＤＴ）する。入力バッファ
回路７は、書込み動作時、外部からの書込み用のデータ
（ＤＴ）をグローバルデータバスＧＤＢに供給する。
【００１７】なお、図１０及び図１１に、カラムデコー
ダ５ｘ及びラッチ回路８ｘの具体的な回路例を示す。
ダ５ｘ及びラッチ回路８ｘの具体的な回路例を示す。
【００１８】次にこの同期型ＤＲＡＭの動作について図
１２及び図１３に示されたタイミングチャートを併せて
参照し説明する。
１２及び図１３に示されたタイミングチャートを併せて
参照し説明する。
【００１９】まず、ＣＡＳレイテンシ３（ＣＬ３が
“１”レベル、図１２）の場合には、内部クロック信号
ＩＣＫがカラムデコーダ５ｘ及びラッチ回路８ｘに入力
され、この内部クロック信号ＩＣＫの入力部分を境とし
て３段のパイプラインが構成される。すなわち、外部か
らのアドレス信号ＡＤがカラムアドレス信号ＡＤＣとし
てカラムデコーダ５ｘに入力されそのデコード部５１で
デコードされるまでが第１段、デコード部５１でデコー
ドされた信号がインバータＩＶ５１，ＩＶ５２から成る
ラッチ部５２にラッチされ保持されてセンス増幅器６及
びメモリセルアレイ１に供給され、選択されたメモリセ
ルのデータが増幅されてグローバルデータバスＧＤＢに
出力されてラッチ回路８ｘの１段目のラッチ部８６１に
ラッチされ保持されるまでが第２段、１段目のラッチ部
８６１に保持されたデータが２段目のラッチ部８６２に
ラッチされて保持され、出力バッファ回路９を介して外
部へ出力されるまでが第３段である。
“１”レベル、図１２）の場合には、内部クロック信号
ＩＣＫがカラムデコーダ５ｘ及びラッチ回路８ｘに入力
され、この内部クロック信号ＩＣＫの入力部分を境とし
て３段のパイプラインが構成される。すなわち、外部か
らのアドレス信号ＡＤがカラムアドレス信号ＡＤＣとし
てカラムデコーダ５ｘに入力されそのデコード部５１で
デコードされるまでが第１段、デコード部５１でデコー
ドされた信号がインバータＩＶ５１，ＩＶ５２から成る
ラッチ部５２にラッチされ保持されてセンス増幅器６及
びメモリセルアレイ１に供給され、選択されたメモリセ
ルのデータが増幅されてグローバルデータバスＧＤＢに
出力されてラッチ回路８ｘの１段目のラッチ部８６１に
ラッチされ保持されるまでが第２段、１段目のラッチ部
８６１に保持されたデータが２段目のラッチ部８６２に
ラッチされて保持され、出力バッファ回路９を介して外
部へ出力されるまでが第３段である。
【００２０】アドレス信号ＡＤのｋ番地をスタートアド
レスとする内部カラムアドレス信号ＩＡＣがクロック信
号ＣＫのＴ０のサイクルで生成されてカラムデコーダ５
ｘのデコード部５１でデコードされ（第１段）、Ｔ１の
サイクルの内部クロック信号ＩＣＫの立上りでトランス
ファゲートＴＧ５１が導通してラッチ部５２にデコード
された信号がラッチされて保持され、カラム選択信号Ｃ
Ｓ１〜ＣＳｎとして出力される。カラム選択信号ＣＳ１
〜ＣＳｎのうちの１本は選択レベルとなっており、この
１本のカラム選択線と接続されているメモリセルのデー
タがセンス増幅器６で増幅されてグローバルデータバス
ＧＤＢに伝達される。
レスとする内部カラムアドレス信号ＩＡＣがクロック信
号ＣＫのＴ０のサイクルで生成されてカラムデコーダ５
ｘのデコード部５１でデコードされ（第１段）、Ｔ１の
サイクルの内部クロック信号ＩＣＫの立上りでトランス
ファゲートＴＧ５１が導通してラッチ部５２にデコード
された信号がラッチされて保持され、カラム選択信号Ｃ
Ｓ１〜ＣＳｎとして出力される。カラム選択信号ＣＳ１
〜ＣＳｎのうちの１本は選択レベルとなっており、この
１本のカラム選択線と接続されているメモリセルのデー
タがセンス増幅器６で増幅されてグローバルデータバス
ＧＤＢに伝達される。
【００２１】ラッチ回路８ｘの１段目のラッチ部８６１
とグローバルデータバスＧＤＢとの間の１段目のトラン
スファゲートＴＧ８１は内部クロック信号ＩＣＫの低レ
ベル時には導通しているので、グローバルデータバスＧ
ＤＢに伝達されたデータは直ちに１段目のラッチ部８６
１にラッチされて保持される（第２段）。
とグローバルデータバスＧＤＢとの間の１段目のトラン
スファゲートＴＧ８１は内部クロック信号ＩＣＫの低レ
ベル時には導通しているので、グローバルデータバスＧ
ＤＢに伝達されたデータは直ちに１段目のラッチ部８６
１にラッチされて保持される（第２段）。
【００２２】Ｔ２のサイクルの内部クロック信号ＩＣＫ
の立上りで、１段目のトランスファゲートＴＧ８１は非
導通となりグローバルデータバスＧＤＢとの接続を断
ち、２段目のトランスファゲートＴＧ８２が導通して１
段目のラッチ部８６１の保持データが２段目のラッチ部
８６２にラッチされて保持され、リードバスＲＢを介し
て出力バッファ回路９に供給され、外部へ出力（ＤＴ）
される。
の立上りで、１段目のトランスファゲートＴＧ８１は非
導通となりグローバルデータバスＧＤＢとの接続を断
ち、２段目のトランスファゲートＴＧ８２が導通して１
段目のラッチ部８６１の保持データが２段目のラッチ部
８６２にラッチされて保持され、リードバスＲＢを介し
て出力バッファ回路９に供給され、外部へ出力（ＤＴ）
される。
【００２３】カラムアドレス生成回路４は、スタートア
ドレス（ｋ）に続いて、ロード信号ＬＤに同期してアド
レス値が順次更新される（ｋ＋１，ｋ＋２，ｋ＋３）内
部カラムアドレス信号ＩＡＹを生成し、これら内部カラ
ムアドレス信号と対応するメモリセルのデータが、スタ
ートアドレスのデータ（ｋ）に対し１クロックサイクル
ずつ遅れて順次外部へ出力される。
ドレス（ｋ）に続いて、ロード信号ＬＤに同期してアド
レス値が順次更新される（ｋ＋１，ｋ＋２，ｋ＋３）内
部カラムアドレス信号ＩＡＹを生成し、これら内部カラ
ムアドレス信号と対応するメモリセルのデータが、スタ
ートアドレスのデータ（ｋ）に対し１クロックサイクル
ずつ遅れて順次外部へ出力される。
【００２４】次に、ＣＡＳレイテンシ２（ＣＬ３が
“０”レベル、図１３）の場合には、カラムデコーダ５
ｘのトランスファゲートＴＧ５１が内部クロック信号Ｉ
ＣＫのレベルと関係なく導通状態となり、パイプライン
の第１段と第２段との区切りが無くなる。そして、Ｔ１
のサイクルの内部クロック信号の立上りで、ラッチ回路
８ｘの１段目のラッチ部８６１に保持されたデータ（ス
タートアドレスの）が２段目のラッチ部８６２にラッチ
されて保持され、出力バッファ回路９を介して外部へ出
力される。その他の動作はＣＡＳレイテンシ３の場合と
同様である。
“０”レベル、図１３）の場合には、カラムデコーダ５
ｘのトランスファゲートＴＧ５１が内部クロック信号Ｉ
ＣＫのレベルと関係なく導通状態となり、パイプライン
の第１段と第２段との区切りが無くなる。そして、Ｔ１
のサイクルの内部クロック信号の立上りで、ラッチ回路
８ｘの１段目のラッチ部８６１に保持されたデータ（ス
タートアドレスの）が２段目のラッチ部８６２にラッチ
されて保持され、出力バッファ回路９を介して外部へ出
力される。その他の動作はＣＡＳレイテンシ３の場合と
同様である。
【００２５】
【発明が解決しようとする課題】この従来の同期型ＤＲ
ＡＭでは、内部クロック信号ＩＣＫにより内部動作を２
段，３段に区切ってこれら動作を多重化するパイプライ
ン方式を採用しているので、連続する複数のデータの２
番目以降を内部クロック信号（クロック信号）の各サイ
クルごとに出力することができ、動作の高速化をはかる
ことができるが、パイプラインの各段の動作時間がそれ
ぞれ異なるため、これら動作時間のうちの最長の動作時
間によって、クロック信号，内部クロック信号の１サイ
クルの時間（サイクルタイム）、すなわちクロック信号
の周波数（動作周波数）が制限され、それ以上動作周波
数を上げることができないという問題点がある。
ＡＭでは、内部クロック信号ＩＣＫにより内部動作を２
段，３段に区切ってこれら動作を多重化するパイプライ
ン方式を採用しているので、連続する複数のデータの２
番目以降を内部クロック信号（クロック信号）の各サイ
クルごとに出力することができ、動作の高速化をはかる
ことができるが、パイプラインの各段の動作時間がそれ
ぞれ異なるため、これら動作時間のうちの最長の動作時
間によって、クロック信号，内部クロック信号の１サイ
クルの時間（サイクルタイム）、すなわちクロック信号
の周波数（動作周波数）が制限され、それ以上動作周波
数を上げることができないという問題点がある。
【００２６】前述した同期型ＤＲＡＭでは、特にＣＡＳ
レーテンシ２の場合、Ｔ１のサイクルの内部クロック信
号ＩＣＫの立上りタイミングまでにラッチ回路８ｘの１
段目のラッチ部にスタートアドレス（ｋ）のレベルの確
定したデータをラッチして保持する必要があるため、こ
の第１段の動作時間が第２段の動作時間に比べて非常に
長くなり、この第１段の動作時間で動作周波数が制限さ
れる。また、ＣＡＳレーテンシ３の場合にも、第３段の
動作時間に比べて第１段，第２段の動作時間の方が長
く、かつこれらも互いに異っているので、これらの長い
方の動作時間によって動作周波数が制限される。
レーテンシ２の場合、Ｔ１のサイクルの内部クロック信
号ＩＣＫの立上りタイミングまでにラッチ回路８ｘの１
段目のラッチ部にスタートアドレス（ｋ）のレベルの確
定したデータをラッチして保持する必要があるため、こ
の第１段の動作時間が第２段の動作時間に比べて非常に
長くなり、この第１段の動作時間で動作周波数が制限さ
れる。また、ＣＡＳレーテンシ３の場合にも、第３段の
動作時間に比べて第１段，第２段の動作時間の方が長
く、かつこれらも互いに異っているので、これらの長い
方の動作時間によって動作周波数が制限される。
【００２７】本発明の目的は、特定の部分の動作時間に
よって動作周波数の上限が制限されるのを防ぎ、デバイ
スの持つデータ読出し時間の限界まで動作周波数を上げ
ることができて、上位システム等におけるデータ転送速
度を向上させることができる同期型ＤＲＡＭを提供する
ことにある。
よって動作周波数の上限が制限されるのを防ぎ、デバイ
スの持つデータ読出し時間の限界まで動作周波数を上げ
ることができて、上位システム等におけるデータ転送速
度を向上させることができる同期型ＤＲＡＭを提供する
ことにある。
【００２８】
【課題を解決するための手段】本発明の同期型ＤＲＡＭ
は、入力カラムアドレスをスタートアドレスとし、この
スタートアドレスを含みかつこのスタートアドレスに続
く複数の内部カラムアドレスをクロック信号に同期して
順次生成し、メモリセルアレイから前記複数の内部カラ
ムアドレスそれぞれのデータを前記クロック信号と非同
期に読出し増幅し、これら読出し増幅データの奇数番目
データ，偶数番目データそれぞれのレベルが確定するタ
イミングと対応してアクティブレベルへとそれぞれ変化
する２つの出力データラッチ信号を生成し、前記２つの
出力データラッチ信号により前記読出し増幅データそれ
ぞれを奇数用および偶数用の２つのラッチ回路に交互に
保持し、前記複数の内部カラムアドレスそれぞれと対応
しかつ前記ＣＡＳレーテンシの値と対応するクロック信
号のサイクルに、前記２つの出力データラッチ信号のア
クティブレベルに応答して前記２つのラッチ回路の保持
データそれぞれを交互に外部へ出力するようにして構成
される。
は、入力カラムアドレスをスタートアドレスとし、この
スタートアドレスを含みかつこのスタートアドレスに続
く複数の内部カラムアドレスをクロック信号に同期して
順次生成し、メモリセルアレイから前記複数の内部カラ
ムアドレスそれぞれのデータを前記クロック信号と非同
期に読出し増幅し、これら読出し増幅データの奇数番目
データ，偶数番目データそれぞれのレベルが確定するタ
イミングと対応してアクティブレベルへとそれぞれ変化
する２つの出力データラッチ信号を生成し、前記２つの
出力データラッチ信号により前記読出し増幅データそれ
ぞれを奇数用および偶数用の２つのラッチ回路に交互に
保持し、前記複数の内部カラムアドレスそれぞれと対応
しかつ前記ＣＡＳレーテンシの値と対応するクロック信
号のサイクルに、前記２つの出力データラッチ信号のア
クティブレベルに応答して前記２つのラッチ回路の保持
データそれぞれを交互に外部へ出力するようにして構成
される。
【００２９】
【００３０】また、複数行，複数列に配置された複数の
メモリセルを備え選択された行のうちの選択された列の
メモリセルの記憶データを読出すメモリセルアレイと、
ローアドレス信号に従って前記メモリセルアレイの複数
行のうちの１行のメモリセルを選択するローデコーダ
と、入力カラムアドレス信号のアドレス値をスタートア
ドレスとしこのスタートアドレスを含みかつこのスター
トアドレスに続く複数のアドレスそれぞれの内部カラム
アドレス信号をクロック信号に同期して順次生成するカ
ラムアドレス生成回路と、このカラムアドレス生成回路
からの複数の内部カラムアドレス信号を順次デコードし
て前記メモリセルアレイの複数列のうちの１列のメモリ
セルを選択するカラムデコーダと、前記メモリセルアレ
イから読出されたデータを増幅して出力するセンス増幅
器と、このセンス増幅器からのデータを保持する第１の
ラッチ回路と、このラッチ回路に保持されるデータそれ
ぞれのレベルが確定するタイミングと対応してアクティ
ブレベルへと変化する出力データラッチ信号を生成する
出力データラッチ制御手段と、前記複数の内部カラムア
ドレスそれぞれと対応しかつ前記ＣＡＳレーテンシの値
と対応する前記クロック信号のサイクルにアクティブレ
ベルとなるＣＡＳレーテンシ制御信号を生成するＣＡＳ
レーテンシ制御回路と、前記複数の内部カラムアドレス
それぞれと対応する前記出力データラッチ信号及びＣＡ
Ｓレーテンシ制御信号のアクティブレベルに応答して前
記第１のラッチ回路の保持データをラッチして保持し出
力する第２のラッチ回路と、この第２のラッチ回路の出
力データを外部へ出力する出力バッファ回路とを有して
いる。
メモリセルを備え選択された行のうちの選択された列の
メモリセルの記憶データを読出すメモリセルアレイと、
ローアドレス信号に従って前記メモリセルアレイの複数
行のうちの１行のメモリセルを選択するローデコーダ
と、入力カラムアドレス信号のアドレス値をスタートア
ドレスとしこのスタートアドレスを含みかつこのスター
トアドレスに続く複数のアドレスそれぞれの内部カラム
アドレス信号をクロック信号に同期して順次生成するカ
ラムアドレス生成回路と、このカラムアドレス生成回路
からの複数の内部カラムアドレス信号を順次デコードし
て前記メモリセルアレイの複数列のうちの１列のメモリ
セルを選択するカラムデコーダと、前記メモリセルアレ
イから読出されたデータを増幅して出力するセンス増幅
器と、このセンス増幅器からのデータを保持する第１の
ラッチ回路と、このラッチ回路に保持されるデータそれ
ぞれのレベルが確定するタイミングと対応してアクティ
ブレベルへと変化する出力データラッチ信号を生成する
出力データラッチ制御手段と、前記複数の内部カラムア
ドレスそれぞれと対応しかつ前記ＣＡＳレーテンシの値
と対応する前記クロック信号のサイクルにアクティブレ
ベルとなるＣＡＳレーテンシ制御信号を生成するＣＡＳ
レーテンシ制御回路と、前記複数の内部カラムアドレス
それぞれと対応する前記出力データラッチ信号及びＣＡ
Ｓレーテンシ制御信号のアクティブレベルに応答して前
記第１のラッチ回路の保持データをラッチして保持し出
力する第２のラッチ回路と、この第２のラッチ回路の出
力データを外部へ出力する出力バッファ回路とを有して
いる。
【００３１】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００３２】図１は本発明の一実施の形態を示すブロッ
ク図である。
ク図である。
【００３３】この実施の形態が図９に示された従来の同
期型ＤＲＡＭと相違する点は、カラムデコーダ５ｘに代
えてカラムデコーダ５を設け、ラッチ回路８ｘに代えて
ラッチ回路８を設け、制御クロック発生回路１０ｘに代
えて制御クロック発生回路１０及びＣＡＳレーテンシ制
御回路１１を設け、従来の同期型ＤＲＡＭでは、ＣＡＳ
レーテンシ３（ＣＬ３が“１”レベル）のときは内部ク
ロック信号ＩＣＫにより、カラムデコーダ５ｘでカラム
選択信号ＣＳ１〜ＣＳｎの伝達制御を行うと共に、ラッ
チ回路８ｘでグローバルデータバスＧＤＢからのデータ
のラッチ，保持，出力の制御を行う３段のパイプライン
方式とし、ＣＡＳレーテンシ２のときはカラムデコーダ
５ｘのカラム選択信号ＣＳ１〜ＣＳｎの伝達制御を止め
て常に伝達状態とする２段のパイプライン方式としてい
るのに対し、この実施の形態では、ＣＡＳレーテンシの
値が“２”，“３”の何れでもカラム選択信号ＣＳ１〜
ＣＳｎを常に伝達状態とすると共に、ラッチ回路８内の
第１のラッチ部（後述の図４の８６１，請求項３の第１
のラッチ回路）にグローバルデータバスＧＤＢからの対
応するデータを直接保持するようにして、内部カラムア
ドレス信号の生成からそのアドレスのメモリセルアレイ
１のデータがクロック信号ＣＫとは非同期にラッチ回路
８内の第１のラッチ部（８６１）に保持されるように
し、制御クロック発生部１０及びラッチ回路８内の回路
によって、ラッチ回路８内の第１のラッチ部に保持され
るデータそれぞれのレベルが確定するタイミングと対応
してアクティブレベルへと変化する出力データラッチ信
号（後述の図４のＤＬＯＤ２，ＤＬＥＶ２）を生成し、
ＣＡＳレーテンシ制御回路１１によって、複数の内部カ
ラムアドレス信号それぞれと対応しかつＣＡＳレーテン
シの値と対応するクロック信号ＣＫのサイクルにアクテ
ィブレベルとなるＣＡＳレーテンシ制御信号（ＯＤＤ，
ＥＶＮ）を生成し、これら出力データラッチ信号及び対
応するＣＡＳレーテンシ制御信号のアクティブレベルに
応答してラッチ回路８内の第１のラッチ部（８６１）の
保持データを第２のラッチ部（図４の８６２）にラッチ
して保持し、出力バッファ回路９に出力するようにした
点にある。
期型ＤＲＡＭと相違する点は、カラムデコーダ５ｘに代
えてカラムデコーダ５を設け、ラッチ回路８ｘに代えて
ラッチ回路８を設け、制御クロック発生回路１０ｘに代
えて制御クロック発生回路１０及びＣＡＳレーテンシ制
御回路１１を設け、従来の同期型ＤＲＡＭでは、ＣＡＳ
レーテンシ３（ＣＬ３が“１”レベル）のときは内部ク
ロック信号ＩＣＫにより、カラムデコーダ５ｘでカラム
選択信号ＣＳ１〜ＣＳｎの伝達制御を行うと共に、ラッ
チ回路８ｘでグローバルデータバスＧＤＢからのデータ
のラッチ，保持，出力の制御を行う３段のパイプライン
方式とし、ＣＡＳレーテンシ２のときはカラムデコーダ
５ｘのカラム選択信号ＣＳ１〜ＣＳｎの伝達制御を止め
て常に伝達状態とする２段のパイプライン方式としてい
るのに対し、この実施の形態では、ＣＡＳレーテンシの
値が“２”，“３”の何れでもカラム選択信号ＣＳ１〜
ＣＳｎを常に伝達状態とすると共に、ラッチ回路８内の
第１のラッチ部（後述の図４の８６１，請求項３の第１
のラッチ回路）にグローバルデータバスＧＤＢからの対
応するデータを直接保持するようにして、内部カラムア
ドレス信号の生成からそのアドレスのメモリセルアレイ
１のデータがクロック信号ＣＫとは非同期にラッチ回路
８内の第１のラッチ部（８６１）に保持されるように
し、制御クロック発生部１０及びラッチ回路８内の回路
によって、ラッチ回路８内の第１のラッチ部に保持され
るデータそれぞれのレベルが確定するタイミングと対応
してアクティブレベルへと変化する出力データラッチ信
号（後述の図４のＤＬＯＤ２，ＤＬＥＶ２）を生成し、
ＣＡＳレーテンシ制御回路１１によって、複数の内部カ
ラムアドレス信号それぞれと対応しかつＣＡＳレーテン
シの値と対応するクロック信号ＣＫのサイクルにアクテ
ィブレベルとなるＣＡＳレーテンシ制御信号（ＯＤＤ，
ＥＶＮ）を生成し、これら出力データラッチ信号及び対
応するＣＡＳレーテンシ制御信号のアクティブレベルに
応答してラッチ回路８内の第１のラッチ部（８６１）の
保持データを第２のラッチ部（図４の８６２）にラッチ
して保持し、出力バッファ回路９に出力するようにした
点にある。
【００３４】なお、この実施の形態では、ＣＡＳレーテ
ンシの値が“２”及び“３”何れの場合でも、幅広い動
作周波数（クロック信号ＣＫの周波数）に適応可能なよ
うに、ラッチ回路８には奇数用及び偶数用の２系統のラ
ッチ回路が設けられており、これに伴い、出力データラ
ッチ信号，ＣＡＳレーテンシ制御信号等も奇数用及び偶
数用の２種類が生成される。
ンシの値が“２”及び“３”何れの場合でも、幅広い動
作周波数（クロック信号ＣＫの周波数）に適応可能なよ
うに、ラッチ回路８には奇数用及び偶数用の２系統のラ
ッチ回路が設けられており、これに伴い、出力データラ
ッチ信号，ＣＡＳレーテンシ制御信号等も奇数用及び偶
数用の２種類が生成される。
【００３５】図２はカラムデコーダ５の具体例を示す回
路図、図３はラッチ回路８のブロック図、図４は図３に
示されたラッチ回路８内の奇数サイクルデータラッチ回
路８１（カッコ内は偶数サイクルデータラッチ回路８
２）の具体例を示す回路図である。
路図、図３はラッチ回路８のブロック図、図４は図３に
示されたラッチ回路８内の奇数サイクルデータラッチ回
路８１（カッコ内は偶数サイクルデータラッチ回路８
２）の具体例を示す回路図である。
【００３６】図２に示されたように、カラムデコーダ５
は、デコード部５１の出力信号を、ＣＡＳレーテンシ信
号ＣＬ２，ＣＬ３及びクロック信号ＣＫ等に関係なく、
インバータＩＶ５１，ＩＶ５２を通して常にカラム選択
信号ＣＳ１〜ＣＳｎとして出力する回路となっている。
は、デコード部５１の出力信号を、ＣＡＳレーテンシ信
号ＣＬ２，ＣＬ３及びクロック信号ＣＫ等に関係なく、
インバータＩＶ５１，ＩＶ５２を通して常にカラム選択
信号ＣＳ１〜ＣＳｎとして出力する回路となっている。
【００３７】制御クロック発生回路１０は、クロック信
号ＣＫのチップセレクト信号ＣＳ＊，ローアドレススト
ローブ信号ＲＡＳ＊，カラムアドレスストローブ信号Ｃ
ＡＳ＊，ライトイネーブル信号ＷＥ＊，及びＣＡＳレー
テンシ信号ＣＬ２，ＣＬ３を受け、従来の制御クロック
発生回路１０ｘと同様の読出し制御信号ＲＤ，出力制御
信号ＯＥ及びロード信号ＬＤを発生すると共に、ラッチ
回路８内の第１のラッチ部８６１に保持されるデータそ
れぞれのレベルが確定するタイミングに対しラッチ回路
８の内部制御回路８３の遅延時間の差引いたタイミング
と対応してアクティブレベルとなる第１の出力データラ
ッチ信号ＤＬＯＤ１，ＤＬＥＶ１を発生する。
号ＣＫのチップセレクト信号ＣＳ＊，ローアドレススト
ローブ信号ＲＡＳ＊，カラムアドレスストローブ信号Ｃ
ＡＳ＊，ライトイネーブル信号ＷＥ＊，及びＣＡＳレー
テンシ信号ＣＬ２，ＣＬ３を受け、従来の制御クロック
発生回路１０ｘと同様の読出し制御信号ＲＤ，出力制御
信号ＯＥ及びロード信号ＬＤを発生すると共に、ラッチ
回路８内の第１のラッチ部８６１に保持されるデータそ
れぞれのレベルが確定するタイミングに対しラッチ回路
８の内部制御回路８３の遅延時間の差引いたタイミング
と対応してアクティブレベルとなる第１の出力データラ
ッチ信号ＤＬＯＤ１，ＤＬＥＶ１を発生する。
【００３８】ラッチ回路８の奇数サイクルデータラッチ
回路８１（偶数サイクルデータラッチ回路８２も同一回
路構成であるので、この説明は省略する）は、グローバ
ルデータバスＧＤＢのデータを保持し、この保持データ
をリードバスＲＢを介して出力バッファ回路９に供給制
御する第１，第２のラッチ部８６１，８６２を含む内部
ラッチ回路８６と、読出し制御信号ＲＤがアクティブレ
ベルのとき第１の出力データラッチ信号ＤＬＯＤ１のア
クティブレベルに応答し、所定時間後、すなわち、複数
の内部カラムアドレス信号ＩＡＣのうちの奇数番目それ
ぞれのデータのレベルが第１のラッチ部８６１で確定す
るタイミングと対応してインアクティブレベルからアク
ティブレベルへと変化する第２の出力データラッチ信号
ＤＬＯＤ２を発生する内部制御回路８３と、この第２の
出力データラッチ信号ＤＬＯＤ２とＣＡＳレーテンシ制
御信号ＯＤＤとを受け、これら信号が共にアクティブレ
ベルのとき所定のパルス幅でアクティブレベル（低レベ
ル）となるスイッチ信号ＳＷＯＤを発生する内部制御回
路８４とを備え、第２の出力データラッチ信号ＤＬＯＤ
２のインアクティブレベルの期間に内部ラッチ回路８６
内のトランスファゲートＴＧ８１を導通状態としてグロ
ーバルデータバスＧＤＢのデータを第１のラッチ部８６
１に取込んで保持し、アクティブレベルの期間にはトラ
ンスファゲートＴＧ８１を非導通としてグローバルデー
タバスＧＤＢと第１のラッチ部８６１とを切離して第１
のラッチ部８６１で取込んだデータの保持状態を維持
し、スイッチ信号ＳＷＯＤのアクティブレベルの期間に
トランスファゲートＴＧ８２を導通状態として第１のラ
ッチ部８６１の保持データを第２のラッチ回路に取込ん
で保持しインアクティブレベルの期間にはそのデータの
保持状態を維持してその保持データをリードバスＲＢに
出力する回路となっている。
回路８１（偶数サイクルデータラッチ回路８２も同一回
路構成であるので、この説明は省略する）は、グローバ
ルデータバスＧＤＢのデータを保持し、この保持データ
をリードバスＲＢを介して出力バッファ回路９に供給制
御する第１，第２のラッチ部８６１，８６２を含む内部
ラッチ回路８６と、読出し制御信号ＲＤがアクティブレ
ベルのとき第１の出力データラッチ信号ＤＬＯＤ１のア
クティブレベルに応答し、所定時間後、すなわち、複数
の内部カラムアドレス信号ＩＡＣのうちの奇数番目それ
ぞれのデータのレベルが第１のラッチ部８６１で確定す
るタイミングと対応してインアクティブレベルからアク
ティブレベルへと変化する第２の出力データラッチ信号
ＤＬＯＤ２を発生する内部制御回路８３と、この第２の
出力データラッチ信号ＤＬＯＤ２とＣＡＳレーテンシ制
御信号ＯＤＤとを受け、これら信号が共にアクティブレ
ベルのとき所定のパルス幅でアクティブレベル（低レベ
ル）となるスイッチ信号ＳＷＯＤを発生する内部制御回
路８４とを備え、第２の出力データラッチ信号ＤＬＯＤ
２のインアクティブレベルの期間に内部ラッチ回路８６
内のトランスファゲートＴＧ８１を導通状態としてグロ
ーバルデータバスＧＤＢのデータを第１のラッチ部８６
１に取込んで保持し、アクティブレベルの期間にはトラ
ンスファゲートＴＧ８１を非導通としてグローバルデー
タバスＧＤＢと第１のラッチ部８６１とを切離して第１
のラッチ部８６１で取込んだデータの保持状態を維持
し、スイッチ信号ＳＷＯＤのアクティブレベルの期間に
トランスファゲートＴＧ８２を導通状態として第１のラ
ッチ部８６１の保持データを第２のラッチ回路に取込ん
で保持しインアクティブレベルの期間にはそのデータの
保持状態を維持してその保持データをリードバスＲＢに
出力する回路となっている。
【００３９】なお、奇数番目のデータも複数個あるの
で、第１のラッチ部８６１へのグローバルデータバスＧ
ＤＢからのデータの切換えが必要であり、そのため、第
２の出力データラッチ信号ＤＬＯＤ２を、そのアクティ
ブレベル（低レベル）への変化の前に、所定の期間イン
アクティブレベルとしている。
で、第１のラッチ部８６１へのグローバルデータバスＧ
ＤＢからのデータの切換えが必要であり、そのため、第
２の出力データラッチ信号ＤＬＯＤ２を、そのアクティ
ブレベル（低レベル）への変化の前に、所定の期間イン
アクティブレベルとしている。
【００４０】次に、この実施の形態の動作について図５
〜図８に示されたタイミングチャートを併せて参照し説
明する。
〜図８に示されたタイミングチャートを併せて参照し説
明する。
【００４１】まず、図５を参照して、ＣＡＳレーテンシ
の値が２で、動作周波数、すなわちクロック信号ＣＫの
周波数が低い低速動作の場合について説明する。
の値が２で、動作周波数、すなわちクロック信号ＣＫの
周波数が低い低速動作の場合について説明する。
【００４２】カラムアドレス生成回路４から内部カラム
アドレス信号ＩＡＣが出力され、これをカラムデコーダ
５のデコード部５１でデコードするまでは従来の同期型
ＤＲＡＭ（以下従来例という）と同様である。また読出
し制御信号ＲＤ，出力制御信号ＯＥも従来例と同様のタ
イミングで変化する。デコード部５１でデコードされた
信号はインバータＩＶ５１，ＩＶ５２を介してカラム選
択信号ＣＳ１〜ＣＳｎとして常時出力される。
アドレス信号ＩＡＣが出力され、これをカラムデコーダ
５のデコード部５１でデコードするまでは従来の同期型
ＤＲＡＭ（以下従来例という）と同様である。また読出
し制御信号ＲＤ，出力制御信号ＯＥも従来例と同様のタ
イミングで変化する。デコード部５１でデコードされた
信号はインバータＩＶ５１，ＩＶ５２を介してカラム選
択信号ＣＳ１〜ＣＳｎとして常時出力される。
【００４３】クロック信号ＣＫの期間Ｔ０の立上りで外
部から入力されたカラムアドレス信号ＡＤＣはカラムア
ドレス生成回路４を経カラムデコーダ５でデコードさ
れ、このカラムアドレス信号ＡＤＣの指定するカラムア
ドレス（スタートアドレス）と対応するカラム選択信号
ＣＳｋを選択レベルとし、メモリセルアレイ１のカラム
アドレスｋのメモリセルのデータが読出され、センス増
幅器６で増幅されてクローバルデータバスＧＤＢに出力
される。
部から入力されたカラムアドレス信号ＡＤＣはカラムア
ドレス生成回路４を経カラムデコーダ５でデコードさ
れ、このカラムアドレス信号ＡＤＣの指定するカラムア
ドレス（スタートアドレス）と対応するカラム選択信号
ＣＳｋを選択レベルとし、メモリセルアレイ１のカラム
アドレスｋのメモリセルのデータが読出され、センス増
幅器６で増幅されてクローバルデータバスＧＤＢに出力
される。
【００４４】グローバルデータバスＧＤＢに出力された
カラムアドレスｋのデータは、第２の出力データラッチ
信号ＤＬＯＤ２が高レベルのインアクティブレベルとな
っているので、ラッチ回路８の第１のラッチ部８６１に
そのまま取込まれ保持される。この第１のラッチ回路８
６１の保持データのレベルが確定するタイミングより少
し前（前述したようにラッチ回路８の内部制御回路８３
の遅延時間分）にアクティブレベルとなる第１の出力デ
ータラッチ信号ＤＬＯＤ１と読出し制御信号ＲＤとによ
って、第２の出力データラッチ信号ＤＬＯＤ２は、第１
のラッチ部８６１に保持されているカラムアドレスｋの
データのレベルが確定するタイミングで低レベルのアク
ティブレベルとなり、第１のラッチ部８６１はクローバ
ルデータバスＧＤＢと切り離されてレベルが確定したカ
ラムアドレスｋのデータを保持する状態となる。この状
態は次の奇数番のカラムアドレス（ｋ＋２）のデータの
取込みタイミングの直前まで維持される。すなわち、カ
ラムアドレスｋの内部カラムアドレス信号ＩＡＣが生成
されてから、レベルの確定したカラムアドレスｋのデー
タが第１のラッチ部８６１に保持されるまではクロック
信号ＣＫとは関係のない非同期となっている。
カラムアドレスｋのデータは、第２の出力データラッチ
信号ＤＬＯＤ２が高レベルのインアクティブレベルとな
っているので、ラッチ回路８の第１のラッチ部８６１に
そのまま取込まれ保持される。この第１のラッチ回路８
６１の保持データのレベルが確定するタイミングより少
し前（前述したようにラッチ回路８の内部制御回路８３
の遅延時間分）にアクティブレベルとなる第１の出力デ
ータラッチ信号ＤＬＯＤ１と読出し制御信号ＲＤとによ
って、第２の出力データラッチ信号ＤＬＯＤ２は、第１
のラッチ部８６１に保持されているカラムアドレスｋの
データのレベルが確定するタイミングで低レベルのアク
ティブレベルとなり、第１のラッチ部８６１はクローバ
ルデータバスＧＤＢと切り離されてレベルが確定したカ
ラムアドレスｋのデータを保持する状態となる。この状
態は次の奇数番のカラムアドレス（ｋ＋２）のデータの
取込みタイミングの直前まで維持される。すなわち、カ
ラムアドレスｋの内部カラムアドレス信号ＩＡＣが生成
されてから、レベルの確定したカラムアドレスｋのデー
タが第１のラッチ部８６１に保持されるまではクロック
信号ＣＫとは関係のない非同期となっている。
【００４５】第１のラッチ部８６１に保持されているデ
ータは、クロック信号ＣＫの期間Ｔ１でアクティブレベ
ル（高レベル）となるＣＡＳレーテンシ信号ＯＤＤ（Ｃ
ＡＳレーテンシの値が“２”であるので）及び第２の出
力データラッチ信号ＤＬＯＤ２のアクティブレベルに応
答して所定の期間アクティブレベル（低レベル）となる
スイッチ信号ＳＷＯＤにより、第２のラッチ回路８６２
にラッチされて保持され、リードバスＲＢを介して出力
バッファ回路９に供給され、外部へ出力される（Ｄ
Ｔ）。
ータは、クロック信号ＣＫの期間Ｔ１でアクティブレベ
ル（高レベル）となるＣＡＳレーテンシ信号ＯＤＤ（Ｃ
ＡＳレーテンシの値が“２”であるので）及び第２の出
力データラッチ信号ＤＬＯＤ２のアクティブレベルに応
答して所定の期間アクティブレベル（低レベル）となる
スイッチ信号ＳＷＯＤにより、第２のラッチ回路８６２
にラッチされて保持され、リードバスＲＢを介して出力
バッファ回路９に供給され、外部へ出力される（Ｄ
Ｔ）。
【００４６】スタートアドレスｋに続く次のカラムアド
レス（ｋ＋１）の内部カラムアドレス信号ＩＡＣは、ク
ロック信号ＣＫの期間Ｔ１の立上りタイミングのロード
信号ＬＤの立上りタイミングで生成され、ラッチ回路８
の偶数サイクルデータラッチ回路８２を用い、カラムア
ドレスｋの場合と同様にして、ＣＡＳレーテンシ制御信
号ＥＶＮ、第１，第２の出力データラッチ信号ＤＬＥＶ
１，ＤＬＥＶ２及びスイッチ信号ＳＷＥＶ等の制御のも
とに、そのカラムアドレスからのデータの読出し，増
幅、第１のラッチ部８６１への保持、この第１のラッチ
部８６１の保持データの第２のラッチ部８６２へのラッ
チ、保持及び外部への出力が行なわれる。
レス（ｋ＋１）の内部カラムアドレス信号ＩＡＣは、ク
ロック信号ＣＫの期間Ｔ１の立上りタイミングのロード
信号ＬＤの立上りタイミングで生成され、ラッチ回路８
の偶数サイクルデータラッチ回路８２を用い、カラムア
ドレスｋの場合と同様にして、ＣＡＳレーテンシ制御信
号ＥＶＮ、第１，第２の出力データラッチ信号ＤＬＥＶ
１，ＤＬＥＶ２及びスイッチ信号ＳＷＥＶ等の制御のも
とに、そのカラムアドレスからのデータの読出し，増
幅、第１のラッチ部８６１への保持、この第１のラッチ
部８６１の保持データの第２のラッチ部８６２へのラッ
チ、保持及び外部への出力が行なわれる。
【００４７】以下、同様にして、以降のカラムアドレス
に対し、奇数サイクルデータラッチ回路８１，偶数サイ
クルデータラッチ回路８２を交互に用い、データの読出
し，増幅、第１のラッチ部８６１への保持、この第１の
ラッチ部８６１の保持データの第２のラッチ部８６２へ
のラッチ，保持及び外部への出力が行なわれる。
に対し、奇数サイクルデータラッチ回路８１，偶数サイ
クルデータラッチ回路８２を交互に用い、データの読出
し，増幅、第１のラッチ部８６１への保持、この第１の
ラッチ部８６１の保持データの第２のラッチ部８６２へ
のラッチ，保持及び外部への出力が行なわれる。
【００４８】図６はＣＡＳレーテンシの値が２のとき動
作周波数、すなわちクロック信号ＣＫの周波数が高い高
速動作の場合のタイミングチャートである。
作周波数、すなわちクロック信号ＣＫの周波数が高い高
速動作の場合のタイミングチャートである。
【００４９】この場合の動作は、クロック信号ＣＫの周
波数を高くしただけであるので、周波数が高くなった
分、ＣＡＳレーテンシ制御信号ＯＤＤ，ＥＶＮのレベル
変化タイミングが速くなり、それに伴ってスイッチ信号
ＳＷＯＤ，ＳＷＥＶの変化タイミング、及び第２のラッ
チ部８６２へのデータラッチタイミングが速くなってい
る。
波数を高くしただけであるので、周波数が高くなった
分、ＣＡＳレーテンシ制御信号ＯＤＤ，ＥＶＮのレベル
変化タイミングが速くなり、それに伴ってスイッチ信号
ＳＷＯＤ，ＳＷＥＶの変化タイミング、及び第２のラッ
チ部８６２へのデータラッチタイミングが速くなってい
る。
【００５０】この図６から分るように、クロック信号Ｃ
Ｋの期間Ｔ１の立上りタイミングでグローバルデータバ
スＧＤＢのデータ及び第１のラッチ部８６１の保持デー
タのレベルが確定していなくても、ＣＡＳレーテンシの
値“２”の期間Ｔ１にスタートアドレスｋのデータを出
力することができる。また、期間Ｔ１の終了までの時間
を、出力バッファ回路９からの出力データＤＴのレベル
が確定するのに必要な時間ｔ１とすればよいので、クロ
ック信号ＣＫの１サイクルの期間をその１／２のＴａと
することができ、クロック信号ＣＫの期間Ｔ０の期間
（ｔ２）に第１のラッチ部８６１のデータのレベルが確
定する必要がある従来例に適用可能なクロック信号ＣＫ
の１サイクルの期間Ｔｘに比べ大幅に短かくすることが
でき、動作周波数，クロック信号ＣＫの周波数を大幅に
高くすることができる。
Ｋの期間Ｔ１の立上りタイミングでグローバルデータバ
スＧＤＢのデータ及び第１のラッチ部８６１の保持デー
タのレベルが確定していなくても、ＣＡＳレーテンシの
値“２”の期間Ｔ１にスタートアドレスｋのデータを出
力することができる。また、期間Ｔ１の終了までの時間
を、出力バッファ回路９からの出力データＤＴのレベル
が確定するのに必要な時間ｔ１とすればよいので、クロ
ック信号ＣＫの１サイクルの期間をその１／２のＴａと
することができ、クロック信号ＣＫの期間Ｔ０の期間
（ｔ２）に第１のラッチ部８６１のデータのレベルが確
定する必要がある従来例に適用可能なクロック信号ＣＫ
の１サイクルの期間Ｔｘに比べ大幅に短かくすることが
でき、動作周波数，クロック信号ＣＫの周波数を大幅に
高くすることができる。
【００５１】図７及び図８はＣＡＳレーテンシの値が
“３”のときの低速動作時及び高速動作時のタイミング
チャートである。
“３”のときの低速動作時及び高速動作時のタイミング
チャートである。
【００５２】この場合には、ＣＡＳレーテンシ制御信号
ＯＤＤの最初のアクティブレベルの期間がクロック信号
ＣＫの期間Ｔ２となっており、ＣＡＳレーテンシ“２”
のときと比べ、ＣＡＳレーテンシ制御信号ＯＤＤ，ＥＶ
Ｎレベル変化が１サイクルづつ後方にづれている。これ
に伴ってスイッチ信号ＳＷＯＤ，ＳＷＥＶ及びリードバ
スＲＤのデータ，出力データＤＴも１サイクルづつ後方
にづれている。これらの点を除きその動作はＣＡＳレー
テンシ“３”の場合と同様であるので、これ以上の説明
は省略する。
ＯＤＤの最初のアクティブレベルの期間がクロック信号
ＣＫの期間Ｔ２となっており、ＣＡＳレーテンシ“２”
のときと比べ、ＣＡＳレーテンシ制御信号ＯＤＤ，ＥＶ
Ｎレベル変化が１サイクルづつ後方にづれている。これ
に伴ってスイッチ信号ＳＷＯＤ，ＳＷＥＶ及びリードバ
スＲＤのデータ，出力データＤＴも１サイクルづつ後方
にづれている。これらの点を除きその動作はＣＡＳレー
テンシ“３”の場合と同様であるので、これ以上の説明
は省略する。
【００５３】この場合にも、期間Ｔ２の終了までの時間
に、出力バッファ回路９からの出力データＤＴのレベル
が確定していればよいので、２段，３段のパイプライン
方式の各段の動作時間のうちの最長の時間によってクロ
ック信号ＣＫの１サイクルの時間が制御される従来例に
比べ、クロック信号ＣＫの周波数、すなわち動作周波数
を高くすることができる。
に、出力バッファ回路９からの出力データＤＴのレベル
が確定していればよいので、２段，３段のパイプライン
方式の各段の動作時間のうちの最長の時間によってクロ
ック信号ＣＫの１サイクルの時間が制御される従来例に
比べ、クロック信号ＣＫの周波数、すなわち動作周波数
を高くすることができる。
【００５４】なお、図４に示されたラッチ回路８内の奇
数サイクルデータラッチ回路８１（偶数サイクルデータ
ラッチ回路８２）において、フリップフロップ回路８４
１は、第１のラッチ部８６１に次のデータが格納されて
いないにもかかわらずＣＡＳレーテンシ制御信号ＯＤＤ
（ＥＶＮ）がアクティブレベルとなることによりスイッ
チ信号ＳＷＯＤ（ＳＷＥＶ）がアクティブレベルとなる
のを防ぐためのものであり、フリップフロップ回路８４
２はＣＡＳレーテンシの値が“３”で低周波のクロック
信号ＣＫで動作させたときに、同一サイクル内で２回、
スイッチ信号ＳＷＯＤ（ＳＷＥＶ）がアクティブレベル
となるのを防ぐためのものである。
数サイクルデータラッチ回路８１（偶数サイクルデータ
ラッチ回路８２）において、フリップフロップ回路８４
１は、第１のラッチ部８６１に次のデータが格納されて
いないにもかかわらずＣＡＳレーテンシ制御信号ＯＤＤ
（ＥＶＮ）がアクティブレベルとなることによりスイッ
チ信号ＳＷＯＤ（ＳＷＥＶ）がアクティブレベルとなる
のを防ぐためのものであり、フリップフロップ回路８４
２はＣＡＳレーテンシの値が“３”で低周波のクロック
信号ＣＫで動作させたときに、同一サイクル内で２回、
スイッチ信号ＳＷＯＤ（ＳＷＥＶ）がアクティブレベル
となるのを防ぐためのものである。
【００５５】また、ＣＡＳレーテンシの値と動作周波数
との関係で、クロック信号ＣＫの同一サイクル内で連続
する２つのカラムアドレスのデータを第１のラッチ部８
６１に同時に保持しなければならない期間が発生するの
で、これら２つのデータが干渉しないように、ラッチ回
路８は、奇数番用，偶数番用の２つの内部ラッチ回路
（８１，８２）を設けた回路構成としたが、内部ラッチ
回路の数は２つに限定されるものではなく、１つ又は３
つ等であってもよい。更に、ＣＡＳレーテンシの値を
“４”又はそれ以上とすることもでき、この場合には更
に動作速度を速くすることができる。
との関係で、クロック信号ＣＫの同一サイクル内で連続
する２つのカラムアドレスのデータを第１のラッチ部８
６１に同時に保持しなければならない期間が発生するの
で、これら２つのデータが干渉しないように、ラッチ回
路８は、奇数番用，偶数番用の２つの内部ラッチ回路
（８１，８２）を設けた回路構成としたが、内部ラッチ
回路の数は２つに限定されるものではなく、１つ又は３
つ等であってもよい。更に、ＣＡＳレーテンシの値を
“４”又はそれ以上とすることもでき、この場合には更
に動作速度を速くすることができる。
【００５６】なお、図３及び図４に示されたラッチ回路
８の回路構成は一例であって、この回路構成に限定され
るものではない。
８の回路構成は一例であって、この回路構成に限定され
るものではない。
【００５７】
【発明の効果】以上説明したように本発明は、内部カラ
ムアドレスが生成されてから、この内部カラムアドレス
のメモリセルアレイのデータを読出して増幅し、このデ
ータをラッチ回路に保持されるまでをクロック信号とは
非同期で行い、このラッチ回路に保持されるデータのレ
ベルが確定するタイミングに合せてアクティブレベルと
なる出力データラッチ信号を生成し、ＣＡＳレーテンシ
の値と対応するクロック信号のサイクルのときにこの出
力データラッチ信号によりラッチ回路に保持されている
データを外部へ出力する構成とすることにより、従来例
のように特定の部分の動作時間によって動作周波数の上
限が制限されることがなく、デバイスの持つデータ読出
し時間の限界まで動作周波数を上げることができるの
で、上位システム等におけるデータの転送速度を向上さ
せることができる効果がある。
ムアドレスが生成されてから、この内部カラムアドレス
のメモリセルアレイのデータを読出して増幅し、このデ
ータをラッチ回路に保持されるまでをクロック信号とは
非同期で行い、このラッチ回路に保持されるデータのレ
ベルが確定するタイミングに合せてアクティブレベルと
なる出力データラッチ信号を生成し、ＣＡＳレーテンシ
の値と対応するクロック信号のサイクルのときにこの出
力データラッチ信号によりラッチ回路に保持されている
データを外部へ出力する構成とすることにより、従来例
のように特定の部分の動作時間によって動作周波数の上
限が制限されることがなく、デバイスの持つデータ読出
し時間の限界まで動作周波数を上げることができるの
で、上位システム等におけるデータの転送速度を向上さ
せることができる効果がある。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】図１に示された実施の形態のカラムデコーダ部
分の回路図である。
分の回路図である。
【図３】図１に示された実施の形態のラッチ回路部分の
具体的な構成を示すブロック図である。
具体的な構成を示すブロック図である。
【図４】図３に示されたラッチ回路の内部回路構成の一
例を示す回路図である。
例を示す回路図である。
【図５】図１〜図４に示された実施の形態の動作を説明
するための第１のタイミングチャートである。
するための第１のタイミングチャートである。
【図６】図１〜図４に示された実施の形態の動作を説明
するための第２のタイミングチャートである。
するための第２のタイミングチャートである。
【図７】図１〜図４に示された実施の形態の動作を説明
するための第３のタイミングチャートである。
するための第３のタイミングチャートである。
【図８】図１〜図４に示された実施の形態の動作を説明
するための第４のタイミングチャートである。
するための第４のタイミングチャートである。
【図９】従来の同期型ＤＲＡＭの一例を示すブロック図
である。
である。
【図１０】図９に示された同期型ＤＲＡＭのカラムデコ
ーダ部分の回路図である。
ーダ部分の回路図である。
【図１１】図９に示された同期型ＤＲＡＭのラッチ回路
部分の回路図である。
部分の回路図である。
【図１２】図９に示された同期型ＤＲＭＡの動作を説明
するための第１のタイミングチャートである。
するための第１のタイミングチャートである。
【図１３】図９に示された同期型ＤＲＡＭの動作を説明
するための第２のタイミングチャートである。
するための第２のタイミングチャートである。
１ メモリセルアレイ ２ アドレスバッファ回路 ３ ローデコーダ ４ カラムアドレス生成回路 ５，５ｘ カラムデコーダ ６ センス増幅器 ８，８Ｘ ラッチ回路 ９ 出力バッファ回路 １０，１０ｘ 制御クロック発生回路 １１ ＣＡＳレーテンシ制御回路 ８１ 奇数サイクルデータラッチ回路 ８２ 偶数サイクルデータラッチ回路 ８６ 内部ラッチ回路 ８６１，８６２ ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4063
Claims (2)
- 【請求項１】 入力カラムアドレスをスタートアドレス
とし、このスタートアドレスを含みかつこのスタートア
ドレスに続く複数の内部カラムアドレスをクロック信号
に同期して順次生成し、メモリセルアレイから前記複数
の内部カラムアドレスそれぞれのデータを前記クロック
信号と非同期に読出し増幅し、 これら読出し増幅データの奇数番目データ，偶数番目 デ
ータそれぞれのレベルが確定するタイミングと対応して
アクティブレベルへとそれぞれ変化する２つの出力デー
タラッチ信号を生成し、前記２つの出力データラッチ信号により前記読出し増幅
データそれぞれを奇数用および偶数用の２つのラッチ回
路に交互に保持し、 前記複数の内部カラムアドレスそれぞれと対応しかつ前
記ＣＡＳレーテンシの値と対応するクロック信号のサイ
クルに前記２つの出力データラッチ信号のアクティブレ
ベルに応答して前記２つのラッチ回路の保持データそれ
ぞれを交互に外部へ出力するようにしたことを特徴とす
る同期型ＤＲＡＭ。 - 【請求項２】 複数行，複数列に配置された複数のメモ
リセルを備え選択された行のうちの選択された列のメモ
リセルの記憶データを読出すメモリセルアレイと、ロー
アドレス信号に従って前記メモリセルアレイの複数行の
うちの１行のメモリセルを選択するローデコーダと、入
力カラムアドレス信号のアドレス値をスタートアドレス
としこのスタートアドレスを含みかつこのスタートアド
レスに続く複数のアドレスそれぞれの内部カラムアドレ
ス信号をクロック信号に同期して順次生成するカラムア
ドレス生成回路と、このカラムアドレス生成回路からの
複数の内部カラムアドレス信号を順次デコードして前記
メモリセルアレイの複数列のうちの１列のメモリセルを
選択するカラムデコーダと、前記メモリセルアレイから
読出されたデータを増幅して出力するセンス増幅器と、
このセンス増幅器からのデータを保持する第１のラッチ
回路と、このラッチ回路に保持されるデータそれぞれの
レベルが確定するタイミングと対応してアクティブレベ
ルへと変化する出力データラッチ信号を生成する出力デ
ータラッチ制御手段と、前記複数の内部カラムアドレス
それぞれと対応しかつ前記ＣＡＳレーテンシの値と対応
する前記クロック信号のサイクルにアクティブレベルと
なるＣＡＳレーテンシ制御信号を生成するＣＡＳレーテ
ンシ制御回路と、前記複数の内部カラムアドレスそれぞ
れと対応する前記出力データラッチ信号及びＣＡＳレー
テンシ制御信号のアクティブレベルに応答して前記第１
のラッチ回路の保持データをラッチして保持し出力する
第２のラッチ回路と、この第２のラッチ回路の出力デー
タを外部へ出力する出力バッファ回路とを有する同期型
ＤＲＡＭ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07608196A JP3183159B2 (ja) | 1996-03-29 | 1996-03-29 | 同期型ｄｒａｍ |
| US08/823,688 US5812489A (en) | 1996-03-29 | 1997-03-25 | Single-chip synchronous dynamic random access memory (DRAM) system |
| TW086103938A TW381266B (en) | 1996-03-29 | 1997-03-27 | Single-chip synchronous dynamic random access memory (DRAM) system |
| KR1019970011499A KR100238383B1 (ko) | 1996-03-29 | 1997-03-29 | 단일칩 동기식 다이너믹 랜덤 억세스 메모리 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07608196A JP3183159B2 (ja) | 1996-03-29 | 1996-03-29 | 同期型ｄｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09265777A JPH09265777A (ja) | 1997-10-07 |
| JP3183159B2 true JP3183159B2 (ja) | 2001-07-03 |
Family
ID=13594882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07608196A Expired - Lifetime JP3183159B2 (ja) | 1996-03-29 | 1996-03-29 | 同期型ｄｒａｍ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5812489A (ja) |
| JP (1) | JP3183159B2 (ja) |
| KR (1) | KR100238383B1 (ja) |
| TW (1) | TW381266B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300050B1 (ko) * | 1998-09-01 | 2001-09-06 | 김영환 | 비동기센싱차동로직회로 |
| KR100274602B1 (ko) * | 1997-11-20 | 2000-12-15 | 윤종용 | 동기형 메모리 장치 |
| KR100505593B1 (ko) * | 1998-02-16 | 2005-10-14 | 삼성전자주식회사 | 동기식 디램 및 이의 데이터 출력 제어방법 |
| AU3021799A (en) | 1998-04-01 | 1999-10-18 | Mosaid Technologies Incorporated | Semiconductor memory asynchronous pipeline |
| KR100527566B1 (ko) * | 1998-06-29 | 2006-07-06 | 주식회사 하이닉스반도체 | 레이턴시 스티어링 회로 |
| KR100306966B1 (ko) * | 1998-08-04 | 2001-11-30 | 윤종용 | 동기형버스트반도체메모리장치 |
| US6163492A (en) | 1998-10-23 | 2000-12-19 | Mosel Vitelic, Inc. | Programmable latches that include non-volatile programmable elements |
| US6084803A (en) * | 1998-10-23 | 2000-07-04 | Mosel Vitelic, Inc. | Initialization of non-volatile programmable latches in circuits in which an initialization operation is performed |
| US6205062B1 (en) * | 1998-11-13 | 2001-03-20 | Hyundai Electronics Industries Co. Ltd. | CAS latency control circuit |
| KR100351889B1 (ko) * | 1998-11-13 | 2002-11-18 | 주식회사 하이닉스반도체 | 카스(cas)레이턴시(latency) 제어 회로 |
| KR100287542B1 (ko) * | 1998-11-26 | 2001-04-16 | 윤종용 | 웨이브 파이프라인 스킴을 구비한 동기형 반도체 메모리 장치및 그것의 데이터 패스 제어 방법 |
| KR100304705B1 (ko) * | 1999-03-03 | 2001-10-29 | 윤종용 | 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법 |
| KR100699810B1 (ko) * | 2000-08-05 | 2007-03-27 | 삼성전자주식회사 | 버스 효율을 향상시키는 반도체 메모리장치 및 메모리시스템 |
| JP2002109881A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体集積回路 |
| KR100428759B1 (ko) * | 2001-06-25 | 2004-04-28 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 리드 방법 |
| JP3604372B2 (ja) | 2002-02-18 | 2004-12-22 | 沖電気工業株式会社 | シンクロナスｄｒａｍ制御回路 |
| CN109698002B (zh) * | 2017-10-23 | 2020-11-10 | 北京兆易创新科技股份有限公司 | 存储阵列数据的锁存方法及装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0754973B2 (ja) * | 1985-01-14 | 1995-06-07 | 株式会社東芝 | 固体撮像素子の駆動方法 |
| JP3208791B2 (ja) * | 1991-07-12 | 2001-09-17 | ソニー株式会社 | Ｃｃｄ撮像素子及びその駆動方法 |
| JP2999869B2 (ja) * | 1991-11-15 | 2000-01-17 | 沖電気工業株式会社 | メモリアクセス方式 |
| JPH07326191A (ja) * | 1994-05-31 | 1995-12-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2697634B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
| JPH08221981A (ja) * | 1994-12-15 | 1996-08-30 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US5657292A (en) * | 1996-01-19 | 1997-08-12 | Sgs-Thomson Microelectronics, Inc. | Write pass through circuit |
-
1996
- 1996-03-29 JP JP07608196A patent/JP3183159B2/ja not_active Expired - Lifetime
-
1997
- 1997-03-25 US US08/823,688 patent/US5812489A/en not_active Expired - Lifetime
- 1997-03-27 TW TW086103938A patent/TW381266B/zh not_active IP Right Cessation
- 1997-03-29 KR KR1019970011499A patent/KR100238383B1/ko active IP Right Grant
Non-Patent Citations (1)
| Title |
|---|
| ＮＥＣ技報４９［３］（１９９６）ｐ．２０〜２３、ｐ．２７〜３０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09265777A (ja) | 1997-10-07 |
| US5812489A (en) | 1998-09-22 |
| KR100238383B1 (ko) | 2000-01-15 |
| KR970067367A (ko) | 1997-10-13 |
| TW381266B (en) | 2000-02-01 |
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