KR100505593B1 - 동기식 디램 및 이의 데이터 출력 제어방법 - Google Patents

동기식 디램 및 이의 데이터 출력 제어방법 Download PDF

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Abstract

동작전압 및 온도등의 변화에 민감하지 않고 불명확한 데이터의 출력이 방지될 수 있는 동기식 디램 및 이의 데이터 출력 제어방법이 개시된다. 상기 데이터 출력 제어방법에 따라 동작하는 상기 동기식 디램에서는, 씨스템 클락의 첫 번째 싸이클에 의해 발생된 데이터 입출력라인의 데이터가 상기 씨스템 클락의 첫 번째 싸이클에 의해 발생되는 제1제어신호, 즉 상기 데이터 입출력라인이 명확한(Valid) 상태를 유지하는 구간에서 칼럼선택라인 인에이블 제어신호를 이용하여 발생되는 상기 제1제어신호의 상승에지에 의해 먼저 래치되고, 다음에 상기 씨스템 클락의 두 번째 상승에지에 응답하여 발생되는 제2제어신호의 상승에지에 응답하여 상기 래치된 결과가 다시 래치되어 출력라인으로 출력됨으로써, 불확실한(Invalid) 데이터의 출력이 방지된다.

Description

동기식 디램 및 이의 데이터 출력 제어방법
본 발명은 반도체 메모리장치에 관한 것으로, 특히 동기식 디램 및 이의 데이터 출력 제어방법에 관한 것이다.
근래에 CPU 성능의 향상으로 인하여 종래의 비동기식 디램(Asynchronous DRAM)은 전체의 씨스템 성능의 한계 요소가 되고 있으며, 이에 따라 동기식 디램(Synchronous DRAM)이 개발되었다. 동기식 디램은 외부 씨스템 클락에 동기되어 동작하는 디램으로서 그 동작 특성상 카스(CAS, Column Address Strobe) 레이턴시(Latency)가 필요하다. 즉 카스 레이턴시란 동기식 디램에서 데이터를 독출하고자 할 경우, 독출명령으로부터 출력데이터의 페치(Fetch)까지 필요한 외부 씨스템 클락의 수를 의미한다. 도 1에 카스 레이턴시가 2, 3일 경우 독출동작시 출력 타이밍도가 도시되어 있다. 도 1을 참조하면, 카스 레이턴시 2일 경우 씨스템 클락(CLOCK)의 첫 번째 클락(1)에 의한 독출명령(Read CMD) 입력후 2개 클락후인 세 번째 클락(3)에서 출력데이터(Dout)이 페치되고, 카스 레이턴시가 3일 경우 3개 클락 후인 네 번째 클락(4)에서 출력데이터(Dout)이 페치된다.
상기와 같은 카스 레이턴시의 결정은 동기식 디램의 MRS(Mode Register Set)에 의해 프로그래머블하게 조절될 수 있으며, 이러한 카스 레이턴시가 필요한 이유는 씨스템 클락이 고주파수로 동작하는 데 반해 독출명령후 첫 번째 데이터가 발생하는 데는 최소한 소정의 일정시간이 필요하기 때문이며, 씨스템 클락이 고주파수가 될 수록 카스 레이턴시의 증가가 필요하다. 이하 종래기술에서의 카스 레이턴시 구현방법에 관하여 간단히 설명하겠다.
도 2는 종래의 동기식 디램의 개략적인 출력 데이터패쓰의 블락도이고, 도 3은 도 2에 도시된 제어신호들을 발생하는 제어신호 발생부의 블락도이다.
도 2를 참조하면, 상기 종래의 동기식 디램의 출력 데이터패쓰는, 메모리셀 어레이 블락(201)과, 데이터 입출력라인(DIO) 감지증폭기(203), 및 출력버퍼(205)로 구성되어 있다. 도 3을 참조하면, 상기 제어신호 발생부는, 클락버퍼(301)과, 내부클락 발생기(303)과, 칼럼선택라인(CSL) 인에이블 제어신호 발생기(305)와, CSL 디스에이블 제어신호 발생기(307)과, 칼럼디코더(309)와, 데이터 입출력라인(DIO) 제어신호 발생기(311), 및 출력 제어신호 발생기(313)으로 구성되어 있다.
도 4는 도 2 및 도 3에 도시된 종래의 동기식 디램에서 카스 레이턴시가 3인 경우의 동작 타이밍도이다.
도 4에 도시된 동작 타이밍도를 참조하여 카스 레이턴시가 3인 경우 상기 종래의 동기식 디램의 동작을 살펴보면 다음과 같다. 먼저 외부에서 씨스템 클락(CLOCK)이 인가되면 상기 클락버퍼(301)이 버퍼링된 클락(BCLK)를 발생하고 상기 내부클락 발생기(303)이 내부클락(PCLK)를 발생한다. 상기 내부클락(PCLK)에 응답하여 상기 CSL 인에이블 제어신호 발생기(305) 및 CSL 디스에이블 제어신호 발생기(307)은 각각 CSL 인에이블 제어신호(PCSLE) 및 CSL 디스에이블 제어신호(PCSLD)를 발생한다. 상기 칼럼디코더(309)는, 외부에서 독출명령(Read CMD) 인가후 발생되는 디코드된 어드레스(DRA)에 의해 칼럼선택라인(CSL)을 선택하고, 상기 CSL 인에이블 제어신호(PCSLE)의 상승에지에 응답하여 상기 칼럼선택라인(CSL)을 논리 "하이" 로 인에이블시키며 상기 CSL 디스에이블 제어신호(PCSLD)의 상승에지에 응답하여 상기 칼럼선택라인(CSL)을 논리 "로우" 로 디스에이블시킨다. 이에 따라 상기 칼럼선택라인(CSL)이 논리 "하이" 로 인에이블되면 메모리셀 어레이 블락(201) 내부의 메모리셀의 데이터가 데이터 입출력라인(DIO)에 실리게 되고, 상기 칼럼선택라인(CSL)이 논리 "로우" 로 디스에이블되면 상기 데이터 입출력라인(DIO)는 불명확한(Invalid) 상태가 된다. 이때 상기 데이터 입출력라인(DIO)는 상기 칼럼선택라인(CSL)이 논리 "하이" 로 인에이블되는 기간동안 명확한(Valid) 상태를 유지한다.(T1 구간)
한편 상기 데이터 입출력라인(DIO) 제어신호 발생기(311)이 상기 씨스템 클락(CLOCK)의 두 번째 싸이클의 상승에지에 응답하여 상기 T1 구간에서 데이터 입출력라인 제어신호(Frp)를 발생하고, 이에 따라 상기 데이터 입출력라인 제어신호(Frp)의 상승에지에 응답하여 상기 DIO 감지증폭기(203)이 상기 데이터 입출력라인(DIO)의 데이터를 감지증폭하여 출력라인(DOi)로 전달한다.
또한 상기 출력 제어신호 발생기(313)이 상기 씨스템 클락(CLOCK)의 세 번째 싸이클의 상승에지에 응답하여 출력 제어신호(CLKDQ)를 발생하고, 이에 따라 상기 출력 제어신호(CLKDQ)의 상승에지에 응답하여 상기 출력버퍼(205)가 상기 출력라인(DOi)의 데이터를 출력핀(Dout)을 통해 외부로 출력한다.
상술하였듯이 상기 데이터 입출력라인(DIO)의 데이터는, T1 구간에서 발생되는 상기 데이터 입출력라인 제어신호(Frp)의 상승에지에 응답하여 상기 출력라인(DOi)로 전달되는 데, 이때 상기 데이터 입출력라인 제어신호(Frp)는 상기 T1 구간 내에서 발생되어야 하며 T2 구간이 클수록 안정된 동작이 이루어진다.
그런데 상술한 종래의 동기식 디램에서는 동작전압 및 온도등의 변화에 따라 상기 T1 구간과 상기 데이터 입출력라인 제어신호(Frp)의 변화가 많으므로 T2 구간이 줄어들 수 있으며, 또한 상기 씨스템 클락(CLOCK)의 주파수가 증가할수록 T1 구간이 줄어듬으로써 T2 구간이 더욱 줄어들며 이에 따라 불명확한 데이터가 출력될 수 있다. 참고로 도 5에 상술한 종래의 동기식 디램에서 동작전압 및 온도등의 변화에 의해 오동작이 발생되는 경우의 타이밍도가 도시되어 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 동작전압 및 온도등의 변화에 민감하지 않고 불명확한 데이터의 출력이 방지될 수 있는 동기식 디램을 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 동기식 디램에서 동작전압 및 온도등의 변화에 민감하지 않고 불명확한 데이터의 출력을 방지할 수 있는 데이터 출력 제어방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 동기식 디램은, 칼럼선택라인이 인에이블되는 동안 출력데이터를 출력하는 메모리셀 어레이 블락, 상기 메모리셀 어레이 블락으로부터 출력되는 출력데이터를 제1제어신호에 응답하여 래치하고 그 결과를 제2제어신호에 응답하여 다시 래치하는 출력데이터 전달부, 및 상기 출력데이터 전달부의 출력을 제3제어신호에 응답하여 외부로 출력하는 출력버퍼를 구비하며, 상기 제1제어신호는 상기 칼럼선택라인을 인에이블시키는 칼럼선택라인 인에이블 제어신호에 응답하여 발생되는 것을 특징으로 한다.
상기 제2제어신호는 외부에서 인가되는 씨스템 클락의 두 번째 상승에지에 응답하여 발생되고, 상기 제3제어신호는 상기 씨스템 클락의 세 번째 상승에지에 응답하여 발생된다. 또한 상기 칼럼선택라인 인에이블 제어신호는 내부클락에 응답하여 발생되고, 상기 내부클락은 상기 씨스템 클락에 응답하여 발생된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 동기식 디램의 데이터 출력 제어방법은, 칼럼선택라인이 인에이블되는 동안 출력데이터를 출력하는 메모리셀 어레이 블락을 구비하고 외부의 씨스템 클락에 동기되어 동작하는 동기식 디램의 데이터 출력 제어방법에 있어서, 상기 칼럼선택라인을 인에이블시키는 칼럼선택라인 인에이블 제어신호에 응답하여 제1제어신호를 발생시키는 단계, 상기 메모리셀 어레이 블락으로부터 출력되는 출력데이터를 상기 제1제어신호에 응답하여 래치시키는 단계, 상기 씨스템 클락의 두 번째 상승에지에 응답하여 제2제어신호를 발생시키는 단계, 상기 래치된 결과를 상기 제2제어신호에 응답하여 다시 래치시키는 단계, 상기 씨스템 클락의 세 번째 상승에지에 응답하여 제3제어신호를 발생시키는 단계, 및 상기 다시 래치된 결과를 상기 제3제어신호에 응답하여 외부로 출력시키는 단계를 구비하는 것을 특징으로 한다.
상기 본 발명에 따른 동기식 디램의 데이터 출력 제어방법은, 상기 제1제어신호를 발생시키는 단계전에, 상기 씨스템 클락에 응답하여 내부클락을 발생시키는 단계와, 상기 내부클락에 응답하여 상기 칼럼선택라인 인에이블 제어신호를 발생시키는 단계를 더 구비하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하겠다.
도 6은 본 발명에 따른 동기식 디램의 출력 데이터패쓰의 블락도이고, 도 7은 도 6에 도시된 제어신호들을 발생하는 제어신호 발생부의 블락도이다.
도 6을 참조하면, 본 발명에 따른 동기식 디램은, 칼럼선택라인(CSL)이 인에이블되는 동안 출력데이터를 데이터 입출력라인(DIO)로 출력하는 메모리셀 어레이블락(601)과, 상기 데이터 입출력라인(DIO)로 출력된 출력데이터를 제1제어신호(Int)에 응답하여 래치하고 그 결과를 제2제어신호(Frp)에 응답하여 다시 래치하여 출력라인(DOi)로 출력하는 출력데이터 전달부(603), 및 상기 출력데이터 전달부(603)의 출력을 제3제어신호(CLKDQ)에 응답하여 출력핀(DOUT)을 통해 외부로 출력하는 출력버퍼(605)를 구비한다.
상기 출력데이터 전달부(603)은, 상기 데이터 입출력라인(DIO)로 출력된 출력데이터를 상기 제1제어신호(Int)에 응답하여 래치, 즉 감지증폭하여 출력(LDIO)로서 출력하는 감지증폭기(603a)와, 상기 출력(LDIO)를 상기 제2제어신호(Frp)에 응답하여 다시 래치하여 상기 출력라인(DOi)로 출력하는 출력부(603b)를 포함하여 구성된다.
도 7을 참조하면, 상기 제어신호 발생부는, 외부에서 인가되는 씨스템 클락(CLOCK)을 버퍼링하여 버퍼링된 클락(BCLK)를 발생하는 클락버퍼(701)과, 상기 버퍼링된 클락(BCLK)에 응답하여 내부클락(PCLK)를 발생하는 내부클락 발생기(703)과, 상기 내부클락(PCLK)에 응답하여 CSL 인에이블 제어신호(PCSLE)를 발생하는 CSL 인에이블 제어신호 발생기(705)와, 상기 내부클락(PCLK)에 응답하여 CSL 디스에이블 제어신호(PCSLD)를 발생하는 CSL 디스에이블 제어신호 발생기(707)과, 디코드된 어드레스(DRA)에 의해 상기 칼럼선택라인(CSL)을 선택하고 상기 CSL 인에이블 제어신호(PCSLE)에 응답하여 상기 칼럼선택라인(CSL)을 인에이블시키며 상기 CSL 디스에이블 제어신호(PCSLD)에 응답하여 상기 칼럼선택라인(CSL)을 디스에이블시키는 칼럼디코더(709)와, 상기 CSL 인에이블 제어신호(PCSLE)에 응답하여 상기 제1제어신호(Int)를 발생하는 제1제어신호 발생기(715)와, 상기 씨스템 클락(CLOCK)이 버퍼링된 클락(BCLK)의 두 번째 싸이클의 상승에지에 응답하여 상기 제2제어신호(Frp)를 발생하는 제2제어신호 발생기(711), 및 상기 버퍼링된 클락(BCLK)의 세 번째 싸이클의 상승에지에 응답하여 상기 제3제어신호(CLKDQ)를 발생하는 제3제어신호 발생기(713)을 포함하여 구성된다.
도 8은 도 6 및 도 7에 도시된 본 발명에 따른 동기식 디램에서 카스 레이턴시가 3인 경우의 동작 타이밍도로서, 본 발명에 따른 데이터 출력 제어방법에 따라 동작된다.
도 8에 도시된 동작 타이밍도를 참조하여 카스 레이턴시가 3인 경우 상기 본 발명에 따른 동기식 디램의 동작을 살펴보면 다음과 같다.
먼저 외부에서 씨스템 클락(CLOCK)이 인가되면 상기 클락버퍼(701)이 버퍼링된 클락(BCLK)를 발생하고 상기 내부클락 발생기(703)이 상기 버퍼링된 클락(BCLK)에 응답하여 내부클락(PCLK)를 발생한다. 다음에 상기 내부클락(PCLK)에 응답하여 상기 CSL 인에이블 제어신호 발생기(705) 및 CSL 디스에이블 제어신호 발생기(707)이 각각 CSL 인에이블 제어신호(PCSLE) 및 CSL 디스에이블 제어신호(PCSLD)를 발생한다. 다음에 상기 칼럼디코더(709)는, 외부에서 독출명령(Read CMD) 인가후 발생되는 디코드된 어드레스(DRA)에 의해 칼럼선택라인(CSL)을 선택하고, 상기 CSL 인에이블 제어신호(PCSLE)의 상승에지에 응답하여 상기 칼럼선택라인(CSL)을 논리 "하이" 로 인에이블시키며 상기 CSL 디스에이블 제어신호(PCSLD)의 상승에지에 응답하여 상기 칼럼선택라인(CSL)을 논리 "로우" 로 디스에이블시킨다. 이에 따라 상기 칼럼선택라인(CSL)이 논리 "하이" 로 인에이블되면 상기 메모리셀 어레이 블락(601) 내부의 메모리셀의 데이터가 데이터 입출력라인(DIO)에 실리게 된다. 이때 상기 데이터 입출력라인(DIO)는 상기 칼럼선택라인(CSL)이 논리 "하이" 로 인에이블되는 기간동안 명확한(Valid) 상태를 유지한다(T1 구간). 이후 상기 칼럼선택라인(CSL)이 논리 "로우" 로 디스에이블되면 상기 데이터 입출력라인(DIO)는 불명확한(Invalid) 상태가 된다.
한편 상기 제1제어신호 발생기(715)가 상기 CSL 인에이블 제어신호(PCSLE)에 응답하여 상기 T1 구간에서 제1제어신호(Int)를 발생하고, 이에 따라 상기 출력데이터 전달부(603)의 감지증폭부(603a)가 상기 제1제어신호(Int)의 상승에지에 응답하여 상기 데이터 입출력라인(DIO)로 출력된 출력데이터를 래치, 즉 감지증폭하여 출력(LDIO)로서 출력한다. 다음에 상기 제2제어신호 발생기(711)이 상기 씨스템 클락(CLOCK)의 두 번째 싸이클의 상승에지에 응답하여 제2제어신호(Frp)를 발생하고, 이에 따라 상기 출력데이터 전달부(603)의 상기 출력부(603b)가 상기 제2제어신호(Frp)의 상승에지에 응답하여 상기 출력(LDIO)를 다시 래치하여 상기 출력라인(DOi)로 출력한다.
다음에 상기 제3제어신호 발생기(713)이 상기 씨스템 클락(CLOCK)의 세 번째 싸이클의 상승에지에 응답하여 상기 제3제어신호(CLKDQ)를 발생하고, 이에 따라 상기 출력버퍼(605)가 상기 제3제어신호(CLKDQ)의 상승에지에 응답하여 상기 출력라인(DOi)의 데이터를 출력핀(DOUT)을 통해 외부로 출력한다.
결론적으로 상술한 본 발명에 따른 동기식 디램에서는, 상기 데이터 입출력 라인(DIO)가 명확한(Valid) 상태를 유지하는 T1 구간에서 상기 칼럼선택라인 인에이블 제어신호(PCSLE)를 이용하여 상기 제1제어신호(Int)가 발생된다. 이에 따라 동작마진을 나타내는 T2 구간이 충분히 커짐으로써 안정된 동작이 이루어진다. 즉 상기 씨스템 클락(CLOCK)의 첫 번째 싸이클에 의해 발생된 상기 데이터 입출력라인(DIO)의 데이터가 상기 씨스템 클락(CLOCK)의 첫 번째 싸이클에 의해 발생된 상기 제1제어신호(Int)의 상승에지에 의해 먼저 래치되고, 다음에 상기 씨스템 클락(CLOCK)의 두 번째 상승에지에 응답하여 발생된 상기 제2제어신호(Frp)의 상승에지에 응답하여 상기 래치된 결과가 다시 래치되어 상기 출력라인(DOi)로 출력됨으로써, 불확실한(Invalid) 데이터의 출력이 방지된다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
따라서 상술한 본 발명에 따른 동기식 디램에서는, 동작전압 및 온도등의 변화에 민감하지 않고 불명확한 데이터의 출력이 방지될 수 있는 장점이 있다.
도 1은 카스 레이턴시가 2, 3일 경우 독출동작시 출력 타이밍도
도 2는 종래의 동기식 디램의 개략적인 출력 데이터패쓰의 블락도
도 3은 도 2에 도시된 제어신호들을 발생하는 제어신호 발생부의 블락도
도 4는 도 2 및 도 3에 도시된 종래의 동기식 디램에서 카스 레이턴시가 3인 경우의 동작 타이밍도
도 5는 도 2 및 도 3에 도시된 종래의 동기식 디램에서 동작전압 및 온도등의 변화에 의해 오동작이 발생되는 경우의 타이밍도
도 6은 본 발명에 따른 동기식 디램의 출력 데이터패쓰의 블락도
도 7은 도 6에 도시된 제어신호들을 발생하는 제어신호 발생부의 블락도
도 8은 도 6 및 도 7에 도시된 본 발명에 따른 동기식 디램에서 카스 레이턴시가 3인 경우의 동작 타이밍도

Claims (2)

  1. 외부의 씨스템 클락에 동기되어 동작하고 CAS(Column Address Strobe) 레이턴시가 N(N는 자연수)인 동기식 디램에 있어서,
    칼럼선택라인이 인에이블되는 동안 출력데이터를 출력하는 메모리셀 어레이 블락;
    상기 메모리셀 어레이 블락으로부터 출력되는 출력데이터를 제1제어신호의 활성화에 응답하여 래치하고 그 결과를 제2제어신호의 활성화에 응답하여 다시 래치하는 출력데이터 전달부; 및
    상기 출력데이터 전달부의 출력을 제3제어신호의 활성화에 응답하여 외부로 출력하는 출력버퍼를 구비하며,
    상기 제1제어신호는 상기 칼럼선택라인을 인에이블시키는 칼럼선택라인 인에이블 제어신호의 활성화에 응답하여 활성화되고, 상기 제2제어신호는 독출명령이 인가된 후 상기 씨스템 클럭의 두 번째 상승에지에 응답하여 활성화되고, 상기 제3제어신호는 상기 독출명령이 인가된 후 상기 씨스템 클럭의 N 번째 상승에지에 응답하여 활성화되며, 상기 칼럼선택라인 인에이블 제어신호는 상기 씨스템 클락에 응답하여 발생되는 내부클락에 응답하여 발생되는 것을 특징으로 하는 동기식 디램.
  2. 칼럼선택라인이 인에이블되는 동안 출력데이터를 출력하는 메모리셀 어레이 블락을 구비하며, 외부의 씨스템 클락에 동기되어 동작하고 CAS(Column Address Strobe) 레이턴시가 N(N는 자연수)인 동기식 디램의 데이터 출력 제어방법에 있어서,
    상기 씨스템 클락에 응답하여 내부클락을 발생시키는 단계;
    상기 내부클락에 응답하여, 상기 칼럼선택라인을 인에이블시키는 칼럼선택라인 인에이블 제어신호를 발생시키는 단계;
    상기 칼럼선택라인 인에이블 제어신호의 활성화에 응답하여 제1제어신호를 활성화시키는 단계;
    상기 메모리셀 어레이 블락으로부터 출력되는 출력데이터를 상기 제1제어신호의 활성화에 응답하여 래치시키는 단계;
    독출명령이 인가된 후 상기 씨스템 클락의 두 번째 상승에지에 응답하여 제2제어신호를 활성화시키는 단계;
    상기 래치된 결과를 상기 제2제어신호의 활성화에 응답하여 다시 래치시키는 단계;
    상기 독출명령이 인가된 후 상기 씨스템 클락의 N 번째 상승에지에 응답하여 제3제어신호를 활성화시키는 단계; 및
    상기 다시 래치된 결과를 상기 제3제어신호의 활성화에 응답하여 외부로 출력시키는 단계를 구비하는 것을 특징으로 하는 동기식 디램의 데이터 출력 제어방법.
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