KR100303805B1 - 무효데이터의출력을방지하는기능을갖는동기형반도체기억장치 - Google Patents

Abstract

동기형 반도체 기억 장치의 출력 제어 회로(100)에 포함되는 리세트 신호 발생 회로(50)는, 제 2 출력 스테이지에 데이터를 전송하는 상보 데이터 버스를 소정의 타이밍으로 리세트하는 리세트 신호 ZRDFPC와 판독 마스크 신호에 대응하는 내부 제어 신호 ZDQM의 논리곱을 취해, 최종 출력 스테이지에 데이터를 전송하는 상보 데이터 버스를 리세트하는 리세트 신호 ZRDPC를 출력한다. 이에 따라, 무효 데이터가 상보 데이터 버스 RD, ZRD 상에서 리세트된다.

Description

무효 데이터의 출력을 방지하는 기능을 갖는 동기형 반도체 기억 장치{SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE HAVING FUNCTION OF INHIBITING OUTPUT OF INVALID DATA}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 외부 클럭 신호에 응답하여 동작을 실행하는 동기형 반도체 기억 장치에 관한 것이다.

고속 액세스를 목적으로 하여 개발된 동기형 반도체 기억 장치는, 데이터의 판독 또는 기입에 필요한 동작(명령)은, 전부 외부로부터 안정된 주기로 인가되는 클럭(외부 클럭 신호)에 동기하여 실행된다.

여기서, 종래의 동기형 반도체 기억 장치 주요부의 구성에 대하여, 도 11을이용하여 설명한다.

도 11에 도시하는 종래의 동기형 반도체 기억 장치(9000)는, 복수의 뱅크(도 11에 있어서는, B0이 대표적으로 도시되어 있음), 출력단(10) 및 출력 제어 회로(20)를 구비한다.

동기형 반도체 기억 장치(9000)는 외부 클럭 신호에 동기한 내부 클럭 신호를 발생하는 내부 클럭 발생 회로(도시하지 않음)를 구비하고, 판독 명령이 외부로부터 입력되면, 이 내부 클럭 신호에 동기하여 뱅크 B0으로부터 데이터가 판독된다. 뱅크 B0으로부터 판독된 데이터는, 출력 제어 회로(20)로부터 출력되는 신호에 근거하여, 출력단(10)으로부터 데이터 입출력 단자 DQ에 출력된다. 판독 동작시에 판독 마스크 신호(EXTDQM이라고 기재함)가 외부로부터 입력되면, 소정의 타이밍에서의 데이터의 출력이 마스크(금지)된다.

여기서, 출력단(10)의 구성에 대하여 설명한다. 출력단(10)은 제 1 출력 스테이지 C1, 제 2 출력 스테이지 C2 및 최종 출력 스테이지 C3을 구비한다.

제 1 출력 스테이지 C1은 프리 앰프(11) 및 게이트 회로(12)를 포함한다. 프리 앰프(11)와 게이트 회로(12)는, 상보 데이터 버스 RDA, ZRDA에 의해 접속되어 있다. 프리 앰프(11)는 뱅크 B0으로부터 판독된 데이터를 증폭한다. 게이트 회로(12)는 게이트 제어 신호 ZBEST(0)에 응답하여, 프리 앰프(11)로부터 출력되는 데이터를 상보 데이터 버스 RDF, ZRDF에 출력한다.

또, 뱅크가 4개 있는 경우, 뱅크 B0 이외의 뱅크(도시하지 않음)의 데이터는, 마찬가지로 출력 제어 회로(20)로부터 출력되는 게이트 제어 신호 ZBEST(1),ZBEST(2), ZBEST(3)에 응답하여, 상보 데이터 버스 RDF, ZRDF에 전송된다. 즉, 이들 게이트 제어 신호 ZBEST(0), …에 의해, 어느 하나의 뱅크로부터 출력되는 데이터가, 선택적으로 상보 데이터 버스 RDF, ZRDF에 전송된다.

제 2 출력 스테이지 C2는 게이트 회로(13) 및 래치 회로(14)를 구비한다. 게이트 회로(13)는 게이트 제어 신호 RDGATE에 응답하여, 상보 데이터 버스 RDF, ZRDF의 데이터를 취입한다. 래치 회로(14)는 게이트 회로(13)로부터 수신하는 데이터를 래치하여, 상보 데이터 버스 RD, ZRD에 출력한다.

최종 출력 스테이지 C3은 게이트 회로(15) 및 출력 버퍼(16)를 구비한다. 게이트 회로(15)는 게이트 제어 신호 CLKOEN에 응답하여, 상보 데이터 버스 RD, ZRD의 데이터를 취입한다. 출력 버퍼(16)는 게이트 회로(15)로부터 수신하는 데이터를 증폭하여 데이터 입출력 단자 DQ에 출력한다.

또한, 상보 데이터 버스 RDF, ZRDF에는, P 채널형 MOS 트랜지스터 P1이 접속된다. 트랜지스터 P1은 리세트 제어 신호 ZRDFPC에 응답하여, 상보 데이터 버스 RDF, ZRDF를 리세트 상태로 한다.

또한, 상보 데이터 버스 RD, ZRD에는, P 채널형 MOS 트랜지스터 P2가 접속된다. 트랜지스터 P2는 리세트 제어 신호 ZRDPC에 응답하여, 상보 데이터 버스 RD, ZRD를 리세트 상태로 한다.

다음에, 출력 제어 회로(20)에 대하여 설명한다.

출력 제어 회로(20)는 출력단(10)에 있어서의 데이터의 흐름을 제어하기 위한 각종 신호를 발생한다. 도 11에 있어서는, 리세트 신호 발생 회로(21), 게이트제어 신호 발생 회로(22), 리세트 신호 발생 회로(23), 게이트 제어 신호 발생 회로(24) 및 출력 제어 신호 발생 회로(25)가 대표적으로 도시되어 있다.

리세트 신호 발생 회로(21)는 트랜지스터 P1의 ON/OFF를 제어하는 리세트 신호 ZRDFPC를 출력한다. 게이트 제어 신호 발생 회로(22)는 게이트 회로(13)의 개폐를 제어하는 게이트 제어 신호 RDGATE를 출력한다. 리세트 신호 발생 회로(23)는 트랜지스터 P2의 ON/OFF를 제어하는 리세트 신호 ZRDPC를 출력한다. 게이트 제어 신호 발생 회로(24)는 게이트 회로(15)의 개폐를 제어하는 게이트 제어 신호 CLKOEN을 출력한다. 출력 제어 신호 발생 회로(25)는 출력 버퍼(16)의 동작을 제어하는 출력 인에이블 신호 OEM을 출력한다.

다음에, 출력 제어 신호 발생 회로(25)와 최종 출력 스테이지 C3의 회로 구성에 대하여, 도 12를 더 참조하여 설명한다.

우선, 최종 출력 스테이지 C3에 대하여 설명한다. 도 12에 도시하는 바와 같이 게이트 회로(15)는, NAND 회로 N3, N4, N5 및 N6 및 인버터 회로 I2를 포함한다. NAND 회로 N4는 상보 데이터 버스 RD, ZRD와 접속된다. NAND 회로 N3은 게이트 제어 신호 CLKOEN과 전원 전압 VDD를 수신한다. 인버터 회로 I2는 NAND 회로 N3의 출력을 반전하여 출력한다. NAND 회로 N5는 데이터 버스 RD, NAND 회로 N4의 출력 노드 및 인버터 회로 I2의 출력 노드와 접속된다. 또한, NAND 회로 N6은 데이터 버스 ZRD, NAND 회로 N4의 출력 노드 및 인버터 회로 I2의 출력 노드와 접속된다. 게이트 회로(15)는 게이트 제어 신호 CLKOEN에 응답하여, 상보 데이터 버스 RD, ZRD의 데이터를 출력 버퍼(16)에 전송한다.

출력 버퍼(16)는 드라이버(17)와 래치 회로(18)로 구성된다. 래치 회로(18)는 인버터 회로 I1, NAND 회로 N1 및 N2, AND 회로 A1 및 A2, NOR 회로 NR1 및 NR2을 포함한다. 래치 회로(18)는 게이트 회로(15)로부터 출력되는 신호를 래치하여, 상보 데이터 버스 DQ0, ZDQ0에 출력한다. 래치 회로(18)는 출력 제어 신호 발생 회로(25)로부터 출력되는 출력 인에이블 신호 OEM에 의해, 그 동작이 제어된다.

드라이버(17)는 상보 데이터 버스 DQ0 및 ZDQ0과 접속된다. 드라이버(17)는 상보 데이터 버스 DQ0, ZDQ0의 데이터를 수신하고, 이것을 증폭하여 데이터 입출력 단자 DQ에 출력한다.

다음에, 출력 제어 신호 발생 회로(25)에 대하여 간단히 설명한다. 도 12에 도시하는 바와 같이 출력 제어 신호 발생 회로(25)는, 쉬프트 회로(30 및 31), NAND 회로 N19 및 인버터 회로 I4를 포함한다.

쉬프트 회로(31)는 CAS 레이턴시 CL에 따른 시간만큼, 신호 OEMF를 쉬프트하여 출력(신호 OEMST)한다. 여기서, CAS 레이턴시 CL이란, 판독 명령 READ가 입력된 후, 몇 클럭째에 데이터를 출력하기 시작하는가를 나타내는 값이다. 또한, 신호 OEMF란, 버스트 길이 BL(몇 클럭분의 판독 데이터를 출력하는가를 나타내는 값)분만큼 H 레벨이 유지되는 신호로서, 판독 명령 READ에 근거하여 발생한다.

쉬프트 회로(30)는 NAND 회로 N11, N12, N13, N14, N15, N16, N17 및 N18을 포함한다. 쉬프트 회로(30)는 내부 클럭 신호 CLK(및 이것을 반전한 클럭 신호 ZCLK)에 대하여, 내부 제어 신호 ZDQM을 1 클럭분만큼 지연시켜 출력한다. 여기서, 내부 제어 신호 ZDQM이란, 판독 마스크 신호 EXTDQM에 대응하는 역상(逆相)의내부 신호이다.

NAND 회로 N19는 신호 OEMST와 쉬프트 회로(30)의 출력 신호를 입력에서 수신한다. 인버터 회로 I4는 NAND 회로 N19의 출력 신호를 입력에서 수신하여, 이것을 반전시켜 출력(출력 인에이블 신호 OEM)한다.

동기형 반도체 기억 장치(9000)는, 상기에 나타내는 리세트 신호, 게이트 제어 신호에 근거하여, 뱅크로부터 판독된 데이터를 파이프 라인 동작에 의해, 순차적으로 외부에 출력한다.

다음에, 종래의 동기형 반도체 기억 장치의 동작에 대하여, 타이밍차트인 도 13의 (a)∼(q)를 이용하여 설명한다.

이하의 설명에 있어서는, CAS 레이턴시 CL을 3, 버스트 길이 BL을 4로 하여, 뱅크 B0에 대한 판독 동작을 설명한다.

또한, 내부 클럭 신호 CLK는 시각 t1, t2, t3, …의 타이밍에서 상승하는 것으로 한다. 또한, 1개의 뱅크 B0에 대해서만 판독 동작을 실행하는 것으로 한다(따라서, 게이트 제어 신호 ZBEST(0)는 항상 L로 고정되어 있음). 또한, 판독 마스크 신호 EXTDQM은 시각 t5에서 입력되는 것으로 한다(이 경우, 레이턴시를 2로 하면, 시각 t7에서 출력되는 데이터가 마스크됨).

도 13의 (a)∼(q)에 도시하는 바와 같이 시각 t1에서 활성 명령 ACT(워드선의 활성화)가 입력되고, 또한 시각 t3에서 판독 명령 READ가 입력되면, 컬럼 선택 신호 CSL이 H 레벨로 상승하여, 뱅크 B0의 컬럼계가 활성화된다. 이에 따라, 1번째의 판독 데이터(시각 t3에서 판독된 데이터)가 프리 앰프(11)에 전송된다. 프리앰프(11)는 이것을 증폭한다. 프리 앰프(11)에 의해 증폭된 데이터가, 상보 데이터 버스 RDF, ZRDF에 전송된다.

시각 t4로 되면, 적절한 시간에 게이트 제어 신호 RDGATE가 H 레벨로 된다. 이에 따라, 상보 데이터 버스 RDF, ZRDF의 데이터가, 래치 회로(14)에 취입된다. 이에 따라, 상보 데이터 버스 RDF, ZRDF에 존재한 1번째의 판독 데이터는 상보 데이터 버스 RD, ZRD에 전송된다.

계속해서, 적절한 시간에 L 레벨의 리세트 신호 ZRDFPC가 발생하여, 이것을 게이트에서 수신하는 트랜지스터 P1이 도통함으로써, 상보 데이터 버스 RDF, ZRDF 및 상보 데이터 버스 RDA, ZRDA가 프리 차지된다.

이것에 계속해서, 2번째의 컬럼 선택 신호 CSL이 H 레벨로 상승하여, 2번째의 판독 데이터(시각 t4에서 판독된 데이터)가 프리 앰프(11)에 전송된다. 전송된 2번째의 데이터는 프리 앰프(11)에 의해 증폭되어, 다시 상보 데이터 버스 RDF, ZRDF에 전송된다.

시각 t5가 되면, 적절한 시간에 게이트 제어 신호 CLKOEN이 H 레벨로 되어, 시각 t4에서 상보 데이터 버스 RD, ZRD까지 전송된 1번째의 판독 데이터가, 출력 버퍼(16)에 취입된다.

출력 버퍼(16)에 취입된 이 데이터는 출력 인에이블 신호 OEM이 H 레벨의 상태로 된 시점에서, 데이터 입출력 단자 DQ로부터 데이터가 외부로 출력(도 13에 있어서의 Q0)된다.

계속해서, 적절한 시간에 L 레벨의 리세트 신호 ZRDPC가 발생하고, 이것을게이트에서 수신하는 트랜지스터 P2가 도통 상태로 됨으로써, 상보 데이터 버스 RD, ZRD가 프리 차지된다. 이에 따라, 다음 데이터의 전송이 가능한 상태로 된다.

계속해서, 게이트 제어 신호 RDGATE가 적절한 시간에 H 레벨로 된다. 이에 따라, 2번째의 판독 데이터가 상보 데이터 버스 RDF, ZRDF로부터 상보 데이터 버스 RD, ZRD에 전송된다.

계속해서, 적절한 시간에 L 레벨의 리세트 신호 ZRDFPC가 발생하고, 이것을 게이트에서 수신하는 트랜지스터 P1이 도통 상태로 됨으로써, 상보 데이터 버스 RDF, ZRDF 및 상보 데이터 버스 RDA, ZRDA가 프리 차지된다.

계속해서, 3번째의 컬럼 선택 신호 CSL이 H 레벨로 되어, 3번째의 판독 데이터(시각 t5에서 판독된 데이터)가 프리 앰프(11)에 전송되어 온다. 프리 앰프(11)에 의해 증폭된 이 데이터는 상보 데이터 버스 RDF, ZRDF에 전송된다.

시각 t6으로 되면, 게이트 제어 신호 CLKOEN이 H 레벨로 됨으로써, 상보 데이터 버스 RD, ZRD에 전송되어 있는 2번째의 판독 데이터가 출력 버퍼(16)에 취입된다.

그러나, 시각 t5에서 입력된 판독 마스크 신호 EXTDQM에 의해, 출력 인에이블 신호 OEM이 L 레벨로 된다. 이 때문에, 시각 t7에 있어서 데이터 입출력 단자 DQ로부터 외부로 출력될 2번째의 판독 데이터는 출력되지 않는다.

또한, 동일한 동작을 반복함으로써, 2번째의 판독 데이터를 제외하고, 1번째의 판독 데이터에 대응하여 데이터 Q0이, 3번째의 판독 데이터에 대응하여 데이터 Q2가, 4번째의 판독 데이터에 대응하여 데이터 Q3이, 각각 출력된다.

또, CAS 레이턴시 CL이 2인 경우는, 상보 데이터 버스 RDA, ZRDA, 상보 데이터 버스 RDF, ZRDF 및 상보 데이터 버스 RD, ZRD가 1 사이클중에서 동일한 움직임을 수행한다. 이 경우, 이들 상보 데이터 버스는 동시에 프리 차지된다.

상술한 바와 같이, 종래의 동기형 반도체 기억 장치(9000)는 외부로부터 안정된 주기로 인가되는 외부 클럭 신호에 동기하여 도 13에 나타내는 타이밍에서 동작함으로써, 데이터의 출력이 가능해진다.

그런데, 종래의 동기형 반도체 기억 장치(9000)의 구성에서는, 이하에 설명하는 바와 같이 마스크해야 할 데이터가 외부에 출력된다고 하는 문제가 있었다.

도 14의 (a)∼(j)에 나타내는 타이밍차트를 이용하여, 종래의 동기형 반도체 기억 장치(9000)에 있어서의 종래의 문제점을 설명한다.

데이터의 판독 타이밍은, 도 13의 (a)∼(q)에서 설명한 경우와 동일한 것으로 한다. 판독 마스크 신호 EXTDQM은 시각 t5에서 입력된다.

도 14의 (a)∼(j)에 도시하는 바와 같이 시각 t5에서 입력된 판독 마스크 신호 EXTDQM에 의해, 시각 t6에 있어서, 출력 인에이블 신호 OEM이, H 레벨로부터 L 레벨로 하강한다. 이 하강 타이밍은 출력 데이터의 데이터 홀드 tOH(통상 3ns)를 만족시키기 위해, 외부 클럭 신호 EXTCLK의 L 레벨로부터 H 레벨로의 상승 에지에 대하여, 곧바로 L 레벨로 낮출 수는 없다. 따라서, 외부 클럭 신호 EXTCLK의 상승 에지(시각 t6)보다 수 ns의 기간동안 H 레벨을 유지할 필요가 있다.

한편, 동기형 반도체 기억 장치(9000)는 상보 데이터 버스 RD, ZRD로부터 출력 버퍼(16)로, 계속해서 상보 데이터 버스 RDF, ZRDF로부터 상보 데이터 버스 RD,ZRD로, 그리고 뱅크 B0으로부터 상보 데이터 버스 RDF, ZRDF로 데이터를 전송한다고 하는 일련의 전송 동작(파이프라인 동작(pipeline operation))을 1회의 동작 클럭에서 수행할 필요가 있다. 따라서, 종래의 동기형 반도체 기억 장치(9000)에 있어서 데이터의 출력 속도(동작 속도)를 고속화하기 위해서는, 가능하면 고속으로 게이트 제어 신호 CLKOEN을 상승시켜, 데이터를 출력 버퍼(16)로 고속으로 취입할 필요가 있다.

따라서, 이들 요구를 만족시키고자 하면, 게이트 제어 신호 CLKOEN이 상승한 시점에서, 출력 인에이블 신호 OEM이 H 레벨의 상태를 유지하고 있는 상태가 발생한다(도 14의 (d)의 시각 t6에 있어서의 출력 인에이블 신호 OEM 참조). 이에 따라, 판독 마스크가 걸려 있음에도 불구하고, 마스크되어야 할 데이터가 출력 버퍼(16)에 취입되고, 또한 외부에 출력된다(도 14의 (j)의 시각 t6에 있어서의 출력 DOUT 참조)고 하는 문제가 있었다.

이것은, 본래 출력해서는 안되는 데이터(이하, 무효 데이터라고 칭함)인, 가령 외부에 출력되면 무효 데이터를 수신하는 수취(受取)측의 시스템에 있어서, 오동작이 발생한다고 하는 문제가 발생한다.

그러므로, 본 발명의 목적은, 이러한 문제를 해결하기 위해 행해진 것으로서, 판독 마스크가 걸린 경우에, 무효 데이터의 출력을 방지하여, 고속이면서 또한 정확하게 동작할 수 있는 동기형 반도체 기억 장치를 제공하는 것이다.

도 1은 본 발명의 실시예 1에 있어서의 동기형 반도체 기억 장치(1000) 주요부의 구성의 일례를 나타내는 개략 블럭도,

도 2는 본 발명의 실시예 1에 있어서의 출력 제어 회로(100) 주요부의 구성의 일례를 나타내는 회로도,

도 3은 도 2에 도시하는 리세트 신호 발생 회로(50)의 구체적 구성의 일례를 나타내는 회로도,

도 4의 (a)∼(o)는 본 발명의 실시예 1에 있어서의 동기형 반도체 기억 장치(1000)의 동작을 설명하기 위한 타이밍차트,

도 5는 본 발명의 실시예 2의 출력 제어 회로(200) 주요부의 구성의 일례를 나타내는 블럭도,

도 6은 도 5에 도시하는 게이트 제어 신호 발생 회로(60)의 구체적 구성의 일례를 나타내는 회로도,

도 7의 (a)∼(n)은 본 발명의 실시예 2에 있어서의 동기형 반도체 기억 장치의 동작을 설명하기 위한 타이밍차트,

도 8은 본 발명의 실시예 3의 출력 제어 회로(300) 주요부의 구성의 일례를 나타내는 블럭도,

도 9는 도 8에 도시하는 게이트 제어 신호 발생 회로(70)의 구체적 구성의 일례를 나타내는 회로도,

도 10의 (a)∼(m)은 본 발명의 실시예 3에 있어서의 동기형 반도체 기억 장치의 동작을 설명하기 위한 타이밍차트,

도 11은 종래의 동기형 반도체 기억 장치(9000) 주요부의 구성을 나타내는 개략 블럭도,

도 12는 종래의 동기형 반도체 기억 장치(9000)에 포함되는 출력 제어 신호 발생 회로(25)와 최종 출력 스테이지 C3의 구성을 나타내는 회로도,

도 13의 (a)∼(q)는 종래의 동기형 반도체 기억 장치(9000)의 동작을 설명하기 위한 타이밍차트,

도 14의 (a)∼(j)는 종래의 동기형 반도체 기억 장치(9000)의 문제점을 설명하기 위한 타이밍차트.

도면의 주요 부분에 대한 부호의 설명

1 : 제어 회로 2 : 내부 클럭 발생 회로

3 : 어드레스 버퍼 4 : 모드 세트 설정 회로

5 : 액트 신호 발생 회로 6 : 로우계 제어 회로

7 : 워드 드라이버 9 : 메모리 셀 어레이

8 : 센스 앰프/IO 10 : 출력단

11 : 프리 앰프 12, 13, 15 : 게이트 회로

14 : 래치 회로 16 : 출력 버퍼

17 : 드라이버 18 : 래치 회로

21, 23, 50 : 리세트 신호 발생 회로

22, 24, 60, 70 : 게이트 제어 신호 발생 회로

25 : 출력 제어 신호 발생 회로 P1, P2 : 트랜지스터

C1, C2, C3 : 출력 스테이지 100, 200, 300 : 출력 제어 회로

1000 : 동기형 반도체 기억 장치

본 발명에 의한 동기형 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와 메모리 셀 어레이의 행에 대응하여 마련되는 복수의 워드선을 각각이 포함하는 복수의 뱅크와, 외부 클럭 신호에 동기한 내부 클럭 신호를 출력하는 내부 클럭 발생 회로와, 외부로부터 입력되는 판독 명령에 응답하여, 내부 클럭 신호에 동기하여 대응하는 뱅크의 메모리 셀로부터 데이터를 판독하는 판독 회로와, 판독 회로가 판독한 데이터를 전송하는 데이터 버스와, 데이터 버스로부터 전송되는 데이터를 수신하여, 데이터 출력 단자에 출력하는 출력 회로와, 데이터 버스를 리세트 상태로 하는 리세트 회로와, 리세트 회로에 의한 리세트의 타이밍을 제어하는 출력 제어 회로를 구비하고, 출력 제어 회로는 판독 회로로부터 출력되는 데이터의 외부로의 출력을 소정의 타이밍에서 금지하는 마스크 신호에 응답하여, 데이터 버스를 리세트 상태로 한다.

즉 본 발명의 주된 이점은, 데이터의 외부로의 출력을 금지하는 마스크 신호에 응답하여, 무효 데이터가 존재하는 데이터 버스를 리세트 상태로 함으로써, 무효 데이터가 외부로 출력되는 것을 방지할 수 있어, 이것에 의해 출력 데이터의 데이터 홀드 기간을 확보하면서, 또한 고속의 정확한 동작이 보증된다고 하는 점에 있다.

본 발명의 다른 국면에 따르면, 동기형 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와 메모리 셀 어레이의 행에 대응하여 마련되는 복수의 워드선을 각각이 포함하는 복수의 뱅크와, 외부 클럭신호에 동기한 내부 클럭 신호를 출력하는 내부 클럭 발생 회로와, 외부로부터 입력되는 판독 명령에 응답하여, 내부 클럭 신호에 동기하여 대응하는 뱅크의 메모리 셀로부터 데이터를 판독하는 판독 회로와, 판독 회로가 판독한 데이터를 전송하는 데이터 버스와, 데이터 버스로부터 전송되는 데이터를 수신하여, 데이터 출력 단자에 출력하는 출력 회로와, 판독 수단으로부터 데이터 버스로의 데이터의 전송을 제어하는 출력 제어 회로를 구비하고, 출력 제어 회로는 판독 회로로부터 출력되는 데이터의 외부로의 출력을 소정의 타이밍에서 금지하는 마스크 신호에 응답하여, 판독 회로로부터 데이터 버스로의 데이터 전송을 금지한다.

즉, 본 발명의 다른 이점은, 데이터의 외부로의 출력을 금지하는 마스크 신호에 응답하여, 판독 회로로부터 데이터 버스 사이의 데이터 전송을 금지하는 것에 의해, 무효 데이터가 외부로 출력되는 것을 방지할 수 있고, 이에 따라, 출력 데이터의 데이터 홀드 기간을 확보하면서, 또한 고속의 정확한 동작이 보증된다고 하는 점에 있다.

본 발명의 다른 국면에 따르면 동기형 반도체 기억 장치는, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와 메모리 셀 어레이의 행에 대응하여 마련되는 복수의 워드선을 각각이 포함하는 복수의 뱅크와, 외부 클럭 신호에 동기한 내부 클럭 신호를 출력하는 내부 클럭 발생 회로와, 외부로부터 입력되는 판독 명령에 응답하여, 내부 클럭 신호에 동기하여 대응하는 뱅크의 메모리 셀로부터 데이터를 판독하는 판독 회로와, 판독 회로가 판독한 데이터를 전송하는 데이터 버스와, 데이터 버스로부터 전송되는 데이터를 수신하여, 데이터 출력 단자에 출력하는 출력 회로와, 출력 회로에 의한 데이터 취입의 타이밍을 제어하는 출력 제어 회로를 구비하고, 출력 제어 회로는 판독 회로로부터 출력되는 데이터의 외부로의 출력을 소정의 타이밍에서 금지하는 마스크 신호에 응답하여 데이터 버스로부터의 데이터의 출력 회로로의 취입을 금지한다.

즉, 본 발명의 다른 이점은 데이터의 외부로의 출력을 금지하는 마스크 신호에 응답하여, 최종단의 출력 회로로의 데이터의 취입을 금지함으로써, 무효 데이터가 외부로 출력되는 것을 방지할 수 있고, 이에 따라, 출력 데이터의 데이터 홀드 기간을 확보하면서, 또한 고속의 정확한 동작이 보증되는 점에 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

바람직한 실시예의 설명

(실시예 1)

본 발명의 실시예 1에 있어서의 동기형 반도체 기억 장치에 대하여 설명한다. 본 발명의 실시예 1에 있어서의 동기형 반도체 기억 장치는, 판독 마스크가 걸린 경우에, 판독 데이터를 전송하는 데이터 버스의 리세트 타이밍을 제어함으로써 무효 데이터의 외부로의 출력을 방지하는 것을 가능하게 하는 것이다.

본 발명의 실시예 1에 있어서의 동기형 반도체 기억 장치(1000)의 전체 구성에 대하여 도 1을 이용하여 설명한다.

이하의 설명에 있어서 종래의 동기형 반도체 기억 장치(9000)와 동일한 구성요소에는, 동일한 부호 또는 동일한 기호를 부여하고, 그 설명을 생략한다.

도 1에 도시하는 동기형 반도체 기억 장치(1000)는, 제어 회로(1), 내부 클럭 발생 회로(2), 어드레스 버퍼(3), 모드 세트 설정 회로(4), 액트 신호 발생 회로(5) 및 복수의 뱅크(도 1에 있어서는 B0, B1, B2 및 B3)를 포함한다.

뱅크 B0, B1, B2 및 B3은, 각각 로우계 제어 회로(6), 워드 드라이버(7), 메모리 셀 어레이(9), 센스 앰프 및 IO 게이트를 포함한다. 도 1에 있어서는, 센스 앰프와 IO 게이트를 1개의 블럭(8)으로 나타내고 있다. 각각의 뱅크는 독립적으로 워드선의 활성화, 데이터의 판독, 데이터의 기입 및 워드선의 비활성화를 실행할 수 있다.

메모리 셀 어레이(9)는 행렬 형상으로 배치된 복수의 메모리 셀 M을 포함하고, 메모리 셀 M 각각은 행 방향에 대응하여 마련된 워드선 WL과 열 방향에 대응하여 마련된 비트선쌍 BL, /BL의 교점에 접속되어 있다.

제어 회로(1)는 판독 마스크 신호 EXTDQM을 포함하는 외부 제어 신호(외부 어드레스 스트로브 신호/RAS, 컬럼 어드레스 스트로브 신호/CAS, 외부 기입 인에이블 신호/WE 등)를 수신하여, 대응하는 내부 제어 신호(ZDQM, RAS, CAS, WE 등)를 출력한다.

내부 클럭 발생 회로(2)는 외부 클럭 신호 EXTCLK를 취입하여, 내부 동작을 제어하는 내부 클럭 신호 CLK를 출력한다.

어드레스 버퍼(3)는 외부로부터 수신하는 어드레스 신호 A를 취입하여, 내부 어드레스 신호를 출력한다. 어드레스 신호 A는 행 어드레스 신호 X와 열 어드레스신호 Y가 시분할적으로 다중화되어 인가된다. 또한, 어드레스 버퍼(3)는 도시하지않은 뱅크 어드레스 디코더를 구비하고, 어드레스 신호 A를 디코드하여, 대응하는 뱅크를 지정하는 뱅크 디코드 신호를 출력한다.

액트 신호 발생 회로(5)는 외부로부터 입력되는 활성 명령에 응답하여, 지정된 뱅크의 로우계 제어 회로(6)를 제어하는 액트 개시 신호를 출력한다.

로우계 제어 회로(6) 각각은 대응하는 액트 개시 신호를 수신하면, 대응하는 비트선을 프리 차지하기 위한 프리 차지 신호를 비활성화 상태로, 또한 워드 드라이버(7)를 활성화하는 워드 드라이버 활성화 신호를 활성 상태로, 또한 센스 앰프를 활성화하는 센스 앰프 활성화 신호를 활성 상태로 각각 출력한다.

이 결과, 메모리 셀 어레이(9)를 구성하는 비트선쌍 BL, /BL은 프리 차지 상태로부터 개방되어, 워드선 WL이 H 레벨로 상승한다. 그리고 메모리 셀 M에 축적된 데이터가 센스 앰프에 의해 증폭된다.

외부로부터 판독 명령 READ가 입력되면, 센스 앰프에 의해 래치되어 있는 데이터가 I0 게이트를 거쳐서, 후술하는 출력단(10)에 전송된다.

또, 모드 세트 설정 회로(4)는 외부 신호에 응답하여 특정한 모드를 설정하는 회로로서, 제어 회로(1) 및 어드레스 버퍼(3)로부터 수신하는 신호(모드 레지스트 세트 명령)에 응답하여, 모드 신호를 출력한다. 이에 따라, CAS 레이턴시 CL, 버스트 길이 BL이라고 한 다양한 모드를 설정할 수 있다.

또한 동기형 반도체 기억 장치(1000)는 출력단(10) 및 출력 제어 회로(100)를 포함한다.

출력 제어 회로(100)는 판독 마스크가 걸린 경우, 무효 데이터를 데이터 버스상에서 리세트하도록(통상과는 다른 타이밍으로) 리세트 신호를 발생한다. 이에 따라, 출력 인에이블 신호 OEM이 H 레벨의 상태이고, 지연되어 L 레벨로 변화한 경우이더라도, 무효 데이터의 외부로의 출력을 방지할 수 있다.

다음에, 본 발명의 실시예 1의 출력 제어 회로(100)의 구성의 일례에 대하여, 도 2를 이용하여 설명한다.

도 2에 도시하는 출력 제어 회로(100)는, 리세트 신호 발생 회로(50)를 포함한다. 리세트 신호 발생 회로(50)는 내부 클럭 신호 CLK, 리세트 신호 발생 회로(21)로부터 출력되는 리세트 신호 ZRDFPC 및 내부 제어 신호 ZDQM에 근거하여, 트랜지스터 P2의 ON/OFF를 제어하는 리세트 신호 ZRDPC를 출력한다. 그 밖의 신호에 대해서는, 종래와 동일한 타이밍으로 발생한다.

다음에, 도 2에 도시하는 리세트 신호 발생 회로(50)의 구체적 구성의 일례에 대하여 도 3을 이용하여 설명한다.

도 3은 도 2에 도시하는 리세트 신호 발생 회로(50)의 구체적 구성의 일례를 나타내는 회로도이다. 도 3에 도시하는 리세트 신호 발생 회로(50)는, 종래의 리세트 신호 발생 회로(23), 인버터 회로 I51, I52 및 I55, NAND 회로 N53 및 논리 게이트 N54를 포함한다. 이하, 간단히 하기 위해, 종래의 리세트 신호 발생 회로(23)의 출력을 리세트 신호 ZRDPC0이라고 표기한다. 리세트 신호 ZRDPC0의 상승 타이밍은, 도 13의 (l)로 나타낸 바와 같다.

내부 제어 신호 ZDQM이 L 레벨인 경우(판독 마스크가 걸린 상태), 리세트 신호 발생 회로(50)는, 내부 제어 신호 ZDQM과 상보 데이터 버스 RDF, ZRDF의 전위 레벨을 제어하는 리세트 신호 ZRDFPC의 논리곱을 취하여, 이것을 리세트 신호 ZRDPC로서 출력한다.

한편, 내부 제어 신호 ZDQM이 H 레벨인 경우, 리세트 신호 발생 회로(50)는, 리세트 신호 ZRDPC0을 그대로 리세트 신호 ZRDPC로서 출력한다. 즉, 종래와 동일한 타이밍에서 리세트 신호 ZRDPC가 발생한다.

다음에, 본 발명의 실시예 1에 있어서의 반도체 기억 장치(1000)의 동작에 대하여 타이밍차트인 도 4의 (a)∼(o)를 이용하여 설명한다.

도 4의 (a)∼(o)에 있어서 판독 동작은, 시각 t3으로부터 시작되어, 시각 t3, t4, t5 …에서 대응하는 뱅크 B0의 메모리 셀로부터 데이터의 판독이 행해진다. 판독 마스크 신호 EXTDQM은 시각 t5에서 입력되고, 시각 t7에서 외부에 출력될 예정인 데이터가 마스크되는 것으로 한다.

도 4에 도시하는 바와 같이 시각 t1에서 뱅크 B0에 대해 활성 명령 ACT(워드선의 활성화 명령)가 입력되면, 행 어드레스 신호 X에 대응하는 뱅크 B0의 워드선 WL이 활성화하여, 메모리 셀의 데이터가 센스 앰프에서 센스된다.

시각 t3에서 뱅크 B0에 대해 판독 명령 READ가 입력되면, 뱅크 B0의 컬럼계가 활성화된다. 이에 따라, 열 어드레스 신호 Y에 대응하는 메모리 셀의 데이터가 센스 앰프로부터 프리 앰프(11)로 전송된다. 프리 앰프(11)는 이것을 증폭한다. 또한, 게이트 제어 신호 ZBEST(0)가 적절한 시각에서 L 레벨로 된다. 이에 따라, 프리 앰프(11)에서 증폭된 1번째의 판독 데이터(시각 t3에서 판독된 데이터)가, 상보 데이터 버스 RDF, ZRDF에 전송된다.

시각 t4에서는 게이트 제어 신호 RDGATE가 H 레벨로 되기 때문에, 상보 데이터 버스 RDF, ZRDF의 데이터가 상보 데이터 버스 RD, ZRD에 전송된다.

계속해서, 리세트 제어 신호 ZRDFPC가 L 레벨로 되기 때문에, 상보 데이터 버스 RDF, ZRDF가 리세트 상태로 된다.

시각 t5에서는, 게이트 제어 신호 CLKOEN이 H 레벨로 되기 때문에, 상보 데이터 버스 RD, ZRD의 데이터가 최종 출력 스테이지 C3에 취입된다. 최종 출력 스테이지 C3에 취입된 1번째의 판독 데이터는, 출력 인에이블 신호 OEM이 H 레벨로 된 시점에서 데이터 입출력 단자 DQ로부터 외부로 출력된다.

계속해서, 리세트 신호 ZRDPC가 L 레벨로 되기 때문에, 상보 데이터 버스 RD, ZRD가 리세트 상태로 된다. 계속해서, 게이트 제어 신호 RDGATE가 H 레벨로 되기 때문에, 상보 데이터 버스 RDF, ZRDF의 2번째의 판독 데이터(시각 t4에서 판독된 무효 데이터)가 상보 데이터 버스 RD, ZRD에 전송된다.

상보 데이터 버스 RDF, ZRDF로부터 상보 데이터 버스 RD, ZRD로의 데이터 전송이 완료된 후에, 리세트 제어 신호 발생 회로(50)에 의해 또한 리세트 신호 ZRDPC가 더 발생하기 때문에, 상보 데이터 버스 RD, ZRD가 리세트 상태로 된다. 이에 따라, 종래라면 데이터 버스 RD, ZRD에 존재할 무효 데이터가 소멸된다.

이 결과, 시각 t6에 있어서, 게이트 제어 신호 CLKOEN에 의해 게이트 회로(15)가 개방되지만, 최종 출력 스테이지 C3에 무효 데이터가 취입되지 않는다.

이 경우, 최종 출력 스테이지 C3에는, 2번째의 판독 데이터가 유지되어 있다. 따라서, 이 시점에서 출력 인에이블 신호 OEM이 H 레벨인 상태이더라도, 2번째의 판독 데이터가 출력되게 되어, 무효 데이터는 외부로 출력되지 않는다. 또, 이것 이후의 동작에 대해서는, 종래와 동일한 타이밍으로 실행된다.

즉, 출력 제어 회로(100)에 의해, 내부 제어 신호 ZDQM이 L 레벨인 경우, 상보 데이터 버스 RDF, ZRDF로부터 상보 데이터 버스 RD, ZRD로 무효 데이터가 전송된 후에 있어서 또한 최종 출력 스테이지 C3이 상보 데이터 RD, ZRD로부터 데이터를 취입하기 전에, 무효 데이터가 리세트(상보 데이터 버스 RD, ZRD가 리세트)된다.

이에 따라, 동기형 반도체 기억 장치(1000)는 출력 인에이블 신호 OEM이 H 레벨의 상태이고, 지연되어 L 레벨로 변화한 경우이더라도, 무효 데이터의 외부로의 출력을 방지할 수 있다. 이 결과, 고속의 정확한 동작이 보증된다.

또, 상기의 설명에 있어서는, 무효 데이터를 데이터 버스 RD, ZRD 상에서 리세트하기 위해서, 트랜지스터 P1의 ON/OFF를 제어하는 리세트 제어 신호 ZRDFPC를 이용하였지만, 상보 데이터 버스 RDF, ZRDF로부터 상보 데이터 버스 RD, ZRD로의 데이터 전송이 완료된 다음에 상보 데이터 버스 RD, ZRD로부터 최종 출력 스테이지 C3로의 데이터의 취입이 시작되기까지의 기간동안에 상보 데이터 버스 RD, ZRD를 리세트하는 신호이면, 어느쪽의 신호에 있어서도 이러한 목적을 달성할 수 있다.

(실시예 2)

본 발명의 실시예 2에 있어서의 동기형 반도체 기억 장치에 대하여 설명한다. 본 발명의 실시예 2에 있어서의 동기형 반도체 기억 장치는, 판독 마스크가 걸린 경우에, 데이터의 전송을 제어함으로써 무효 데이터의 출력을 방지하는 것을 가능하게 하는 것이다.

본 발명의 실시예 2에 있어서의 동기형 반도체 기억 장치는, 도 1 및 도 2에 도시하는 동기형 반도체 기억 장치(1000)의 출력 제어 회로(100) 대신에, 출력 제어 회로(200)를 구비한다.

다음에, 본 발명의 실시예 2에 있어서의 출력 제어 회로(200)에 대하여, 도 5를 이용하여 설명한다.

이하의 설명에 있어서, 종래의 동기형 반도체 기억 장치(9000)와 동일한 구성 요소에는, 동일한 부호 및 동일한 기호를 부여하고, 그 설명을 생략한다.

도 5에 도시하는 출력 제어 회로(200)는, 게이트 제어 신호 발생 회로(60)를 포함한다. 게이트 제어 신호 발생 회로(60)는 내부 클럭 신호 CLK와 내부 제어 신호 ZDQM에 근거하여, 게이트 회로(13)의 개폐를 제어하는 게이트 제어 신호 RDGATE를 생성하여 출력한다. 구체적으로는, 게이트 제어 회로(60)는 종래의 게이트 제어 신호 발생 회로(22)와 서로 다르고, 소정의 타이밍에서 발생하는 게이트 제어 신호 RDGATE를, 판독 마스크 신호 EXTDQM에 응답하여 리세트 상태로 한다. 그 밖의 신호에 대해서는, 종래와 동일한 타이밍으로 발생한다.

다음에, 도 5에 도시하는 게이트 제어 신호 발생 회로(60)의 구체적 구성의 일례에 대하여 도 6을 이용하여 설명한다.

도 6에 도시하는 게이트 제어 신호 발생 회로(60)는, 종래의 게이트 제어 신호 발생 회로(22), NAND 회로 N62 및 인버터 회로 I64를 포함한다. 이하, 간단히 하기 위해, 종래의 게이트 제어 신호 발생 회로(22)의 출력을 게이트 제어 신호 RDGATE0이라고 표기한다. 게이트 제어 신호 RDGATE0의 상승 타이밍은 도 13의 (i)로 나타낸 바와 같다.

내부 제어 신호 ZDQM이 L 레벨인 경우(판독 마스크가 걸린 상태), 게이트 제어 신호 발생 회로(60)는, 통상 발생해야 할 게이트 제어 신호 RDGATE를 리세트한다(전송이 금지됨).

한편, 내부 제어 신호 ZDQM이 H 레벨인 경우, 게이트 제어 신호 발생 회로(60)는, 게이트 제어 신호 RDGATE0을 그대로 게이트 제어 신호 RDGATE로서 출력한다. 즉, 종래와 동일한 타이밍에서 게이트 제어 신호 RDGATE가 발생한다.

다음에, 본 발명의 실시예 2에 있어서의 동기형 반도체 기억 장치의 동작에 대하여 타이밍차트인 도 7을 이용하여 설명한다.

도 7의 (a)∼(n)에 있어서는, 판독 동작은 시각 t3으로부터 시작되어, 시각 t3, t4, t5 …에서 대응하는 메모리 셀로부터 데이터의 판독이 행해진다. 판독 마스크 신호 EXTDQM은 시각 t5에서 입력되고, 시각 t7에서 외부에 출력될 예정인 데이터가 마스크되는 것으로 한다. 또한, 시각 t3에서 메모리 셀로부터 판독된 1번째의 판독 데이터는 도 4의 (a)∼(o)에서 설명한 바와 같이 시각 t4에서, 상보 데이터 버스 RD, ZRD에 전송되어 있는 것으로 한다.

도 7의 (a)∼(n)에 있어서 시각 t5에서, 게이트 제어 신호 CLKOEN이 H 레벨로 된다. 이에 따라, 상보 데이터 버스 RD, ZRD의 데이터가 최종 출력 스테이지C3에 취입된다. 이 결과, 1번째의 판독 데이터가 데이터 입출력 단자 DQ로부터 외부로 출력된다.

계속해서, 리세트 신호 ZRDPC가 L 레벨로 됨으로써, 상보 데이터 버스 RD, ZRD가 리세트 상태로 된다. 또한 종래라면, 게이트 제어 신호 RDGATE가 H 레벨로 되어, 2번째의 판독 데이터(시각 t4에서 판독된 무효 데이터)가, 상보 데이터 버스 RDF, ZRDF로부터 상보 데이터 버스 RD, ZRD로 전송된다.

그러나, 게이트 제어 신호 발생 회로(60)에 의해, 게이트 제어 신호 RDGATE가 리세트되기 때문에, 상보 데이터 버스 RDF, ZRDF로부터 상보 데이터 버스 RD, ZRD로의 데이터 전송이 금지된다.

계속해서, 리세트 신호 ZRDFPC가 L 레벨로 됨으로써, 상보 데이터 버스 RDF, ZRDF가 리세트 상태로 된다.

시각 t6에 있어서 상보 데이터 버스 RD, ZRD는 리세트 상태를 유지한다. 이에 따라, 시각 t6에서 게이트 제어 신호 CLKOEN이 H 레벨로 되지만, 최종 출력 스테이지 C3에는, 1번째의 판독 데이터가 유지되는 것으로 된다. 따라서, 출력 인에이블 신호 OEM이 H 레벨인 상태이더라도, 무효 데이터가 외부로 출력되지 않는다. 또, 이것 이후의 동작에 대해서는, 종래와 동일한 타이밍으로 실행된다.

즉, 출력 제어 회로(200)에 의해, 내부 제어 신호 ZDQM이 L 레벨인 경우, 상보 데이터 버스 RD, ZRD로부터 최종 출력 스테이지 C3으로 데이터가 전송되고, 또한 무효 데이터가 리세트(상보 데이터 버스 RD, ZRD가 리세트)된 후에 있어서의 상보 데이터 버스 RDF, ZRDF로부터 상보 데이터 버스 RD, ZRD로의 데이터 버스 RD,ZRD로의 데이터(무효 데이터) 전송이 금지된다.

따라서, 본 발명의 실시예 2의 동기형 반도체 기억 장치는 출력 제어 회로(200)를 구비함으로써, 출력 인에이블 신호 OEM이 H 레벨의 상태이고, 지연되어 L 레벨로 변화한 경우이더라도, 무효 데이터의 외부로의 출력을 방지할 수 있다. 이 결과, 고속의 정확한 동작이 보증된다.

또, 상기의 설명에 있어서는, 상보 데이터 버스를 상정하여 스탠바이 상태(리세트 상태)를 실현할 수 있는 경우에 대하여 설명하였지만, 가령 싱글 데이터 버스로서, 상보 데이터 버스 RD, ZRD가 리세트 상태(즉 스탠바이 상태)를 가질 수 없는 경우이더라도, 이하에 설명하는 바와 같이 마찬가지의 효과를 얻을 수 있다. 즉, 제 2 출력 스테이지 C2의 게이트 회로(13)의 개방을 중지하고, 시각 t5에서의 데이터 버스 RDF(싱글)로부터 데이터 버스 RD(싱글)로의 데이터 전송을 금지하도록 회로를 구성하면, 데이터 버스 RD에는 시각 t5에서 최종 출력 스테이지 C3에 전송된 데이터(시각 t3에서 판독한 데이터)가 그대로 보존된다. 따라서, 시각 t6에 있어서 게이트 제어 신호 CLKOEN에 의해 데이터 버스 RD로부터 최종 출력 스테이지 C3으로 데이터가 취입되었다고 해도, 무효 데이터가 외부로 출력되는 일은 없다.

(실시예 3)

본 발명의 실시예 3에 있어서의 동기형 반도체 기억 장치에 대하여 설명한다. 본 발명의 실시예 3에 있어서의 동기형 반도체 기억 장치는, 판독 마스크가 걸린 경우에, 최종 출력 스테이지에 있어서의 게이트의 개폐를 제어함으로써, 무효데이터의 외부로의 출력을 방지하는 것을 가능하게 하는 것이다.

본 발명의 실시예 3에 있어서의 동기형 반도체 기억 장치는, 도 1 및 도 2에 도시하는 동기형 반도체 기억 장치(1000)의 출력 제어 회로(100) 대신에, 출력 제어 회로(300)를 구비한다.

다음에, 본 발명의 실시예 3에 있어서의 출력 제어 회로(300)에 대하여, 도 8을 이용하여 설명한다.

이하의 설명에 있어서, 종래의 동기형 반도체 기억 장치(9000)와 동일한 구성 요소에는, 동일한 부호 및 동일한 기호를 부여하고, 그 설명을 생략한다.

도 8에 도시하는 출력 제어 회로(300)는, 게이트 제어 신호 발생 회로(70)를 포함한다. 게이트 제어 신호 발생 회로(70)는 내부 클럭 신호 CLK와 내부 제어 신호 ZDQM에 근거하여, 게이트 회로(15)의 개폐를 제어하는 게이트 제어 신호 CLKOEN 및 게이트 제어 신호 ZCLKODIS를 생성하여 출력한다. 그 밖의 신호에 대해서는, 종래와 동일한 타이밍으로 발생한다.

다음에, 도 8에 도시하는 게이트 제어 신호 발생 회로(70)의 구체적 구성의 일례에 대하여 도 9를 이용하여 설명한다.

도 9에 도시하는 게이트 제어 신호 발생 회로(70)는, 인버터 회로 I21, I22, I23 및 I24, NOR 회로 NR3 및 종래의 게이트 제어 신호 발생 회로(24)를 구비한다.

인버터 회로 I21, I22, I23 및 I24, NOR 회로 NR3은, 종래의 게이트 제어 신호 발생 회로(24)의 출력 신호(CLKOEN)를 수신하여, H의 폭을 넓혀 출력한다. 게이트 제어 신호 CLKOEN의 상승 타이밍은, 도 13의 (m)으로 설명한 바와 같다. 또,인버터 회로 I23의 출력 신호를 신호 S1이라고 표기하고, 인버터 회로 I24의 출력 신호를 ZS1(신호 S1을 반전한 신호)로 표기한다.

게이트 제어 신호 발생 회로(70)는 또한, 게이트 회로 G1 및 G2, NAND 회로 N10 및 N11, 인버터 회로 I25 및 I26으로 구성되는 쉬프터(shifter)를 구비한다. 게이트 회로 G1은 신호 S1 및 ZS1에 응답하여, NAND 회로 N10에 내부 제어 신호 ZDQM을 반전 출력한다. NAND 회로 N10 및 인버터 회로 I25는 래치 회로를 구성한다. 게이트 회로 G2는 신호 S1 및 ZS1에 응답하여, NAND 회로 N11에 NAND 회로 N10의 출력 신호를 반전 출력한다. NAND 회로 N11 및 인버터 회로 I26은 래치 회로를 구성한다.

게이트 회로 G1, NAND 회로 N10 및 인버터 회로 I25는, 내부 제어 신호 ZDQM을 반 클럭분 쉬프트한다. 또한 게이트 회로 G2, NAND 회로 N11 및 인버터 회로 I26은, 반 클럭 쉬프트한 신호를 다시 반 클럭분 쉬프트한다.

게이트 제어 신호 발생 회로(70)는 또한, 인버터 회로 I27 및 I28을 구비한다. 인버터 회로 I27은 NAND 회로 N11의 출력 신호를 수신하여, 이것을 반전한다. 인버터 회로 I28은 인버터 회로 I27의 출력을 수신하여, 이것을 반전시켜 출력(게이트 제어 신호 ZCLKODIS)한다.

게이트 제어 신호 발생 회로(70)로부터 출력되는 게이트 제어 신호 ZCLKODIS 및 게이트 제어 신호 CLKOEN은, 최종 출력 스테이지 C3으로 출력된다. 최종 출력 스테이지 C3에 있어서의 NAND 회로 N3의 한쪽의 입력 노드는, 게이트 제어 신호 ZCLKODIS를, 다른쪽의 입력 노드는, 게이트 제어 신호 CLKOEN을 수신한다.

내부 제어 신호 ZDQM이 L 레벨인 경우(판독 마스크가 걸린 상태), L 레벨의 게이트 제어 신호 ZCLKODIS가 발생한다. 이 경우, 게이트 제어 신호 CLKOEN에 상관없이, 게이트 회로(15)는 폐쇄된 상태 그대로이기 때문에, 상보 데이터 버스 RD, ZRD로부터 최종 출력 스테이지 C3으로 데이터가 취입되지 않는다.

내부 제어 신호 ZDQM이 H 레벨인 경우, 게이트 제어 신호 ZCLKODIS는 H 레벨을 유지한다. 이 경우, 게이트 회로(15)는, 종래와 마찬가지의 타이밍에서 게이트 제어 신호 CLKOEN에 따라 개폐한다.

다음에, 본 발명의 실시예 3에 있어서의 동기형 반도체 기억 장치의 동작을 타이밍차트인 도 10의 (a)∼(m)을 이용하여 설명한다.

판독 동작은, 시각 t3으로부터 시작되어, 시각 t3, t4, t5 …에서 대응하는 메모리 셀로부터 데이터의 판독이 실행된다. 판독 마스크 신호 EXTDQM은 시각 t5에서 입력되고, 시각 t7에서 외부로 출력될 예정인 데이터가 마스크된다. 시각 t3에서 메모리 셀로부터 1번째로 판독된 판독 데이터는, 도 4의 (a)∼(o)에서 설명한 바와 같이 시각 t4에서, 상보 데이터 버스 RD, ZRD에 전송되는 것으로 한다.

도 10의 (a)∼(m)에 있어서 시각 t5에서는, 게이트 제어 신호 CLKOEN이 H 레벨로 됨으로써, 상보 데이터 버스 RD, ZRD의 1번째의 판독 데이터가 최종 출력 스테이지 C3으로 취입된다. 또한 게이트 제어 신호 RDGATE가 H 레벨로 됨으로써, 2번째의 판독 데이터(시각 t4에서 판독된 무효 데이터)가, 상보 데이터 버스 RDF, ZRDF로부터 상보 데이터 버스 RD, ZRD로 전송된다.

게이트 제어 신호 발생 회로(70)는 게이트 제어 신호 CLKOEN을 생성하고, 또한 이 게이트 제어 신호 CLKOEN보다 H의 폭이 넓은 신호 S1 및 신호 ZS1을 생성한다. 그리고, 취입한 내부 제어 신호 ZDQM을 신호 S1 및 ZS1에 응답하여 1 클럭분 쉬프트하여 출력한다. 이에 따라, L 레벨의 게이트 제어 신호 ZCLKODIS가 발생한다.

이 결과, 시각 t6에 있어서, 게이트 제어 신호 CLKOEN이 H 레벨로 되지만, 게이트 회로(15)는 폐쇄된 상태 그대로이기 때문에, 최종 출력 스테이지 C3에는 무효 데이터가 취입되지 않는다.

이 경우, 출력 최종 스테이지 C3은, 1번째의 판독 데이터를 유지하게 된다. 따라서, 출력 인에이블 신호 OEM이 H 레벨의 상태가 되더라도, 무효 데이터가 외부에 출력되지 않는다.

즉, 출력 제어 회로(300)에 의해, 내부 제어 신호 ZDQM이 L 레벨인 경우, 게이트 회로(15)를 개방하지 않아, 무효 데이터가 상보 데이터 버스 RD, ZRD로부터 최종 출력 스테이지 C3으로 취입되지 않는다.

따라서, 본 발명의 실시예 3에 있어서의 동기형 반도체 기억 장치는 출력 제어 회로(300)를 구비함으로써, 출력 인에이블 신호 OEM이 H 레벨의 상태이고, 지연되어 L 레벨로 변화한 경우이더라도, 무효 데이터의 외부로의 출력을 방지할 수 있다. 이 결과, 고속의 정확한 동작이 보증된다.

또, 상기의 설명에 있어서는, 상보 데이터 버스를 가정하고 설명하였지만, 싱글 데이터 버스이더라도, 3값 이상을 전달할 수 있는 경우는 스탠바이 상태를 실현할 수 있으므로 상기 발명의 실시예를 적용할 수 있다.

또한 싱글 데이터 버스의 경우에서도, 전달되는 데이터가 유효한지의 여부를, 별도의 신호선을 이용하여 수취측으로 송신하는 경우도 고려할 수 있지만, 이 경우에 있어서의 스탠바이 상태란, 송신된 데이터가 무효인 것을 수취측에 전달하고 있는 경우에 상당한다.

이상과 같이 본 발명의 동기형 반도체 기억 장치에 따르면, 최종단의 출력 회로에 데이터를 전송하는 데이터 버스에 무효 데이터가 전송된 시점에서 데이터 버스를 리세트 상태로 할 수 있다.

또 복수의 데이터 버스를 거쳐 데이터 전송을 행하는 경우에, 데이터 버스간의 데이터 전송을 소정의 타이밍으로 행한 후에, 최종단의 출력 회로에 데이터를 전송하는 데이터 버스를 리세트 상태로 할 수 있다.

또한 복수의 데이터 버스를 거쳐 데이터 전송을 행하는 경우에, 데이터 버스간의 데이터 전송을 소정의 타이밍으로 행한 후에 있어, 또한 최종단의 출력 회로가 데이터 버스로부터 무효 데이터를 취입하기 전에, 데이터 버스를 리세트 상태로 할 수 있다.

즉 판독 마스크 신호에 응답하여, 무효 데이터가 존재하는 데이터 버스를 리세트 상태로 하기 때문에, 무효 데이터가 외부로 출력되는 것을 방지할 수 있다. 이에 따라, 출력 데이터의 데이터 홀드 기간을 확보하면서, 또한 고속의 정확한 동작이 보증된다. 이에 따라, 동기형 반도체 기억 장치를 포함하는 시스템 전체의 오동작을 방지할 수 있다.

또한 본 발명의 동기형 반도체 기억 장치에 따르면, 데이터 버스를 리세트한후에, 무효 데이터의 데이터 버스로의 전송을 금지할 수 있다.

또한 최종단의 출력 회로에 데이터를 전송하는 데이터 버스가 리세트 상태로 된 후에 있어서 최종단의 출력 회로가 데이터를 취입하기 전에, 무효 데이터가 데이터 버스로 전송되는 것을 금지한다.

또한, 복수의 데이터 버스를 거쳐 데이터 전송을 행하는 경우에, 무효 데이터가, 전단의 데이터 버스로부터 최종단의 출력 회로로 데이터를 전송하는 데이터 버스에 전송되는 것을 금지한다.

또, 복수의 데이터 버스를 거쳐 데이터 전송을 행하는 경우에, 최종단의 출력 회로에 데이터를 전송하는 데이터 버스를 리세트 상태로 한 후에, 무효 데이터가 해당 데이터 버스에 전송되는 것을 금지한다.

또, 복수의 데이터 버스를 거쳐 데이터 전송을 행하는 경우에, 최종단의 출력 회로에 데이터를 전송하는 데이터 버스를 리세트 상태로 한 후에 있어서 최종단의 출력 회로에 데이터가 취입되기 전에, 무효 데이터가 해당 데이터 버스에 전송되는 것을 금지한다.

즉, 판독 마스크 신호에 응답하여, 판독 회로와 데이터 버스간의 데이터 전송을 금지할 수 있으므로, 무효 데이터가 외부로 출력되는 것을 방지할 수 있다. 이에 따라, 출력 데이터의 데이터 홀드 기간을 확보하면서, 또한 고속의 정확한 동작이 보증된다. 이에 따라, 동기형 반도체 기억 장치를 포함하는 시스템 전체의 오동작을 방지할 수 있다.

또 본 발명의 동기형 반도체 기억 장치에 따르면, 최종단의 출력 회로에 마련되는 게이트 회로의 전송(개폐) 타이밍을 금지할 수 있다.

또, 최종단의 출력 회로에 마련되는 게이트 회로의 전송(개폐) 타이밍을 금지한 후에, 데이터 버스를 리세트할 수 있다.

즉 판독 마스크 신호에 응답하여, 최종단의 출력 회로로의 데이터의 취입을 금지할 수 있으므로, 무효 데이터가 외부에 출력되는 것을 방지할 수 있다. 이에 따라, 출력 데이터의 데이터 홀드 기간을 확보하면서, 또한 고속의 정확한 동작이 보증된다. 이에 따라, 동기형 반도체 기억 장치를 포함하는 시스템 전체의 오동작을 방지할 수 있다.

본 발명은 판독 마스크가 걸린 경우에, 무효 데이터의 출력을 방지하여, 고속이면서 또한 정확하게 동작할 수 있는 동기형 반도체 기억 장치를 제공한다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

1. 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와 상기 메모리 셀 어레이의 행에 대응하여 마련되는 복수의 워드선을 각기 포함하는 복수의 뱅크와,

   외부 클럭 신호에 동기한 내부 클럭 신호를 출력하는 내부 클럭 발생 수단과,

   외부로부터 입력되는 판독 명령에 응답하여, 상기 내부 클럭 신호에 동기하여 대응하는 상기 뱅크의 메모리 셀로부터 데이터를 판독하는 판독 수단과,

   상기 판독 수단이 판독한 상기 데이터를 전송하는 데이터 버스와,

   상기 데이터 버스로부터 전송되는 상기 데이터를 수신하여, 데이터 출력 단자에 출력하는 출력 수단과,

   상기 데이터 버스를 리세트 상태로 하는 리세트 수단과,

   상기 리세트 수단에 의한 리세트의 타이밍을 제어하는 출력 제어 수단을 포함하되,

   상기 출력 제어 수단은, 상기 판독 수단으로부터 출력되는 상기 데이터의 외부로의 출력을 소정의 타이밍에서 금지하는 마스크 신호에 응답하여, 상기 데이터 버스를 리세트 상태로 하는 동기형 반도체 기억 장치.
2. 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와 상기 메모리 셀 어레이의 행에 대응하여 마련되는 복수의 워드선을 각기 포함하는 복수의 뱅크와,

   외부 클럭 신호에 동기한 내부 클럭 신호를 출력하는 내부 클럭 발생 수단과,

   외부로부터 입력되는 판독 명령에 응답하여, 상기 내부 클럭 신호에 동기하여 대응하는 상기 뱅크의 메모리 셀로부터 데이터를 판독하는 판독 수단과,

   상기 판독 수단이 판독한 상기 데이터를 전송하는 데이터 버스와,

   상기 데이터 버스로부터 전송되는 상기 데이터를 수신하여, 데이터 출력 단자에 출력하는 출력 수단과,

   상기 판독 수단으로부터 상기 데이터 버스로의 상기 데이터의 전송을 제어하는 출력 제어 수단을 포함하되,

   상기 출력 제어 수단은, 상기 판독 수단으로부터 출력되는 상기 데이터의 외부로의 출력을 소정의 타이밍에서 금지하는 마스크 신호에 응답하여, 상기 판독 수단으로부터 상기 데이터 버스로의 상기 데이터의 전송을 금지하는 동기형 반도체 기억 장치.
3. 동기형 반도체 기억 장치에 있어서,

   행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와 상기 메모리 셀 어레이의 행에 대응하여 마련되는 복수의 워드선을 각기 포함하는 복수의 뱅크와,

   외부 클럭 신호에 동기한 내부 클럭 신호를 출력하는 내부 클럭 발생 수단과,

   외부로부터 입력되는 판독 명령에 응답하여, 상기 내부 클럭 신호에 동기하여 대응하는 상기 뱅크의 메모리 셀로부터 데이터를 판독하는 판독 수단과,

   상기 판독 수단이 판독한 상기 데이터를 전송하는 데이터 버스와,

   상기 데이터 버스로부터 전송되는 상기 데이터를 취입하는 게이트와, 상기 게이트의 출력을 수신하여, 데이터 출력 단자에 출력하는 버퍼를 포함하는 출력 회로와,

   상기 게이트에 의한 상기 데이터의 취입의 타이밍을 제어하는 출력 제어 수단을 포함하되,

   상기 출력 제어 수단은, 상기 판독 수단으로부터 출력되는 상기 데이터의 외부로의 출력을 소정의 타이밍에서 금지하는 마스크 신호에 응답하여 상기 데이터 버스로부터의 상기 데이터의 상기 게이트로의 취입을 금지하는 동기형 반도체 기억 장치.