KR100253564B1 - 고속 동작용 싱크로노스 디램 - Google Patents

고속 동작용 싱크로노스 디램 Download PDF

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Abstract

본 발명은 처음 어드레스만 의부에서 입력하고 후속되는 어드레스는 칩 내부에서 생성시키는 에스디램의 버스트 모드 동작에서 버스트 어드레스를 컬럼 어드레스 버퍼에 가하지 않고 프리페취(prefetch)된 데이타를 저장시키는 레지스터에 직접 가하여 에스디램(SDRAM)의 신호 경로를 줄임으로써, 동작 속도를 향상시킨 고속 동작용 싱크로노스 디램에 관한 것으로, 이를 구현하기 위하여 어드레스에 의해 선택되며 데이타를 저장하는 다수개의 셀과 로오 및 컬럼으로 구성된 다수 개의 메모리 셀 어레이와, 상기 로오와 컬럼을 선택하기 위한 다수 개의 로오 및 컬럼 디코더와, 리드 동작 동안에 상기 어드레스에 의해 선택된 셀의 데이타가 비트 라인 및 데이타 버스 라인에 순차적으로 실리게 되면 이를 각각 증폭하여 출력하는 비트라인 센스 앰프 및 데이타 버스 라인 센스 앰프와, 상기 데이타 버스 라인의 데이타가 글로벌 입/출력 라인으로 전달되면 이를 버퍼링하여 외부로 출력하기 위한 데이타 출력 버퍼를 포함하는 반도체 메모리 소자의 싱크로노스 디램에 있어서, 버스트 길이를 프로그래밍하는 모드 레지스터와, 컬럼 엑티브 신호에 의해 상기 컬럼 디코더의 동작을 제어하는 신호를 발생시키는 컬럼 어드레스 버퍼 및 래치 수단과, 버스트 스타트 어드레스가 입력되면 상기 모드 레지스터에 프로그래밍된 버스트 길이 만큼의 버스트 어드레스를 발생시키는 버스트 길이 카운터 수단과, 상기 버스트 길이 카운터 수단의 동작을 제어하는 버스트 제어 수단과, 상기 글로벌 데이타 입/출력 라인으로 전송된 데이타를 임시 저장하기 위한 것으로, 상기 버스트 어드레스에 의해 저장된 데이타를 상기 데이타 출력 버퍼로 전송하는 데이타 래치 수단을 구비하는 것을 특징으로 한다.

Description

고속 동작용 싱크로노스 디램
본 발명은 싱크로노스 디램(Synchronous DRAM;이하 'SDRAM'이라 함)에 관한 것으로써, 특히 처음 어드레스만 외부에서 입력하고 후속되는 어드레스는 칩 내부에서 생성시키는 에스디램의 버스트 모드(Burst Mode) 동작에서 버스트 어드레스를 컬럼 어드레스 버퍼에 가하지 않고 프리페취(prefetch)된 데이타를 저장시키는 레지스터(register)에 직접 가하여 에스디램(SDRAM)의 신호 경로를 줄임으로써, 동작 속도를 향상시킨 고속 동작용 싱크로노스 디램에 관한 것이다.
일반적으로 종래의 싱크로노스 디램의 리드(read) 동작은, 먼저 읽고자 하는 메모리 셀(MEMORY CELL)에 해당하는 어드레스를 가하면 어드레스 버퍼를 통하여 프리-디코더(PRE-DECODER)로 입력되고, 이때 어드레스가 변화하는 것을 감지하는 어드레스 천이 검출(ATD) 회로가 작동되어 원 쇼트 펄스(ONE SHORT PULSE)를 발생한다. 프리-디코더를 한 후 워드 라인을 선택하기 위해 로오-디코더(X-DECODER)를 거쳐 워드라인 드라이버(WORD LINE DRIVER)를 구동한 후 워드 라인(WORD LINE)을 선택한다. 마찬가지로 선택하는 메모리 셀(MEMORY CELL)에 해당하는 컬럼 라인(COLUMN LINE)을 선택하면 메모리 셀(MEMORY CELL)이 선택된다. 선택된 셀(CELL)의 데이타가 비트 라인(BIT LINE)을 거쳐 데이타 비트 라인으로 전달되고 센스 앰프로 입력된다. 센스 앰프에서 증폭된 데이타는 출력 버퍼를 통하여 출력단으로 나간다. 이 과정중 어드레스 천이 검출(ATD)회로에 의해 발생된 원 쇼트 펄스(X PULSE)는 EQ 펄스 발생기를 통하여 EQ 펄스를 발생하고 EQ 펄스는 워드라인 및 센스 앰프의 온되는 폭을 조절하여 전류를 감소시키기 위한 P.W.L 로직(LOGIC)을 통하여 P.W.L 펄스를 발생한다.
그리고, 라이트(WRITE)동작에 있어서 메모리 셀의 선택과정은 리드 동작과 동일하며 라이트 동작시에는 칩(CHIP)이 라이트 상태가 되므로 센스 앰프, 출력 버퍼는 동작을 하지않고 딘(DIN) 버퍼가 동작상태로 들어간다. 그러므로 I/0 패드(PAD)로 입력된 데이타는 데이타 입력을 통해서 데이타 비트 라인 및 선택된 비트 라인으로 전달되고, 선택된 메모리 셀로 들어가서 라이트 동작을 완료하게 된다.
도1은 종래의 일반적인 싱크로노스 디램의 블럭구성도를 도시한 것으로, 버스트 길이 카운터(18), 컬럼 어드레스 버퍼 및 래치 회로(19), 컬럼 디코더(30,31), 센스 앰프 및 데이타 입/출력 게이트(29,32), 셀 어레이 블럭(23,24), 데이타 출력 버퍼(25,26), 모드 레지스터(20), DQM 제어기(27), DQ 핀(28) 등으로 구성된다.
상기 구성에 의하면, 버스트 길이 카운터(18)로 버스트 어드레스가 입력되면 카운터가 동작되어 버스트 길이 만큼의 펄스 신호를 발생시켜 컬럼 어드레스 버퍼로 입력시키게 된다. 따라서 컬럼 어드레스 버퍼(19) 및 컬럼 어드레스 프리디코더, 그리고 컬럼 디코더(30,31)를 거치는 컬럼 경로가 구성되어진다.
그런데, 이와 같이 구성된 종래의 싱크로노스 디램에 있어서, 동작 속도를 향상시키기 위해서는 데이타 버스 센스 앰프 이후, 혹은 리드 데이타 버스 라인을 파이프 라인 구성으로 처리하여 동작 속도를 높일 수 밖에 없으며, 이 경우 버스트 어드레스 경로가 길어지므로 각각의 상태에서 타이밍 미스매치(mismatch)와 신호의 레이싱(racing) 문제를 유발하는 경로가 많아 디바이스(device) 설계 및 검증이 어렵고 개발 기간이 많이 소요되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로써, 본 발명의 목적은 처음 어드레스만 외부에서 입력하고 후속되는 어드레스는 칩 내부에서 생성시키는 에스디램의 버스트 모드 동작에서 버스트 어드레스를 컬럼 어드레스 버퍼에 가하지 않고 프리페취(prefetch)된 데이타를 저장시키는 레지스터에 직접 가하여 에스디램(SDRAM)의 신호 경로를 줄임으로써, 동작 속도를 향상시킨 고속 동작용 싱크로노스 디램을 제공하는데 있다.
도1은 종래의 싱크로노스 디램의 블럭구성도.
도2는 본 발명의 제1실시예에 의한 싱크로노스 디램의 블럭구성도.
도3은 도2에 도시된 버스트 카운터 회로의 일실시예에 의한 상세회로도.
도4는 도3에 도시된 버스트 카운터 회로의 동작 타이밍도.
도5는 도2에 도시된 데이타 래치 회로의 일실시예에 의한 상세회로도.
도6은 본 발명의 제2실시예에 의한 싱크로노스 디램의 블럭구성도.
* 도면의 주요부분에 대한 부호의 설명
11 : 스데이트 머신 12 : Vbb 발생기
13 : Vpp 발생기 14 : 자동 리프레쉬 검출기
15 : 자동 리프레쉬 제어기 16 : 자동 리프레쉬 카운터
17 : 어드레스 레지스터 18 : 버스트 길이 카운터
19 : 컬럼 어드레스 래치/카운터 20 : 모드 레지스터
21, 22 : 로오 디코더 23, 24 : 셀 어레이 블럭
25, 26 : 데이타 출력 버퍼 27 : DQM 제어기
28 : DQ 핀
29, 32 : 센스 앰프 & 글로벌 입/출력 라인 게이트
30, 31 : 컬럼 디코더 41 : 버스트 제어기
42, 43 : 데이타 래치 회로
51, 52 : 파이프 라인 & 래치 회로 53 : 파이프 제어기
상기 목적을 달성하기 위하여, 본 발명의 고속 동작용 싱크로노스 디램은 어드레스에 의해 선택되며 데이타를 저장하는 다수개의 셀과 로오 및 컬럼으로 구성된 다수 개의 메모리 셀 어레이와, 상기 로오와 컬럼을 선택하기 위한 다수 개의 로오 및 컬럼 디코더와, 리드 동작 동안에 상기 어드레스에 의해 선택된 셀의 데이타가 비트 라인 및 데이타 버스 라인에 순차적으로 실리게 되면 이를 각각 증폭하여 출력하는 비트라인 센스 앰프 및 데이타 버스 라인 센스 앰프와, 상기 데이타 버스 라인의 데이타가 글로벌 입/출력 라인으로 전달되면 이를 버퍼링하여 외부로 출력하기 위한 데이타 출력 버퍼를 포함하는 반도체 메모리 소자의 싱크로노스 디램에 있어서, 버스트 길이를 프로그래밍하는 모드 레지스터와, 컬럼 엑티브 신호에 의해 상기 컬럼 디코더의 동작을 제어하는 신호를 발생시키는 컬럼 어드레스 버퍼 및 래치 수단과, 버스트 스타트 어드레스가 입력되면 상기 모드 레지스터에 프로그래밍된 버스트 길이 만큼의 버스트 어드레스를 발생시키는 버스트 길이 카운터 수단과, 상기 버스트 길이 카운터 수단의 동작을 제어하는 버스트 제어 수단과, 상기 글로벌 데이타 입/출력 라인으로 전송된 데이타를 임시 저장하기 위한 것으로, 상기 버스트 어드레스에 의해 저장된 데이타를 상기 데이타 출력 버퍼로 전송하는 데이타 래치 수단을 구비하는 것을 특징으로 한다.
이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
도2는 본 발명의 제1실시예에 의한 싱크로노스 디램의 블럭구성도로서, 컬럼 엑티브 신호에 의해 상기 컬럼 디코더의 동작을 제어하는 신호를 발생시키는 컬럼 어드레스 버퍼 및 래치 회로(19)와, 버스트 스타트 어드레스가 입력되면 상기 모든 레지스터에 프로그래밍된 버스트 길이 만큼의 버스트 어드레스를 발생시키는 버스트 길이 카운터(18)와, 상기 버스트 길이 카운터(18)의 동작을 제어하는 버스트 제어기(41)와, 상기 글로벌 데이타 입/출력 라인으로 전송된 데이타를 임시 저장하기 위한 것으로, 상기 버스트 어드레스에 의해 저장된 데이타를 상기 데이타 출력 버퍼로 전송하는 데이타 래치 회로(42,43)의 구성과 종래의 회로와 특징적으로 다른 점이다.
상기 구성에 의한 동작을 살펴보면, 먼저 컬럼 어드레스 버퍼에 버스트 스타트 어드레스(BURST START ADDRESS)가 입력되면 버스트 길이 카운터(BURST LENGTH COUNTER)(18)가 버스트 제어기(BURST CONTROLER)(41)의 제어를 받아 해당 버스트 어드레스를 발생시킨다. 그리고, 비트라인 센스 앰프 및 데이타 버스 라인 센스 앰프를 거쳐 출력된 셀의 데이타는 글로벌 입/출력 라인(GLOBAL INPUT/OUTPUT LINE)에 전달되어 임시 기억장치인 데이타 래치 회로(42,43)에 프리페치(PREFETCH)되게 되는데, 이때 프리페치된 데이타는 상기 버스트 길이 카운터(18)에서 발생된 버스트 어드레스에 의해 제어되어 데이타 출력 버퍼(25,26)로 출력된다. 즉, 데이타 래치 회로(42,43)에 의해 프리페치되는 데이타의 갯수는 싱크로노스 디램의 버스트 길이(BURST LENGTH)에 해당하는 만큼 프리페치 되게 된다. 예를 들어 SDRAM의 모드 레지스터(MODE REGISTER)를 버스트 길이 "8"로 프로그램 하였다면, 글로벌 입/출력(GIO) 라인은 8개가 되고 8비트 프리페치용 데이타 래치가 필요하다.
이 프리페치에 래치된 신호에 버스트 어드레스를 가하면 종래 방식과 달리 데이타 출력 경로에서만 싱크로노스 디램으로 구성하는 것이 가능하게 되므로, 종래에 개발된 기술을 그대로 사용할 수 있으며, 데이타 출력 전까지 싱크로노스 동작을 하므로 신호 래이싱(RACING) 문제 및 타이밍 미스매치(MISMATCH) 가능성이 줄어들게 된다.
도3은 도2에 도시된 버스트 카운터 회로(18)의 일실시예를 도시한 상세회로도이고, 도4는 이 버스트 카운터 회로(18)의 동작 타이밍도를 나타낸 것이다.
본 발명에서 글로벌 입/출력 라인(GIO)은 병렬로 데이타를 리드하여 프리페치시키므로 컬럼 경로의 속도는 프리페치 비트 수만큼 빨라지게 된다. 예를 들어 버스트 길이가 "8"이라면 GIO 라인은 8개가 되고 컬럼 버퍼에서 GIO까지 동작 속도는 8배가 된다.
도5는 도2에 도시된 데이타 래치 회로(42,43)의 일실시예를 도시한 상세회로도로서, 버스트 길이가 "4" 이고 GIO 라인이 "4"인 경우 4비트 프리페치 처리 후 다시 이것을 파이프 라인 처리한 경우를 도시한 것이다. 여기서 'dq'는 데이타 출력버퍼로 가는 출력 데이타이고, 'ppfetch'는 파이프 라인 회로의 출력을 선택하는 신호이며, 'gioi∼1'은 글로벌 I/O 라인이고, 'dqcon0∼3'은 버스트 어드레스에 의해 선택된 어드레스를 래치 회로에서 dq로 출력시키는 역할을 한다.
도6은 본 발명의 제2실시예에 의한 싱크로노스 디램의 블럭구성도로서, 상기 데이타 버스 라인의 출력을 병렬로 N비트만큼 읽어들인 후 이것을 mN개의 데이타 래치 회로에 순차적으로 래치 시킨후 상기 버스트 어드레스에 의해 N개씩 순차적으로 읽어내는 데이타 래치 회로(42,43,51,52)를 병렬로 구성하였다. 상기 데이타 래치 회로는 글로벌 입/출력 라인의 수 만큼에 해당하는 래치 회로로 구성되어지며, 파이프 라인 구조와 프리페취 구조를 동시에 갖는 것을 특징으로 한다.
상기 구성에 의한 동작을 살며보면, 데이타 버스 라인의 출력을 N비트 만큼 읽어들인후 이것을 mM개의 데이타 래치 회로에 N개씩 순차적으로 래치 시킨후 이것을 N개식 순차적으로 읽어내는 방법으로, 이때 상기 데이타 래치 회로에서 출력되는 데이타의 순서는 싱크로노스 디램의 버스트 어드레스에 따른다. 이 경우 4비트 프리페치에 1단 파이프 라인 구조를 갖는 회로 구성된 것이다. 상기 구성은 4비트 프리페치치단에 데이타가 병렬로 입력되므로 노멀(normal)한 구성보다 약 4배의 속도가 향상되고 1단 파이프 라인 회로에서 약 2배의 속도가 향상되게 한다. 따라서 전체적으로 약 8배의 속도로 데이타를 출력 시킬 수 있다.
앞에서 설명한 바와 같이 본 발명의 고속 동작용 싱크로노스 디램에 의하면, 처음 어드레스만 외부에서 입력하고 후속되는 어드레스는 칩 내부에서 생성시키는 에스디램의 버스트 모드 동작에서 버스트 어드레스를 컬럼 어드레스 버퍼에 가하지 않고 프리페취된 데이타를 저장시키는 레지스터에 직접 가하여 에스디램의 신호경로를 줄임으로써, 동작 속도를 향상시킬 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 어드레스에 의해 선택되며 데이타를 저장하는 다수 개의 메모리 셀과 로오 및 컬럼으로 구성된 다수 개의 메모리 어레이와, 상기 로오와 컬럼을 선택하기 위한 다수 개의 로오 및 컬럼 디코더와, 리드 동작 동안에 상기 어드레스에 의해 선택된 셀의 데이타가 비트 라인 및 데이타 버스 라인에 순차적으로 실리게 되면 이를 각각 증폭하여 출력하는 비트라인 센스 앰프 및 데이타 버스 라인 센스 앰프와, 상기 데이타 버스 라인의 데이타가 글로벌 입/출력 라인으로 전달되면 이를 버퍼링하여 외부로 출력하기 위한 데이타 출력 버퍼를 포함하는 반도체 메모리 소자에 있어서, 버스트 길이를 프로그래밍하는 모드 레지스터와, 컬럼 엑티브 신호에 의해 상기 컬럼 디코더의 동작을 제어하는 신호를 발생시키는 컬럼 어드레스 버퍼 및 래치 수단과, 버스트 스타트 어드레스가 입력되면 상기 모드 레지스터에 프로그래밍된 버스트 길이 만큼의 버스트 어드레스를 발생시키는 버스트 길이 카운터 수단과, 상기 버스트 길이 카운터 수단의 동작을 제어하는 버스트 제어 수단과, 상기 글로벌 데이타 입/출력 라인으로 전송된 데이타를 임시 저장하기 위한 것으로, 상기 버스트 어드레스에 의해 저장된 데이타를 상기 데이타 출력 버퍼로 전송하는 데이타 래치 수단을 구비하는 것을 특징으로 하는 고속 동작용 싱크로노스 디램.
  2. 제1항에 있어서, 상기 데이타 래치 수단은 상기 글로벌 입/출력 라인의 수 만큼에 해당하는 래치 회로로 구성된 것을 특징으로 하는 고속 동작용 싱크로노스 디램.
  3. 제2항에 있어서, 상기 데이타 래치 수단은 파이프 라인 구조와 프리페취 구조를 동시에 갖는 래치 회로인 것을 특징으로 하는 고속 동작용 싱크로노스 디램.
  4. 제1항에 있어서, 상기 데이타 래치 수단은 상기 데이타 버스 라인의 출력을 병렬로 N비트만큼 읽어들인 후 이것을 mN개의 데이타 래치 회로에 순차적으로 래치 시킨후 상기 버스트 어드레스에 의해 N개씩 순차적으로 읽어내는 것을 특징으로 하는 고속 동작용 싱크로노스 디램.
  5. 제4항에 있어서, 상기 영문자 m과 N은 정수인 것을 특징으로 하는 고속 동작용 싱크로노스 디램.
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