JP3498069B2 - クロック制御回路および方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック制御回路
および方法に関し、特に、システムクロックに同期する
回路を有する半導体集積回路のクロック供給回路に用い
て好適なクロック制御回路および方法に関する。

【０００２】

【従来の技術】システムクロックに同期させて内部回路
の制御を行う半導体集積回路装置においては、クロック
周期ごとに一定の回路動作を実行させることで、内部回
路全体を制御している。近時、半導体集積回路の高集積
化・高機能化により、チップサイズが増大し、また動作
周波数の高速化によるクロック周期の短縮に伴い、クロ
ック経路内での遅延時間差の短縮が課題となっている。

【０００３】このような課題に対して、例えば特開平９
−２５８８４１号公報には、クロックソースからの往復
のクロック配線を配設し、これを往路と復路に２分し、
往路と復路の２本を配線を用い、配線遅延を検出して、
クロックの調整を行うクロック供給方法が開示されてい
る。往路の第１の位置と、復路の第１の位置の所定近傍
にある第２の位置にそれぞれ接続された第１、第２の入
力端子を有し、第１、第２の入力端子から往路と復路の
遅延を検出しその平均を出力するレシーバを備えた構成
が開示されている。

【０００４】すなわち上記特開平９−２５８８４１号公
報には、例えば、図２２に示すように、往路１１₁のＡ
点と、復路１１₂のＨ点とを入力とし、Ａ点は可変ディ
レイライン１７₁と可変ディレイライン１７₂を介して位
相検知回路１８₁の一端に入力され、Ｈ点は、位相検知
回路１８１の他端に入力され、位相検知回路１８₁の位
相比較結果に基づき、可変ディレイライン１７₁、１７₂
の遅延時間を可変制御して、位相調整し、可変ディレイ
ライン１７₁、１７₂の接続点からレシーバの出力Ｌを得
ている。

【０００５】クロック伝搬経路の往路１１₁のＡ点から
折り返し点１１₃までの遅延時間はａであることから、
Ａ点からＨ点までの遅延時間は２ａであり、Ａ点とＨ点
の遅延時間の平均をとれば、その平均の値ａであり、ま
たクロック伝達線の往路１１₁のＢ点から折り返し点１
１₃までの遅延時間はｂ、Ｂ点からＧ点までの遅延時間
は２ｂであり、入力端からＢ点までの遅延時間（ａ−
ｂ）と、入力端からＧ点までの遅延時間（（ａ−ｂ）＋
２ｂ）の和は、 ｛（ａ−ｂ）＋（ａ−ｂ）＋２ｂ｝＝２ａ となり、その平均をとれば、その値はａであり、このよ
うに、クロック伝搬経路の位置に依存せず、そろった位
相のクロック信号を得ることができる。

【０００６】このように、上記特開平９−２５８８４１
号公報に記載された従来の方法は、クロックパスを折り
返し、その往復の経路の中間の遅延タイミングをとるこ
とで、クロック経路内の可変ディレイラインの遅延量を
調整するものである。

【０００７】この調整方法としては、位相差を位相検知
回路により検知し、該検知された位相差に基づき、可変
ディレイラインの遅延量を変化させる位相同期ループ
（Phase Locked Loop：ＰＬＬ）、ディレイロックル
ープ（Delay Lock Loop：ＤＬＬ）などの帰還系回路
構成が、一般的に用いられている。

【０００８】

【発明が解決しようとする課題】しかしながら、ＰＬＬ
やＤＬＬは、帰還回路をなすことから、クロックが安定
するまで、数百サイクルから数千サイクル長い周期が必
要となる、という問題点を有している。

【０００９】また位相比較器、遅延回路列などが複数必
要になり、回路規模が増大する、という問題点も有して
いる。

【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、クロック伝達線
全体での遅延差を無くす回路において、ＰＬＬ回路やＤ
ＬＬ回路を用いた場合と比べて、短時間に遅延差を無く
すことができるクロック制御回路及び方法を提供するこ
とにある。

【００１１】本発明の他の目的は、位相比較器を不要と
することで回路規模の増大を抑止するクロック制御回路
及び方法を提供することにある。

【００１２】

【課題を解決するための手段】本発明の第１の視点によ
れば、入力クロックを一端から入力して折り返す（方向
反転する）クロック伝搬経路の往路上の第１の位置と、
前記往路の前記第１の位置に対応する復路上の第２の位
置からのクロックを入力としこれら２つのクロックのタ
イミング差を所定の内分比で分割した時間に対応する遅
延時間の信号を出力するタイミング差分割回路を備えた
ことを特徴とするクロック制御回路が提供される。本発
明の第２視点によればクロック制御回路は、入力クロッ
クを一端から入力して折り返すクロック伝搬経路の往路
上の第１の位置と、前記往路の前記第１の位置に対応す
る復路上の第２の位置からのクロックを入力としてこれ
らのクロックのタイミング差を均等に２分割して出力す
るタイミング平均化回路を備える。

【００１３】本発明の第３視点において、タイミング平
均化回路は、前記２つのクロックを入力する第１、第２
の入力端に対して、前記２つのクロックのうちはやく遷
移する方のクロックを同時に入力したときに出力信号が
出力されるまでの遅延時間に対して、前記２つのクロッ
クのタイミング差（Ｔ）を均等に２分割した時間（Ｔ／
２）に相当する遅延時間を加算した遅延時間をもって出
力信号を出力する。

【００１４】本発明の第４視点によれば、入力クロック
を分周回路で分周したクロックをクロックを一端から入
力して折り返すクロック伝搬経路の往路上の第１の位置
と、前記往路の前記第１の位置に対応する復路の第２の
位置からのクロックを入力としてこれらのクロックのタ
イミング差を均等に２分割して出力するタイミング平均
化回路と、前記タイミング平均化回路の出力を逓倍する
逓倍回路と、を備えている。

【００１５】本発明の第５視点によれば、クロック制御
回路は、入力クロックを一端から入力して折り返すクロ
ック伝搬経路の往路上の第１の位置からの第１クロック
と、前記往路の前記第１の位置に対応する復路の第２の
位置からの第２クロックの２つのクロックをそれぞれ分
周し互いに位相の異なる複数相の分周クロックを出力
し、前記２つのクロックを分周した対応する位相の分周
クロック同士のタイミング差を均等に２分割した時間に
対応する遅延時間を有する信号を一つの信号に合成して
出力する合成回路を備える。

【００１６】また本発明の第６の視点によれば、クロッ
ク制御方法は、入力クロックを一端から入力して折り返
すクロック伝搬経路の往路上の第１の位置と、前記往路
の前記第１の位置に対応する復路の第２の位置のクロッ
クのタイミング差を平均化することで、前記往復経路の
位置によらずタイミングのそろったクロックを生成可能
としている。本発明のその他の視点及び特徴は、各請求
項に記載のとおりであり、必要に応じ、ここにその引用
をもって繰込み、ここに記載されたものとみなす。な
お、本発明において、「折り返す」とは、信号の伝搬経
路の方向を反転することを意味する。

【００１７】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい一実施の形態において、
図１を参照すると、入力クロックを一端から入力して折
り返すクロック伝搬経路の往路１１₁上の第１の位置
（Ａ、Ｂ、Ｃ、Ｄ）と、往路１１₁の前記第１の位置
（Ａ、Ｂ、Ｃ、Ｄ）に対応する復路１１₂上の第２の位
置（Ｈ、Ｇ、Ｆ、Ｅ）からのクロックを入力として、こ
れらのクロックのタイミング差を平均して出力するタイ
ミング平均化回路（１０₁、１０₂、１０₃、１０₄）を備
える。第１の位置の前記クロック伝搬経路の折り返し点
（１１₃）の遅延時間と、前記クロック伝搬経路の折り
返し点（１１₃）と前記第２の位置との間の遅延時間は
それぞれ互いに等しい。

【００１８】本発明の一実施の形態において、タイミン
グ平均化回路としては、２つのクロックを入力する第
１、第２の入力端に対して、前記２つのクロックのうち
はやく遷移する方のクロックを同時に入力したときに出
力信号が出力されるまでの遅延時間（Ｃｏｎｓ）に対し
て、前記２つのクロックのタイミング差（Ｔ）を均等に
２分割した時間（Ｔ／２）に相当する遅延時間を加算し
た遅延時間をもって出力信号を出力する、すなわち、本
発明は、ＰＬＬやＤＬＬを用いず、タイミング平均化回
路としては、入力された２つのクロックのうち、はやく
遷移する方の一のクロックに基づき内部ノードを充電又
は放電し、つづいて、前記一のクロックよりも遅れて遷
移する他のクロックと前記一のクロックとに基づき前記
内部ノードを充電又は放電する構成とされ、前記内部ノ
ードが入力端に接続され、前記内部ノード電圧がしきい
値電圧を超えるか又は下回った場合に出力論理値を変え
る、反転又は正転型のバッファ回路を有する構成とされ
る。

【００１９】本発明は、その好ましい一実施の形態にお
いて、図５を参照すると、入力クロックをクロック伝搬
経路の一端から入力して第１、第２の経路の往路（１１
Ａ、１１Ｂ）に分岐したのち、前記一端と対向する他端
側で折り返し、前記折り返された第１、第２の経路の復
路（１１Ｃ、１１Ｄ）はそれぞれ第２、第１の経路の往
路（１１Ｂ、１１Ａ）に沿って配設され、前記第１の経
路の往路（１１Ａ）上の第１の位置（Ａ、Ｂ）と、前記
往路の前記位置に対応する前記第２の経路の復路（１１
Ｄ）の第２の位置（Ｈ、Ｇ）からのクロックを入力とし
てこれらのクロックのタイミング差を平均して出力する
タイミング平均化回路（１０₁、１０₂）と、第２の経路
の往路（１１Ｂ）上の第３の位置（Ｅ、Ｆ）と、前記往
路の前記位置に対応する前記第２の経路の復路（１１
Ｃ）の第４の位置（Ｄ、Ｃ）からのクロックを入力とし
てこれらのクロックのタイミング差を平均して出力する
タイミング平均化回路（１０₄、１０₃）と、を備えてい
る。

【００２０】本発明は、その好ましい一実施の形態にお
いて、図９を参照すると、入力クロックを分周する分周
回路（１４）を備え、分周回路（１４）で分周したクロ
ックをクロックを一端から入力して折り返すクロック伝
搬経路の往路上の第１の位置（Ａ、Ｂ、Ｃ、Ｄ）と、前
記往路の前記位置に対応する復路の第２の位置（Ｈ、
Ｇ、Ｆ、Ｅ）からのクロックを入力としてこれらのクロ
ックのタイミング差を平均して出力するタイミング平均
化回路（１０₁、１０₂、１０₃、１０₄）と、タイミング
平均化回路（１０₁、１０₂、１０₃、１０₄）の出力をそ
れぞれ逓倍する逓倍回路（１５₁、１５₂、１５₃、１
５₄）と、を備える。

【００２１】本発明は、その好ましい一実施の形態にお
いて、図１６を参照すると、入力クロックを一端から入
力して折り返すクロック伝搬経路の往路（１１₁）上の
第１の位置（Ａ、Ｂ、Ｃ、Ｄ）と、前記往路の前記位置
に対応する復路の第２の位置（Ｈ、Ｇ、Ｆ、Ｅ）からの
２つのクロックを入力とする分周機能付きタイミング平
均化回路（１００₁、１００₂、１００₃、１００₄）と、
分周機能付きタイミング平均化回路（１００₁、１０
０₂、１００₃、１００₄）からそれぞれ出力される分周
出力信号（Ｌ１〜Ｌ４、Ｋ１〜Ｋ４、Ｊ１〜Ｊ４、Ｉ１
〜Ｉ４）を一つの出力信号に合成する合成回路（１
６₁、１６₂、１６₃、１６₄）と、を備えている。

【００２２】分周機能付きタイミング平均化回路は、２
つのクロックを分周し互いに位相の異なる複数相の分周
クロックを出力する第１、第２の分周回路（１０１₁、
１０１₂）と、第１、第２の分周回路（１０１₁、１０１
₂）の対応する位相の２つの分周クロックを入力してタ
イミング差を平均化した信号を出力する複数のタイミン
グ平均化回路（１０２₁、１０２₂、１０２₃、１０２₄）
と、複数のタイミング平均化回路（１０２₁、１０２₂、
１０２₃、１０２₄）の出力（Ｌ１、Ｌ２、Ｌ３、Ｌ４）
を一つの信号に合成して出力する合成回路（１６）と、
を備える。

【００２３】本発明は、その好ましい一実施の形態にお
いて、図１９を参照すると、入力クロックを分周し互い
に位相の異なる複数相の分周クロックを出力する分周回
路（１４Ａ）と、分周回路（１４Ａ）から出力される複
数の分周クロックを一端から入力して折り返す複数のク
ロック伝搬経路（１１−１〜１１−４）の各々につい
て、往路上のある位置と、前記往路の前記位置に対応す
る復路の位置とからの２つのクロックを入力とする複数
のタイミング平均化回路（４つのＴＭ）と、複数のタイ
ミング平均化回路（４つのＴＭ）からの出力を一つの信
号に合成して出力する合成回路（１６）と、を備える。

【００２４】本発明は、その好ましい一実施の形態にお
いて、図２１を参照すると、入力クロックを一端から入
力して折り返す第１のクロック伝搬経路（１１１）の往
路上の第１の位置（Ａ、Ｂ、Ｃ、Ｄ）と、前記往路の前
記位置に対応する復路の第２の位置（Ｈ、Ｇ、Ｆ、Ｅ）
からの２つのクロックを入力とするタイミング平均化回
路（１１０₁〜１１０₄）と、タイミング平均化回路（１
１０₁）から出力されるクロックを一端から入力して折
り返す第２のクロック伝搬経路（１１４₁）の往路上の
ある位置と、前記往路の前記位置に対応する復路の位置
とからの２つのクロックを入力とするタイミング平均化
回路（１２０₁〜１２０₄）を備える。

【００２５】さらに、タイミング平均化回路（１１
０₂）から出力されるクロックを一端から入力して折り
返す第２のクロック伝搬経路（１１４₂）の往路上のあ
る位置と、前記往路の前記位置に対応する復路の位置か
らの２つのクロックを入力とするタイミング平均化回路
（１２１₁〜１２１₄）を備え、タイミング平均化回路
（１１０₃）から出力されるクロックを一端から入力し
て折り返す第２のクロック伝搬経路（１１４₃）の往路
上のある位置と、前記往路の前記位置に対応する復路の
位置とからの２つのクロックを入力とするタイミング平
均化回路（１２２₁〜１２２₄）を備え、タイミング平均
化回路（１１０₄）から出力されるクロックを一端から
入力して折り返す第２のクロック伝搬経路（１１４₄）
の往路上のある位置と、前記往路の前記位置に対応する
復路の位置とからの２つのクロックを入力とするタイミ
ング平均化回路（１２３₁〜１２３₄）を備えている。こ
ららのタイミング平均化回路の出力信号は、半導体集積
回路（又はプリント配線基板）の２次元平面において、
例えばメッシュ状に、配設される。

【００２６】次に、タイミング平均化回路についてその
回路構成をいくつか説明する。本発明の一実施の形態に
おいて、折り返し型のクロック伝搬回路の往路と復路の
二点からのクロックを入力とするタイミング平均化回路
としては、図３を参照すると、第１の電源（ＶＣＣ）と
内部ノード（Ｎ１）間に並列接続され、第１の入力（Ｉ
Ｎ１）と第２の入力（ＩＮ２）がそれぞれ第１の値のと
きオンされ、第２の値のときオフする第１、第２のスイ
ッチ素子（ＭＰ１、ＭＰ２）と、内部ノード（Ｎ１）と
第２の電源（ＧＮＤ）間に接続され、前記第１の入力と
前記第２の入力を入力とする論理回路（ＮＯＲ１）の出
力を制御端子に入力し、前記第１の入力と前記第２の入
力が前記第２の値のときにオン状態とされる第３のスイ
ッチ素子（ＭＮ１）と、内部ノード（Ｎ１）と第２の電
源（ＧＮＤ）間に接続された容量（Ｃ）と、内部ノード
（Ｎ１）の電位としきい値との大小により出力論理値が
定められるバッファ回路（ＢＵＦ）と、を備える。

【００２７】本発明の一実施の形態において、タイミン
グ平均化回路としては、図６を参照すると、第１の電源
（ＶＣＣ）と内部ノード（Ｎ５２）間に直列に接続さ
れ、第１の入力（ＩＮ１）が制御端子に接続され、第１
の入力（ＩＮ１）が第１の値のときオフされる複数の第
１のスイッチ素子（ＭＰ５１、ＭＰ５２）と、内部ノー
ド（Ｎ５２）と第２の電源（ＧＮＤ）間に直列に接続さ
れ、第１の入力（ＩＮ１）が制御端子に接続され、前記
第１の入力（ＩＮ１）が第１の値のときオンされる複数
の第２のスイッチ素子（ＭＮ５１、ＭＮ５２）と、第１
の電源と前記内部ノード（Ｎ５２）間に直列に挿入さ
れ、前記第１の入力（ＩＮ１）が制御端子に接続され、
前記第１の入力（ＩＮ１）が第１の値のときオフされる
第３のスイッチ素子（ＭＰ５３）と、第２の入力（ＩＮ
２）が制御端子に接続され、前記第２の入力（ＩＮ２）
が第１の値のときオフされる第４のスイッチ素子（ＭＰ
５４）と、内部ノード（Ｎ５２）と第２の電源間に直列
に接続され、前記第１の入力（ＩＮ１）が制御端子に接
続され、前記第１の入力が第１の値のときオンされる第
５のスイッチ素子（ＭＮ５４）と、前記第２の入力が制
御端子に接続され、前記第２の入力が第１の値のときオ
ンされる第６のスイッチ素子（ＭＮ５３）と、を備え、
内部ノード（Ｎ５２）の電位としきい値との大小により
出力論理値が定められるインバータ回路（ＩＮＶ５１）
と、を備える。前記第２の入力が制御端子に接続された
スイッチ素子（ＭＰ５５、ＭＰ５６）を前記第１電源に
接続し、前記第２の入力が制御端子に接続されたスイッ
チ素子（ＭＮ５５、ＭＮ５６）を前記第２の電源側に接
続し、前記第１、第２の入力の負荷となるスイッチ素子
の数を同数としている。

【００２８】本発明の一実施の形態において、タイミン
グ平均化回路としては、図７を参照すると、第１の電源
（ＶＣＣ）と第１の内部ノード（Ｎ７１）間に接続され
る第１のスイッチ素子（ＭＰ６１）と、第１、第２の入
力信号（ＩＮ１、ＩＮ２）を入力端から入力とし、第１
のスイッチ素子（ＭＰ６１）の制御端子に出力端が接続
され、前記第１、第２の入力信号がともに第１の値のと
きに前記第１のスイッチ素子をオンさせる第１の論理回
路（ＮＡＮＤ６１）と、前記第１の内部ノード（Ｎ７
１）と第２の電源（ＧＮＤ）間に直列に接続され、前記
第１の入力信号が、第１／第２の値のときオフ／オンさ
れる第２のスイッチ素子（ＭＮ６１）と、出力信号（Ｏ
ＵＴ）の値が前記第１／第２の値のときオン／オフされ
る第３のスイッチ素子（ＭＮ６２）と、第１の内部ノー
ド（Ｎ７１）と前記第２の電源間に直列に接続され、前
記第２の入力信号が、第１／第２の値のときオフ／オン
される第４のスイッチ素子（ＭＮ６３）と、出力信号
（ＯＵＴ）の値が第１／第２の値のときオン／オフされ
る第５のスイッチ素子（ＭＮ6４）と、を備え、さら
に、第１の電源と第３の内部ノード（Ｎ７３）間に接続
され、前記第１の内部ノード（Ｎ７１）を制御端子に入
力する第６のスイッチ素子（ＭＰ６６）を備えている。

【００２９】第２の電源（ＧＮＤ）と第２の内部ノード
（Ｎ７２）間に接続される第７のスイッチ素子（ＭＮ６
５）と、第１、第２の入力信号（ＩＮ１、ＩＮ２）を入
力し、第７のスイッチ素子（ＭＮ６５）の制御端子に出
力が接続され、前記第１、第２の入力信号（ＩＮ１、Ｉ
Ｎ２）がともに第２の値のときに前記第７のスイッチ素
子（ＭＮ６５）をオンさせる第２の論理回路（ＮＯＲ６
１）と、第２の内部ノード（Ｎ７２）と第１の電源（Ｖ
ＣＣ）間に接続され、前記第１の入力信号が、第１／第
２の値のときオン／オフされる第８のスイッチ素子（Ｍ
Ｐ６４）と、出力信号（ＯＵＴ）の値が前記第１／第２
の値のときオフ／オンされる第９のスイッチ素子（ＭＰ
６２）と、前記第２の内部ノード（Ｎ７２）と第１の電
源（ＶＣＣ）間に接続され、前記第２の入力信号が、第
１／第２の値のときオン／オフされる第１０のスイッチ
素子（ＭＰ６５）と、出力信号（ＯＵＴ）の値が前記第
１／第２の値のときオフ／オンされる第１１のスイッチ
素子と、前記第２の電源と前記第３の内部ノード間に接
続され、前記第２の内部ノードを制御端子に入力する第
１２のスイッチ素子（ＭＰ６３）と、を備え、前記第３
の内部ノードを入力端に入力し、前記第３の内部ノード
電位としきい値との大小により出力論理値が定められる
インバータ回路（ＩＮＶ６５）と、備え、前記インバー
タ回路の出力端から出力信号が出力される。前記第１、
及び第２の入力信号（ＩＮ１、ＩＮ２）に基づき、前記
第３のスイッチ素子（ＭＮ６５）及び前記第５のスイッ
チ素子（ＭＮ６４）からなる第１のスイッチ素子対と、
前記第９のスイッチ素子（ＭＰ６２）及び前記第１１の
スイッチ素子（ＭＰ６３）からなる第２のスイッチ素子
対とを、オン、オフ制御する回路手段を備えている。

【００３０】前記回路手段としては、例えば、前記第
１、及び第２の入力信号（ＩＮ１、ＩＮ２）で規定され
る出力信号の正転信号を生成するバッファ回路（ＩＮＶ
６７、ＩＮＶ６６）を備え、バッファ回路の出力が、前
記第３のスイッチ素子（ＭＮ６５）と、前記第５のスイ
ッチ素子（ＭＮ６４）と、前記第９のスイッチ素子（Ｍ
Ｐ６２）と、前記第１１のスイッチ素子（ＭＰ６３）の
制御端子に共通接続されている。

【００３１】本発明の一実施の形態において、折り返し
型のクロック伝搬回路の往路と復路の二点からのクロッ
クを入力とするタイミング平均化回路としては、図８を
参照すると、第１の電源と第１の内部ノード（Ｎ８１）
間に接続される第１のスイッチ素子（ＭＰ７１）と、第
１、第２の入力信号（ＩＮ１、ＩＮ２）を入力端から入
力とし、前記第１のスイッチ素子の制御端子に出力端が
接続され、前記第１、第２の入力がともに第１の値のと
きに前記第１のスイッチ素子（ＭＰ７１）をオンさせる
第１の論理回路（ＮＡＮＤ７１）と、第１の内部ノード
（Ｎ８１）と第２の電源間に接続される第２、第３のス
イッチ素子（ＭＮ７１、ＭＮ７２）とを備え、第２のス
イッチ素子（ＭＮ７１）は、前記第１の入力信号（ＩＮ
１）が、第１の値／第２の値のときオフ／オンされ、第
１の内部ノード（Ｎ８１）と前記第２の電源間に接続さ
れる第４、第５のスイッチ（ＭＮ７３、ＭＮ７４）とを
備え、第４のスイッチ素子（ＭＮ７３）は、前記第２の
入力信号が、第１／第２の値のときオフ／オンされる。
第１の電源と第３の内部ノード（Ｎ８３）間に接続さ
れ、前記第１の内部ノード（Ｎ８１）を制御端子に入力
する第６のスイッチ素子（ＭＰ７６）を備える。

【００３２】第２の電源（ＧＮＤ）と第２の内部ノード
（Ｎ８２）間に接続される第７のスイッチ素子（ＭＮ７
５）と、第１、第２の入力信号（ＩＮ１、ＩＮ２）を入
力し、前記第７のスイッチ素子（ＭＮ７５）の制御端子
に出力が接続され、前記第１、第２の入力がともに第２
の値のときに第７のスイッチ素子（ＭＮ７５）をオンさ
せる第２の論理回路（ＮＯＲ７１）と、第２の内部ノー
ド（Ｎ８２）と第１の電源間に接続される、第８のスイ
ッチ素子と第９のスイッチ素子（ＭＰ７４、ＭＰ７２）
とを備え、前記第８のスイッチ素子（ＭＰ７４）は、第
１の入力信号（ＩＮ１）が、第１／第２の値のときオン
／オフされ、第２の内部ノード（Ｎ８２）と前記第１の
電源間に接続される、第１０のスイッチ素子と第１１の
スイッチ素子（ＭＰ７５、ＭＰ７３）とを備え、前記第
１０のスイッチ素子（ＭＰ７５）は、前記第２の入力信
号が、第１／第２の値のときオン／オフされ、前記第２
の電源と前記第３の内部ノード（Ｎ８３）間に接続さ
れ、前記第２の内部ノードを制御端子に入力する第１２
のスイッチ素子（ＭＮ７６）と、前記第３の内部ノード
を入力端に入力し、前記第３の内部ノード（Ｎ８３）の
電位としきい値との大小により出力論理値が定められる
インバータ回路（ＩＮＶ７５）と、を備えている。

【００３３】第１の論理回路（ＮＡＮＤ７１）の出力
は、第９のスイッチ素子と第１１のスイッチ素子（ＭＰ
７２，ＭＰ７３）の制御端子に共通接続され、第２の論
理回路（ＮＯＲ７１）の出力は、第３のスイッチ素子と
第５のスイッチ素子（ＭＮ７２，ＭＮ７３）の制御端子
に共通接続されている。

【００３４】本発明の一実施の形態において、タイミン
グ平均化回路（１０₁、１０₂、１０ ₃、１０₄）の出力ク
ロックを逓倍する逓倍回路（１５₁、１５₂、１５₃、１
５₄）の構成としては、例えば、図１１を参照すると、
クロックを分周して多相クロックを生成する分周器
（２）と、クロックの周期を検知する周期検知回路
（６）と、分周器（２）のクロック出力を入力とし前記
クロックを逓倍した多相クロックを生成する多相クロッ
ク逓倍回路（５）と、クロック合成回路（８）とを備
え、前記多相クロック逓倍回路が、２つの入力のタイミ
ング差を分割した信号を出力する複数のタイミング差分
割回路（４ａ）と、２つのタイミング差分割回路の出力
を多重する複数の多重化回路（４ｂ）とを備え、前記複
数のタイミング差分割回路は、同一相のクロックを入力
とするタイミング差分割回路と、相隣る相の２つのクロ
ックを入力とするタイミング差分割回路と、を備えてい
る。

【００３５】本発明の一実施の形態において、前記多相
クロック逓倍回路は、図１３を参照すると、ｎ相のクロ
ック（第１乃至第ｎクロック）を入力し、２つの入力の
タイミング差を分割した信号を出力する２ｎ個のタイミ
ング差分割回路を備え、２Ｉ−１番目（ただし、１≦Ｉ
≦ｎ）のタイミング差分割回路（２０８、２１０、２１
２、２１４）は、前記２つの入力としてＩ番目の同一ク
ロックを入力とし、２Ｉ番目（ただし、１≦Ｉ≦ｎ）の
タイミング差分割回路（２０９、２１１、２１３、２１
５は、Ｉ番目のクロックと、（Ｉ＋１ ｍｏｄ ｎ）番
目（ただし、Ｉ＋１ ｍｏｄ ｎは、Ｉ＋１をｎで割っ
た余り（ｎを法とする加算））のクロックを入力とし、
Ｊ番目（ただし、１≦Ｊ≦２ｎ）のタイミング差分割回
路の出力と（Ｊ＋２ ｍｏｄ ｎ）番目（ただし、Ｊ＋
２ ｍｏｄ ｎは、Ｊ＋２をｎで割った余り）のタイミ
ング差分割回路の出力とを入力とする２ｎ個のパルス幅
補正回路（２１６〜２２３）と、Ｋ番目（ただし、１≦
Ｋ≦ｎ）のパルス幅補正回路の出力と（Ｋ＋ｎ）番目の
パルス幅補正回路の出力とを入力とするｎ個の多重化回
路（２２４〜２２７）と、を備える。

【００３６】本発明の一実施の形態において、タイミン
グ差分割回路は、図１５を参照すると、第１、第２の入
力信号を入力とし第１、第２の入力信号が第１の値のと
きに内部ノードを第１の電源の電位に設定する論理回路
（ＮＯＲ１４）と、前記論理回路の出力である内部ノー
ドの電位としきい値の大小により出力論理値を変化させ
るバッファ回路もしくはインバータ回路（INV15）と、
を備え、前記内部ノードと第２の電源間には、直列接続
されたスイッチ素子と容量とが、複数本互いに並列接続
されており（ＭＮ５１とＣＡＰ５１、ＭＮ５２とＣＡＰ
５２、ＭＮ５３とＣＡＰ５３）、前記スイッチ素子の制
御端子に接続する周期制御信号にて前記内部ノードに付
加する容量を決められる構成とされている。

【００３７】本発明の実施の形態に係るクロック制御回
路を半導体集積回路装置に具備し、クロック同期型回路
にクロックを供給することで、クロック伝搬経路にわた
って位相が整列されたクロックを供給することができ
る。

【００３８】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。

【００３９】図１は、本発明の一実施例の構成を示す図
である。図１に示すように、本発明の一実施例において
は、クロック伝搬経路を折り返し、その往復の経路の中
間のタイミングをとることで、クロック経路内の遅延を
調整する回路において、クロック信号の各パルス間のタ
イミング差を平均化するタイミング平均化回路を備えて
いる。

【００４０】クロック伝搬経路の往路１１₁上の、Ａ点
から折り返し点１１₃までの遅延時間ａ、Ｂ点から折り
返し点１１₃までの遅延時間ｂ、Ｃ点から折り返し点１
１₃までの遅延時間ｃＤ点から折り返し点１１₃までの遅
延時間ｄ、クロック伝搬経路の復路１１₂上の、Ｅ点は
折り返し点１１₃から遅延時間ｄ、Ｆ点は折り返し点１
１₃から遅延時間ｃ、Ｇ点は折り返し点１１₃から遅延時
間ｂ、Ｈ点は折り返し点１１₃から遅延時間ａとされて
いる。

【００４１】入力バッファ１２からクロック伝搬経路の
往路１１₁に入力されたクロックは、折り返し点１１₃で
折り返され、復路１１₂を伝搬し、Ａ点とＨ点の２つの
クロック信号が、タイミング平均化回路１０₁に入力さ
れ、２つのタイミング差の平均の遅延時間の出力信号Ｌ
が出力され、Ｂ点とＧ点の２つのクロック信号が、タイ
ミング平均化回路１０₂に入力され、２つのタイミング
差の平均の遅延時間の出力信号Ｋが出力され、Ｃ点とＦ
点の２つのクロック信号が、タイミング平均化回路１０
₃に入力され、２つのタイミング差の平均の遅延時間の
出力信号Ｊが出力され、Ｄ点とＥ点の２つのクロック信
号が、タイミング平均化回路１０₄に入力され、２つの
タイミング差の平均の遅延時間の出力信号Ｉが出力され
る。

【００４２】図２は、図１に示した本発明の一実施例の
基本動作を示すタイミング図である。クロック伝搬経路
は、図１に示すように、折り返して配置され、往路の経
路１１₁の各点Ａ、Ｂ、Ｃ、Ｄ、復路の経路１１₂の各点
Ｅ、Ｆ、Ｇ、Ｈが、それぞれ隣接するクロック出力がタ
イミング平均化回路１０₁〜１０₄に入力され、タイミン
グ平均化回路１０₁〜１０₄から二つのクロックのタイミ
ング差の中間値の成分を有するタイミングで出力され
る。

【００４３】各隣接点Ａ−Ｈ、Ｂ−Ｇ、Ｃ−Ｆ、Ｄ−Ｅ
でのタイミング差（２ａ、２ｂ、２ｃ、２ｄ）の中間値
は、丁度、折り返し点１１₃のタイミングに等しくなる
ので、各タイミング平均化回路１の出力タイミングは、
Ｉ、Ｊ、Ｋ、Ｌは、等しいタイミングの出力になる。

【００４４】すなわち図２において、隣接点Ａ−Ｈのタ
イミング差（２a）の平均値をタイミング平均化回路１
０₁の出力Ｌの立ち上がりエッジのタイミングは、点Ａ
のクロックの立ち上がりエッジに対して、（一定遅延時
間Ｃｏｎｓ）＋（２ａ／２）＝Ｃｏｎｓ＋ａとなる。一
定遅延時間Ｃｏｎｓは、タイミング平均化回路１０₁〜
１０₄等に固有の伝搬遅延時間である。より詳細には、
一定遅延時間Ｃｏｎｓは、タイミング平均化回路の二つ
の入力に同一信号を入力してから出力信号が出力される
までの伝搬遅延時間である。

【００４５】隣接点Ｂ−Ｇからクロックを入力するタイ
ミング平均化回路１０₂の出力Ｋは、隣接点Ｂまでの遅
延時間（ａ−ｂ）に、（一定遅延時間Ｃｏｎｓ）＋（２
ｂ／２）を加算した遅延時間後に立ち上がり、Ａ点のク
ロックの立ち上りエッジ時点からＣｏｎｓ＋ａ後に立ち
上がっている。タイミング平均化回路１０₃の出力Ｊ、
タイミング平均化回路１０₄の出力ＩもＡ点のクロック
の立ち上りエッジ時点からＣｏｎｓ＋ａ後に立ち上が
り、信号Ｉ、Ｊ、Ｋ、Ｌの立ち上がりエッジのタイミン
グがそろっている。

【００４６】図３及び図４は、本発明の一実施例のタイ
ミング平均化回路１０の原理を説明するための図であ
る。なお、タイミング平均化回路は、入力する２つの信
号のタイミング差（Ｔ）を所定比ａで、内分した遅延時
間に対応する出力信号を出力するタイミング差分割回路
（「インタポレータ」ともいう）において内分比ａを
０．５とし、タイミング差を均等分割して出力するよう
にしたものである。図１に示したタイミング平均化回路
は、タイミング差分割回路により構成される。

【００４７】図３（ａ）に示すように、タイミング差分
割回路（ＴＭＤ）は、入力信号ＩＮ１、ＩＮ２をそれぞ
れ反転して出力するインバータＩＮＶ１、ＩＮＶ２と、
ソースが電源ＶＣＣに接続され、ゲートがインバータＩ
ＮＶ１、ＩＮＶ２の出力に接続され、ドレインが内部ノ
ードＮ１に接続されているＰチャネルＭＯＳトランジス
タＭＰ１、ＭＰ２と、内部ノードＮ１を入力端に接続
し、内部ノードＮ１の電位がしきい値電圧を超えるか、
又は、下回ったときに、その出力論理値を変化させるバ
ッファ回路ＢＵＦと、入力信号ＩＮ１、ＩＮ２を入力と
しＮＯＲ演算結果を出力するＮＯＲ回路ＮＯＲ１と、ド
レインが内部ノードＮ１に接続され、ソースがグランド
電位ＧＮＤに接続され、ゲートがＮＯＲ回路ＮＯＲ１の
出力端に接続されているＮチャネルＭＯＳトランジスタ
ＭＮ１と、内部ノードＮ３１とグランド間に接続されて
いるキャパシタＣと、を備えて構成されている。

【００４８】ここで、タイミング差分割回路（ＴＭＤ）
は、図３（ｂ）に示すブロック図に示す。なお、前述し
たように、タイミング平均化回路はタイミング差分割回
路の内分比を０．５として入力信号のタイミング差を平
均化した遅延時間に対応する出力信号を出力するものと
する。

【００４９】図４（ｃ）を参照すると、三つのタイミン
グ差分割回路（ＴＭＤ）において、図４（ｃ）には、そ
の二入力に、同一の入力信号ＩＮ１が入力され出力信号
ＯＵＴ１を出力し、第二のタイミング差分割回路（ＴＭ
Ｄ）には入力信号ＩＮ１、ＩＮ２が入力され出力信号Ｏ
ＵＴ２を出力し、第三のタイミング差分割回路（ＴＭ
Ｄ）には、その二入力に、同一の入力信号ＩＮ２が入力
され出力信号ＯＵＴ３を出力する。このうち、入力信号
ＩＮ１、ＩＮ２を入力し出力信号ＯＵＴ２を出力する第
二のタイミング差分割回路（ＴＭＤ）が、図３（ａ）の
構成に対応している。なお、図４（ｃ）に示した第一乃
至第三のタイミング差分割回路（ＴＭＤ）を備えた回路
構成としては、例えば図１３（ａ）に示した構成が参照
される。

【００５０】図４（ｄ）を参照すると、入力信号ＩＮ１
と入力信号ＩＮ２間には、タイミング差（Ｔ）があり、
第一のタイミング差分割回路（ＴＭＤ）は遅延時間ｔ１
の出力信号ＯＵＴ１を出力し、第三のタイミング差分割
回路（ＴＭＤ）は遅延時間ｔ３の出力信号ＯＵＴ３を出
力し、第二のタイミング差分割回路（ＴＭＤ）は、遅延
時間ｔ２の出力信号ＯＵＴ２を出力し、遅延時間ｔ２
は、遅延時間ｔ１とｔ３を分割（内分）した値とされて
いる。

【００５１】再び図３（ａ）を参照すると、入力信号Ｉ
Ｎ１、ＩＮ２が、Ｌｏｗレベルのとき、ＮＯＲ回路ＮＯ
Ｒ１の出力がＨｉｇｈレベルとなり、ＮチャネルＭＯＳ
トランジスタＭＮ１がオンし、ノードＮ１の電位がグラ
ンド電位となり、バッファ回路ＢＵＦの出力はＬｏｗレ
ベルとされる。

【００５２】バッファ回路ＢＵＦの出力がＨｉｇｈレベ
ルに反転するしきい値電圧をＶとすると、図３（ａ）に
おいて、２つの入力端子ＩＮ１、ＩＮ２に同一の入力信
号ＩＮ１が入力された場合、入力信号ＩＮ１の立ち上が
り時、インバータＩＮＶ１、ＩＮＶ２の出力がＬｏｗレ
ベルとなり、ＰチャネルＭＯＳトランジスタＭＰ１、Ｍ
Ｐ２がともにオンし、ＮチャネルＭＯＳトランジスタＭ
Ｎ１はオフし、ドレイン電流ｉ１、ｉ２でノードＮ１が
充電され、バッファ回路ＢＵＦのしきい値に達したとこ
ろまで充電する必要のあるノードＮ１の電荷をＣＶ（た
だし、Ｃは容量値、Ｖは電圧）とすると、 t1＝CV／（i1＋i2） で与えられる。

【００５３】図３（ａ）において、２つの入力端子ＩＮ
１、ＩＮ２に入力信号ＩＮ１、ＩＮ２（入力信号ＩＮ１
から時間Ｔ遅れて立ち上がる）が入力された場合（図４
（ｃ）、入力信号ＩＮ１の立ち上がり時、インバータＩ
ＮＶ１の出力がＬｏｗレベルとなり、ＰチャネルＭＯＳ
トランジスタＭＰ１のみがオンし、ＮチャネルＭＯＳト
ランジスタＭＮ１はオフし、ドレイン電流ｉ１でノード
Ｎ１が時間Ｔ充電され（ノードＮ１の電荷ｉ１Ｔ）、つ
づいて入力信号ＩＮ２の立ち上がり時、インバータＩＮ
Ｖ２の出力がＬｏｗレベルとなり、ＰチャネルＭＯＳト
ランジスタＭＰ１とＰチャネルＭＯＳトランジスタＰＭ
２がともにオン状態となり、ＮチャネルＭＯＳトランジ
スタＭＮ１はオフし、ドレイン電流ｉ１＋ｉ２でノード
Ｎ１が充電され、バッファ回路ＢＵＦのしきい値に達し
たところまで充電する必要のあるノードＮ１の電荷をＣ
Ｖ（ただし、Ｃは容量値、Ｖは電圧）とすると、 t2＝T＋（CV−i1Ｔ）／（i1＋i2） ＝T＋CV／（i1＋i2）−i1T／（i1＋i2） ＝T（i2／（i1＋i2））＋t1 ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２のドレイ
ン電流ｉ１、ｉ２が等しい場合、 ｔ2＝（1/2）Ｔ＋t1 また図３（ａ）において、２つの入力端子ＩＮ１、ＩＮ
２に同一の入力信号ＩＮ２（入力信号ＩＮ１から時間Ｔ
遅れる）が入力された場合、 t3＝T＋CV／（i1＋i2） となる。

【００５４】このように、図３（ａ）に示したタイミン
グ差分割回路の内部ノードＮ１の容量Ｃを、まず入力信
号ＩＮ１を入力するＰチャネルＭＯＳトランジスタＭＰ
１で時間Ｔ（２つの入力クロックのタイミング差）の間
充電し、つづいて、入力信号ＩＮ２を入力とするＰチャ
ネルＭＯＳトランジスタＭＰ２とあわせて２つのＰチャ
ネルＭＯＳトランジスタで充電することで、最初から、
同一の入力信号ＩＮ１を入力して２つのＰチャネルＭＯ
ＳトランジスタＭＰ１、ＭＰ２で充電するものと比べ
て、時間ｔ１から、Ｔ／２の時間差（入力信号ＩＮ１と
ＩＮ２のタイミング差Ｔの平均値）を生じさせしめる。

【００５５】このため、このタイミング差分割回路を、
「タイミング平均化回路」と呼んでいる。

【００５６】本発明によれば、ＰＬＬ回路やＤＬＬ回路
を用いることなく、クロック経路１１での遅延時間差を
低く抑えることができる。

【００５７】タイミング平均化回路において、先に遷移
する方のクロックと、おくれて遷移する方のクロックの
タイミング差を１／２に分割してタイミング差を平均化
した信号を出力する場合、図３（ａ）のＰチャネルＭＯ
ＳトランジスタＭＰ1、ＭＰ２のオン電流（ドレイン電
流）ｉ1、ｉ２を等しくすることで実現される。この場
合、図３（ａ）のＰチャネルＭＯＳトランジスタＭＰ
1、ＭＰ２のオン電流（ドレイン電流）ｉ1、ｉ２の比
を、例えばｍ：1（ｍ＞１）等に設定することで、２つ
のクロックのタイミング差Ｔを任意の内分比で分割した
時間を遅延時間として有する出力信号が得られる。本発
明においては、クロック伝搬経路の往路と復路の二点の
二つのクロックを入力とするタイミング平均化回路とし
て、このようなタイミング差分割回路を用いてもよい。
こうすることで、往路の第１の位置と折り返し点間の遅
延時間と、折り返し点と復路の第２の位置間の遅延時間
が等しくない場合等にも、対応可能となり、タイミング
差分割回路から出力される各クロックの位相をそろえる
ことができる。

【００５８】図５は、本発明の第２の実施例の構成を示
す図である。本発明の第２の実施例において、クロック
経路１１は、円状の配置とし、折り返し点をクロックパ
スの往路の始点と等しくしている。入力バッファ１２の
出力は、クロック伝搬経路を分岐し、Ａ、Ｂ、Ｃ、Ｄの
経路と、Ｅ、Ｆ、Ｇ、Ｈの経路とに分岐され、隣接点を
なすＡ点とＨ点の２つのクロック信号が、タイミング平
均化回路１０₁に入力され、２つのタイミング差の平均
の遅延時間の出力信号Ｌが出力され、Ｂ点とＧ点の２つ
のクロック信号が、タイミング平均化回路１０₂に入力
され、２つのタイミング差の平均の遅延時間の出力信号
Ｋが出力され、Ｃ点とＦ点の２つのクロック信号が、タ
イミング平均化回路１０₃に入力され、２つのタイミン
グ差の平均の遅延時間の出力信号Ｊが出力され、Ｄ点と
Ｅ点の２つのクロック信号が、タイミング平均化回路１
０₄に入力され、２つのタイミング差の平均の遅延時間
の出力信号Ｉが出力される。なお、図５では、折り返し
点で２つの分岐経路を互いに交叉させているが、交叉せ
ずに、２つの分岐経路を互いに平行に（反平行）延在さ
せても同様な利点が達成される。ただし、図５に図示の
形態はクロックパスの入力点（分岐点）と交叉点を結ぶ
線に関し、対称に構成できる利点がある。

【００５９】図１を参照して説明した前記実施例（第１
の実施例）では、基本的に、一軸方向に延在されるクロ
ック伝搬経路の往復路１１₁、１１₂に沿って複数のタイ
ミング平均化回路１０₁〜１０₄が配設されているが、本
発明の第２の実施例においては、互いに離間されて対向
配置されてなるクロック伝搬経路の往復路１１_A、１１_D
と往復路１１_B、１１_Cの周縁に沿って複数のタイミング
平均化回路１０₁〜１０₄が配設され、チップ内でのタイ
ミング平均化回路の配置の可能な領域を拡大している。

【００６０】本発明の第２の実施例において、タイミン
グ平均化回路１０としては、例えば以下に説明する図
６、図７、図８の構成が用いられる。図６乃至図８に示
したいずれのタイミング平均化回路の構成は、クロック
信号の立ち上がり、立ち下がり双方のタイミングの平均
をとる構成になっている。一方、図３（ａ）に示したタ
イミング平均化回路は、二つのクロック信号の立ち上が
りエッジのタイミング差を均等に分割した遅延時間で規
定される立ち上り信号を出力する構成とされている。図
６乃至図８に示すいずれのタイミング平均化回路も、ク
ロック信号の立ち上がり、立ち下がりの両方のエッジを
用いて動作する回路に対してクロックを供給する構成に
適用して好適とされる。

【００６１】図６に示したタイミング平均化回路につい
て説明する。

【００６２】図６を参照すると、ソースが電源ＶＣＣに
接続されたＰチャネルＭＯＳトランジスタＭＰ５１と、
ＰチャネルＭＯＳトランジスタＭＰ５１のドレインにソ
ースが接続されたＰチャネルＭＯＳトランジスタＭＰ５
２と、ＰチャネルＭＯＳトランジスタＭＰ５２のドレイ
ンにドレインが接続されたＮチャネルＭＯＳトランジス
タＭＮ５１と、ＮチャネルＭＯＳトランジスタＭＮ５１
のソースにドレインが接続され、ソースがグランド電位
に接続されたＮチャネルＭＯＳトランジスタＭＮ５２
と、を備え、ＰチャネルＭＯＳトランジスタＭＰ５１、
ＭＰ５２、ＮチャネルＭＯＳトランジスタＭＮ５１、Ｍ
Ｎ５２のゲートには入力ＩＮ１が共通に接続されてい
る。

【００６３】ソースが電源ＶＣＣに接続されたＰチャネ
ルＭＯＳトランジスタＭＰ５３と、ＰチャネルＭＯＳト
ランジスタＭＰ５３のドレインにソースが接続されたＰ
チャネルＭＯＳトランジスタＭＰ５４と、ＰチャネルＭ
ＯＳトランジスタＭＰ５４のドレインにドレインが接続
されたＮチャネルＭＯＳトランジスタＭＮ５３と、Ｎチ
ャネルＭＯＳトランジスタＭＮ５３のソースにドレイン
が接続され、ソースがグランドに接続されたＮチャネル
ＭＯＳトランジスタＭＮ５４と、を備え、ＰチャネルＭ
ＯＳトランジスタＭＰ５３とＮチャネルＭＯＳトランジ
スタＭＮ５４のゲートには入力ＩＮ１が共通に接続され
ており、ＰチャネルＭＯＳトランジスタＭＰ５４とＮチ
ャネルＭＯＳトランジスタＭＮ５３のゲートには入力Ｉ
Ｎ２が共通に接続されている。

【００６４】さらに、ソースが電源ＶＣＣに接続された
ＰチャネルＭＯＳトランジスタＭＰ５５と、Ｐチャネル
ＭＯＳトランジスタＭＰ５５のドレインにソースが接続
され、ドレインが電源ＶＣＣに接続されたＰチャネルＭ
ＯＳトランジスタＭＰ５６とを備え、ソースがグランド
に接続されたＮチャネルＭＯＳトランジスタＭＮ５６
と、ＮチャネルＭＯＳトランジスタＭＰ５６のドレイン
にソースが接続され、ドレインがグランドに接続された
ＮチャネルＭＯＳトランジスタＭＮ５６とを備え、Ｐチ
ャネルＭＯＳトランジスタＭＰ５５とＰチャネルＭＯＳ
トランジスタＭＰ５６のゲートには入力ＩＮ２が接続さ
れ、ＮチャネルＭＯＳトランジスタＭＰ５５とＮチャネ
ルＭＯＳトランジスタＭＰ５６のゲートにも入力ＩＮ２
が接続されている。

【００６５】ＰチャネルＭＯＳトランジスタＭＰ５２と
ＮチャネルＭＯＳトランジスタＭＮ５１との接続点はイ
ンバータＩＮＶ５の入力端に接続され、ＰチャネルＭＯ
ＳトランジスタＭＰ５４とＮチャネルＭＯＳトランジス
タＭＮ５３との接続点はインバータＩＮＶ５の入力端に
接続され、インバータＩＮＶ５１の出力端が出力端子Ｏ
ＵＴに接続されている。

【００６６】ゲートに入力ＩＮ２が接続されているＰチ
ャネルＭＯＳトランジスタＭＰ５５、ＭＰ５６、Ｎチャ
ネルＭＯＳトランジスタＭＮ５５、ＭＮ５６は、入力Ｉ
Ｎ１と、入力ＩＮ２の負荷を同一とするために設けられ
た回路である。

【００６７】次に、図６に示したタイミング平均化回路
の動作について説明する。入力信号ＩＮ１がＬｏｗレベ
ルからＨｉｇｈレベルに立ち上がる時、ノードＮ５１の
電荷は、オン状態とされたＮチャネルＭＯＳトランジス
タＭＮ５１、ＭＮ５２のパスから放電され、時間Ｔ遅れ
て入力信号ＩＮ２がＬｏｗレベルからＨｉｇｈレベルに
立ち上がる時、２つの経路のＮチャネルＭＯＳトランジ
スタ（ＮチャネルＭＯＳトランジスタＭＮ５１、ＭＮ５
２と、ＮチャネルＭＯＳトランジスタＭＮ５３、ＭＮ５
４）を介して、ノードＮ５１の電荷が放電され、前述し
たように、出力信号として、入力信号ＩＮ１とＩＮ２の
タイミング差Ｔを平均化した遅延時間に対応する立ち上
がり信号が出力される。

【００６８】入力信号ＩＮ１がＨｉｇｈレベルからＬｏ
ｗレベル立ち下がる時、オン状態とされたＰチャネルＭ
ＯＳトランジスタＭＰ５１、ＭＰ５２のパスからノード
Ｎ５１の電荷は充電され、時間Ｔ遅れた入力信号ＩＮ２
が立ち下がる時、２つ経路のＰチャネルＭＯＳトランジ
スタ（ＰチャネルＭＯＳトランジスタＭＰ５１、ＭＰ５
２と、ＰチャネルＭＯＳトランジスタＭＰ５３、ＭＰ５
４）を介して、ノードＮ５１の電荷は充電され、入力信
号ＩＮ１とＩＮ２のタイミング差Ｔを平均化した遅延時
間に対応する立ち下がり信号が出力される。

【００６９】図６に示すタイミング平均化回路において
は、クロックＩＮ１、ＩＮ２の入力順序があらかじめ決
まっているので、クロック経路の配置から、先に信号が
到着する点と、先に入力する必要がある点（図６のＩＮ
１）を接続する必要がある。

【００７０】すなわち、図６に示したタイミング平均化
回路を、図５のタイミング平均化回路１０₁に用いた場
合、先に信号が到着するＡ点を入力端ＩＮ１とし、遅れ
て信号が到着するＨ点を入力端ＩＮ２に接続する。

【００７１】これは、図６に示す回路構成においては、
充放電パスにおいて入力ＩＮ１と入力ＩＮ２でオン・オ
フされるトランジスタの数が対称でないためである。例
えば電源ＶＣＣと内部ノードＮ５２間の二つの電流パス
（トランジスタＭＰ５１とＭＰ５２、ＭＰ５３とＭＰ５
４）において、入力ＩＮ１の立ち下がりでオンされるト
ランジスタの数が３個（ＭＰ５１、ＭＰ５２、ＭＰ５
３；このうちＭＰ５１、ＭＰ３は定電流源として機能す
る）であるのに対して、入力ＩＮ２の立ち下がりでオン
されるトランジスタが１個（ＭＰ５４）と、入力ＩＮ１
と入力ＩＮ２に関して非対象構成とされているためであ
る。図６に示した回路構成は、つづいて説明される図
７、図８に示すタイミング平均化回路のように定電流源
トランジスタのオン・オフ制御用の論理回路を具備して
いず、その分、トランジスタの素子数を削減することが
できる。

【００７２】図７は、本発明に係るタイミング平均化回
路の別の実施例の構成を示す図である。図７に示すタイ
ミング平均化回路においては、クロックの入力順序があ
らかじめ決まってい無い場合でも利用可能とされてお
り、さらに、並列するＭＯＳトランジスタとして、ＮＡ
ＮＤ、ＮＯＲの内部トランジスタを利用している。

【００７３】図７を参照すると、入力ＩＮ１、ＩＮ２を
入力とするＮＡＮＤ回路ＮＡＮＤ６１と、入力ＩＮ１、
ＩＮ２をそれぞれ入力とするインバータ回路ＩＮＶ６
１、ＩＮＶ６２と、ソースが電源ＶＣＣに接続され、ゲ
ートがＮＡＮＤ回路ＮＡＮＤ６１の出力端に接続されて
いるＰチャネルＭＯＳトランジスタＭＰ６１と、Ｐチャ
ネルＭＯＳトランジスタＭＰ６１のドレインにドレイン
が接続され、ゲートがインバータＩＮＶ６１の出力端に
接続されているＮチャネルＭＯＳトランジスタＭＮ６１
と、ＮチャネルＭＯＳトランジスタＭＮ６１のソースに
ドレインが接続され、ソースがグランドに接続されたＮ
チャネルＭＯＳトランジスタＭＮ６２と、ＰチャネルＭ
ＯＳトランジスタＭＰ６１のドレインにドレインが接続
されゲートがインバータＩＮＶ６２の出力端に接続され
ているＮチャネルＭＯＳトランジスタＭＮ６３と、Ｎチ
ャネルＭＯＳトランジスタＭＮ６３のソースにドレイン
が接続され、ソースがグランドに接続され、ゲートがＮ
チャネルＭＯＳトランジスタＭＮ６２のゲートに接続さ
れたＮチャネルＭＯＳトランジスタＭＮ６４と、を備え
ている。

【００７４】またソースが電源ＶＣＣに接続されゲート
同士が接続されたＰチャネルＭＯＳトランジスタＭＰ６
２、ＭＰ６３と、ＰチャネルＭＯＳトランジスタＭＰ６
２、ＭＰ６３のドレインにソースが接続され、入力ＩＮ
１、ＩＮ２を入力とするインバータＩＮＶ６４、ＩＮＶ
６３に出力端にゲートが接続されているＰチャネルＭＯ
ＳトランジスタＭＰ６４、ＭＰ６５と、ＰチャネルＭＯ
ＳトランジスタＭＰ６４、ＭＰ６５のドレインにドレイ
ンが接続され、入力ＩＮ１、ＩＮ２を入力とするＮＯＲ
回路ＮＯＲ６１の出力端にゲートが接続されているＮチ
ャネルＭＯＳトランジスタＭＮ６５と、を備えており、
ＰチャネルＭＯＳトランジスタＭＰ６２、ＭＰ６３のゲ
ートは、ＮチャネルＭＯＳトランジスタＭＮ６２、ＭＮ
６４のゲートと共通接続されている。

【００７５】ＰチャネルＭＯＳトランジスタＭＰ６１の
ドレインは、ソースが電源に接続されＰチャネルＭＯＳ
トランジスタＭＰ６６のゲートに接続されており、Ｐチ
ャネルＭＯＳトランジスタＭＰ６６のドレインは、Ｎチ
ャネルＭＯＳトランジスタＭＮ６６のドレインに接続さ
れ、ＮチャネルＭＯＳトランジスタＭＮ６６のゲート
は、ＮチャネルＭＯＳトランジスタＭＮ６５のドレイン
に接続され、ソースはグランドに接続されている。

【００７６】ＰチャネルＭＯＳトランジスタＭＰ６６と
ＮチャネルＭＯＳトランジスタＭＮ６６の接続点は、イ
ンバータＩＮＶ６５を介して出力端子ＯＵＴに接続さ
れ、インバータＩＮＶ６５の出力は、インバータＩＮＶ
６６、インバータＩＮＶ６７を介して、ＮチャネルＭＯ
ＳトランジスタＭＮ６２、ＭＮ６４の共通ゲート、Ｐチ
ャネルＭＯＳトランジスタＭＰ６２、ＭＰ６３の共通ゲ
ートに接続されている。

【００７７】図７に示したタイミング平均化回路の動作
について説明する。

【００７８】図７において、入力信号ＩＮ１、ＩＮ２の
ＨｉｇｈレベルからＬｏｗレベルへの立ち下がり時に、
ＮＡＮＤ回路ＮＡＮＤ６１の出力端はＬｏｗレベルから
Ｈｉｇｈレベルに遷移し、ＰチャネルＭＯＳトランジス
タＭＰ６１がオフし、インバータＩＮＶ６１、ＩＮＶ６
２の出力をゲート入力とするＮチャネルＭＯＳトランジ
スタＭＮ６１、６３の一方、つづいて双方がオンし、こ
のとき、まだ出力ＯＵＴはＨｉｇｈレベル（立ち下がる
前）であるため、出力電位ＯＵＴは、インバータＩＮＶ
６７、６６を介してノードＮ７４に伝達され、ノードＮ
７４はＨｉｇｈレベルとされ、ノードＮ７４をゲート入
力とするＮチャネルＭＯＳトランジスタＭＮ６２、ＭＮ
６４はオンしており、このため、ノードＮ７１を放電
し、ノードＮ７１電位が下がり、ＰチャネルＭＯＳトラ
ンジスタＭＰ６６がオンし、ノードＮ７３がＨｉｇｈレ
ベルとなり、インバータＩＮＶ６５を介して、Ｈｉｇｈ
レベルからＬｏｗレベルへの立ち下がり信号が出力され
る。出力信号ＯＵＴは、前述したように入力信号ＩＮ１
とＩＮ２のタイミング差を１／２した遅延時間に対応す
る遅延時間を持つ。インバータＩＮＶ６５の出力電位Ｏ
ＵＴは、インバータＩＮＶ６７、６６を介してノードＮ
７４に伝達され、出力電位ＯＵＴがＬｏｗレベルとなる
と、ＮチャネルＭＯＳトランジスタＭＮ６２、ＭＮ６４
はオフし、ＰチャネルＭＯＳトランジスタＭＰ６２、Ｍ
Ｐ６３はオンする。

【００７９】ＮＡＮＤ回路ＮＡＮＤ６１、インバータＩ
ＮＶ６１、ＩＮＶ６２の論理回路を備え、入力信号ＩＮ
１、ＩＮ２の位相はどちらが進んでいても、入力信号Ｉ
Ｎ１、ＩＮ２のタイミング差を平均化した遅延時間（入
力ＩＮ１、ＩＮ２のうち位相が進んだ方の信号を入力し
た場合の出力と、入力ＩＮ１、ＩＮ２のうち位相が遅れ
た方の信号を入力した場合の出力との間の平均の遅延時
間）の信号が出力される。

【００８０】図７において、入力信号ＩＮ１、ＩＮ２が
ＬｏｗレベルからＨｉｇｈレベルへの立ち上がり時に、
ＮＯＲ回路ＮＯＲ６１の出力端はＨｉｇｈレベルからＬ
ｏｗレベルに遷移し、ＮチャネルＭＯＳトランジスタＭ
Ｎ６５がオフし、インバータＩＮＶ６３、ＩＮＶ６４の
出力をゲート入力とするＰチャネルＭＯＳトランジスタ
ＭＰ６４、ＭＰ６５の一方、つづいて双方がオンし、こ
のとき、まだ出力ＯＵＴはＬｏｗレベルである（立ち上
がる前である）ため、出力電位ＯＵＴは、インバータＩ
ＮＶ６７、６６を介してノードＮ７４に伝達され、ノー
ドＮ７４はＬｏｗレベルとされ、ノードＮ７４をゲート
入力とするＮチャネルＭＯＳトランジスタＭＰ６２、Ｍ
Ｐ６３はオンしており、このため、ノードＮ７２を充電
し、ノードＮ７２電位が上がり、ＮチャネルＭＯＳトラ
ンジスタＭＮ６６がオンし、ノードＮ７３がＬｏｗレベ
ルとなり、インバータＩＮＶ６５を介して、Ｌｏｗレベ
ルからＨｉｇｈレベルへの立ち上がり信号が出力され
る。出力信号ＯＵＴは、前述したように入力信号ＩＮ１
とＩＮ２のタイミング差を１／２した遅延時間に対応す
る遅延時間を持つ。インバータＩＮＶ６５の出力電位Ｏ
ＵＴは、インバータＩＮＶ６７、６６を介してノードＮ
７４に伝達され、出力電位ＯＵＴがＨｉｇｈレベルとな
ると、ＮチャネルＭＯＳトランジスタＭＮ６２、ＭＮ６
４はオンし、ＰチャネルＭＯＳトランジスタＭＰ６２、
ＭＰ６３はオフする。

【００８１】ＮＯＲ回路ＮＯＲ６１、インバータＩＮＶ
６３、ＩＮＶ６４の論理回路を備え、入力信号ＩＮ１、
ＩＮ２の位相はどちらが進んでいても、入力信号ＩＮ
１、ＩＮ２のタイミング差を平均化した遅延時間（入力
ＩＮ１、ＩＮ２のうち位相が進んだ方の信号を入力した
場合の出力と、入力ＩＮ１、ＩＮ２のうち位相が遅れた
方の信号を入力した場合の出力との間の平均の遅延時
間）の信号が出力される。図７に示したタイミング平均
化回路は、内部ノードＮ７１、ＮＮ７２をそれぞれ放
電、充電する定電流源として機能するＮチャネルＭＯＳ
トランジスタＭＮ６２、ＭＮ６４、ＰチャネルＭＯＳト
ランジスタＭＰ６２、ＭＰ６３のオン・オフを制御する
制御信号（ゲート電圧）を出力信号ＯＵＴの論理値から
得ているが、かかるフィードバック構成に限定されるも
のではなく、第１、第２の入力信号ＩＮ１、ＩＮ２に基
づき、内部ノードＮ７１を放電するにあたり、定電流源
として機能するＮチャネルＭＯＳトランジスタＭＮ６
２、ＭＮ６４をオンに設定し、内部ノードＮ７２を充電
するにあたり、定電流源として機能するＰチャネルＭＯ
ＳトランジスタＭＰ６２、ＭＰ６３をオンに設定する構
成であれば、各種変形が可能である。

【００８２】図８は、図７に示したタイミング平均化回
路の変形例の一例を示す図である。図８を参照すると、
入力ＩＮ１、ＩＮ２を入力とするＮＡＮＤ回路ＮＡＮＤ
７１と、入力ＩＮ１、ＩＮ２をそれぞれ入力とするイン
バータ回路ＩＮＶ７１、ＩＮＶ７２と、ソースが電源Ｖ
ＣＣに接続され、ゲートがＮＡＮＤ回路ＮＡＮＤ７１に
接続されたＰチャネルＭＯＳトランジスタＭＰ７１と、
ＰチャネルＭＯＳトランジスタＭＰ７１のドレインにド
レインが接続され、ゲートがインバータＩＮＶ７１の出
力端に接続されているＮチャネルＭＯＳトランジスタＭ
Ｎ７１と、ＮチャネルＭＯＳトランジスタＭＮ７１のソ
ースにドレインが接続され、ソースがグランド電位に接
続されたＮチャネルＭＯＳトランジスタＭＮ７２と、Ｐ
チャネルＭＯＳトランジスタＭＰ７１のドレインにドレ
インが接続され、ゲートがインバータＩＮＶ７２の出力
端に接続されているＮチャネルＭＯＳトランジスタＭＮ
７３と、ＮチャネルＭＯＳトランジスタＭＮ７３のソー
スにドレインが接続され、ソースがグランド電位に接続
され、ゲートがＮチャネルＭＯＳトランジスタＭＮ７２
のゲートに接続されているＮチャネルＭＯＳトランジス
タＭＮ７４と、を備えている。

【００８３】またソースが電源に接続され、ゲート同士
が接続されたＰチャネルＭＯＳトランジスタＭＰ７２、
ＭＰ７３と、ＰチャネルＭＯＳトランジスタＭＰ７２、
ＭＰ７３のドレインにソースが接続され、入力ＩＮ１、
ＩＮ２を入力とするインバータＩＮＶ７４、ＩＮＶ７３
に出力端にゲートがそれぞれ接続されているＰチャネル
ＭＯＳトランジスタＭＰ７４、ＭＰ７５と、Ｐチャネル
ＭＯＳトランジスタＭＰ７４、ＭＰ７５のドレインにド
レインが接続され、入力ＩＮ１、ＩＮ２を入力とするＮ
ＯＲ回路 ＮＯＲ７１の出力端にゲートが接続されてい
るＮチャネルＭＯＳトランジスタＭＮ７５と、を備えて
おり、ＰチャネルＭＯＳトランジスタＭＰ７２、ＭＰ７
４のゲートは、ＮチャネルＭＯＳトランジスタＭＮ７
２、ＭＮ７３のゲートと共通接続されている。

【００８４】ＰチャネルＭＯＳトランジスタＭＰ７１の
ドレインは、ソースが電源に接続されたＰチャネルＭＯ
ＳトランジスタＭＰ７６のゲートに接続されており、Ｐ
チャネルＭＯＳトランジスタＭＰ７６のドレインは、Ｎ
チャネルＭＯＳトランジスタＭＮ７６のドレインに接続
され、ＮチャネルＭＯＳトランジスタＭＮ６６のゲート
は、ＮチャネルＭＯＳトランジスタＭＮ６５のドレイン
に接続され、ソースはグランドに接続されている。

【００８５】ＰチャネルＭＯＳトランジスタＭＰ７６と
ＮチャネルＭＯＳトランジスタＭＮ７６の接続点は、イ
ンバータＩＮＶ７５を介して出力端子ＯＵＴに接続され
ている。

【００８６】図８に示したタイミング平均化回路の動作
について説明する。

【００８７】図８において、入力信号ＩＮ１、ＩＮ２の
ＨｉｇｈレベルからＬｏｗレベルへの立ち下がり時に、
ＮＡＮＤ回路ＮＡＮＤ７１の出力端はＬｏｗレベルから
Ｈｉｇｈレベルに遷移し、ＰチャネルＭＯＳトランジス
タＭＰ７１がオフし、インバータＩＮＶ７１、ＩＮＶ７
２の出力をゲート入力とするＮチャネルＭＯＳトランジ
スタＭＮ７１、７３の一方、つづいて双方がオンし、ノ
ードＮ８１を放電し、ノードＮ８１電位が下がり、Ｐチ
ャネルＭＯＳトランジスタＭＰ７６がオンし、ノードＮ
８３がＨｉｇｈレベルとなり、インバータＩＮＶ７５を
介して、ＬｏｗレベルからＨｉｇｈレベルの立ち上がり
信号が出力される。出力信号ＯＵＴは、前述したように
入力信号ＩＮ１とＩＮ２のタイミング差を１／２した遅
延時間に対応する遅延時間を持つ。

【００８８】図８において、入力信号ＩＮ１、ＩＮ２の
ＬｏｗレベルからＨｉｇｈレベルへの立ち上がり時に、
ＮＯＲ回路ＮＯＲ７１の出力端はＨｉｇｈレベルからＬ
ｏｗレベルに遷移し、ＮチャネルＭＯＳトランジスタＭ
Ｎ６５がオフし、インバータＩＮＶ７３、ＩＮＶ７４の
出力をゲート入力とするＰチャネルＭＯＳトランジスタ
ＭＮ７４、７５の一方、つづいて双方がオンし、ノード
Ｎ８２を充電し、ノードＮ８２電位が上がり、Ｎチャネ
ルＭＯＳトランジスタＭＮ７６がオンし、ノードＮ８３
がＬｏｗレベルとなり、インバータＩＮＶ７５を介し
て、ＨｉｇｈレベルからＬｏｗレベルの立ち下がり信号
が出力される。出力信号ＯＵＴは、前述したように入力
信号ＩＮ１とＩＮ２のタイミング差を１／２した遅延時
間に対応する遅延時間を持つ。

【００８９】図９から図１３を参照して、本発明の第３
の実施例について説明する。この実施例は、図９に示す
ように、クロック伝搬経路上での遅延量が、クロックの
周期ｔＣＫよりも長い場合について、本発明を適用可能
としたものである。近時、半導体集積回路装置の高機能
化等により、クロック伝搬経路長も長くなり、また動作
周波数の高速化が著しい。このため、例えば図１に示し
た前記実施例の構成において、クロック伝搬経路上での
遅延量がクロック周期ｔＣＫよりも長くなる場合、一例
としてクロック伝搬経路の折り返し点１１₃から最も離
間した位置にあるクロック伝搬経路の往路１１₁のＡ点
と復路１１₂のＨ点の遅延時間２ａがクロック周期ｔＣ
Ｋよりも長くなる場合、Ａ点とＨ点とからのクロックを
第１、第２の入力端から入力するタイミング平均化回路
１０₁において、クロック伝搬経路に入力されたクロッ
クがＨ点に達して第２の入力端に入力される前に、Ａ点
には、次のクロックサイクルのクロックが入力されるこ
とになり、所望する平均値を出力することはできなくな
る。本発明の第３の実施例は、クロック伝搬経路上での
遅延量がクロック周期ｔＣＫよりも長い場合において、
所期の動作を実現可能とするものである。

【００９０】図９を参照すると、入力バッファ１２から
分周回路１４で分周したクロックがクロック伝搬経路
（往路１１₁、折り返し点１１₃、復路１１₂）に供給さ
れている。

【００９１】入力バッファ１２からのクロック周期ｔＣ
Ｋのクロック信号は分周回路１４で分周され、クロック
伝搬経路１１に入力されたクロックは、クロック伝搬経
路を折り返し、Ａ点とＨ点の２つのクロック信号が、タ
イミング平均化回路１０₁に入力され、２つのタイミン
グ差の平均の遅延時間の出力信号Ｌが逓倍回路１５₁に
入力され逓倍されて信号Ｐが出力され、Ｂ点とＧ点の２
つのクロック信号が、タイミング平均化回路１０₂に入
力され、２つのタイミング差の平均の遅延時間の出力信
号Ｋが逓倍回路１５₂に入力され逓倍されて信号Ｏが出
力され、Ｃ点とＦ点の２つのクロック信号が、タイミン
グ平均化回路１０₃に入力され、２つのタイミング差の
平均の遅延時間の出力信号Ｊが逓倍回路１５₃に入力さ
れ逓倍されて信号Ｎが出力され、Ｄ点とＥ点の２つのク
ロック信号が、タイミング平均化回路１０₄に入力さ
れ、２つのタイミング差の平均の遅延時間の出力信号Ｉ
が逓倍回路１５₄に入力され逓倍されて信号Ｍが出力さ
れる。

【００９２】図１０に、図９に示した回路のタイミング
チャートを示す。クロックを分周回路１４で分周し、分
周したクロックを、クロック伝搬経路１１に供給し、さ
らに折り返し、双方向のクロック伝達線とし、タイミン
グ平均化回路１０を用いクロックパルスのタイミングの
平均をとり、タイミング平均化回路１０の出力を逓倍回
路１５で逓倍して出力する。

【００９３】本発明において、逓倍回路は、タイミング
平均化回路（タイミング差分割回路）の組みあわせによ
って行われる。この逓倍回路１５は、本発明者が、特願
平09-157042号（特開平11-004148）、特願平09-157028
号（特開平11-004145）等に提案した構成等を用いるこ
とができる。

【００９４】本実施例においては、クロック伝搬経路１
１上での遅延量が、クロックの周期ｔＣＫよりも長い場
合に、帰還系の回路を用いることなく、タイミング平均
化回路のみでクロック伝搬経路の遅延量をそろえること
ができる。

【００９５】図１１乃至図１５を参照して、本発明の一
実施例をなす逓倍回路１５の構成の一例について説明し
ておく。この逓倍回路は、図１１に示すように、クロッ
クを一旦分周し、その分周した多相クロックのうち連続
する２相の間のタイミングの平均化を行って新たなクロ
ック出力とする。そしてこのクロック出力とタイミング
平均を行わない出力のクロックとを合わせて相の数を倍
にした後にこれらを合成することでクロック逓倍するも
のである。

【００９６】より詳細には、図１１を参照すると、逓倍
回路１５は、クロック１（本発明の一実施例では、タイ
ミング差平均化回路の出力）を入力として分周して多相
クロック３を生成する分周器２と、分周器２の出力３を
入力とする多相クロック逓倍回路５と、固定段数のリン
グオシレータとカウンタよりなり、クロック１の１周期
中のリングオシレータの発振回数をカウントしてクロッ
ク１の周期を検出する周期検知回路６と、多相クロック
逓倍回路５の出力を合成し逓倍クロック９を生成するク
ロック合成回路８と、を備えている。多相クロック逓倍
回路５は、２つの入力のタイミング差（位相差）を内分
（分割）した信号を出力する複数のタイミング差分割回
路４ａと、２つのタイミング差分割回路の出力を多重化
する複数の多重化回路４ｂとを備えている。

【００９７】複数のタイミング差分割回路４ａは、同一
相のクロックを入力とするタイミング差分割回路と、相
隣る２つのクロックを入力とするタイミング差分割回路
を備えている。周期検知回路６は、制御信号７を出力し
て、多相クロック逓倍回路５内のタイミング差分割回路
４ａの負荷容量を調整して、クロック周期を制御する。

【００９８】図１２は、逓倍回路１５の一例として、４
相クロックを生成する逓倍回路の構成の具体例を示す図
である。図１２に示すように、入力クロック２０５を４
分周し４相クロックＱ１〜Ｑ４を出力する１／４分周器
２０１と、ｎ段縦続接続された４相クロック逓倍回路２
０２₁〜２０２_nと、クロック合成回路２０３と、周期検
知回路２０４とを備えている。最終段の４相クロック逓
倍回路２０２_nからは、２ｎ逓倍された４相クロックＱ
ｎ１〜Ｑｎ４が出力され、クロック合成回路２０３で合
成され、逓倍クロック２０７が出力される。なお、４相
クロック逓倍回路の段数ｎは任意である。

【００９９】１／４分周器２０１は、入力クロック２０
５を１／４分周して、４相クロックＱ１、Ｑ２、Ｑ３、
Ｑ４を生成し、このクロックＱ１、Ｑ２、Ｑ３、Ｑ４を
４相クロック逓倍回路２０１₁で逓倍した４相クロック
Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４を生成し、同様にし
て、４相クロック逓倍回路２０２_nから、２ｎ逓倍した
４相クロックＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４を得る。

【０１００】周期検知回路２０４は、固定段数のリング
オシレータと、カウンタから構成され、クロック１の周
期中、リングオシレータの発振回数をカウンタでカウン
トし、カウント数に応じて制御信号２０６を出力し、４
相クロック逓倍回路２０２内の負荷を調整する。この周
期検知回路２０６により、クロック周期の動作範囲、デ
バイスの特性ばらつきが解消される。

【０１０１】４相のクロックを、図１２の４相クロック
逓倍回路２０２で８相にし、４相に戻すことで、連続的
に逓倍を行う。

【０１０２】図１３は、図１２に示した４相クロック逓
倍回路２０２ｎの構成の一例を示す図である。なお、図
１２に示した４相クロック逓倍回路２０２₁〜２０２
_nは、いずれも同一構成とされる。

【０１０３】図１３（ａ）を参照すると、この４相クロ
ック逓倍回路２０２_nは、８組のタイミング差分割回路
２０８〜２１５と、８個のパルス補正回路２１６〜２２
３と、４組の多重化回路２２４〜２２７から構成されて
いる。図１３（ｂ）は、パルス幅補正回路の構成を示す
図であり、第２の入力Ｔ２３をインバータＩＮＶで反転
した信号と、第１の入力Ｔ２１を入力とするＮＡＮＤ回
路からなる。

【０１０４】図１３（ｃ）は、多重化回路の構成を示す
図であり、２入力ＮＡＮＤ回路からなる。

【０１０５】図１４は、図１３に示した４相クロック逓
倍回路２０２のタイミング動作を示す信号波形図であ
る。クロックＴ２１の立ち上がりは、クロックＱ（ｎ−
１）１の立ち上がりからタイミング差分割回路２０８の
内部遅延分の遅れで決定され、クロックＴ２２の立ち上
がりは、クロックＱ（ｎ−１）１の立ち上がりとクロッ
クＱ（ｎ−１）２の立ち上がりのタイミングのタイミン
グ差分割回路２０９でのタイミング分割と内部遅延分の
遅れで決定され、クロックＴ２３の立ち上がりは、クロ
ックＱ（ｎ−１）１の立ち上がりとクロックＱ（ｎ−
１）２の立ち上がりのタイミングのタイミング差分割回
路２０９でのタイミング分割と内部遅延分の遅れで決定
され、以下同様にして、クロックＴ２６の立ち上がりは
クロックＱ（ｎ−１）３の立ち上がりとクロックＱ（ｎ
−１）４の立ち上がりのタイミングのタイミング差分割
回路２１３でのタイミング分割と内部遅延分の遅れで決
定され、クロックＴ２７の立ち上がりはクロックＱ（ｎ
−１）４の立ち上がりのタイミングのタイミング差分割
回路２１４での内部遅延分の遅れで決定され、クロック
Ｔ２８の立ち上がりはクロックＱ（ｎ−１）４の立ち上
がりとクロックＱ（ｎ−１）１の立ち上がりのタイミン
グのタイミング差分割回路２１５でのタイミング分割と
内部遅延分の遅れで決定される。

【０１０６】クロックＴ２１とＴ２３はパルス幅補正回
路２１６に入力され、パルス幅補正回路２１６では、ク
ロックＴ２１で決定される立ち下がりエッジ、クロック
Ｔ２３で決定される立ち上がりエッジを有するパルスＰ
２１を出力する。同様の手順でパルスＰ２２〜Ｐ２８が
生成され、クロックＰ２１〜Ｐ２８は位相が４５度ずつ
ずれたデューティ２５％の８相のパルス群となる。この
クロックＰ２１と位相が１８０度ずれたクロックＰ２５
は、多重化回路２２４で多重化反転され、デューティ２
５％のクロックＱｎ１として出力される。同様にして、
クロックＱｎ２〜Ｑｎ４が生成される。クロックＱｎ１
〜Ｑｎ４は、位相が９０度ずつずれたデューティ５０％
の４相のパルス群となり、クロックＱｎ１〜Ｑｎ４の周
期は、クロックＱ（ｎ−１）１〜Ｑ（ｎ−１）４からク
ロックＱｎ１〜Ｑｎ４を生成する過程で、周波数が２倍
に逓倍される。

【０１０７】図１５（ａ）、及び図１５（ｂ）は、図１
３に示したタイミング差分割回路２０８、２０９の構成
の一例をそれぞれ示す図である。これらの回路は互いに
同一構成とされており、２つの入力が、同一信号である
か、隣り合う２つの信号が入力されるかが相違してい
る。すなわち、タイミング差分割回路２０８では、同一
入力Ｑ（ｎ−１）１が２入力ＮＯＲ回路ＮＯＲ１４に入
力され、タイミング差分割回路２０９ではＱ（ｎ−１）
１とＱ（ｎ−１）２が２入力２ＮＯＲ回路ＮＯＲ１４に
入力されていること以外、タイミング差分割回路は同一
構成である。２入力ＮＯＲ１４は、電源ＶＤＤと出力端
の間に直列に接続され、入力信号ＩＮ１、ＩＮ２をゲー
トにそれぞれ入力する２つのＰチャネルＭＯＳトランジ
スタと、出力端とグランド間に並列に接続され、入力信
号ＩＮ１、ＩＮ２をゲートにそれぞれ入力する２つのＮ
チャネルＭＯＳトランジスタからなる。

【０１０８】２入力ＮＯＲ１４の出力ノードである内部
ノードＮ５１（Ｎ６１）は、インバータＩＮＶ１５の入
力端に接続され、内部ノードとグランド間には、Ｎチャ
ネルＭＯＳトランジスタＭＮ５１と容量ＣＡＰ５１を直
列接続した回路、ＮチャネルＭＯＳトランジスタＭＮ５
２と容量ＣＡＰ５２を直列接続した回路、ＮチャネルＭ
ＯＳトランジスタＭＮ５３と容量ＣＡＰ５３を直列接続
した回路を、並列に接続し、各ＮチャネルＭＯＳトラン
ジスタＭＮ５１、ＭＮ５２、ＭＮ５３のゲートには、周
期検知回路６からの制御信号７がそれぞれ接続され、オ
ン・オフ制御される。ＮチャネルＭＯＳトランジスタＭ
Ｎ５１、ＭＮ５２、ＭＮ５３のゲート幅と容量ＣＡＰ５
１、ＣＡＰ５２、ＣＡＰ５３は、そのサイズ比が、例え
ば１：２：４とされており、周期検知回路６から出力さ
れる制御信号７に基づき、共通ノードに接続される負荷
を、８段階に調整することで、クロック周期が設定され
る。

【０１０９】タイミング差分割回路２０８については、
クロックＱ（ｎ−１）１の立ち上がりエッジにより、ノ
ードＮ５１の電荷がＮＯＲ１４のＮチャネルＭＯＳトラ
ンジスタを介して引き抜かれ、ノードＮ５１の電位がイ
ンバータＩＮＶ1５のしきい値に達したところで、イン
バータＩＮＶ1５の出力であるクロックＴ２１が立ち上
がる。インバータＩＮＶ1５のしきい値に達したところ
まで引き抜く必要のあるノードＮ５１の電荷をＣＶ（た
だし、Ｃは容量値、Ｖは電圧）とし、ＮＯＲ1４のＮチ
ャネルＭＯＳトランジスタによる放電電流をＩとする
と、クロックＱ（ｎ−１）１の立ち上がりから、ＣＶの
電荷量を、電流値２Ｉで放電することになり、その結
果、時間ＣＶ／２Ｉが、クロックＱ（ｎ−１）１の立ち
上がりエッジから、クロックＴ２１の立ち上がりまでの
タイミング差（伝搬遅延時間）を表している。クロック
Ｑ（ｎ−１）１がＬｏｗレベルのとき、２入力ＮＯＲ１
４の出力側ノードＮ５１がＨｉｇｈに充電され、インバ
ータＩＮＶ1５の出力クロックＴ２１はＬｏｗレベルと
なる。

【０１１０】タイミング差分割回路２０９については、
クロックＱ（ｎ−１）１の立ち上がりエッジから時間ｔ
ＣＫｎ（ｔＣＫｎ＝多相クロック周期）後の期間、ノー
ドＮ６１の電荷がＮＯＲ１４に引き抜かれ、時間ｔＣＫ
ｎ後、クロックＱ（ｎ−１）２の立ち上がりエッジか
ら、ノードＮ６１の電位がインバータＩＮＶ１５のしき
い値に達したところで、クロックＴ２２のエッジが立ち
上がる。ノードＮ６１の電荷をＣＶとし、２入力ＮＯＲ
１４のＮＭＯＳトランジスタの放電電流をＩとすると、
クロックＱ（ｎ−１）１の立ち上がりからＣＶの電荷量
をｔＣＫｎの期間Ｉの電流で放電し、残りの期間を電流
２Ｉで引き抜く結果、時間、 ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２I ＝ＣＶ／２I＋ｔＣＫｎ／２ が、クロックＱ（ｎ−１）１の立ち上がりエッジからク
ロックＴ２２の立ち上がりエッジのタイミング差を表し
ている。

【０１１１】すなわち、クロックＴ２２とクロックＴ２
１の立ち上がりのタイミング差は、ｔＣＫｎ／２とな
る。

【０１１２】クロックＱ（ｎ−１）１とＱ（ｎ−１）２
がともにＬｏｗレベルとなり、２入力ＮＯＲ１４の出力
側ノードＮ６１が、ＮＯＲ１４のＰＭＯＳトランジスタ
を介して電源からＨｉｇｈレベルに充電された場合、ク
ロックＴ２２が立ち上がる。クロックＴ２２〜Ｔ２８に
ついても同様とされ、クロックＴ２１〜Ｔ２８の立ち上
がりのタイミング差はそれぞれｔＣＫｎ／２となる。

【０１１３】パルス幅補正回路２１６〜２２３は、位相
が４５度ずつずれたデューティ２５％の８相のパルス群
Ｐ２１〜Ｐ２８を生成する。

【０１１４】多重化回路２２４〜２２７は、位相が９０
度ずつずれたデューティ５０％の４相のパルス群Ｑｎ１
〜Ｑｎ４を生成する。

【０１１５】次に、本発明の第４の実施例について、図
１６乃至図１８を参照して説明する。本実施例において
も、クロックの経路上での遅延量がクロックの周期ｔＣ
Ｋよりも長い場合について本発明を適用したものであ
る。

【０１１６】図１６を参照すると、本発明の第４の実施
例においては、クロックをまず、折り返し双方向のクロ
ック伝搬経路に供給し、クロック伝搬経路の往路１１₁
と復路１１₂の近傍の各点（対）でクロックを、分周機
能付きタイミング平均化回路１００₁〜１００₄におい
て、一旦分周し、該分周したクロックについてタイミン
グ平均化回路を用いて、クロックパルスのタイミングの
平均をとり、その後に合成回路１６₁〜１６₄で合成す
る。クロック伝搬経路１１に入力されたクロックは、ク
ロック伝搬経路を折り返し、Ａ点とＨ点の２つのクロッ
ク信号が、分周機能付きタイミング平均化回路１００₁
に入力され、分周したクロックの２つのタイミング差の
平均の遅延時間の出力信号Ｌ１〜Ｌ４が出力され、Ｌ１
〜Ｌ４が合成回路１６₁で合成されて信号Ｐが出力さ
れ、Ｂ点とＧ点の２つのクロック信号が、分周機能付き
タイミング平均化回路１００₂に入力され、分周したク
ロックの２つのタイミング差の平均の遅延時間の出力信
号Ｋ１〜Ｋ４が出力され、Ｋ１〜Ｋ４が合成回路１６₂
で合成されて信号Ｏが出力され、Ｃ点とＦ点の２つのク
ロック信号が、分周機能付きタイミング平均化回路１０
０₃に入力され、分周したクロックの２つのタイミング
差の平均の遅延時間の出力信号Ｊ１〜Ｊ４が出力され、
Ｊ１〜Ｊ４が合成回路１６₃で合成されて信号Ｎが出力
され、Ｄ点とＥ点の２つのクロック信号が、分周機能付
きタイミング平均化回路１００₄に入力され、分周した
クロックの２つのタイミング差の平均の遅延時間の出力
信号Ｉ１〜Ｉ４が出力され、Ｉ１〜Ｉ４が合成回路１６
₄で合成されて信号Ｍが出力される。

【０１１７】図１７は、図１６に示した分周機能付きタ
イミング平均化回路１００₁の構成を示す図である。他
の分周機能付きタイミング平均化回路１００₂〜１００₄
も同様の構成とされる。クロック伝搬経路１１上のＡ点
のクロックを分周回路１０１ ₁で分周した信号Ａ１、Ａ
２、Ａ３、Ａ４をタイミング平均化回路１０２₁〜１０
２₄に供給し、クロック伝搬経路１１上のＨ点のクロッ
クを分周回路１０１₂で分周した信号Ｂ１、Ｂ２、Ｂ
３、Ｂ４をタイミング平均化回路１０２₁〜１０２₄に供
給し、タイミング平均化回路１０２₁ではＡ１とＢ１の
タイミング差の中間値の信号Ｌ１を出力し、タイミング
平均化回路１０２₂ではＡ２とＢ２のタイミング差の中
間値の信号Ｌ２を出力し、以下同様にして、タイミング
平均化回路１０２₄ではＡ４とＢ４のタイミング差の中
間値の信号Ｌ４を出力し、合成回路１６では、信号Ｌ１
〜Ｌ４を合成して信号Ｐを出力する。

【０１１８】このように、本実施例においては、クロッ
ク伝搬経路の往路１１₁と復路１１₂の各点のクロックを
それぞれ、分周回路１０１₁、１０１₂で４分周して４相
クロックを生成し、対応する２つの分周クロックをタイ
ミング平均化回路でタイミング差の平均をとった４つの
信号を、合成回路１６で一つの信号Ｐに合成しており、
この合成回路１６の出力が逓倍出力に等価であることか
ら、分周クロックの経路上での遅延量が、クロックの周
期より長い場合に関しても逓倍回路を用いずに、分周機
能付きタイミング平均化回路のみでクロック経路の遅延
量をそろえることができる。逓倍回路を具備しない構成
とした本実施例は、前記第３の実施例よりも、回路規模
を縮減している。

【０１１９】図１８は、本発明の第４の実施例の動作を
示すタイミングチャートである。

【０１２０】Ａ点、Ｈ点の信号を入力する分周回路１０
１₁、１０１₂は、４分周した信号Ａ１〜Ａ４、Ｂ１〜Ｂ
４を出力し、タイミング平均化回路１０２₁は、信号Ａ
１、Ｂ１のタイミング差を平均した信号を出力し、合成
後の出力信号Ｍ〜Ｐのタイミングが揃っている。

【０１２１】次に、図１９と図２０を参照して、本発明
の第５の実施例を説明する。本実施例においても、クロ
ック伝搬経路上での遅延量が、クロックの周期ｔＣＫよ
りも長い場合に関して、本発明を適用したものである。

【０１２２】図１９に示すように、本発明の第５の実施
例においては、入力クロック１３を分周回路１４で一旦
分周し、分周回路１４から出力される多相クロック（４
相クロック）を、複数にクロック配線１１−１〜１１−
４に出力する。クロック相数分のクロック配線をそれぞ
れを折り返し双方向のクロック伝達線とし、各相の配線
のクロックに関し、タイミング平均化回路（ＴＭ）を用
いクロックパルスのタイミングの平均をとり、その後に
合成回路１６で合成する。

【０１２３】分周回路１４で４分周されたクロック信号
は、クロック伝搬経路１１−１〜１１−４に入力されて
折り返され、同一クロック伝搬経路１１−１〜１１−４
の往路の点Ａ１−Ａ４と復路の点Ｈ１−Ｈ４をそれぞれ
対として入力とし出力信号Ｌ１−Ｌ４を出力する４つの
タイミング平均化回路（ＴＭ）と、Ｌ１−Ｌ４を合成し
出力信号Ｐを出力する合成回路１６₁、同一クロック伝
搬経路１１−１〜１１−４の往路の点Ｂ１−Ｂ４と復路
の点Ｇ１−Ｇ４をそれぞれ対として入力とし出力信号Ｋ
１−Ｋ４を出力する４つのタイミング平均化回路（Ｔ
Ｍ）と、Ｋ１−Ｋ４を合成し出力信号Ｏを出力する合成
回路１６₂、同一クロック伝搬経路１１−１〜１１−４
の往路の点Ｃ１−Ｃ４と復路の点Ｆ１−Ｆ４をそれぞれ
対として入力とし出力信号Ｊ１−Ｊ４を出力する４つの
タイミング平均化回路（ＴＭ）と、Ｊ１−Ｊ４を合成し
出力信号Ｎを出力する合成回路１６₃、同一クロック伝
搬経路１１−１〜１１−４の往路の点Ｄ１−Ｄ４と復路
の点Ｅ１−Ｅ４をそれぞれ対として入力とし出力信号Ｉ
１−Ｉ４を出力する４つのタイミング平均化回路（Ｔ
Ｍ）と、Ｉ１−Ｉ４を合成し出力信号Ｍを出力する合成
回路１６₄を備えている。本発明の実施例においても、
出力Ｍ〜Ｐの位相が揃っている。

【０１２４】本実施例においては、前記第４の実施例と
同様、クロック伝搬経路上での遅延量が、クロックの周
期より長い場合において、逓倍回路を用いずに、タイミ
ング平均化回路のみでクロック経路の遅延量をそろえる
ことが可能とされる。そして、前記第４の実施例におい
ては、分周機能付きタイミング平均化回路一つが２つの
分周回路を備えて構成されている、本実施例において
は、入力クロック１３を分周して４本のクロック伝搬経
路１１−１〜１１−４に供給する分周回路１４を備える
だけ、前記第５の実施例よりも、少ない数の分周回路で
クロック経路の遅延量をそろえることが可能とされる。
すなわち、クロック伝搬経路用の配線の本数は増大して
いるが、前記第４の実施例と比べて、回路規模の縮減を
図ることができる。

【０１２５】次に、本発明の第６の実施例について説明
する。図２１は、本発明の第６の実施例の構成を示す図
である。本発明の第６の実施例は、タイミング平均化回
路（ＴＭ）を用い、クロックパルスのタイミングの平均
をとる回路を２階層用い、クロック伝搬線をメッシュ状
に供給する構成としたものである。図２１に示すよう
に、入力バッファ１１２からのクロックを伝搬するクロ
ック伝搬経路１１１の往路と復路の所定の点についてタ
イミングの平均をとるタイミング平均化回路１１０₁〜
１１０₄を、チップの１辺にまず備え、つぎにその直線
状にタイミングがそろった配線から垂直方向に、タイミ
ング平均化回路１１０₁〜１１０₄の出力を入力するバッ
ファ１１３₁〜１１３₄の出力が入力され、クロックパル
スのタイミングの平均をとる回路を平行に複数配列し、
出力をメッシュ状に接続する。

【０１２６】本発明の第６の実施例においては、クロッ
クの経路上での遅延量が、２次元状に、半導体集積回路
においてチップ全域にわたってクロックの遅延量のそろ
ったクロック信号を供給することができる。すなわちチ
ップのレイアウト面上のどこに、同期回路等のクロック
利用回路を配置しても、チップ全域でクロック利用回路
に供給するクロックのタイミングを揃えることができる
という顕著な作用効果を奏する。

【０１２７】本発明の第６の実施例のタイミング平均化
回路は、第４の実施例のものと等しい回路構成のものを
用いたので、クロック経路の遅延量が、クロック周期よ
り長い場合でも容易に適用できる。

【０１２８】以上説明したように本発明によれば半導体
集積回路装置の内部回路において、クロックの供給を受
けるクロック利用回路に対してクロック供給回路から供
給するクロックの位相を、短時間にそろえることがで
き、大規模集積回路のクロック同期制御に用いて好適と
される。また本発明は、半導体集積回路装置に限定され
るものでなく、基板、各種装置のクロック制御に適用で
きることは勿論である。なお、本発明において、図示に
基づいて説明した実施形態は、その部分を含めて、必要
に応じて互いに取捨選択可能であり、また互いに２以上
の部分ないし実施形態を組合せて用いることも、当然本
発明の範囲内においてなしうるものである。

【０１２９】

【発明の効果】以上説明したように、本発明によれば、
折り返し双方向のクロック伝達線において配線遅延を検
出し、クロック伝達線全体での遅延差を無くす回路にお
いて、短時間に、遅延差を無くすことができる、という
効果を奏する。

【０１３０】その理由は、本発明においては、タイミン
グ平均化回路を用いてタイミングをそろえる構成とし、
ＰＬＬやＤＬＬを用いていず、遅延差が無くなるまでに
長いクロックサイクルを要するという問題を解消してい
る、ためである。

【０１３１】本発明によれば、回路規模の増大を抑止低
減することができる、という効果を奏する。

【０１３２】その理由は、本発明においては、位相比較
器、遅延回路列などを複数設ける構成の従来の装置と相
違し、位相比較器、遅延回路列等が不要とされている、
ためである。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】本発明の一実施例の動作を示すタイミング図で
ある。

【図３】本発明の一実施例のタイミング平均化回路の構
成を示す図である。

【図４】本発明の一実施例のタイミング平均化回路の動
作を説明するための図である。

【図５】本発明の第２の実施例の構成を示す図である。

【図６】本発明の一実施例におけるタイミング平均化回
路の構成の一例を示す図である。

【図７】本発明の一実施例におけるタイミング平均化回
路の構成の一例を示す図である。

【図８】本発明の一実施例におけるタイミング平均化回
路の構成の一例を示す図である。

【図９】本発明の第３の実施例の構成を示す図である。

【図１０】本発明の第３の実施例の動作を示すタイミン
グ図である。

【図１１】本発明の第３の実施例の逓倍回路の構成の一
例を示す図である。

【図１２】図１１に示した多相クロック逓倍回路の構成
の一例を示す図である。

【図１３】４相クロック逓倍回路の構成の一例を示す図
である。

【図１４】４相クロック逓倍回路の動作を示すタイミン
グチャートである。

【図１５】図１３の４相クロック逓倍回路のタイミング
差分割回路２０８、２０９の構成の一例を示す図であ
る。

【図１６】本発明の第４の実施例の構成を示す図であ
る。

【図１７】本発明の第４の実施例の分割機能付きタイミ
ング平均化回路の構成を示す図である。

【図１８】本発明の第４の実施例の動作を示すタイミン
グ図である。

【図１９】本発明の第５の実施例の構成を示す図であ
る。

【図２０】本発明の第５の実施例の動作を示すタイミン
グ図である。

【図２１】本発明の第５の実施例の構成を示す図であ
る。

【図２２】従来のクロック制御回路の構成の一例を示す
図である。

【符号の説明】

１ クロック ２ 分周器 ３ 多相クロック ４ａ タイミング差分割回路 ４ｂ 多重化回路 ５ 多相クロック逓倍回路 ６ 周期検知回路 ７ 制御信号 ８ クロック合成回路 １０ タイミング平均化回路 １１ クロック伝搬経路 １２ バッファ回路 １３ クロック １４ 分周回路 １５ 逓倍回路 １６ 合成回路 １７ 可変ディレイライン １８ 位相比較回路 １００ 分周機能付きタイミング平均化回路 １０１ 分周回路 １１０ タイミング差平均化回路 １０２ タイミング平均化回路 １１１、１１４ クロック伝搬経路 １１２ バッファ回路 １１３ バッファ回路 ２０１ １／４分周器 ２０２ ４相クロック逓倍回路 ２０３ クロック合成回路 ２０４ 周期検知回路 ２０８〜２１５ タイミング差分割回路 ２１６〜２２３ パルス補正回路 ２２４〜２２７ 多重化回路

フロントページの続き (56)参考文献 特開 平９−213808（ＪＰ，Ａ) 特開 平４−229634（ＪＰ，Ａ) 特開 平11−7767（ＪＰ，Ａ) 特開 平６−314970（ＪＰ，Ａ) 特開 平11−4145（ＪＰ，Ａ) 特開 平11−4146（ＪＰ，Ａ) 特開2000−99190（ＪＰ，Ａ) 特開 平11−353268（ＪＰ，Ａ) 特開 平10−283059（ＪＰ，Ａ) 特開 平９−325830（ＪＰ，Ａ) 特開 平９−258841（ＪＰ，Ａ) 特開 平９−134226（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 1/10

Claims (37)

(57)【特許請求の範囲】
1. 【請求項１】入力クロックを一端から入力して折り返す
   クロック伝搬経路の往路上の第１の位置と、前記往路の
   前記第１の位置に対応する復路上の第２の位置からのク
   ロックを入力し、これら２つのクロックのタイミング差
   を均等に２分割した時間に対応する遅延時間の信号を出
   力するタイミング平均化回路を備え、 前記タイミング平均化回路が、第１の電源と内部ノード
   間に直列に接続され、第１の入力が制御端子に接続さ
   れ、前記第１の入力が第１の値のときオフされる複数の
   第１のスイッチ素子と、 前記内部ノードと第２の電源間に直列に接続され、第１
   の入力が制御端子に接続され、前記第１の入力が第１の
   値のときオンされる複数の第２のスイッチ素子と、 前記第１の電源と前記内部ノード間に直列に接続され、
   前記第１の入力が制御端子に接続され、前記第１の入力
   が第１の値のときオフされる第３のスイッチ素子と、第
   ２の入力が制御端子に接続され、前記第２の入力が第１
   の値のときオフされる第４のスイッチ素子と、 前記内部ノードと前記第２の電源間に直列に接続され、
   前記第１の入力が制御端子に接続され、前記第１の入力
   が第１の値のときオンされる第５のスイッチ素子と、前
   記第２の入力が制御端子に接続され、前記第２の入力が
   第１の値のときオンされる第６のスイッチ素子と、 を備え、 前記内部ノードの電位としきい値との大小により出力論
   理値が定められるインバータ回路と、を備え たことを特
   徴とするクロック制御回路。
2. 【請求項２】（ａ）一端から入力クロックを入力して折
   り返すクロック伝搬経路であって、第１、第２の経路の
   往路に分岐したのち、前記一端と対向する他端側で折り
   返し、前記折り返した第１、第２の経路の復路はそれぞ
   れ前記第２、第１の経路の往路に沿って配設されたクロ
   ック伝搬経路と、 （ｂ）前記第１の経路の往路上の第１の位置と、前記往
   路の前記第１の位置に対応する前記第２の経路の復路の
   第２の位置からのクロックを入力としてこれらのクロッ
   クのタイミング差を均等に２分割した時間に対応する遅
   延時間の信号を出力するタイミング平均化回路と、 を備え、 前記タイミング平均化回路が、第１の電源と内部ノード
   間に直列に接続され、第１の入力が制御端子に接続さ
   れ、前記第１の入力が第１の値のときオフされる複数の
   第１のスイッチ素子と、 前記内部ノードと第２の電源間に直列に接続され、第１
   の入力が制御端子に接続され、前記第１の入力が第１の
   値のときオンされる複数の第２のスイッチ素子と、 前記第１の電源と前記内部ノード間に直列に接続され、
   前記第１の入力が制御端子に接続され、前記第１の入力
   が第１の値のときオフされる第３のスイッチ素子と、第
   ２の入力が制御端子に接続され、前記第２の入力が第１
   の値のときオフされる第４のスイッチ素子と、 前記内部ノードと前記第２の電源間に直列に接続され、
   前記第１の入力が制御端子に接続され、前記第１の入力
   が第１の値のときオンされる第５のスイッチ素子と、前
   記第２の入力が制御端子に接続され、前記第２の入力が
   第１の値のときオンされる第６のスイッチ素子と、 を備え、 前記内部ノードの電位としきい値との大小により出力論
   理値が定められるインバータ回路と、を備え たことを特
   徴とするクロック制御回路。
3. 【請求項３】入力クロックを分周する分周回路と、 前記分周回路で分周したクロックを一端から入力して折
   り返すクロック伝搬経路の往路上の第１の位置と、前記
   往路の前記第１の位置に対応する復路の第２の位置から
   のクロックを入力としてこれらのクロックのタイミング
   差を均等に２分割した時間に対応する遅延時間の信号を
   出力するタイミング平均化回路と、 前記タイミング平均化回路からの出力信号を逓倍して出
   力する逓倍回路と、 を備え、 前記タイミング平均化回路が、第１の電源と内部ノード
   間に直列に接続され、第１の入力が制御端子に接続さ
   れ、前記第１の入力が第１の値のときオフされる複数の
   第１のスイッチ素子と、 前記内部ノードと第２の電源間に直列に接続され、第１
   の入力が制御端子に接続され、前記第１の入力が第１の
   値のときオンされる複数の第２のスイッチ素子と、 前記第１の電源と前記内部ノード間に直列に接続され、
   前記第１の入力が制御端子に接続され、前記第１の入力
   が第１の値のときオフされる第３のスイッチ素子と、第
   ２の入力が制御端子に接続され、前記第２の入力が第１
   の値のときオフされる第４のスイッチ素子と、 前記内部ノードと前記第２の電源間に直列に接続され、
   前記第１の入力が制御端子に接続され、前記第１の入力
   が第１の値のときオンされる第５のスイッチ素子と、前
   記第２の入力が制御端子に接続され、前記第２の入力が
   第１の値のときオンされる第６のスイッチ素子と、 を備え、 前記内部ノードの電位としきい値との大小により出力論
   理値が定められるインバータ回路と、を備え たことを特
   徴とするクロック制御回路。
4. 【請求項４】入力クロックを一端から入力して折り返す
   クロック伝搬経路の往路上の第１の位置からの第１クロ
   ックと、前記往路の前記第１の位置に対応する復路の第
   ２の位置からの第２クロックとの、２つのクロックをそ
   れぞれ分周し互いに位相の異なる複数相の分周クロック
   を２組生成し、前記２組の複数相の分周クロックについ
   て、一の組の分周クロックと、前記一の組の分周クロッ
   クに対応する位相の他の組の分周クロックとのタイミン
   グ差を均等に２分割した時間に対応する遅延時間の信号
   を、複数、出力する分周機能付きタイミング平均化回路
   と、 前記分周機能付きタイミング平均化回路から出力される
   複数の信号を入力し前記複数の信号を一つの信号に合成
   して出力する合成回路と、を備えたことを特徴とするク
   ロック制御回路。
5. 【請求項５】入力クロックを一端から入力して折り返す
   クロック伝搬経路の往路上の第１の位置と、前記往路の
   前記第１の位置に対応する復路の第２の位置からの２つ
   のクロックを入力とする分周機能付きタイミング平均化
   回路と、 前記分周機能付きタイミング平均化回路からの分周出力
   を一つの出力信号に合成する合成回路と、を備え、 前記分周機能付きタイミング平均化回路が、２つのクロ
   ックを分周し互いに位相の異なる複数相の分周クロック
   を出力する第１、第２の分周回路と、 前記第１、第２の分周回路の対応する位相の２つの分周
   クロックを入力してタイミング差を均等に２分割した時
   間に対応する遅延時間の信号を出力する複数のタイミン
   グ平均化回路と、 前記複数のタイミング平均化回路からの複数の出力を一
   つの信号に合成して出力する合成回路と、 を備えたことを特徴とするクロック制御回路。
6. 【請求項６】入力クロックを分周し互いに位相の異なる
   複数相の分周クロックを出力する分周回路と、 前記分周回路から出力される複数の分周クロックをそれ
   ぞれ一端から入力して折り返す複数のクロック伝搬経路
   を備え、前記クロック伝搬経路の 往路上の第１の位置と、前記往
   路の前記第１の位置に対応する復路の第２の位置からの
   ２つのクロックを入力とし、これら２つのクロックのタ
   イミング差を均等に２分割した時間に対応する遅延時間
   の信号を出力するタイミング平均化回路を、前記複数の
   クロック伝搬経路に対応させて複数備え、 前記複数のタイミング平均化回路からの複数の出力を一
   つの信号に合成して出力する合成回路を備えたことを特
   徴とするクロック制御回路。
7. 【請求項７】入力クロックを一端から入力して折り返す
   第１のクロック伝搬経路の往路上のある位置と、前記往
   路の前記位置に対応する復路の位置からの２つのクロッ
   クを入力としこれら２つのクロックのタイミング差を均
   等に２分割した時間に対応する遅延時間の信号を出力す
   る第１のタイミング平均化回路と、 前記第１のタイミング平均化回路から出力されるクロッ
   クを一端から入力して折り返す第２のクロック伝搬経路
   と、 前記第２のクロック伝搬経路の往路上のある位置と、前
   記往路の前記位置に対応する復路の位置からの２つのク
   ロックを入力としこれら２つのクロックのタイミング差
   を均等に２分割した時間に対応する遅延時間の信号を出
   力する第２のタイミング平均化回路と、を備えたことを
   特徴とするクロック制御回路。
8. 【請求項８】前記第１及び第２のタイミング平均化回路
   からの出力信号をそれぞれ逓倍して出力する第１及び第
   ２の逓倍回路を備えることを特徴とする請求項７記載の
   クロック制御回路。
9. 【請求項９】前記第１のクロック伝搬経路の往路と復路
   の各２点のクロック対を入力とし該クロック対のタイミ
   ング差を均等に２分割した時間に対応する遅延時間の信
   号を出力する第１のタイミング平均化回路を複数備え、 前記第２のクロック伝搬経路の往路と復路の各２点のク
   ロック対を入力とし該クロック対のタイミング差を均等
   に２分割した時間に対応する遅延時間の信号を出力する
   第２のタイミング平均化回路を複数備え、前記第１及び
   第２のタイミング平均化回路の出力信号の出力端又は線
   が、メッシュ状に配設されている、ことを特徴とする請
   求項８記載のクロック制御回路。
10. 【請求項１０】前記第１の位置と前記クロック伝搬経路
    の折り返し点との間の遅延時間と、前記クロック伝搬経
    路の折り返し点と前記第２の位置との間の遅延時間と、
    が互いに等しく、前記タイミング平均化回路を前記クロ
    ックの入力端と前記クロック伝搬経路の折り返し点との
    間に沿って複数備えたことを特徴とする請求項１乃至３
    のいずれか一に記載のクロック制御回路。
11. 【請求項１１】前記第１の位置と前記クロック伝搬経路
    の折り返し点との間の遅延時間と、前記クロック伝搬経
    路の折り返し点と前記第２の位置との間の遅延時間と、
    が互いに等しく、前記分周機能付きタイミング平均化回
    路を前記クロックの入力端と前記クロック伝搬経路の折
    り返し点との間の経路に沿って複数備えたことを特徴と
    する請求項４に記載のクロック制御回路。
12. 【請求項１２】前記タイミング平均化回路が、前記２つ
    のクロックを入力する第１、第２の入力端に対して、前
    記２つのクロックのうち、はやく遷移する方のクロック
    を同時に入力したときから出力信号が出力されるまでの
    遅延時間に対して、前記２つのクロックのタイミング差
    （Ｔ）を均等に２分割した時間（Ｔ／２）に相当する遅
    延時間を加算した遅延時間をもって出力信号を出力す
    る、ことを特徴とする請求項１乃至３、請求項６乃至１
    ０のいずれか一に記載のクロック制御回路。
13. 【請求項１３】前記タイミング平均化回路が、入力され
    る前記２つのクロックのうち、はやく遷移する方の一の
    クロックに基づき内部ノードを充電又は放電し、つづい
    て前記一のクロックよりも遅れて遷移する他のクロック
    と前記一のクロックとに基づき前記内部ノードを充電又
    は放電する構成とされ、前記内部ノードが入力端に接続
    され、前記内部ノード電圧がしきい値電圧を超えるか、
    又は下回った場合に出力論理値を変えるバッファ回路を
    備えてなる、ことを特徴とする請求項１乃至３、請求項
    ６乃至１０のいずれか一に記載のクロック制御回路。
14. 【請求項１４】前記タイミング平均化回路が、第１の電
    源と内部ノード間に並列接続され、第１の入力と第２の
    入力がそれぞれ第１の値のときオンされ、第２の値のと
    きオフする第１、第２のスイッチ素子と、 前記内部ノードと第２の電源間に接続され、前記第１の
    入力と前記第２の入力を入力し前記第２の値のときにオ
    ン状態とされる第３のスイッチ素子と、 前記内部ノードと第２の電源間に接続された容量と、 前記内部ノードの電位としきい値との大小により出力論
    理値が定められるバッファ回路と、を備えたことを特徴
    とする請求項１乃至３、請求項６乃至１０のいずれか一
    に記載のクロック制御回路。
15. 【請求項１５】前記タイミング平均化回路が、第１の電
    源と内部ノード間に直列に接続され、第１の入力が制御
    端子に接続され、前記第１の入力が第１の値のときオフ
    される複数の第１のスイッチ素子と、 前記内部ノードと第２の電源間に直列に接続され、第１
    の入力が制御端子に接続され、前記第１の入力が第１の
    値のときオンされる複数の第２のスイッチ素子と、 前記第１の電源と前記内部ノード間に直列に接続され、
    前記第１の入力が制御端子に接続され、前記第１の入力
    が第１の値のときオフされる第３のスイッチ素子と、第
    ２の入力が制御端子に接続され、前記第２の入力が第１
    の値のときオフされる第４のスイッチ素子と、 前記内部ノードと前記第２の電源間に直列に接続され、
    前記第１の入力が制御端子に接続され、前記第１の入力
    が第１の値のときオンされる第５のスイッチ素子と、前
    記第２の入力が制御端子に接続され、前記第２の入力が
    第１の値のときオンされる第６のスイッチ素子と、 を備え、 前記内部ノードの電位としきい値との大小により出力論
    理値が定められるインバータ回路と、を備えたことを特
    徴とする請求項６乃至１０のいずれか一に記載のクロッ
    ク制御回路。
16. 【請求項１６】前記第１の入力が制御端子に接続された
    スイッチ素子を前記第１電源に接続し、前記第２の入力
    が制御端子に接続されたスイッチ素子を前記第２の電源
    側に接続し、前記第１、第２の入力の負荷となるスイッ
    チ素子の数を同数としたことを特徴とする請求項１５記
    載のクロック制御回路。
17. 【請求項１７】前記タイミング平均化回路が、 第１の電源と第１の内部ノード間に接続される第１のス
    イッチ素子と、 第１、第２の入力信号を入力とし、前記第１のスイッチ
    素子の制御端子に出力端が接続され、前記第１、第２の
    入力信号がともに第１の値のときに前記第１のスイッチ
    素子をオンさせる第１の論理回路と、 前記第１の内部ノードと第２の電源間に直列に接続さ
    れ、前記第１の入力信号が、前記第１の値、第２の値の
    ときそれぞれオフ、オンされる第２のスイッチ素子と、
    出力信号の値が前記第１の値、前記第２の値のときそれ
    ぞれオン、オフされる第３のスイッチ素子と、 前記第１の内部ノードと前記第２の電源間に直列に接続
    され、前記第２の入力信号が、前記第１の値、前記第２
    の値のときそれぞれオフ、オンされる第４のスイッチ素
    子と、出力信号の値が前記第１の値、第２の値のときそ
    れぞれオン、オフされる第５のスイッチ素子と、 前記第１の電源と第３の内部ノード間に接続され、前記
    第１の内部ノードを制御端子に入力する第６のスイッチ
    素子と、 第２の電源と第２の内部ノード間に接続される第７のス
    イッチ素子と、 前記第１、第２の入力信号を入力し、前記第７のスイッ
    チ素子の制御端子に出力が接続され、前記第１、第２の
    入力がともに第２の値のときに前記第７のスイッチ素子
    をオンさせる第２の論理回路と、 前記第２の内部ノードと前記第１の電源間に直列に接続
    され、前記第１の入力信号が、前記第１の値、第２の値
    のときそれぞれオン、オフされる第８のスイッチ素子
    と、出力信号の値が前記第１の値、前記第２の値のとき
    それぞれオフ、オンされる第９のスイッチ素子と、 前記第２の内部ノードと前記第１の電源間に直列に接続
    され、前記第２の入力信号が、前記第１の値、前記第２
    の値のときそれぞれオン、オフされる第１０のスイッチ
    素子と、前記出力信号の値が前記第１の値、前記第２の
    値のときそれぞれオフ、オンされる第１１のスイッチ素
    子と、 前記第２の電源と前記第３の内部ノード間に接続され、
    前記第２の内部ノードを制御端子に入力する第１２のス
    イッチ素子と、 前記第３の内部ノードを入力端に入力し、前記第３の内
    部ノード電位としきい値との大小により出力論理値が定
    められるインバータ回路と、 を備え、 前記第１、及び第２の入力信号に基づき、前記第３のス
    イッチ素子及び前記第５のスイッチ素子からなる第１の
    スイッチ素子対と、前記第９のスイッチ素子及び前記第
    １１のスイッチ素子からなる第２のスイッチ素子対と、
    をそれぞれオン、オフ制御する回路手段を備えている、
    ことを特徴とする請求項１乃至３、６乃至１０のいずれ
    か一に記載のクロック制御回路。
18. 【請求項１８】前記タイミング平均化回路が、 第１の電源と第１の内部ノード間に接続される第１のス
    イッチ素子と、 第１、第２の入力信号を入力とし、前記第１のスイッチ
    素子の制御端子に出力端が接続され、前記第１、第２の
    入力信号がともに第１の値のときに前記第１のスイッチ
    素子をオンさせる第１の論理回路と、 前記第１の内部ノードと第２の電源間に直列に接続さ
    れ、前記第１の入力信号が、前記第１の値、第２の値の
    ときそれぞれオフ、オンされる第２のスイッチ素子と、
    出力信号の値が前記第１の値、前記第２の値のときそれ
    ぞれオン、オフされる第３のスイッチ素子と、 前記第１の内部ノードと前記第２の電源間に直列に接続
    され、前記第２の入力信号が、前記第１の値、前記第２
    の値のときそれぞれオフ、オンされる第４のスイッチ素
    子と、出力信号の値が前記第１の値、第２の値のときそ
    れぞれオン、オフされる第５のスイッチ素子と、 前記第１の電源と第３の内部ノード間に接続され、前記
    第１の内部ノードを制御端子に入力する第６のスイッチ
    素子と、 第２の電源と第２の内部ノード間に接続される第７のス
    イッチ素子と、 前記第１、第２の入力信号を入力し、前記第７のスイッ
    チ素子の制御端子に出力が接続され、前記第１、第２の
    入力がともに第２の値のときに前記第７のスイッチ素子
    をオンさせる第２の論理回路と、 前記第２の内部ノードと前記第１の電源間に直列に接続
    され、前記第１の入力信号が、前記第１の値、第２の値
    のときそれぞれオン、オフされる第８のスイッチ素子
    と、出力信号の値が前記第１の値、前記第２の値のとき
    それぞれオフ、オンされる第９のスイッチ素子と、 前記第２の内部ノードと前記第１の電源間に直列に接続
    され、前記第２の入力信号が、前記第１の値、前記第２
    の値のときそれぞれオン、オフされる第１０のスイッチ
    素子と、前記出力信号の値が前記第１の値、前記第２の
    値のときそれぞれオフ、オンされる第１１のスイッチ素
    子と、 前記第２の電源と前記第３の内部ノード間に接続され、
    前記第２の内部ノードを制御端子に入力する第１２のス
    イッチ素子と、 前記第３の内部ノードを入力端に入力し、前記第３の内
    部ノード電位としきい値との大小により出力論理値が定
    められるインバータ回路と、 を備え、 前記インバータ回路の出力端から前記出力信号が出力さ
    れるとともに、前記出力信号の正転信号を生成するバッ
    ファ回路の出力が、前記第３のスイッチ素子と、前記第
    ５のスイッチ素子と、前記第９のスイッチ素子と、前記
    第１１のスイッチ素子との制御端子に共通接続されてな
    る、ことを特徴とする請求項６乃至１０のいずれか一に
    記載のクロック制御回路。
19. 【請求項１９】前記タイミング平均化回路が、 第１の電源と第１の内部ノード間に接続される第１のス
    イッチ素子と、 第１、第２の入力信号を入力とし、前記第１のスイッチ
    素子の制御端子に出力端が接続され、前記第１、第２の
    入力信号がともに第１の値のときに前記第１のスイッチ
    素子をオンさせる第１の論理回路と、 前記第１の内部ノードと第２の電源間に直列に接続され
    る第２スイッチ素子と、第３のスイッチとを備え、前記
    第２のスイッチ素子は、前記第１の入力信号が、前記第
    １の値、第２の値のときそれぞれオフ、オンされ、 前記第１の内部ノードと前記第２の電源間に直列に接続
    される第４のスイッチ素子と、第５のスイッチとを備
    え、前記第４のスイッチ素子は、前記第２の入力信号
    が、前記第１の値、前記第２の値のときそれぞれオフ、
    オンされ、 前記第１の電源と第３の内部ノード間に接続され、前記
    第１の内部ノードを制御端子に入力する第６のスイッチ
    素子と、 第２の電源と第２の内部ノード間に接続される第７のス
    イッチ素子と、 前記第１、第２の入力信号を入力し、前記第７のスイッ
    チ素子の制御端子に出力が接続され、前記第１、第２の
    入力信号がともに第２の値のときに前記第７のスイッチ
    素子をオンさせる第２の論理回路と、 前記第２の内部ノードと前記第１の電源間に直列に接続
    される、第８のスイッチ素子と第９のスイッチ素子とを
    備え、前記第８のスイッチ素子は、前記第１の入力信号
    が、第１の値、第２の値のときそれぞれオン、オフさ
    れ、 前記第２の内部ノードと前記第１の電源間に直列に接続
    される、第１０のスイッチ素子と第１１のスイッチ素子
    とを備え、前記第１０のスイッチ素子は、前記第１の入
    力信号が、前記第１の値、前記第２の値のときそれぞれ
    オン、オフされ、 前記第２の電源と前記第３の内部ノード間に接続され、
    前記第２の内部ノードを制御端子に入力する第１２のス
    イッチ素子と、 前記第３の内部ノードを入力端に入力し、前記第３の内
    部ノード電位としきい値との大小により出力論理値が定
    められるインバータ回路と、備え、 前記第１の論理回路の出力は、前記第９のスイッチ素子
    と第１１のスイッチ素子の制御端子に接続され、 前記第２の論理回路の出力は、前記第３のスイッチ素子
    と第５のスイッチ素子の制御端子に接続されてなる、こ
    とを特徴とする請求項６乃至１０のいずれか一に記載の
    クロック制御回路。
20. 【請求項２０】前記逓倍回路が、入力されたクロックを
    分周して互いに位相の異なる複数のクロック（「多相ク
    ロック」という）を生成出力する分周器と、 前記入力クロックの周期を検知する周期検知回路と、 前記分周器から出力される多相クロックを入力とし、前
    記クロックを逓倍した多相クロックを生成する多相クロ
    ック逓倍回路と、を備え、 前記多相クロック逓倍回路が、２つの入力のタイミング
    差を分割した信号を出力する複数のタイミング差分割回
    路と、２つの前記タイミング差分割回路の出力をそれぞ
    れ多重化して出力する複数の多重化回路と、を備え、 前記複数のタイミング差分割回路は、同一位相のクロッ
    クを入力とするタイミング差分割回路と、相隣る位相の
    ２つのクロックを入力とするタイミング差分割回路を備
    えている、ことを特徴とする請求項３の記載のクロック
    制御回路。
21. 【請求項２１】前記多相クロック逓倍回路が、ｎ相のク
    ロック（第１乃至第ｎクロック）を入力し、 ２つの入力のタイミング差を分割した信号を出力する２
    ｎ個のタイミング差分割回路を備え、 ２ｉ−１番目（ただし、１≦ｉ≦ｎ）のタイミング差分
    割回路は、前記２つの入力としてｉ番目の同一クロック
    を入力とし、 ２Ｉ番目（ただし、１≦Ｉ≦ｎ）のタイミング差分割回
    路は、Ｉ番目のクロックと、（Ｉ＋１ ｍｏｄ ｎ）番
    目（ただし、ｍｏｄは剰余演算を表し、Ｉ＋１ｍｏｄ
    ｎは、Ｉ＋１をｎで割った余り）のクロックを入力と
    し、 Ｊ番目（ただし、１≦Ｊ≦２ｎ）のタイミング差分割回
    路の出力と（Ｊ＋２ｍｏｄ ｎ）番目（ただし、Ｊ＋２
    ｍｏｄ ｎは、Ｊ＋２をｎで割った余り）のタイミン
    グ差分割回路の出力とを入力とする２ｎ個のパルス幅補
    正回路と、 Ｋ番目（ただし、１≦Ｋ≦ｎ）のパルス幅補正回路の出
    力と（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入力
    とするｎ個の多重化回路と、 を備えた、ことを特徴とする請求項２０記載のクロック
    制御回路。
22. 【請求項２２】前記タイミング差分割回路が、第１、第
    ２の入力信号を入力とし第１、第２の入力信号が第１の
    値のときに内部ノードを第１の電源の電位に設定する論
    理回路と、 前記論理回路の出力である内部ノードの電位としきい値
    の大小により出力論理値を変化させるバッファ回路もし
    くはインバータ回路と、を備え、 前記内部ノードと第２の電源間には、直列接続されたス
    イッチ素子と容量とが、複数本互いに並列接続されてお
    り、 前記スイッチの制御端子に接続する周期制御信号にて前
    記内部ノードに付加する容量を決められる構成とされて
    いる、ことを特徴とする請求項２０又は２１に記載のク
    ロック制御回路。
23. 【請求項２３】請求項１乃至２２のいずれか一に記載の
    クロック制御回路を備え、クロックの供給を必要とする
    クロック利用回路に対して、前記クロック制御回路から
    出力されるクロックを供給する、ことを特徴とする半導
    体集積回路装置。
24. 【請求項２４】第１の入力信号と第２の入力信号間のタ
    イミング差を平均した遅延に相当する信号を出力するタ
    イミング差平均化回路であって、 第１の電源と内部ノード間に挿入され、第１の入力が制
    御端子に接続され、前記第１の入力が第１の値のときオ
    フされる複数の第１のスイッチ素子と、 前記内部ノードと第２の電源間に挿入され、第１の入力
    が制御端子に接続され、前記第１の入力が第１の値のと
    きオンされる複数の第２のスイッチ素子と、 前記第１の電源と前記内部ノード間に直列に接続され、
    前記第１の入力が制御端子に接続され、前記第１の入力
    が第１の値のときオフされる第３のスイッチ素子と、第
    ２の入力が制御端子に接続され、前記第２の入力が第１
    の値のときオフされる第４のスイッチ素子と、 前記内部ノードと前記第２の電源間に直列に接続され、
    前記第１の入力が制御端子に接続され、前記第１の入力
    が第１の値のときオンされる第５のスイッチ素子と、前
    記第２の入力が制御端子に接続され、前記第２の入力が
    第１の値のときオンされる第６のスイッチ素子と、 前記内部ノードの電位としきい値との大小により出力論
    理値が定められるインバータ回路と、を備え、 前記第２の入力が制御端子に接続されたスイッチ素子を
    前記第１電源に接続し、前記第２の入力が制御端子に接
    続されたスイッチ素子を前記第２の電源側に接続し、前
    記第１、第２の入力の負荷となるスイッチ素子の数を同
    数とした、ことを特徴とするタイミング差平均化回路。
25. 【請求項２５】第１の入力信号と第２の入力信号間のタ
    イミング差を平均した遅延に相当する信号を出力するタ
    イミング差平均化回路であって、 （ａ）第１の電源と第１の内部ノード間に接続される第
    １のスイッチ素子と、 （ｂ）第１、第２の入力信号を入力とし、前記第１のス
    イッチ素子の制御端子に出力端が接続され、前記第１、
    第２の入力信号がともに第１の値のときに前記第１のス
    イッチ素子をオンさせる第１の論理回路と、 （ｃ）前記第１の内部ノードと第２の電源間に直列に接
    続され、前記第１の入力信号が、前記第１の値、第２の
    値のときそれぞれオフ、オンされる第２のスイッチ素子
    と、出力信号の値が前記第１の値、前記第２の値のとき
    それぞれオン、オフされる第３のスイッチ素子と、 （ｄ）前記第１の内部ノードと前記第２の電源間に直列
    に接続され、前記第２の入力信号が、前記第１の値、前
    記第２の値のときそれぞれオフ、オンされる第４のスイ
    ッチ素子と、出力信号の値が前記第１の値、第２の値の
    ときそれぞれオン、オフされる第５のスイッチ素子と、 （ｅ）前記第１の電源と第３の内部ノード間に接続さ
    れ、前記第１の内部ノードを制御端子に入力する第６の
    スイッチ素子と、 （ｆ）第２の電源と第２の内部ノード間に接続される第
    ７のスイッチ素子と、 （ｇ）前記第１、第２の入力信号を入力し、前記第７の
    スイッチ素子の制御端子に出力が接続され、前記第１、
    第２の入力がともに第２の値のときに前記第７のスイッ
    チ素子をオンさせる第２の論理回路と、 （ｈ）前記第２の内部ノードと前記第１の電源間に直列
    に接続され、前記第１の入力信号が、前記第１の値、第
    ２の値のときそれぞれオン、オフされる第８のスイッチ
    素子と、出力信号の値が前記第１の値、前記第２の値の
    ときそれぞれオフ、オンされる第９のスイッチ素子と、 （ｉ）前記第２の内部ノードと前記第１の電源間に直列
    に接続され、前記第２の入力信号が、前記第１の値、前
    記第２の値のときそれぞれオン、オフされる第１０のス
    イッチ素子と、前記出力信号の値が前記第１の値、前記
    第２の値のときそれぞれオフ、オンされる第１１のスイ
    ッチ素子と、 （ｊ）前記第２の電源と前記第３の内部ノード間に接続
    され、前記第２の内部ノードを制御端子に入力する第１
    ２のスイッチ素子と、 （ｋ）前記第３の内部ノードを入力端に入力し、前記第
    ３の内部ノード電位としきい値との大小により出力論理
    値が定められるインバータ回路と、 を備え、 （ｌ）前記第１及び第２の入力信号に基づき、前記第３
    のスイッチ素子及び前記第５のスイッチ素子からなる第
    １のスイッチ素子対と、前記第９のスイッチ素子及び前
    記第１１のスイッチ素子からなる第２のスイッチ素子対
    とをそれぞれオン、オフ制御する回路手段を備えてい
    る、ことを特徴とするタイミング差平均化回路。
26. 【請求項２６】第１の入力信号と第２の入力信号間のタ
    イミング差を平均した遅延に相当する信号を出力するタ
    イミング差平均化回路であって、 （ａ）第１の電源と第１の内部ノード間に接続される第
    １のスイッチ素子と、 （ｂ）第１、第２の入力信号を入力とし、前記第１のス
    イッチ素子の制御端子に出力端が接続され、前記第１、
    第２の入力信号がともに第１の値のときに前記第１のス
    イッチ素子をオンさせる第１の論理回路と、 （ｃ）前記第１の内部ノードと第２の電源間に直列に接
    続され、前記第１の入力信号が、前記第１の値、第２の
    値のときそれぞれオフ、オンされる第２のスイッチ素子
    と、出力信号の値が前記第１の値、前記第２の値のとき
    それぞれオン、オフされる第３のスイッチ素子と、 （ｄ）前記第１の内部ノードと前記第２の電源間に直列
    に接続され、前記第２の入力信号が、前記第１の値、前
    記第２の値のときそれぞれオフ、オンされる第４のスイ
    ッチ素子と、出力信号の値が前記第１の値、第２の値の
    ときそれぞれオン、オフされる第５のスイッチ素子と、
    を備え、 （ｅ）前記第１の電源と第３の内部ノード間に接続さ
    れ、前記第１の内部ノードを制御端子に入力する第６の
    スイッチ素子と、 （ｆ）第２の電源と第２の内部ノード間に接続される第
    ７のスイッチ素子と、 （ｇ）前記第１、第２の入力信号を入力し、前記第７の
    スイッチ素子の制御端子に出力が接続され、前記第１、
    第２の入力がともに第２の値のときに前記第７のスイッ
    チ素子をオンさせる第２の論理回路と、 （ｈ）前記第２の内部ノードと前記第１の電源間に直列
    に接続され、前記第１の入力信号が、前記第１の値、第
    ２の値のときそれぞれオン、オフされる第８のスイッチ
    素子と、出力信号の値が前記第１の値、前記第２の値の
    ときそれぞれオフ、オンされる第９のスイッチ素子と、 （ｉ）前記第２の内部ノードと前記第１の電源間に直列
    に接続され、前記第２の入力信号が、前記第１の値、前
    記第２の値のときそれぞれオン、オフされる第１０のス
    イッチ素子と、前記出力信号の値が前記第１の値、前記
    第２の値のときそれぞれオフ、オンされる第１１のスイ
    ッチ素子と、を備え、 （ｊ）前記第２の電源と前記第３の内部ノード間に接続
    され、前記第２の内部ノードを制御端子に入力する第１
    ２のスイッチ素子と、 （ｋ）前記第３の内部ノードを入力端に入力し、前記第
    ３の内部ノード電位としきい値との大小により出力論理
    値が定められるインバータ回路と、を備え、 （ｌ）前記インバータ回路の出力端から前記出力信号が
    出力されるとともに、前記出力信号の正転信号を生成す
    るバッファ回路の出力が、前記第３のスイッチ素子と、
    前記第５のスイッチ素子と、前記第９のスイッチ素子
    と、前記第１１のスイッチ素子との制御端子に共通接続
    されてなる、ことを特徴とするタイミング差平均化回
    路。
27. 【請求項２７】（ａ）第１の入力信号と第２の入力信号
    間のタイミング差を平均した遅延に相当する信号を出力
    するタイミング差平均化回路が、 （ａａ）第１の電源と第１の内部ノード間に接続される
    第１のスイッチ素子と、 （ａｂ）第１、第２の入力信号を入力とし、前記第１の
    スイッチ素子の制御端子に出力端が接続され、前記第
    １、第２の入力信号がともに第１の値のときに前記第１
    のスイッチ素子をオンさせる第１の論理回路と、 （ａｃ）前記第１の内部ノードと第２の電源間に直列に
    接続される第２のスイッチ素子と第３のスイッチとを備
    え、前記第２のスイッチ素子は、前記第１の入力信号
    が、前記第１の値、第２の値のときそれぞれオフ、オン
    され、 （ａｄ）前記第１の内部ノードと前記第２の電源間に直
    列に接続される第４のスイッチ素子と第５のスイッチと
    を備え、前記第４のスイッチ素子は、前記第２の入力信
    号が、前記第１の値、前記第２の値のときそれぞれオ
    フ、オンされ、 （ａｅ）前記第１の電源と第３の内部ノード間に接続さ
    れ、前記第１の内部ノードを制御端子に入力する第６の
    スイッチ素子と、 （ａｆ）第２の電源と第２の内部ノード間に接続される
    第７のスイッチ素子と、 （ａｇ）前記第１、第２の入力信号を入力し、前記第７
    のスイッチ素子の制御端子に出力が接続され、前記第
    １、第２の入力信号がともに第２の値のときに前記第７
    のスイッチ素子をオンさせる第２の論理回路と、 （ａｈ）前記第２の内部ノードと前記第１の電源間に直
    列に接続される、第８のスイッチ素子と第９のスイッチ
    素子とを備え、前記第８のスイッチ素子は、前記第１の
    入力信号が、第１の値、第２の値のときそれぞれオン、
    オフされ、 （ａｉ）前記第２の内部ノードと前記第１の電源間に直
    列に接続される、第１０のスイッチ素子と第１１のスイ
    ッチ素子とを備え、前記第１０のスイッチ素子は、前記
    第１の入力信号が、前記第１の値、前記第２の値のとき
    それぞれオン、オフされ、 （ａｊ）前記第２の電源と前記第３の内部ノード間に接
    続され、前記第２の内部ノードを制御端子に入力する第
    １２のスイッチ素子と、 （ａｋ）前記第３の内部ノードを入力端に入力し、前記
    第３の内部ノード電位としきい値との大小により出力論
    理値が定められるインバータ回路と、を備え、 （ａｌ）前記第１の論理回路の出力は、前記第９のスイ
    ッチ素子と第１１のスイッチ素子の制御端子に接続さ
    れ、 （ａｍ）前記第２の論理回路の出力は、前記第３のスイ
    ッチ素子と第５のスイッチ素子の制御端子に接続されて
    なる、ことを特徴とするタイミング差平均化回路。
28. 【請求項２８】入力クロックを一端から入力して折り返
    すクロック伝搬経路の往路上のある第１位置と、前記往
    路の前記位置に対応する復路の第２位置からの２つのク
    ロックをそれぞれ分周し互いに位相の異なる複数相の
    （第１、第２の）２群の分周クロック（Ａ１…Ａ４；Ｂ
    １…Ｂ４）を出力し、 前記両群の分周クロックについて、第１、第２群から選
    んだ対応する位相の一対の分周クロックを入力するタイ
    ミング平均化回路により、これらの一対の分周クロック
    （Ａ１，Ｂ１；…；Ａ４，Ｂ４）のタイミング差を平均
    化し又は等しく２分割した時間に対応する遅延時間の信
    号（Ｌ１-Ｌ４）を出力し、複数の前記タイミング平均
    化回路からの信号を一つの信号に合成して出力する、こ
    とを特徴とするクロック制御方法。
29. 【請求項２９】下記（ａ）、（ｂ）の組み合わせを含む
    クロック制御回路であって、 （ａ）第１、第２分岐往路へ分岐する少なくとも１つの
    分岐を備え、分岐から離隔した側で折り返され、かつ夫
    々第２、第１分岐往路に沿って反平行に配設された第
    １、第２分岐復路を備えるクロック伝播経路と、 （ｂ）前記第１又は第２経路の分岐往路上の第１又は第
    ２の位置と、前記分岐往路の前記第１又は第２の位置に
    対応する前記第２又は第１の経路の分岐復路の第２又は
    第１の位置からクロックを夫々入力として、これらのク
    ロックのタイミング差を均等に２分割した時間に対応す
    る遅延時間の信号を出力する少なくとも１つのタイミン
    グ差平均回路と、 を備えたことを特徴とするクロック制御回路。
30. 【請求項３０】前記タイミング差平均化回路を複数備え
    たことを特徴とする請求項２９に記載のクロック制御回
    路。
31. 【請求項３１】前記（ａ）、（ｂ）の組合せを複数備え
    たことを特徴とする請求項２９に記載のクロック制御回
    路。
32. 【請求項３２】入力クロックを一端から入力して折り返
    すクロック伝搬経路の往路上の第１の位置と、前記往路
    の前記第１の位置に対応する復路上の第２の位置からの
    クロックを入力し、これら２つのクロックのタイミング
    差を均等に２分割した時間に対応する遅延時間の信号を
    出力するタイミング平均化回路を備え、 前記タイミング平均化回路が、 第１の電源と第１の内部ノード間に接続される第１のス
    イッチ素子と、 第１、第２の入力信号を入力とし、前記第１のスイッチ
    素子の制御端子に出力端が接続され、前記第１、第２の
    入力信号がともに第１の値のときに前記第１のスイッチ
    素子をオンさせる第１の論理回路と、 前記第１の内部ノードと第２の電源間に直列に接続さ
    れ、前記第１の入力信号が、前記第１の値、第２の値の
    ときそれぞれオフ、オンされる第２のスイッチ素子と、
    出力信号の値が前記第１の値、前記第２の値のときそれ
    ぞれオン、オフされる第３のスイッチ素子と、 前記第１の内部ノードと前記第２の電源間に直列に接続
    され、前記第２の入力信号が、前記第１の値、前記第２
    の値のときそれぞれオフ、オンされる第４のスイッチ素
    子と、出力信号の値が前記第１の値、第２の値のときそ
    れぞれオン、オフされる第５のスイッチ素子と、 前記第１の電源と第３の内部ノード間に接続され、前記
    第１の内部ノードを制御端子に入力する第６のスイッチ
    素子と、 第２の電源と第２の内部ノード間に接続される第７のス
    イッチ素子と、 前記第１、第２の入力信号を入力し、前記第７のスイッ
    チ素子の制御端子に出力が接続され、前記第１、第２の
    入力がともに第２の値のときに前記第７のスイッチ素子
    をオンさせる第２の論理回路と、 前記第２の内部ノードと前記第１の電源間に直列に接続
    され、前記第１の入力信号が、前記第１の値、第２の値
    のときそれぞれオン、オフされる第８のスイッチ素子
    と、出力信号の値が前記第１の値、前記第２の値のとき
    それぞれオフ、オンされる第９のスイッチ素子と、 前記第２の内部ノードと前記第１の電源間に直列に接続
    され、前記第２の入力信号が、前記第１の値、前記第２
    の値のときそれぞれオン、オフされる第１０のスイッチ
    素子と、前記出力信号の値が前記第１の値、前記第２の
    値のときそれぞれオフ、オンされる第１１のスイッチ素
    子と、 前記第２の電源と前記第３の内部ノード間に接続され、
    前記第２の内部ノードを制御端子に入力する第１２のス
    イッチ素子と、 前記第３の内部ノードを入力端に入力し、前記第３の内
    部ノード電位としきい値との大小により出力論理値が定
    められるインバータ回路と、 を備え、 前記インバータ回路の出力端から前記出力信号が出力さ
    れるとともに、前記出力信号の正転信号を生成するバッ
    ファ回路の出力が、前記第３のスイッチ素子と 、前記第
    ５のスイッチ素子と、前記第９のスイッチ素子と、前記
    第１１のスイッチ素子との制御端子に共通接続されてな
    る、ことを特徴とするクロック制御回路。
33. 【請求項３３】（ａ）一端から入力クロックを入力して
    折り返すクロック伝搬経路であって、第１、第２の経路
    の往路に分岐したのち、前記一端と対向する他端側で折
    り返し、前記折り返した第１、第２の経路の復路はそれ
    ぞれ前記第２、第１の経路の往路に沿って配設されたク
    ロック伝搬経路と、 （ｂ）前記第１の経路の往路上の第１の位置と、前記往
    路の前記第１の位置に対応する前記第２の経路の復路の
    第２の位置からのクロックを入力としてこれらのクロッ
    クのタイミング差を均等に２分割した時間に対応する遅
    延時間の信号を出力するタイミング平均化回路と、 を備え、 前記タイミング平均化回路が、 第１の電源と第１の内部ノード間に接続される第１のス
    イッチ素子と、 第１、第２の入力信号を入力とし、前記第１のスイッチ
    素子の制御端子に出力端が接続され、前記第１、第２の
    入力信号がともに第１の値のときに前記第１のスイッチ
    素子をオンさせる第１の論理回路と、 前記第１の内部ノードと第２の電源間に直列に接続さ
    れ、前記第１の入力信号が、前記第１の値、第２の値の
    ときそれぞれオフ、オンされる第２のスイッチ素子と、
    出力信号の値が前記第１の値、前記第２の値のときそれ
    ぞれオン、オフされる第３のスイッチ素子と、 前記第１の内部ノードと前記第２の電源間に直列に接続
    され、前記第２の入力信号が、前記第１の値、前記第２
    の値のときそれぞれオフ、オンされる第４のスイッチ素
    子と、出力信号の値が前記第１の値、第２の値のときそ
    れぞれオン、オフされる第５のスイッチ素子と、 前記第１の電源と第３の内部ノード間に接続され、前記
    第１の内部ノードを制御端子に入力する第６のスイッチ
    素子と、 第２の電源と第２の内部ノード間に接続される第７のス
    イッチ素子と、 前記第１、第２の入力信号を入力し、前記第７のスイッ
    チ素子の制御端子に出力が接続され、前記第１、第２の
    入力がともに第２の値のときに前記第７のスイッチ素子
    をオンさせる第２の論理回路と、 前記第２の内部ノードと前記第１の電源間に直列に接続
    され、前記第１の入力信号が、前記第１の値、第２の値
    のときそれぞれオン、オフされる第８のスイッチ素子
    と、出力信号の値が前記第１の値、前記第２の値のとき
    それぞれオフ、オンされる第９のスイッチ素子と、 前記第２の内部ノードと前記第１の電源間に直列に接続
    され、前記第２の入力信号が、前記第１の値、前記第２
    の値のときそれぞれオン、オフされる第１０のスイッチ
    素子と、前記出力信号の値が前記第１の値、前記第２の
    値のときそれぞれオフ、オンされる第１１のスイッチ素
    子と、 前記第２の電源と前記第３の内部ノード間に接続され、
    前記第２の内部ノードを制御端子に入力する第１２のス
    イッチ素子と、 前記第３の内部ノードを入力端に入力し、前記第３の内
    部ノード電位としきい値との大小により出力論理値が定
    められるインバータ回路と、 を備え、 前記インバータ回路の出力端から前記出力信号が出力さ
    れるとともに、前記出力信号の正転信号を生成するバッ
    ファ回路の出力が、前記第３のスイッチ素子と、前記第
    ５のスイッチ素子と、前記第９のスイッチ素子と、前記
    第１１のスイッチ素子との制御端子に共通接続されてな
    る、ことを特徴とするクロック制御回路。
34. 【請求項３４】入力クロックを分周する分周回路と、 前記分周回路で分周したクロックを一端から入力して折
    り返すクロック伝搬経路の往路上の第１の位置と、前記
    往路の前記第１の位置に対応する復路の第２の位置から
    のクロックを入力としてこれらのクロックのタイミング
    差を均等に２分割した時間に対応する遅延時間の信号を
    出力するタイミング平均化回路と、 前記タイミング平均化回路からの出力信号を逓倍して出
    力する逓倍回路と、 を備え、 前記タイミング平均化回路が、 第１の電源と第１の内部ノード間に接続される第１のス
    イッチ素子と、 第１、第２の入力信号を入力とし、前記第１のスイッチ
    素子の制御端子に出力端が接続され、前記第１、第２の
    入力信号がともに第１の値のときに前記第１のスイッチ
    素子をオンさせる第１の論理回路と、 前記第１の内部ノードと第２の電源間に直列に接続さ
    れ、前記第１の入力信号が、前記第１の値、第２の値の
    ときそれぞれオフ、オンされる第２のスイッチ素子と、
    出力信号の値が前記第１の値、前記第２の値のときそれ
    ぞれオン、オフされる第３のスイッチ素子と、 前記第１の内部ノードと前記第２の電源間に直列に接続
    され、前記第２の入力信号が、前記第１の値、前記第２
    の値のときそれぞれオフ、オンされる第４のスイッチ素
    子と、出力信号の値が前記第１の値、第２の値のときそ
    れぞれオン、オフされる第５のスイッチ素子と、 前記第１の電源と第３の内部ノード間に接続され、前記
    第１の内部ノードを制御端子に入力する第６のスイッチ
    素子と、 第２の電源と第２の内部ノード間に接続される第７のス
    イッチ素子と、 前記第１、第２の入力信号を入力し、前記第７のスイッ
    チ素子の制御端子に出力が接続され、前記第１、第２の
    入力がともに第２の値のときに前記第７のスイッチ素子
    をオンさせる第２の論理回路と、 前記第２の内部ノードと前記第１の電源間に直列に接続
    され、前記第１の入力信号が、前記第１の値、第２の値
    のときそれぞれオン、オフされる第８のスイッチ素子
    と、出力信号の値が前記第１の値、前記第２の値のとき
    それぞれオフ、オンされる第９のスイッチ素子と、 前記第２の内部ノードと前記第１の電源間に直列に接続
    され、前記第２の入力信号が、前記第１の値、前記第２
    の値のときそれぞれオン、オフされる第１０のスイッチ
    素子と、前記出力信号の値が前記第１の値、前記第２の
    値のときそれぞれオフ、オンされる第１１のスイッチ素
    子と、 前記第２の電源と前記第３の内部ノード間に接続され、
    前記第２の内部ノードを制御端子に入力する第１２のス
    イッチ素子と、 前記第３の内部ノードを入力端に入力し、前記第３の内
    部ノード電位としきい値との大小により出力論理値が定
    められるインバータ回路と、 を備え、 前記インバータ回路の出力端から前記出力信号が出力さ
    れるとともに、前記出力信号の正転信号を生成するバッ
    ファ回路の出力が、前記第３のスイッチ素子と、前記第
    ５のスイッチ素子と、前記第９のスイッチ素子と、前記
    第１１のスイッチ素子との制御端子に共通接続されてな
    る、ことを特徴とするクロック制御回路。
35. 【請求項３５】入力クロックを一端から入力して折り返
    すクロック伝搬経路の往路上の第１の位置と、前記往路
    の前記第１の位置に対応する復路上の第２の位置からの
    クロックを入力し、これら２つのクロックのタイミング
    差を均等に２分割した時間に対応する遅延時間の信号を
    出力するタイミング平均化回路を備え、 前記タイミング平均化回路が、 第１の電源と第１の内部ノード間に接続される第１のス
    イッチ素子と、 第１、第２の入力信号を入力とし、前記第１のスイッチ
    素子の制御端子に出力端が接続され、前記第１、第２の
    入力信号がともに第１の値のときに前記第１のスイッチ
    素子をオンさせる第１の論理回路と、 前記第１の内部ノードと第２の電源間に直列に接続され
    る第２スイッチ素子と、第３のスイッチとを備え、前記
    第２のスイッチ素子は、前記第１の入力信号が、前記第
    １の値、第２の値のときそれぞれオフ、オンされ、 前記第１の内部ノードと前記第２の電源間に直列に接続
    される第４のスイッチ素子と、第５のスイッチとを備
    え、前記第４のスイッチ素子は、前記第２の入力信号
    が、前記第１の値、前記第２の値のときそれぞれオフ、
    オンされ、 前記第１の電源と第３の内部ノード間に接続され、前記
    第１の内部ノードを制御端子に入力する第６のスイッチ
    素子と、 第２の電源と第２の内部ノード間に接続される第７のス
    イッチ素子と、 前記第１、第２の入力信号を入力し、前記第７のスイッ
    チ素子の制御端子に出力が接続され、前記第１、第２の
    入力信号がともに第２の値のときに前記第７の スイッチ
    素子をオンさせる第２の論理回路と、 前記第２の内部ノードと前記第１の電源間に直列に接続
    される、第８のスイッチ素子と第９のスイッチ素子とを
    備え、前記第８のスイッチ素子は、前記第１の入力信号
    が、第１の値、第２の値のときそれぞれオン、オフさ
    れ、 前記第２の内部ノードと前記第１の電源間に直列に接続
    される、第１０のスイッチ素子と第１１のスイッチ素子
    とを備え、前記第１０のスイッチ素子は、前記第１の入
    力信号が、前記第１の値、前記第２の値のときそれぞれ
    オン、オフされ、 前記第２の電源と前記第３の内部ノード間に接続され、
    前記第２の内部ノードを制御端子に入力する第１２のス
    イッチ素子と、 前記第３の内部ノードを入力端に入力し、前記第３の内
    部ノード電位としきい値との大小により出力論理値が定
    められるインバータ回路と、備え、 前記第１の論理回路の出力は、前記第９のスイッチ素子
    と第１１のスイッチ素子の制御端子に接続され、 前記第２の論理回路の出力は、前記第３のスイッチ素子
    と第５のスイッチ素子の制御端子に接続されてなる、こ
    とを特徴とするクロック制御回路。
36. 【請求項３６】（ａ）一端から入力クロックを入力して
    折り返すクロック伝搬経路であって、第１、第２の経路
    の往路に分岐したのち、前記一端と対向する他端側で折
    り返し、前記折り返した第１、第２の経路の復路はそれ
    ぞれ前記第２、第１の経路の往路に沿って配設されたク
    ロック伝搬経路と、 （ｂ）前記第１の経路の往路上の第１の位置と、前記往
    路の前記第１の位置に対応する前記第２の経路の復路の
    第２の位置からのクロックを入力としてこれらのクロッ
    クのタイミング差を均等に２分割した時間に対応する遅
    延時間の信号を出力するタイミング平均化回路と、 を備え 、前記タイミング平均化回路が、 第１の電源と第１の内部ノード間に接続される第１のス
    イッチ素子と、 第１、第２の入力信号を入力とし、前記第１のスイッチ
    素子の制御端子に出力 端が接続され、前記第１、第２の
    入力信号がともに第１の値のときに前記第１のスイッチ
    素子をオンさせる第１の論理回路と、 前記第１の内部ノードと第２の電源間に直列に接続され
    る第２スイッチ素子と、第３のスイッチとを備え、前記
    第２のスイッチ素子は、前記第１の入力信号が、前記第
    １の値、第２の値のときそれぞれオフ、オンされ、 前記第１の内部ノードと前記第２の電源間に直列に接続
    される第４のスイッチ素子と、第５のスイッチとを備
    え、前記第４のスイッチ素子は、前記第２の入力信号
    が、前記第１の値、前記第２の値のときそれぞれオフ、
    オンされ、 前記第１の電源と第３の内部ノード間に接続され、前記
    第１の内部ノードを制御端子に入力する第６のスイッチ
    素子と、 第２の電源と第２の内部ノード間に接続される第７のス
    イッチ素子と、 前記第１、第２の入力信号を入力し、前記第７のスイッ
    チ素子の制御端子に出力が接続され、前記第１、第２の
    入力信号がともに第２の値のときに前記第７のスイッチ
    素子をオンさせる第２の論理回路と、 前記第２の内部ノードと前記第１の電源間に直列に接続
    される、第８のスイッチ素子と第９のスイッチ素子とを
    備え、前記第８のスイッチ素子は、前記第１の入力信号
    が、第１の値、第２の値のときそれぞれオン、オフさ
    れ、 前記第２の内部ノードと前記第１の電源間に直列に接続
    される、第１０のスイッチ素子と第１１のスイッチ素子
    とを備え、前記第１０のスイッチ素子は、前記第１の入
    力信号が、前記第１の値、前記第２の値のときそれぞれ
    オン、オフされ、 前記第２の電源と前記第３の内部ノード間に接続され、
    前記第２の内部ノードを制御端子に入力する第１２のス
    イッチ素子と、 前記第３の内部ノードを入力端に入力し、前記第３の内
    部ノード電位としきい値との大小により出力論理値が定
    められるインバータ回路と、備え、 前記第１の論理回路の出力は、前記第９のスイッチ素子
    と第１１のスイッチ素子の制御端子に接続され、 前記第２の論理回路の出力は、前記第３のスイッチ素子
    と第５のスイッチ素子の制御端子に接続されてなる、こ
    とを特徴とするクロック制御回路。
37. 【請求項３７】入力クロックを分周する分周回路と、 前記分周回路で分周したクロックを一端から入力して折
    り返すクロック伝搬経路の往路上の第１の位置と、前記
    往路の前記第１の位置に対応する復路の第２の位置から
    のクロックを入力としてこれらのクロックのタイミング
    差を均等に２分割した時間に対応する遅延時間の信号を
    出力するタイミング平均化回路と、 前記タイミング平均化回路からの出力信号を逓倍して出
    力する逓倍回路と、 を備え、 前記タイミング平均化回路が、 第１の電源と第１の内部ノード間に接続される第１のス
    イッチ素子と、 第１、第２の入力信号を入力とし、前記第１のスイッチ
    素子の制御端子に出力端が接続され、前記第１、第２の
    入力信号がともに第１の値のときに前記第１のスイッチ
    素子をオンさせる第１の論理回路と、 前記第１の内部ノードと第２の電源間に直列に接続され
    る第２スイッチ素子と、第３のスイッチとを備え、前記
    第２のスイッチ素子は、前記第１の入力信号が、前記第
    １の値、第２の値のときそれぞれオフ、オンされ、 前記第１の内部ノードと前記第２の電源間に直列に接続
    される第４のスイッチ素子と、第５のスイッチとを備
    え、前記第４のスイッチ素子は、前記第２の入力信号
    が、前記第１の値、前記第２の値のときそれぞれオフ、
    オンされ、 前記第１の電源と第３の内部ノード間に接続され、前記
    第１の内部ノードを制御端子に入力する第６のスイッチ
    素子と、 第２の電源と第２の内部ノード間に接続される第７のス
    イッチ素子と、 前記第１、第２の入力信号を入力し、前記第７のスイッ
    チ素子の制御端子に出力が接続され、前記第１、第２の
    入力信号がともに第２の値のときに前記第７のスイッチ
    素子をオンさせる第２の論理回路と、 前記第２の内部ノードと前記第１の電源間に直列に接続
    される、第８のスイッチ素子と第９のスイッチ素子とを
    備え、前記第８のスイッチ素子は、前記第１の入力信号
    が、第１の値、第２の値のときそれぞれオン、オフさ
    れ、 前記第２の内部ノードと前記第１の電源間に直列に接続
    される、第１０のスイ ッチ素子と第１１のスイッチ素子
    とを備え、前記第１０のスイッチ素子は、前記第１の入
    力信号が、前記第１の値、前記第２の値のときそれぞれ
    オン、オフされ、 前記第２の電源と前記第３の内部ノード間に接続され、
    前記第２の内部ノードを制御端子に入力する第１２のス
    イッチ素子と、 前記第３の内部ノードを入力端に入力し、前記第３の内
    部ノード電位としきい値との大小により出力論理値が定
    められるインバータ回路と、備え、 前記第１の論理回路の出力は、前記第９のスイッチ素子
    と第１１のスイッチ素子の制御端子に接続され、 前記第２の論理回路の出力は、前記第３のスイッチ素子
    と第５のスイッチ素子の制御端子に接続されてなる、こ
    とを特徴とするクロック制御回路。