JP3450293B2 - クロック制御回路及びクロック制御方法 - Google Patents
クロック制御回路及びクロック制御方法Info
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- H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
Description
【０００１】
【発明の属する技術分野】本発明は、クロック制御回路
及びクロック制御方法に関する。
及びクロック制御方法に関する。
【０００２】
【従来の技術】入力信号に対して所定の位相の信号を生
成する回路として、例えば図１８に示すようなＤＬＬ
（Delay Locked Loop；遅延同期ループ）を用いた構
成が知られている。図１８に示す構成については、例え
ば文献１（ISSCC 1997 p.p 332−333 S．Sidiropou
los and Mark Horowitz et al．，"A semi−digital
delay locked loop with unlimited phase shift
capability and 0.08-400MHz operating range"）
が参照される。
成する回路として、例えば図１８に示すようなＤＬＬ
（Delay Locked Loop；遅延同期ループ）を用いた構
成が知られている。図１８に示す構成については、例え
ば文献１（ISSCC 1997 p.p 332−333 S．Sidiropou
los and Mark Horowitz et al．，"A semi−digital
delay locked loop with unlimited phase shift
capability and 0.08-400MHz operating range"）
が参照される。
【０００３】図１８を参照すると、このＤＬＬは、入力
バッファ１１と、電圧制御型の可変遅延回路（Voltage
Controlled Delay Line）１４と、可変遅延回路１４
の出力と入力バッファ１１の出力の位相差を検出する位
相比較回路１２と、位相比較回路１２からの位相差検出
信号を平滑化するフィルタ１３とを備えている。可変遅
延回路は複数段縦続形態に接続されたバッファよりな
る。位相比較回路１２は、例えばＤ型フリップフリップ
で構成され、位相比較回路１２の出力を、フィルタ１３
（フィルタ１３は位相比較回路１２の出力を電圧に変換
するチャージポンプとＲＣフィルタを含む）で積分した
電圧が、可変遅延回路１４に供給されて、遅延時間が可
変に設定され、入力バッファ１１の出力と可変遅延回路
１４の出力の位相が一致する（すなわち位相差がゼロと
なる）ようにフィードバック制御され、可変遅延回路１
４の複数のバッファから等間隔の位相差の出力クロック
が出力される。
バッファ１１と、電圧制御型の可変遅延回路（Voltage
Controlled Delay Line）１４と、可変遅延回路１４
の出力と入力バッファ１１の出力の位相差を検出する位
相比較回路１２と、位相比較回路１２からの位相差検出
信号を平滑化するフィルタ１３とを備えている。可変遅
延回路は複数段縦続形態に接続されたバッファよりな
る。位相比較回路１２は、例えばＤ型フリップフリップ
で構成され、位相比較回路１２の出力を、フィルタ１３
（フィルタ１３は位相比較回路１２の出力を電圧に変換
するチャージポンプとＲＣフィルタを含む）で積分した
電圧が、可変遅延回路１４に供給されて、遅延時間が可
変に設定され、入力バッファ１１の出力と可変遅延回路
１４の出力の位相が一致する（すなわち位相差がゼロと
なる）ようにフィードバック制御され、可変遅延回路１
４の複数のバッファから等間隔の位相差の出力クロック
が出力される。
【０００４】また図１９は、図１８における可変遅延回
路１４を、ＶＣＯ（電圧制御発振器）等の可変発振回路
１５で置き換え、多相クロック（multiphase clock）
を出力するものである。なお図１９に示した構成につい
ては、文献２（ISSC 1993p.p 160−161 Mark Horow
itz et al．，"PLL Design for 500MHz Interfac
e"）等が参照される。図１９は、上記文献２のＰＬＬ回
路のメインループの一部を模式的に示したものである。
ＶＣＯ（電圧制御発振器）等の可変発振回路１５は、複
数クロック出力（例えば位相差が等間隔の複数のクロッ
ク出力）が出力され、送信、受信のファインループ（不
図示）に供給され、内部クロックの位相の細かい調整が
行われる。
路１４を、ＶＣＯ（電圧制御発振器）等の可変発振回路
１５で置き換え、多相クロック（multiphase clock）
を出力するものである。なお図１９に示した構成につい
ては、文献２（ISSC 1993p.p 160−161 Mark Horow
itz et al．，"PLL Design for 500MHz Interfac
e"）等が参照される。図１９は、上記文献２のＰＬＬ回
路のメインループの一部を模式的に示したものである。
ＶＣＯ（電圧制御発振器）等の可変発振回路１５は、複
数クロック出力（例えば位相差が等間隔の複数のクロッ
ク出力）が出力され、送信、受信のファインループ（不
図示）に供給され、内部クロックの位相の細かい調整が
行われる。
【０００５】しかしながら、図１８、図１９等に示した
構成は、ＤＬＬ、ＰＬＬ構成等、帰還系のループを有し
ており、帰還系のループに起因するジッタが存在してお
り、所望の位相の信号を正しく生成することは、困難で
あった。本発明は、かかる問題点に鑑みて創案されたも
のである。
構成は、ＤＬＬ、ＰＬＬ構成等、帰還系のループを有し
ており、帰還系のループに起因するジッタが存在してお
り、所望の位相の信号を正しく生成することは、困難で
あった。本発明は、かかる問題点に鑑みて創案されたも
のである。
【０００６】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする課題は、入力クロックに対して所望の
位相差の出力クロックを精度よく生成するクロック制御
回路及び方法を提供することである。
解決しようとする課題は、入力クロックに対して所望の
位相差の出力クロックを精度よく生成するクロック制御
回路及び方法を提供することである。
【０００７】
【課題を解決するための手段】上記課題を解決するため
の手段を提供する本発明は、入力クロックから互いに位
相の異なる複数のクロック（「多相クロック」という）
を生成出力する多相クロック発生回路と、前記多相クロ
ック発生回路から出力される多相クロックを入力としそ
のうちの一つを選択出力する選択回路と、前記選択回路
の出力を第１の可変遅延回路で遅延させた出力と、前記
多相クロック発生回路から出力される多相クロックの一
つとの位相差を検出して出力する位相比較回路と、前記
位相比較回路から出力される位相差検出信号を平滑化す
るフィルタと、を備え、前記第１の可変遅延回路は前記
フィルタの出力によって遅延時間が可変され、前記フィ
ルタの出力によって遅延時間が可変される第２の可変遅
延回路を備え、前記入力クロックを前記第２の可変遅延
回路で遅延させた信号が出力クロックとして出力され
る。
の手段を提供する本発明は、入力クロックから互いに位
相の異なる複数のクロック（「多相クロック」という）
を生成出力する多相クロック発生回路と、前記多相クロ
ック発生回路から出力される多相クロックを入力としそ
のうちの一つを選択出力する選択回路と、前記選択回路
の出力を第１の可変遅延回路で遅延させた出力と、前記
多相クロック発生回路から出力される多相クロックの一
つとの位相差を検出して出力する位相比較回路と、前記
位相比較回路から出力される位相差検出信号を平滑化す
るフィルタと、を備え、前記第１の可変遅延回路は前記
フィルタの出力によって遅延時間が可変され、前記フィ
ルタの出力によって遅延時間が可変される第２の可変遅
延回路を備え、前記入力クロックを前記第２の可変遅延
回路で遅延させた信号が出力クロックとして出力され
る。
【０００８】本発明は、与えられた位相決定情報に基づ
き、入力クロックを、所定の位相差分遅延させた信号を
出力する位相差発生回路と、前記位相差発生回路の出力
を遅延させる第１の可変遅延回路と、前記位相差発生回
路の出力と前記第１の可変遅延回路からの出力信号の位
相差を検出する位相比較回路と、前記位相比較回路から
出力される位相差検出信号を平滑化するフィルタと、を
備え、前記第１の可変遅延回路は前記フィルタの出力に
よって遅延時間が可変され、前記フィルタの出力によっ
て遅延時間が可変される第２の可変遅延回路を備え、前
記入力クロックを前記第２の可変遅延回路で遅延させた
信号を出力クロックとして出力する。
き、入力クロックを、所定の位相差分遅延させた信号を
出力する位相差発生回路と、前記位相差発生回路の出力
を遅延させる第１の可変遅延回路と、前記位相差発生回
路の出力と前記第１の可変遅延回路からの出力信号の位
相差を検出する位相比較回路と、前記位相比較回路から
出力される位相差検出信号を平滑化するフィルタと、を
備え、前記第１の可変遅延回路は前記フィルタの出力に
よって遅延時間が可変され、前記フィルタの出力によっ
て遅延時間が可変される第２の可変遅延回路を備え、前
記入力クロックを前記第２の可変遅延回路で遅延させた
信号を出力クロックとして出力する。
【０００９】本発明は、入力クロックと、出力クロック
を入力し、前記入力クロックと前記出力クロックとに基
づき、入力された位相決定情報によって規定される位相
差を有する第１、第２の出力信号を出力する位相差発生
回路と、前記位相差発生回路の第２の出力信号を遅延さ
せる第１の可変遅延回路と、前記位相差発生回路から出
力される前記第１、第２の出力信号の位相差を検出して
出力する位相比較回路と、前記位相比較回路から出力さ
れる位相差検出信号を平滑化するフィルタと、を備え、
前記第１の可変遅延回路は前記フィルタの出力によって
遅延時間が可変され、前記フィルタの出力によって遅延
時間が可変される第２の可変遅延回路を備え、前記入力
クロックをそれぞれ前記第１、第２の可変遅延回路で遅
延させた信号を第１、第２の出力クロックとして出力
し、前記第１の出力クロックが、前記位相差発生回路に
対して前記出力クロックとして入力される。
を入力し、前記入力クロックと前記出力クロックとに基
づき、入力された位相決定情報によって規定される位相
差を有する第１、第２の出力信号を出力する位相差発生
回路と、前記位相差発生回路の第２の出力信号を遅延さ
せる第１の可変遅延回路と、前記位相差発生回路から出
力される前記第１、第２の出力信号の位相差を検出して
出力する位相比較回路と、前記位相比較回路から出力さ
れる位相差検出信号を平滑化するフィルタと、を備え、
前記第１の可変遅延回路は前記フィルタの出力によって
遅延時間が可変され、前記フィルタの出力によって遅延
時間が可変される第２の可変遅延回路を備え、前記入力
クロックをそれぞれ前記第１、第２の可変遅延回路で遅
延させた信号を第１、第２の出力クロックとして出力
し、前記第１の出力クロックが、前記位相差発生回路に
対して前記出力クロックとして入力される。
【００１０】前記課題は、以下の実施の形態及び実施例
の説明からも明らかとされるように、本願特許請求の範
囲の各請求項の発明によっても同様にして解決される。
の説明からも明らかとされるように、本願特許請求の範
囲の各請求項の発明によっても同様にして解決される。
【００１１】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明のクロック制御回路は、その好ましい一実
施の形態において、図１を参照すると、入力バッファ
（１）からのクロックより、互いに位相の異なるクロッ
ク（「多相クロック」という）を発生する多相クロック
発生回路（２）と、多相クロック発生回路からの多相ク
ロック出力を入力としそのうち所望の位相差に対応する
一つを選択する選択回路（９）と、選択回路の出力を遅
延させる可変遅延回路（５0）と、可変遅延回路（５0）
の出力を入力としダミーの負荷（８）を駆動するクロッ
クバッファダミー（６0）と、多相クロック発生回路
（２）からの一の出力と、クロックバッファダミー（６
0）の出力との位相差を検出する位相比較回路（３）
と、位相比較回路（３）から出力された位相差検出信号
を平滑化するフィルタ（４）と、を備え、可変遅延回路
（５0）は、フィルタ（４）の出力で遅延時間が可変さ
れ、入力バッファ（１）の出力を入力としフィルタ
（４）の出力で遅延時間が可変される可変遅延回路（５
1）と、可変遅延回路（５1）の出力をそれぞれ入力する
クロックバッファ（６1）と、を備えている。
する。本発明のクロック制御回路は、その好ましい一実
施の形態において、図１を参照すると、入力バッファ
（１）からのクロックより、互いに位相の異なるクロッ
ク（「多相クロック」という）を発生する多相クロック
発生回路（２）と、多相クロック発生回路からの多相ク
ロック出力を入力としそのうち所望の位相差に対応する
一つを選択する選択回路（９）と、選択回路の出力を遅
延させる可変遅延回路（５0）と、可変遅延回路（５0）
の出力を入力としダミーの負荷（８）を駆動するクロッ
クバッファダミー（６0）と、多相クロック発生回路
（２）からの一の出力と、クロックバッファダミー（６
0）の出力との位相差を検出する位相比較回路（３）
と、位相比較回路（３）から出力された位相差検出信号
を平滑化するフィルタ（４）と、を備え、可変遅延回路
（５0）は、フィルタ（４）の出力で遅延時間が可変さ
れ、入力バッファ（１）の出力を入力としフィルタ
（４）の出力で遅延時間が可変される可変遅延回路（５
1）と、可変遅延回路（５1）の出力をそれぞれ入力する
クロックバッファ（６1）と、を備えている。
【００１２】また、フィルタの出力（４）と入力される
設定値（１３）とを加算する加算回路（７）と、入力バ
ッファ（１）の出力を入力とし、加算回路（７）の出力
で遅延時間が可変される可変遅延回路（５2）と、可変
遅延回路（５2）の出力をそれぞれ入力するクロックバ
ッファ（６2）と、を備える。
設定値（１３）とを加算する加算回路（７）と、入力バ
ッファ（１）の出力を入力とし、加算回路（７）の出力
で遅延時間が可変される可変遅延回路（５2）と、可変
遅延回路（５2）の出力をそれぞれ入力するクロックバ
ッファ（６2）と、を備える。
【００１３】多相クロックのうちの一のクロックが位相
比較回路（３）に入力され、該一のクロックに対して、
多相クロックのうち所望の位相差のクロックが選択され
て可変遅延回路（５0）に供給され、可変遅延回路
（５0）とクロックバッファダミー（６0）の遅延時間
が、当該位相差と等しくなるように可変遅延回路
（５0）の遅延時間が可変制御される。
比較回路（３）に入力され、該一のクロックに対して、
多相クロックのうち所望の位相差のクロックが選択され
て可変遅延回路（５0）に供給され、可変遅延回路
（５0）とクロックバッファダミー（６0）の遅延時間
が、当該位相差と等しくなるように可変遅延回路
（５0）の遅延時間が可変制御される。
【００１４】クロックバッファ（６1）の出力ＯＵＴ１
は、クロックバッファダミー（６0）の出力と同一位相
の信号とされ、クロックバッファ（６2）の出力ＯＵＴ
２は、クロックバッファダミー（６0）の出力に対し
て、設定値（１３）分、加算回路（７）で加算減算した
値に対応する位相差の信号とされる。
は、クロックバッファダミー（６0）の出力と同一位相
の信号とされ、クロックバッファ（６2）の出力ＯＵＴ
２は、クロックバッファダミー（６0）の出力に対し
て、設定値（１３）分、加算回路（７）で加算減算した
値に対応する位相差の信号とされる。
【００１５】本発明の一実施の形態において、多相クロ
ック発生回路（２）は、図３を参照すると、入力クロッ
クを分周して多相クロックを生成出力する分周回路（２
０１）と、この分周回路から出力される多相クロックを
入力とし、クロックを逓倍した多相クロックを生成する
多相クロック逓倍回路（２０２）とを備えて構成され
る。
ック発生回路（２）は、図３を参照すると、入力クロッ
クを分周して多相クロックを生成出力する分周回路（２
０１）と、この分周回路から出力される多相クロックを
入力とし、クロックを逓倍した多相クロックを生成する
多相クロック逓倍回路（２０２）とを備えて構成され
る。
【００１６】多相クロック逓倍回路（２０２）は、図４
を参照すると、ｎ相のクロック（第１乃至第ｎクロッ
ク）を入力し、二つの入力のタイミング差を分割した信
号を出力する２ｎ個のタイミング差分割回路（２０８〜
２１５）を備え、奇数番目（２Ｉ−１番目、ただし、１
≦Ｉ≦ｎ）のタイミング差分割回路は、前記二つの入力
として、ｎ相クロックのうち、Ｉ番目の同一クロックを
入力とし、偶数番目（２Ｉ番目、ただし、１≦Ｉ≦ｎ）
のタイミング差分割回路は、ｎ相クロックのうち、Ｉ番
目のクロックとＩ＋１番目のクロック（ただし、ｎ＋１
番目は１番目）を入力とする。
を参照すると、ｎ相のクロック（第１乃至第ｎクロッ
ク）を入力し、二つの入力のタイミング差を分割した信
号を出力する２ｎ個のタイミング差分割回路（２０８〜
２１５）を備え、奇数番目（２Ｉ−１番目、ただし、１
≦Ｉ≦ｎ）のタイミング差分割回路は、前記二つの入力
として、ｎ相クロックのうち、Ｉ番目の同一クロックを
入力とし、偶数番目（２Ｉ番目、ただし、１≦Ｉ≦ｎ）
のタイミング差分割回路は、ｎ相クロックのうち、Ｉ番
目のクロックとＩ＋１番目のクロック（ただし、ｎ＋１
番目は１番目）を入力とする。
【００１７】パルス幅補正回路（２１６）は、タイミン
グ差分割回路（２０８、２１０）の出力Ｔ２１とＴ２３
を入力し、パルス幅補正回路（２１７）は、タイミング
差分割回路（２０９、２１１）の出力Ｔ２２とＴ２４を
入力するという具合に、Ｊ番目（ただし、１≦Ｊ≦２
ｎ）のパルス幅補正回路（２１６〜２２３）は、Ｊ番目
（ただし、１≦Ｊ≦２ｎ）のタイミング差分割回路の出
力と（Ｊ＋２ ｍｏｄｎ）番目（ただし、Ｊ＋２ ｍｏ
ｄ ｎは、Ｊ＋２をｎで割った余り）のタイミング差分
割回路の出力とを入力とする。
グ差分割回路（２０８、２１０）の出力Ｔ２１とＴ２３
を入力し、パルス幅補正回路（２１７）は、タイミング
差分割回路（２０９、２１１）の出力Ｔ２２とＴ２４を
入力するという具合に、Ｊ番目（ただし、１≦Ｊ≦２
ｎ）のパルス幅補正回路（２１６〜２２３）は、Ｊ番目
（ただし、１≦Ｊ≦２ｎ）のタイミング差分割回路の出
力と（Ｊ＋２ ｍｏｄｎ）番目（ただし、Ｊ＋２ ｍｏ
ｄ ｎは、Ｊ＋２をｎで割った余り）のタイミング差分
割回路の出力とを入力とする。
【００１８】Ｋ番目（ただし、１≦Ｋ≦ｎ）の多重化回
路（２２４〜２２７）は、Ｋ番目のパルス幅補正回路の
出力と（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入
力として多重化して出力する。
路（２２４〜２２７）は、Ｋ番目のパルス幅補正回路の
出力と（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入
力として多重化して出力する。
【００１９】本発明は、別の実施の形態として、図９を
参照すると、入力バッファ（１）の出力を入力し、位相
決定情報（１４）に基づき、前記入力バッファの出力を
所定の位相差分遅延させた信号を出力する位相差発生回
路（１０）と、位相差発生回路（１０）の出力を遅延さ
せる可変遅延回路（５0）と、可変遅延回路（５0）の出
力を駆動するクロックバッファダミー（６0）と、位相
差発生回路（１０）の出力とクロックバッファダミー
（６0）の出力の位相差を検出する位相比較回路（３）
と、位相比較回路（３）の出力を平滑化するフィルタ
（４）と、を備え、可変遅延回路（５0）は、フィルタ
（４）の出力で遅延時間が可変される。入力バッファ
（１）の出力を入力とし、フィルタ（４）の出力で遅延
時間が可変される可変遅延回路（５1）と、フィルタ
（４）の出力と、入力された設定値（１３）とを加算す
る加算回路（７）と、入力バッファ（１）の出力を入力
とし、加算回路（７）の出力で遅延時間が可変される可
変遅延回路（５2）と、可変遅延回路（５1、５2）の出
力をそれぞれ入力するクロックバッファ（６1、６2）
と、を備える。
参照すると、入力バッファ（１）の出力を入力し、位相
決定情報（１４）に基づき、前記入力バッファの出力を
所定の位相差分遅延させた信号を出力する位相差発生回
路（１０）と、位相差発生回路（１０）の出力を遅延さ
せる可変遅延回路（５0）と、可変遅延回路（５0）の出
力を駆動するクロックバッファダミー（６0）と、位相
差発生回路（１０）の出力とクロックバッファダミー
（６0）の出力の位相差を検出する位相比較回路（３）
と、位相比較回路（３）の出力を平滑化するフィルタ
（４）と、を備え、可変遅延回路（５0）は、フィルタ
（４）の出力で遅延時間が可変される。入力バッファ
（１）の出力を入力とし、フィルタ（４）の出力で遅延
時間が可変される可変遅延回路（５1）と、フィルタ
（４）の出力と、入力された設定値（１３）とを加算す
る加算回路（７）と、入力バッファ（１）の出力を入力
とし、加算回路（７）の出力で遅延時間が可変される可
変遅延回路（５2）と、可変遅延回路（５1、５2）の出
力をそれぞれ入力するクロックバッファ（６1、６2）
と、を備える。
【００２０】位相差発生回路（１０）は、図１０を参照
すると、入力クロックを分周する分周回路（１０１）
と、分周回路（１０１）の出力を入力クロックの立ち上
がり又は立ち下がりの遷移エッジでサンプルする第１の
フリップフロップ（１０２1）と、第１のフリップフロ
ップの出力を前記入力クロックの立ち上がり又は立ち下
がりの遷移エッジでサンプルする第２のフリップフロッ
プ（１０２2）と、第１、第２のフリップフロップの出
力を入力とし、二つの出力のタイミング差を第１の内分
比で分割した時間で規定される遅延時間の出力信号（Ｉ
ＮＴ１）を出力する第１のインターポレータ（１０
３1）と、第１、第２のフリップフロップの出力を入力
とし、二つの出力のタイミング差を第２の内分比で分割
した時間で規定される遅延時間の出力信号（ＩＮＴ２）
を出力する第２のインターポレータ（１０３2）と、を
備えている。
すると、入力クロックを分周する分周回路（１０１）
と、分周回路（１０１）の出力を入力クロックの立ち上
がり又は立ち下がりの遷移エッジでサンプルする第１の
フリップフロップ（１０２1）と、第１のフリップフロ
ップの出力を前記入力クロックの立ち上がり又は立ち下
がりの遷移エッジでサンプルする第２のフリップフロッ
プ（１０２2）と、第１、第２のフリップフロップの出
力を入力とし、二つの出力のタイミング差を第１の内分
比で分割した時間で規定される遅延時間の出力信号（Ｉ
ＮＴ１）を出力する第１のインターポレータ（１０
３1）と、第１、第２のフリップフロップの出力を入力
とし、二つの出力のタイミング差を第２の内分比で分割
した時間で規定される遅延時間の出力信号（ＩＮＴ２）
を出力する第２のインターポレータ（１０３2）と、を
備えている。
【００２１】第１、第２のインターポレータ（１０
３1、１０３2）は、入力信号の位相差（時間差）を、与
えられた位相決定情報（図９の１４）に基づき、異なる
内分比で内分した信号を出力し、位相比較回路３に供給
される信号（ＩＮＴ１）は、第１の可変遅延回路
（５0）に供給される出力信号（ＩＮＴ２）に対して所
望の位相差（例えば９０度）に設定される。
３1、１０３2）は、入力信号の位相差（時間差）を、与
えられた位相決定情報（図９の１４）に基づき、異なる
内分比で内分した信号を出力し、位相比較回路３に供給
される信号（ＩＮＴ１）は、第１の可変遅延回路
（５0）に供給される出力信号（ＩＮＴ２）に対して所
望の位相差（例えば９０度）に設定される。
【００２２】本発明は、別の実施の形態において、図１
３を参照すると、入力されたクロックを受ける入力バッ
ファ（１）と、入力バッファ（１）からの入力クロック
を一の入力端から入力し、出力クロックを他の入力端か
ら入力し、入力される位相決定情報（１４）に基づき、
入力クロックと出力クロックとから、位相決定情報（１
４）で規定される位相差の二つの出力信号を出力する位
相差発生回路（１０Ａ）と、位相差発生回路の二つの出
力の位相差を検出する位相比較回路（３）と、位相比較
回路の出力を平滑化するフィルタ（４）と、フィルタ
（４）の出力で可変にされる遅延時間をもって入力バッ
ファの出力を遅延させる第１の可変遅延回路（５1）
と、第１の可変遅延回路の出力を入力し第１の出力クロ
ックを出力する第１のクロックバッファ（６1）と、フ
ィルタ（４）の出力と入力設定値（１３）とを加算する
加算回路（７）と、入力バッファ（１）の出力を入力と
し、加算回路（７）の出力で遅延時間が可変される第２
の可変遅延回路（５2）と、第２の可変遅延回路（５2）
の出力を入力し第２の出力クロックを出力する第２のク
ロックバッファ（６2）と、を備え、第１のクロックバ
ッファ（６1）から出力される第１の出力クロックが位
相差発生回路（１０Ａ）に入力される。
３を参照すると、入力されたクロックを受ける入力バッ
ファ（１）と、入力バッファ（１）からの入力クロック
を一の入力端から入力し、出力クロックを他の入力端か
ら入力し、入力される位相決定情報（１４）に基づき、
入力クロックと出力クロックとから、位相決定情報（１
４）で規定される位相差の二つの出力信号を出力する位
相差発生回路（１０Ａ）と、位相差発生回路の二つの出
力の位相差を検出する位相比較回路（３）と、位相比較
回路の出力を平滑化するフィルタ（４）と、フィルタ
（４）の出力で可変にされる遅延時間をもって入力バッ
ファの出力を遅延させる第１の可変遅延回路（５1）
と、第１の可変遅延回路の出力を入力し第１の出力クロ
ックを出力する第１のクロックバッファ（６1）と、フ
ィルタ（４）の出力と入力設定値（１３）とを加算する
加算回路（７）と、入力バッファ（１）の出力を入力と
し、加算回路（７）の出力で遅延時間が可変される第２
の可変遅延回路（５2）と、第２の可変遅延回路（５2）
の出力を入力し第２の出力クロックを出力する第２のク
ロックバッファ（６2）と、を備え、第１のクロックバ
ッファ（６1）から出力される第１の出力クロックが位
相差発生回路（１０Ａ）に入力される。
【００２３】位相差発生回路（１０Ａ）は、図１４を参
照すると、入力クロックを分周する分周回路（１０１）
と、分周回路（１０１）で分周されたクロックを入力ク
ロック立ち上がり又は立ち下がりの遷移エッジでサンプ
ルする第１のフリップフロップ（１０２1）と、第１の
フリップフロップの出力を入力クロックの立ち上がり又
は立ち下がりの遷移エッジでサンプルする第２のフリッ
プフロップ（１０２2）と、第１、第２のフリップフロ
ップの出力を入力とし、二つの出力のタイミング差を、
位相決定情報に基づき第１の内分比で分割した時間で規
定される遅延時間の出力信号を出力する第１のインター
ポレータ（１０３1）と、分周回路で分周されたクロッ
クを出力クロック（第１のクロックバッファの出力）の
立ち上がり又は立ち下がりの遷移エッジでサンプルする
第３のフリップフロップ（１０２ 3）と、第３のフリッ
プフロップの出力を前記出力クロック（図１３の第１の
クロックバッファ６1の出力）の立ち上がり又は立ち下
がりの遷移エッジでサンプルする第４のフリップフロッ
プ（１０２4）と、第３、第４のフリップフロップの出
力を入力とし、二つの出力のタイミング差を、前記位相
決定情報に基づき第２の内分比で分割した時間で規定さ
れる遅延時間の出力信号を出力する第２のインターポレ
ータ（１０３2）と、を備えている。
照すると、入力クロックを分周する分周回路（１０１）
と、分周回路（１０１）で分周されたクロックを入力ク
ロック立ち上がり又は立ち下がりの遷移エッジでサンプ
ルする第１のフリップフロップ（１０２1）と、第１の
フリップフロップの出力を入力クロックの立ち上がり又
は立ち下がりの遷移エッジでサンプルする第２のフリッ
プフロップ（１０２2）と、第１、第２のフリップフロ
ップの出力を入力とし、二つの出力のタイミング差を、
位相決定情報に基づき第１の内分比で分割した時間で規
定される遅延時間の出力信号を出力する第１のインター
ポレータ（１０３1）と、分周回路で分周されたクロッ
クを出力クロック（第１のクロックバッファの出力）の
立ち上がり又は立ち下がりの遷移エッジでサンプルする
第３のフリップフロップ（１０２ 3）と、第３のフリッ
プフロップの出力を前記出力クロック（図１３の第１の
クロックバッファ６1の出力）の立ち上がり又は立ち下
がりの遷移エッジでサンプルする第４のフリップフロッ
プ（１０２4）と、第３、第４のフリップフロップの出
力を入力とし、二つの出力のタイミング差を、前記位相
決定情報に基づき第２の内分比で分割した時間で規定さ
れる遅延時間の出力信号を出力する第２のインターポレ
ータ（１０３2）と、を備えている。
【００２４】本発明は、ＤＬＬ回路、ＰＬＬのＶＣＯを
用いて多相クロックを生成する従来の構成（図１８、図
１９参照）と較べて、帰還ループに起因するジッタ成分
を特段に縮減し、入力されるクロックに対して、所望の
位相関係にあるクロックを精度よく生成出力することが
できる。
用いて多相クロックを生成する従来の構成（図１８、図
１９参照）と較べて、帰還ループに起因するジッタ成分
を特段に縮減し、入力されるクロックに対して、所望の
位相関係にあるクロックを精度よく生成出力することが
できる。
【００２５】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。図１は、本発明の一実施例の構成を示す
図である。図１を参照すると、クロック端子から入力さ
れる入力クロックＩＮが入力バッファ１に入力され、入
力バッファ１から出力されるクロックより、多相クロッ
クを生成する多相クロック発生回路２と、多相クロック
発生回路２からの多相クロック出力を入力としそのうち
の一つを選択する選択回路９と、選択回路９の出力を遅
延させる可変遅延回路５0と、可変遅延回路５0の出力を
入力し負荷ダミー８を駆動するクロックバッファダミー
６0と、多相クロック発生回路２からの出力と、クロッ
クバッファダミー６0の出力との位相差を検出する位相
比較回路３と、位相比較回路３の出力を平滑化するフィ
ルタ４と、を備え、可変遅延回路５0は、フィルタ４の
出力によって遅延時間が可変され、入力バッファ１の出
力を入力としフィルタ４の出力によって遅延時間が可変
される可変遅延回路５1と、可変遅延回路５1の出力をそ
れぞれ入力するクロックバッファ６1を備える。
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。図１は、本発明の一実施例の構成を示す
図である。図１を参照すると、クロック端子から入力さ
れる入力クロックＩＮが入力バッファ１に入力され、入
力バッファ１から出力されるクロックより、多相クロッ
クを生成する多相クロック発生回路２と、多相クロック
発生回路２からの多相クロック出力を入力としそのうち
の一つを選択する選択回路９と、選択回路９の出力を遅
延させる可変遅延回路５0と、可変遅延回路５0の出力を
入力し負荷ダミー８を駆動するクロックバッファダミー
６0と、多相クロック発生回路２からの出力と、クロッ
クバッファダミー６0の出力との位相差を検出する位相
比較回路３と、位相比較回路３の出力を平滑化するフィ
ルタ４と、を備え、可変遅延回路５0は、フィルタ４の
出力によって遅延時間が可変され、入力バッファ１の出
力を入力としフィルタ４の出力によって遅延時間が可変
される可変遅延回路５1と、可変遅延回路５1の出力をそ
れぞれ入力するクロックバッファ６1を備える。
【００２６】クロックバッファダミー６0には、クロッ
クバッファ６1、６2の負荷と、ほぼ同等の負荷を与える
負荷ダミー８が接続されている。クロックバッファダミ
ー６ 0と、クロックバッファ６1、６2は、好ましくは、
同一構成とされ、電流駆動能力は同一とされ、同一負荷
に対して、同一の遅延時間で信号を出力する。
クバッファ６1、６2の負荷と、ほぼ同等の負荷を与える
負荷ダミー８が接続されている。クロックバッファダミ
ー６ 0と、クロックバッファ６1、６2は、好ましくは、
同一構成とされ、電流駆動能力は同一とされ、同一負荷
に対して、同一の遅延時間で信号を出力する。
【００２７】フィルタ４の出力と、入力される設定値
（電圧又はディジタルコード）１３とを加算する加算回
路７と、入力バッファ１の出力を入力とし、加算回路７
の出力で遅延時間が可変される可変遅延回路５2と、可
変遅延回路５2の出力をそれぞれ入力するクロックバッ
ファ６2を備える。
（電圧又はディジタルコード）１３とを加算する加算回
路７と、入力バッファ１の出力を入力とし、加算回路７
の出力で遅延時間が可変される可変遅延回路５2と、可
変遅延回路５2の出力をそれぞれ入力するクロックバッ
ファ６2を備える。
【００２８】位相比較回路３は、入力された二つの信号
の位相差を検出して出力する回路であれば任意の構成が
用いられ、簡易な構成として、データ入力端のデータ信
号をクロック入力端のサンプリングクロックの立ち上が
り又は立ち上がりエッジでサンプルするＤ型フリップフ
ロップより構成され、このフリップフロップのデータ入
力端、クロック入力端には、クロックバッファダミー６
0の出力、多相クロック発生回路２からの出力が入力さ
れるか、これとは逆に、多相クロック発生回路２からの
出力、クロックバッファダミー６0の出力が入力され
る。
の位相差を検出して出力する回路であれば任意の構成が
用いられ、簡易な構成として、データ入力端のデータ信
号をクロック入力端のサンプリングクロックの立ち上が
り又は立ち上がりエッジでサンプルするＤ型フリップフ
ロップより構成され、このフリップフロップのデータ入
力端、クロック入力端には、クロックバッファダミー６
0の出力、多相クロック発生回路２からの出力が入力さ
れるか、これとは逆に、多相クロック発生回路２からの
出力、クロックバッファダミー６0の出力が入力され
る。
【００２９】フィルタ４は、位相比較回路３の出力を平
滑化するものであれば任意の構成とされ、例えば位相比
較回路３の出力によりキャパシタの充電及び放電を行う
チャージポンプと、低域通過フィルタより構成される。
滑化するものであれば任意の構成とされ、例えば位相比
較回路３の出力によりキャパシタの充電及び放電を行う
チャージポンプと、低域通過フィルタより構成される。
【００３０】可変遅延回路５0〜５2は、例えば図１７
（ａ）に示すように、信号を入力するＣＭＯＳインバー
タ列（ＩＮＶ1〜ＩＮＶｎ）と、ＣＭＯＳインバータ列
と電源間に挿入され、ゲート端子に与えられる制御電圧
でオン抵抗の抵抗値が可変されるトランジスタ素子ＭＰ
１７とを備え、制御電圧でトランジスタ素子ＭＰ１７の
抵抗値を変えることで、ＣＭＯＳインバータ列の遅延時
間が可変される構成としてもよい。図１７（ａ）に示す
回路では、可変遅延回路５の初段と最終段のＣＭＯＳイ
ンバータは、振幅を適合させるため、電圧は可変され
ず、電源電圧ＶＤＤが供給される構成とされている。な
お、各ＣＭＯＳインバータの電源パスに、制御電圧をゲ
ート入力とするトランジスタ素子を挿入してもよい。
（ａ）に示すように、信号を入力するＣＭＯＳインバー
タ列（ＩＮＶ1〜ＩＮＶｎ）と、ＣＭＯＳインバータ列
と電源間に挿入され、ゲート端子に与えられる制御電圧
でオン抵抗の抵抗値が可変されるトランジスタ素子ＭＰ
１７とを備え、制御電圧でトランジスタ素子ＭＰ１７の
抵抗値を変えることで、ＣＭＯＳインバータ列の遅延時
間が可変される構成としてもよい。図１７（ａ）に示す
回路では、可変遅延回路５の初段と最終段のＣＭＯＳイ
ンバータは、振幅を適合させるため、電圧は可変され
ず、電源電圧ＶＤＤが供給される構成とされている。な
お、各ＣＭＯＳインバータの電源パスに、制御電圧をゲ
ート入力とするトランジスタ素子を挿入してもよい。
【００３１】可変遅延回路５0〜５2は、例えば図１７
（ｂ）に示すように、フィルタ４がその出力をデジタル
信号で出力する（あるいはフィルタ４の出力電圧をＡ／
Ｄ変換器でデジタル信号に変換出力する）構成とされ、
可変遅延回路５は、複数段のインバータの出力を入力と
するセレクタ１７がフィルタ４の出力信号を選択制御信
号として、該当する遅延時間のインバータの出力を選択
する構成としてもよい。
（ｂ）に示すように、フィルタ４がその出力をデジタル
信号で出力する（あるいはフィルタ４の出力電圧をＡ／
Ｄ変換器でデジタル信号に変換出力する）構成とされ、
可変遅延回路５は、複数段のインバータの出力を入力と
するセレクタ１７がフィルタ４の出力信号を選択制御信
号として、該当する遅延時間のインバータの出力を選択
する構成としてもよい。
【００３２】また図１に示す構成において、加算回路７
をデジタル回路で構成した場合、フィルタ４の出力と設
定値１３はデジタル信号とされ、加算回路７をアナログ
回路(電圧加算器)で構成した場合、設定値１３は電圧で
与えられる。
をデジタル回路で構成した場合、フィルタ４の出力と設
定値１３はデジタル信号とされ、加算回路７をアナログ
回路(電圧加算器)で構成した場合、設定値１３は電圧で
与えられる。
【００３３】多相クロック発生回路２から出力される多
相クロック（入力クロックのクロック周期ｔＣＫを等分
割した等間隔の位相差で遷移するクロック）の一の信号
が位相比較回路３に入力され、選択回路２では、該一の
信号に対して所定の位相の信号を選択され、可変遅延回
路５0とクロックバッファダミー６0の遅延時間が、当該
位相差と等しくなるように、可変遅延回路５0の遅延時
間が可変制御される。なお、多相クロック発生回路２の
構成については、後に、詳述される。
相クロック（入力クロックのクロック周期ｔＣＫを等分
割した等間隔の位相差で遷移するクロック）の一の信号
が位相比較回路３に入力され、選択回路２では、該一の
信号に対して所定の位相の信号を選択され、可変遅延回
路５0とクロックバッファダミー６0の遅延時間が、当該
位相差と等しくなるように、可変遅延回路５0の遅延時
間が可変制御される。なお、多相クロック発生回路２の
構成については、後に、詳述される。
【００３４】クロックバッファ６1の出力ＯＵＴ１は、
クロックバッファダミー６0の出力と同一位相の信号と
され、クロックバッファ６2の出力ＯＵＴ２は、クロッ
クバッファダミー６0の出力の位相に、設定値１３を加
算（設定値１３が負値のときは減算）した値に対応する
位相の信号とされる。
クロックバッファダミー６0の出力と同一位相の信号と
され、クロックバッファ６2の出力ＯＵＴ２は、クロッ
クバッファダミー６0の出力の位相に、設定値１３を加
算（設定値１３が負値のときは減算）した値に対応する
位相の信号とされる。
【００３５】図１に示した本発明の第１の実施例の動作
について説明する。選択回路９は多相クロック発生回路
２から出力される多相クロックのうち、位相比較回路３
に供給されるクロックに対して所定の位相関係のクロッ
ク（第ｉ相のクロック）を選択し、位相比較回路３にお
いて、可変遅延回路５0とクロックバッファダミー６0の
遅延時間と該位相差が等しくなるように制御され、出力
ＯＵＴ１からは、入力クロックに対して所望の位相差の
第１のクロック信号が出力され、さらに出力ＯＵＴ２か
らは、出力ＯＵＴ１から出力される第１のクロック信号
に対して所望の位相差の第２のクロック信号が出力され
る。選択回路９における選択は、不図示のＣＰＵからの
選択制御信号で選択してもよいし、外部入力される選択
制御信号等で選択する等任意である。例えば、多相クロ
ックのうち、位相比較回路３に供給されるクロックが、
選択回路９で選択出力されるクロックに対して、位相が
９０度遅れたものである場合、クロックバッファダミー
６0の出力と、位相比較回路３に供給されるクロックと
の位相が等しくなるようにフィードバック制御される。
について説明する。選択回路９は多相クロック発生回路
２から出力される多相クロックのうち、位相比較回路３
に供給されるクロックに対して所定の位相関係のクロッ
ク（第ｉ相のクロック）を選択し、位相比較回路３にお
いて、可変遅延回路５0とクロックバッファダミー６0の
遅延時間と該位相差が等しくなるように制御され、出力
ＯＵＴ１からは、入力クロックに対して所望の位相差の
第１のクロック信号が出力され、さらに出力ＯＵＴ２か
らは、出力ＯＵＴ１から出力される第１のクロック信号
に対して所望の位相差の第２のクロック信号が出力され
る。選択回路９における選択は、不図示のＣＰＵからの
選択制御信号で選択してもよいし、外部入力される選択
制御信号等で選択する等任意である。例えば、多相クロ
ックのうち、位相比較回路３に供給されるクロックが、
選択回路９で選択出力されるクロックに対して、位相が
９０度遅れたものである場合、クロックバッファダミー
６0の出力と、位相比較回路３に供給されるクロックと
の位相が等しくなるようにフィードバック制御される。
【００３６】図２は、本発明の第１の実施例の変形例の
構成を示す図である。図２に示す例では、クロックが入
力バッファ１に相補（同相、逆相信号の対）で入力さ
れ、入力バッファ１から相補信号（同相、逆相信号の
対）として出力され、平衡型差動モードで伝送される同
相、逆相クロックのそれぞれのクロックについて、可変
遅延回路５1とクロックバッファ６1、可変遅延回路５1B
とクロックバッファ６1B、可変遅延回路５2とクロック
バッファ６2、可変遅延回路５2Bとクロックバッファ６
2Bを備えている。クロックバッファ６1、６1Bからは、
入力クロックＩＮに対して第１の位相差の互いに相補の
出力クロックＯＵＴ１とＯＵＴ１Ｂ、クロックバッファ
６2、６2Bからは、入力クロックＩＮに対して第２の位
相差（加算回路７で規定される）の互いに相補の出力ク
ロックＯＵＴ２とＯＵＴ２Ｂが出力される。この変形例
は、高速クロックの伝送に好適とされる。
構成を示す図である。図２に示す例では、クロックが入
力バッファ１に相補（同相、逆相信号の対）で入力さ
れ、入力バッファ１から相補信号（同相、逆相信号の
対）として出力され、平衡型差動モードで伝送される同
相、逆相クロックのそれぞれのクロックについて、可変
遅延回路５1とクロックバッファ６1、可変遅延回路５1B
とクロックバッファ６1B、可変遅延回路５2とクロック
バッファ６2、可変遅延回路５2Bとクロックバッファ６
2Bを備えている。クロックバッファ６1、６1Bからは、
入力クロックＩＮに対して第１の位相差の互いに相補の
出力クロックＯＵＴ１とＯＵＴ１Ｂ、クロックバッファ
６2、６2Bからは、入力クロックＩＮに対して第２の位
相差（加算回路７で規定される）の互いに相補の出力ク
ロックＯＵＴ２とＯＵＴ２Ｂが出力される。この変形例
は、高速クロックの伝送に好適とされる。
【００３７】図３は、図１、及び図２における多相クロ
ック発生回路２の構成の一例として、４相クロックを生
成する４相クロック逓倍回路の構成の具体例を示す図で
ある。図３に示すように、４相クロック逓倍回路は、入
力クロック２０５を４分周し４相クロックＱ１〜Ｑ４を
出力する１／４分周回路２０１と、ｎ段縦続接続された
４相クロック逓倍回路（ＭＰＦＤ（multiphase freque
ncy doubler；多相倍周回路）ともいう）２０２1〜２
０２nと、周期検知回路２０４とを備えている。最終段
の４相クロック逓倍回路２０２nからは、２ｎ逓倍され
た４相クロックＱｎ１〜Ｑｎ４が出力される。なお、４
相クロック逓倍回路の段数ｎは任意である。この４相ク
ロック逓倍回路の動作の概略を述べれば、４相のクロッ
クを、各４相クロック逓倍回路２０２で、８相にした
後、４相に戻すことで、連続的に逓倍を行う。なお、最
終段の４相クロック逓倍回路２０２nから生成された８
相のクロックをそのまま出力する構成としてもよい。詳
細を以下に説明する。
ック発生回路２の構成の一例として、４相クロックを生
成する４相クロック逓倍回路の構成の具体例を示す図で
ある。図３に示すように、４相クロック逓倍回路は、入
力クロック２０５を４分周し４相クロックＱ１〜Ｑ４を
出力する１／４分周回路２０１と、ｎ段縦続接続された
４相クロック逓倍回路（ＭＰＦＤ（multiphase freque
ncy doubler；多相倍周回路）ともいう）２０２1〜２
０２nと、周期検知回路２０４とを備えている。最終段
の４相クロック逓倍回路２０２nからは、２ｎ逓倍され
た４相クロックＱｎ１〜Ｑｎ４が出力される。なお、４
相クロック逓倍回路の段数ｎは任意である。この４相ク
ロック逓倍回路の動作の概略を述べれば、４相のクロッ
クを、各４相クロック逓倍回路２０２で、８相にした
後、４相に戻すことで、連続的に逓倍を行う。なお、最
終段の４相クロック逓倍回路２０２nから生成された８
相のクロックをそのまま出力する構成としてもよい。詳
細を以下に説明する。
【００３８】図４は、図３に示した、多相クロック逓倍
回路を４相クロック逓倍回路とした場合の、４相クロッ
ク逓倍回路２０２ｎの構成の一例を示す図である。な
お、図３に示した４相クロック逓倍回路２０２1〜２０
２nは、いずれも同一構成とされる。
回路を４相クロック逓倍回路とした場合の、４相クロッ
ク逓倍回路２０２ｎの構成の一例を示す図である。な
お、図３に示した４相クロック逓倍回路２０２1〜２０
２nは、いずれも同一構成とされる。
【００３９】図４（ａ）を参照すると、この４相クロッ
ク逓倍回路２０２nは、８組のタイミング差分割回路２
０８〜２１５と、８個のパルス補正回路２１６〜２２３
と、４組の多重化回路２２４〜２２７から構成されてい
る。図４（ｂ）は、パルス幅補正回路の構成を示す図で
あり、第２の入力Ｔ２３をインバータＩＮＶで反転した
信号と、第１の入力Ｔ２１を入力とするＮＡＮＤ回路か
らなる。図４（ｃ）は、多重化回路の構成を示す図であ
り、２入力ＮＡＮＤ回路からなる。
ク逓倍回路２０２nは、８組のタイミング差分割回路２
０８〜２１５と、８個のパルス補正回路２１６〜２２３
と、４組の多重化回路２２４〜２２７から構成されてい
る。図４（ｂ）は、パルス幅補正回路の構成を示す図で
あり、第２の入力Ｔ２３をインバータＩＮＶで反転した
信号と、第１の入力Ｔ２１を入力とするＮＡＮＤ回路か
らなる。図４（ｃ）は、多重化回路の構成を示す図であ
り、２入力ＮＡＮＤ回路からなる。
【００４０】図５は、図４に示した４相クロック逓倍回
路２０２のタイミング動作を示す信号波形図である。ク
ロックＴ２１の立ち上がりは、クロックＱ（ｎ−１）１
の立ち上がりからタイミング差分割回路２０８の内部遅
延分の遅れで決定され、クロックＴ２２の立ち上がり
は、クロックＱ（ｎ−１）１の立ち上がりとクロックＱ
（ｎ−１）２の立ち上がりのタイミングのタイミング差
分割回路２０９でのタイミング分割と内部遅延分の遅れ
で決定され、クロックＴ２３の立ち上がりは、クロック
Ｑ（ｎ−１）１の立ち上がりとクロックＱ（ｎ−１）２
の立ち上がりのタイミングのタイミング差分割回路２１
０でのタイミング分割と内部遅延分の遅れで決定され、
以下同様にして、クロックＴ２６の立ち上がりはクロッ
クＱ（ｎ−１）３の立ち上がりとクロックＱ（ｎ−１）
４の立ち上がりのタイミングのタイミング差分割回路２
１３でのタイミング分割と内部遅延分の遅れで決定さ
れ、クロックＴ２７の立ち上がりはクロックＱ（ｎ−
１）４の立ち上がりのタイミングのタイミング差分割回
路２１４での内部遅延分の遅れで決定され、クロックＴ
２８の立ち上がりはクロックＱ（ｎ−１）４の立ち上が
りとクロックＱ（ｎ−１）１の立ち上がりのタイミング
のタイミング差分割回路２１５でのタイミング分割と内
部遅延分の遅れで決定される。
路２０２のタイミング動作を示す信号波形図である。ク
ロックＴ２１の立ち上がりは、クロックＱ（ｎ−１）１
の立ち上がりからタイミング差分割回路２０８の内部遅
延分の遅れで決定され、クロックＴ２２の立ち上がり
は、クロックＱ（ｎ−１）１の立ち上がりとクロックＱ
（ｎ−１）２の立ち上がりのタイミングのタイミング差
分割回路２０９でのタイミング分割と内部遅延分の遅れ
で決定され、クロックＴ２３の立ち上がりは、クロック
Ｑ（ｎ−１）１の立ち上がりとクロックＱ（ｎ−１）２
の立ち上がりのタイミングのタイミング差分割回路２１
０でのタイミング分割と内部遅延分の遅れで決定され、
以下同様にして、クロックＴ２６の立ち上がりはクロッ
クＱ（ｎ−１）３の立ち上がりとクロックＱ（ｎ−１）
４の立ち上がりのタイミングのタイミング差分割回路２
１３でのタイミング分割と内部遅延分の遅れで決定さ
れ、クロックＴ２７の立ち上がりはクロックＱ（ｎ−
１）４の立ち上がりのタイミングのタイミング差分割回
路２１４での内部遅延分の遅れで決定され、クロックＴ
２８の立ち上がりはクロックＱ（ｎ−１）４の立ち上が
りとクロックＱ（ｎ−１）１の立ち上がりのタイミング
のタイミング差分割回路２１５でのタイミング分割と内
部遅延分の遅れで決定される。
【００４１】タイミング差分割回路２０８と２１０から
出力されるクロックＴ２１とＴ２３はパルス幅補正回路
２１６に入力され、パルス幅補正回路２１６では、クロ
ックＴ２１で決定される立ち下がりエッジ、クロックＴ
２３で決定される立ち上がりエッジを有するパルスＰ２
１を出力する。同様の手順で、パルスＰ２２〜Ｐ２８が
生成され、クロックＰ２１〜Ｐ２８は位相が４５度ずつ
ずれたデューティ２５％の８相のパルス群となる。この
クロックＰ２１と位相が１８０度ずれたクロックＰ２５
は、多重化回路２２４で多重化反転され、デューティ２
５％のクロックＱｎ１として出力される。同様にして、
クロックＱｎ２〜Ｑｎ４が生成される。クロックＱｎ１
〜Ｑｎ４は、位相が９０度ずつずれたデューティ５０％
の４相のパルス群となり、クロックＱｎ１〜Ｑｎ４の周
期は、クロックＱ（ｎ−１）１〜Ｑ（ｎ−１）４からク
ロックＱｎ１〜Ｑｎ４を生成する過程で、周波数が２倍
に逓倍される。
出力されるクロックＴ２１とＴ２３はパルス幅補正回路
２１６に入力され、パルス幅補正回路２１６では、クロ
ックＴ２１で決定される立ち下がりエッジ、クロックＴ
２３で決定される立ち上がりエッジを有するパルスＰ２
１を出力する。同様の手順で、パルスＰ２２〜Ｐ２８が
生成され、クロックＰ２１〜Ｐ２８は位相が４５度ずつ
ずれたデューティ２５％の８相のパルス群となる。この
クロックＰ２１と位相が１８０度ずれたクロックＰ２５
は、多重化回路２２４で多重化反転され、デューティ２
５％のクロックＱｎ１として出力される。同様にして、
クロックＱｎ２〜Ｑｎ４が生成される。クロックＱｎ１
〜Ｑｎ４は、位相が９０度ずつずれたデューティ５０％
の４相のパルス群となり、クロックＱｎ１〜Ｑｎ４の周
期は、クロックＱ（ｎ−１）１〜Ｑ（ｎ−１）４からク
ロックＱｎ１〜Ｑｎ４を生成する過程で、周波数が２倍
に逓倍される。
【００４２】すなわち、４相のクロックＱ（ｎ−１）１
〜Ｑ（ｎ−１）４から８相クロックＰ２１〜Ｐ２８を生
成し、倍周の４相クロックＱｎ１〜Ｑｎ４を生成してい
る。なお、最終段の４相クロック逓倍回路２０２nから
（図３参照）において、８相クロックＰ２１〜Ｐ２８を
出力する構成としてもよい（この場合、図１の選択回路
９には、等間隔の位相差の８相クロックが入力され
る）。
〜Ｑ（ｎ−１）４から８相クロックＰ２１〜Ｐ２８を生
成し、倍周の４相クロックＱｎ１〜Ｑｎ４を生成してい
る。なお、最終段の４相クロック逓倍回路２０２nから
（図３参照）において、８相クロックＰ２１〜Ｐ２８を
出力する構成としてもよい（この場合、図１の選択回路
９には、等間隔の位相差の８相クロックが入力され
る）。
【００４３】図６は、図４に示したタイミング差分割回
路２０８、２０９の動作原理を模式的に示す図であり、
同一の信号を入力とするタイミング差分割回路２０８、
２１０、２１２、２１４（ｈｏｍｏ）では、固有の遅延
時間で出力信号を出力し、位相差Ｔのある２入力を入力
とするタイミング差分割回路２０９、２１１、２１３、
２１５（ｈetero）は、タイミング差分割回路の固有の
遅延時間に、位相差Ｔを２等分した時間Ｔ／２（位相差
Ｔを等分した時間）を加算した遅延時間で遷移する信号
を出力する。
路２０８、２０９の動作原理を模式的に示す図であり、
同一の信号を入力とするタイミング差分割回路２０８、
２１０、２１２、２１４（ｈｏｍｏ）では、固有の遅延
時間で出力信号を出力し、位相差Ｔのある２入力を入力
とするタイミング差分割回路２０９、２１１、２１３、
２１５（ｈetero）は、タイミング差分割回路の固有の
遅延時間に、位相差Ｔを２等分した時間Ｔ／２（位相差
Ｔを等分した時間）を加算した遅延時間で遷移する信号
を出力する。
【００４４】図７は、図４に示したタイミング差分割回
路２０８、２０９の構成の一例を示す図である。タイミ
ング差分割回路２０８では、二つの入力ＩＮ１、ＩＮ２
に、同一信号が入力され、タイミング差分割回路２０９
では、隣り合う二つの信号が入力されている。すなわ
ち、タイミング差分割回路２０８では、同一入力Ｑ（ｎ
−１）１が入力端ＩＮ１、ＩＮ２に入力され、タイミン
グ差分割回路２０９ではＱ（ｎ−１）１とＱ（ｎ−１）
２が入力端ＩＮ１、ＩＮ２に入力されている。電源ＶＤ
Ｄにソースが接続されドレインが内部ノードＮ１に接続
されたＰチャネルＭＯＳトランジスタＭＰ０１と、入力
信号ＩＮ１、ＩＮ２を入力し、出力がＰチャネルＭＯＳ
トランジスタＭＰ０１のゲートに接続されたＯＲ回路Ｏ
Ｒ１と、内部ノードＮ１にドレインが接続され、ソース
が定電流源Ｉ0を介してグランドに接続され、ゲートに
入力信号ＩＮ１、ＩＮ２が接続されたＮチャネルＭＯＳ
トランジスタＭＮ０１、ＭＮ０２を備え、内部ノードＮ
１は、インバータＩＮＶ０１の入力端に接続され、内部
ノードＮ１とグランド間には、ＮチャネルＭＯＳトラン
ジスタＭＮ１１と容量ＣＡＰ１１を直列接続した回路、
ＮチャネルＭＯＳトランジスタＭＮ１２と容量ＣＡＰ１
２を直列接続した回路、…、ＮチャネルＭＯＳトランジ
スタＭＮ１５と容量ＣＡＰ１５を直列接続した回路が、
並列に接続され、各ＮチャネルＭＯＳトランジスタＭＮ
１１、ＭＮ１２、…、ＭＮ１５のゲートには、入力クロ
ックの周期を検知する周期検知回路２０４からの、５ビ
ット幅の制御信号２０６がそれぞれ接続されてオン・オ
フ制御される。ＮチャネルＭＯＳトランジスタＭＮ１
１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ１５のゲート
幅と容量ＣＡＰ１１、ＣＡＰ１２、ＣＡＰ１３、ＣＡＰ
１４、ＣＡＰ１５は、そのサイズ比が、例えば１６：
８：４：２：１とされており、周期検知回路２０４（図
３参照）から出力される制御信号２０６に基づき、共通
ノードに接続される負荷を３２段階に調整することで、
クロック周期が設定される。
路２０８、２０９の構成の一例を示す図である。タイミ
ング差分割回路２０８では、二つの入力ＩＮ１、ＩＮ２
に、同一信号が入力され、タイミング差分割回路２０９
では、隣り合う二つの信号が入力されている。すなわ
ち、タイミング差分割回路２０８では、同一入力Ｑ（ｎ
−１）１が入力端ＩＮ１、ＩＮ２に入力され、タイミン
グ差分割回路２０９ではＱ（ｎ−１）１とＱ（ｎ−１）
２が入力端ＩＮ１、ＩＮ２に入力されている。電源ＶＤ
Ｄにソースが接続されドレインが内部ノードＮ１に接続
されたＰチャネルＭＯＳトランジスタＭＰ０１と、入力
信号ＩＮ１、ＩＮ２を入力し、出力がＰチャネルＭＯＳ
トランジスタＭＰ０１のゲートに接続されたＯＲ回路Ｏ
Ｒ１と、内部ノードＮ１にドレインが接続され、ソース
が定電流源Ｉ0を介してグランドに接続され、ゲートに
入力信号ＩＮ１、ＩＮ２が接続されたＮチャネルＭＯＳ
トランジスタＭＮ０１、ＭＮ０２を備え、内部ノードＮ
１は、インバータＩＮＶ０１の入力端に接続され、内部
ノードＮ１とグランド間には、ＮチャネルＭＯＳトラン
ジスタＭＮ１１と容量ＣＡＰ１１を直列接続した回路、
ＮチャネルＭＯＳトランジスタＭＮ１２と容量ＣＡＰ１
２を直列接続した回路、…、ＮチャネルＭＯＳトランジ
スタＭＮ１５と容量ＣＡＰ１５を直列接続した回路が、
並列に接続され、各ＮチャネルＭＯＳトランジスタＭＮ
１１、ＭＮ１２、…、ＭＮ１５のゲートには、入力クロ
ックの周期を検知する周期検知回路２０４からの、５ビ
ット幅の制御信号２０６がそれぞれ接続されてオン・オ
フ制御される。ＮチャネルＭＯＳトランジスタＭＮ１
１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ１５のゲート
幅と容量ＣＡＰ１１、ＣＡＰ１２、ＣＡＰ１３、ＣＡＰ
１４、ＣＡＰ１５は、そのサイズ比が、例えば１６：
８：４：２：１とされており、周期検知回路２０４（図
３参照）から出力される制御信号２０６に基づき、共通
ノードに接続される負荷を３２段階に調整することで、
クロック周期が設定される。
【００４５】タイミング差分割回路２０８については、
二つの入力ＩＮ１、ＩＮ２に共通入力されるクロックＱ
（ｎ−１）１の立ち上がりエッジにより、ノードＮ１の
電荷が二つのＮチャネルＭＯＳトランジスタＭＮ０１、
ＭＮ０２を介して引き抜かれ、ノードＮ１の電位がイン
バータＩＮＶ０１のしきい値に達したところで、インバ
ータＩＮＶ０１の出力であるクロックＴ２１が立ち上が
る。インバータＩＮＶ０１のしきい値に達したところま
で引き抜く必要のあるノードＮ１の電荷をＣＶ（ただ
し、Ｃは容量値、Ｖは電圧）とし、ＮチャネルＭＯＳト
ランジスタによる放電電流をＩとすると、クロックＱ
（ｎ−１）１の立ち上がりから、ＣＶの電荷量を、電流
値２Ｉの定電流で放電することになり、その結果、時間
ＣＶ／２Ｉが、クロックＱ（ｎ−１）１の立ち上がりエ
ッジから、クロックＴ２１の立ち上がりまでのタイミン
グ差（伝搬遅延時間）を表している。
二つの入力ＩＮ１、ＩＮ２に共通入力されるクロックＱ
（ｎ−１）１の立ち上がりエッジにより、ノードＮ１の
電荷が二つのＮチャネルＭＯＳトランジスタＭＮ０１、
ＭＮ０２を介して引き抜かれ、ノードＮ１の電位がイン
バータＩＮＶ０１のしきい値に達したところで、インバ
ータＩＮＶ０１の出力であるクロックＴ２１が立ち上が
る。インバータＩＮＶ０１のしきい値に達したところま
で引き抜く必要のあるノードＮ１の電荷をＣＶ（ただ
し、Ｃは容量値、Ｖは電圧）とし、ＮチャネルＭＯＳト
ランジスタによる放電電流をＩとすると、クロックＱ
（ｎ−１）１の立ち上がりから、ＣＶの電荷量を、電流
値２Ｉの定電流で放電することになり、その結果、時間
ＣＶ／２Ｉが、クロックＱ（ｎ−１）１の立ち上がりエ
ッジから、クロックＴ２１の立ち上がりまでのタイミン
グ差（伝搬遅延時間）を表している。
【００４６】クロックＱ（ｎ−１）１がＬｏｗレベルの
とき、ＰチャネルＭＯＳトランジスタＭＰ０１がオンと
され、ノードＮ１がＨｉｇｈに充電され、インバータＩ
ＮＶ０１の出力クロックＴ２１はＬｏｗレベルとなる。
とき、ＰチャネルＭＯＳトランジスタＭＰ０１がオンと
され、ノードＮ１がＨｉｇｈに充電され、インバータＩ
ＮＶ０１の出力クロックＴ２１はＬｏｗレベルとなる。
【００４７】タイミング差分割回路２０９については、
クロックＱ（ｎ−１）１の立ち上がりエッジから時間ｔ
ＣＫｎ（＝多相クロック周期）後の期間、ノードＮ１の
電荷が引き抜かれ、時間ｔＣＫｎ後、クロックＱ（ｎ−
１）２の立ち上がりエッジから、ノードＮ１の電位がイ
ンバータＩＮＶ０１のしきい値に達したところで、クロ
ックＴ２２のエッジが立ち上がる。ノードＮ１の電荷を
ＣＶとし、ＮＭＯＳトランジスタの放電電流をＩとする
と、クロックＱ（ｎ−１）１の立ち上がりから、ＣＶの
電荷量をｔＣＫｎの期間、定電流Ｉで放電し、残りの期
間を、定電流２Ｉで引き抜く結果、時間、 ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２I ＝ＣＶ／２I＋ｔＣＫｎ／２ …(1) が、クロックＱ（ｎ−１）１の立ち上がりエッジから、
クロックＴ２２の立ち上がりエッジのタイミング差を表
している。
クロックＱ（ｎ−１）１の立ち上がりエッジから時間ｔ
ＣＫｎ（＝多相クロック周期）後の期間、ノードＮ１の
電荷が引き抜かれ、時間ｔＣＫｎ後、クロックＱ（ｎ−
１）２の立ち上がりエッジから、ノードＮ１の電位がイ
ンバータＩＮＶ０１のしきい値に達したところで、クロ
ックＴ２２のエッジが立ち上がる。ノードＮ１の電荷を
ＣＶとし、ＮＭＯＳトランジスタの放電電流をＩとする
と、クロックＱ（ｎ−１）１の立ち上がりから、ＣＶの
電荷量をｔＣＫｎの期間、定電流Ｉで放電し、残りの期
間を、定電流２Ｉで引き抜く結果、時間、 ｔＣＫｎ＋（ＣＶ−ｔＣＫｎ・Ｉ）／２I ＝ＣＶ／２I＋ｔＣＫｎ／２ …(1) が、クロックＱ（ｎ−１）１の立ち上がりエッジから、
クロックＴ２２の立ち上がりエッジのタイミング差を表
している。
【００４８】すなわち、クロックＴ２２とクロックＴ２
１の立ち上がりのタイミング差は、ｔＣＫｎ／２とな
る。
１の立ち上がりのタイミング差は、ｔＣＫｎ／２とな
る。
【００４９】クロックＱ（ｎ−１）１とＱ（ｎ−１）２
がともにＬｏｗレベルとなり、ノードＮ１が、Ｐチャネ
ルＭＯＳトランジスタＭＰ０１を介して電源からＨｉｇ
ｈレベルに充電された場合、クロックＴ２２が立ち下が
る。クロックＴ２２〜Ｔ２８についても同様とされ、ク
ロックＴ２１〜Ｔ２８の立ち上がりのタイミング差はそ
れぞれｔＣＫｎ／２となる。
がともにＬｏｗレベルとなり、ノードＮ１が、Ｐチャネ
ルＭＯＳトランジスタＭＰ０１を介して電源からＨｉｇ
ｈレベルに充電された場合、クロックＴ２２が立ち下が
る。クロックＴ２２〜Ｔ２８についても同様とされ、ク
ロックＴ２１〜Ｔ２８の立ち上がりのタイミング差はそ
れぞれｔＣＫｎ／２となる。
【００５０】パルス幅補正回路２１６〜２２３は、位相
が４５度ずつずれたデューティ２５％の８相のパルス群
Ｐ２１〜Ｐ２８を生成する（図４参照）。
が４５度ずつずれたデューティ２５％の８相のパルス群
Ｐ２１〜Ｐ２８を生成する（図４参照）。
【００５１】多重化回路２２４〜２２７は、位相が９０
度ずつずれたデューティ５０％の４相のパルス群Ｑｎ１
〜Ｑｎ４を生成する（図４参照）。
度ずつずれたデューティ５０％の４相のパルス群Ｑｎ１
〜Ｑｎ４を生成する（図４参照）。
【００５２】図７に示したタイミング差分割回路は、使
用されるアプリケーションに応じて、適宜、変形され
る。例えば、ＰチャネルＭＯＳトランジスタＭＰ０１の
ゲートに、第１、第２の入力信号ＩＮ１、ＩＮ２を入力
とする否定論理積回路（ＮＡＮＤ）の出力信号を入力
し、第１の入力信号ＩＮ１、第２の入力信号ＩＮ２をイ
ンバータでそれぞれ反転した信号をＮチャネルＭＯＳト
ランジスタＭＮ０１、ＭＮ０２のゲートに入力する構成
としてもよい。この場合、第１、第２の入力信号ＩＮ
１、ＩＮ２がＨｉｇｈレベルのとき、ＰチャネルＭＯＳ
トランジスタＭＰ０１がオン（導通）して内部ノードＮ
１が充電され、インバータＩＮＶ０１の出力はＬｏｗレ
ベルとされ、第１、第２の入力信号ＩＮ１、ＩＮ２の一
方又は両方がＬｏｗレベルのとき、ＰチャネルＭＯＳト
ランジスタＭＰ０１がオフしＰチャネルＭＯＳトランジ
スタＭＮ０１とＭＮ０２の一方又は両方がオンし、内部
ノードＮ１が放電され、内部ノードＮ１の電圧がインバ
ータＩＮＶ０１のしきい値以下に下がった場合、インバ
ータＩＮＶ０１の出力は立ち上がりＨｉｇｈレベルとな
る。
用されるアプリケーションに応じて、適宜、変形され
る。例えば、ＰチャネルＭＯＳトランジスタＭＰ０１の
ゲートに、第１、第２の入力信号ＩＮ１、ＩＮ２を入力
とする否定論理積回路（ＮＡＮＤ）の出力信号を入力
し、第１の入力信号ＩＮ１、第２の入力信号ＩＮ２をイ
ンバータでそれぞれ反転した信号をＮチャネルＭＯＳト
ランジスタＭＮ０１、ＭＮ０２のゲートに入力する構成
としてもよい。この場合、第１、第２の入力信号ＩＮ
１、ＩＮ２がＨｉｇｈレベルのとき、ＰチャネルＭＯＳ
トランジスタＭＰ０１がオン（導通）して内部ノードＮ
１が充電され、インバータＩＮＶ０１の出力はＬｏｗレ
ベルとされ、第１、第２の入力信号ＩＮ１、ＩＮ２の一
方又は両方がＬｏｗレベルのとき、ＰチャネルＭＯＳト
ランジスタＭＰ０１がオフしＰチャネルＭＯＳトランジ
スタＭＮ０１とＭＮ０２の一方又は両方がオンし、内部
ノードＮ１が放電され、内部ノードＮ１の電圧がインバ
ータＩＮＶ０１のしきい値以下に下がった場合、インバ
ータＩＮＶ０１の出力は立ち上がりＨｉｇｈレベルとな
る。
【００５３】図１、図２に示した本発明の第１の実施例
においては、位相比較回路３、フィルタ４、可変遅延回
路５0、及びクロックバッファダミー６0が、設定された
位相差を生成するための制御系のループを構成してお
り、入力バッファ１からの信号経路には、帰還ループは
含まれていず、出力クロックＯＵＴ１（又はＯＵＴ１と
ＯＵＴ１Ｂ）、ＯＵＴ２（又はＯＵＴ２とＯＵＴ２Ｂ）
は、帰還ループによるジッタの影響を受けることなく、
入力クロックＩＮに対して、所望の位相差に保たれるこ
とになる。図１、図２に示した本発明の第１の実施例に
おいては、多相クロック発生回路２から出力される多相
クロックのうち一つの可変遅延回路５0に入力し、選択
回路９で選択された出力を位相比較回路３に供給すると
いう具合に入れ替えた構成としてもよいことは勿論であ
る。
においては、位相比較回路３、フィルタ４、可変遅延回
路５0、及びクロックバッファダミー６0が、設定された
位相差を生成するための制御系のループを構成してお
り、入力バッファ１からの信号経路には、帰還ループは
含まれていず、出力クロックＯＵＴ１（又はＯＵＴ１と
ＯＵＴ１Ｂ）、ＯＵＴ２（又はＯＵＴ２とＯＵＴ２Ｂ）
は、帰還ループによるジッタの影響を受けることなく、
入力クロックＩＮに対して、所望の位相差に保たれるこ
とになる。図１、図２に示した本発明の第１の実施例に
おいては、多相クロック発生回路２から出力される多相
クロックのうち一つの可変遅延回路５0に入力し、選択
回路９で選択された出力を位相比較回路３に供給すると
いう具合に入れ替えた構成としてもよいことは勿論であ
る。
【００５４】位相差の生成については、前述した多相ク
ロック発生回路と選択回路の構成以外にも、いくつかの
構成が適用される。次に、インターポレータによる位相
差発生回路を備えた本発明の第２の実施例について説明
する。
ロック発生回路と選択回路の構成以外にも、いくつかの
構成が適用される。次に、インターポレータによる位相
差発生回路を備えた本発明の第２の実施例について説明
する。
【００５５】図８は、本発明の第２の実施例の構成を示
す図である。図８を参照すると、本発明の第２の実施例
は、入力バッファ１の出力を入力し、入力される位相決
定信号１４に基づき、入力バッファ１の出力を所定の位
相差分遅延させた第１、第２の信号を出力する位相差発
生回路１０と、位相差発生回路１０の第２の出力ｂを遅
延させる可変遅延回路５0と、可変遅延回路５0の出力を
駆動するクロックバッファダミー６0と、位相差発生回
路１０の第１の出力ａとクロックバッファダミー６0の
出力の位相差を検出する位相比較回路３と、位相比較回
路３の出力を平滑化するフィルタ４と、を備え、可変遅
延回路５0は、フィルタ４の出力で遅延時間が可変され
る。入力バッファ１の同相、逆相の相補出力をそれぞれ
入力とし、フィルタ４の出力で遅延時間が可変される可
変遅延回路５1、５1Bと、フィルタ４の出力と、入力さ
れた設定値１３とを加算する加算回路７と、入力バッフ
ァ１の同相、逆相の相補出力をそれぞれ入力とし、加算
回路７の出力で遅延時間が可変される可変遅延回路
５2、５2Bと、可変遅延回路５1、５1Bと５2、５2Bの出
力をそれぞれ入力するクロックバッファ６1、６1Bと
６2、６2Bと、を備える。クロックバッファダミー６0に
は、クロックバッファ６1、６1Bと６2、６2Bの負荷と、
ほぼ同等の負荷を与える負荷ダミー８が接続されてい
る。クロックバッファダミー６0と、クロックバッファ
６1、６2とは、好ましくは、同一構成とされ、電流駆動
能力は同一とされ、同一負荷に対して、同一の遅延時間
で信号を出力する。
す図である。図８を参照すると、本発明の第２の実施例
は、入力バッファ１の出力を入力し、入力される位相決
定信号１４に基づき、入力バッファ１の出力を所定の位
相差分遅延させた第１、第２の信号を出力する位相差発
生回路１０と、位相差発生回路１０の第２の出力ｂを遅
延させる可変遅延回路５0と、可変遅延回路５0の出力を
駆動するクロックバッファダミー６0と、位相差発生回
路１０の第１の出力ａとクロックバッファダミー６0の
出力の位相差を検出する位相比較回路３と、位相比較回
路３の出力を平滑化するフィルタ４と、を備え、可変遅
延回路５0は、フィルタ４の出力で遅延時間が可変され
る。入力バッファ１の同相、逆相の相補出力をそれぞれ
入力とし、フィルタ４の出力で遅延時間が可変される可
変遅延回路５1、５1Bと、フィルタ４の出力と、入力さ
れた設定値１３とを加算する加算回路７と、入力バッフ
ァ１の同相、逆相の相補出力をそれぞれ入力とし、加算
回路７の出力で遅延時間が可変される可変遅延回路
５2、５2Bと、可変遅延回路５1、５1Bと５2、５2Bの出
力をそれぞれ入力するクロックバッファ６1、６1Bと
６2、６2Bと、を備える。クロックバッファダミー６0に
は、クロックバッファ６1、６1Bと６2、６2Bの負荷と、
ほぼ同等の負荷を与える負荷ダミー８が接続されてい
る。クロックバッファダミー６0と、クロックバッファ
６1、６2とは、好ましくは、同一構成とされ、電流駆動
能力は同一とされ、同一負荷に対して、同一の遅延時間
で信号を出力する。
【００５６】図９は、本発明の第２の実施例の変形例と
して、クロックを差動モードでなく、シングルエンドで
伝送する構成を示した図である。各部の機能は、前述し
た第２の実施例と同一である。
して、クロックを差動モードでなく、シングルエンドで
伝送する構成を示した図である。各部の機能は、前述し
た第２の実施例と同一である。
【００５７】図８、図９に示した本発明の第２の実施例
の動作について説明する。位相比較回路３に、位相差発
生回路１０から与えられた位相差（例えば９０度）に対
して、可変遅延回路５0とクロックバッファダミー６0の
遅延時間が等しくなるように、位相比較回路３、フィル
タ４、可変遅延回路５0で制御される。
の動作について説明する。位相比較回路３に、位相差発
生回路１０から与えられた位相差（例えば９０度）に対
して、可変遅延回路５0とクロックバッファダミー６0の
遅延時間が等しくなるように、位相比較回路３、フィル
タ４、可変遅延回路５0で制御される。
【００５８】図１０は、本発明の第２の実施例における
位相差発生回路１０（図９参照）の回路構成の一例を示
す図である。図１０を参照すると、この位相差発生回路
１０は、入力クロックを８分周する分周回路１０１と、
分周回路１０１で分周されたクロックを入力クロックで
サンプルする第１のＤ型フリップフロップ１０２1と、
第１のＤ型フリップフロップの出力Ａを入力クロックで
サンプルする第２のＤ型フリップフロップ１０２2と、
第１、第２のフリップフロップ１０２1、１０２ 2の出力
Ａ、Ｂを入力とし、二つの出力のタイミング差を制御信
号Ｓ［０］に基づき第１の内分比で分割した時間で規定
される遅延時間の出力信号を出力する第１のインターポ
レータ（このインターポレータを「微調インターポレー
タ」ともいう）１０３1と、第１、第２のフリップフロ
ップの出力Ａ、Ｂを入力とし、二つの出力のタイミング
差をを制御信号Ｓ［０：３１］に基づき第２の内分比で
分割した時間で規定される遅延時間の出力信号を出力す
る第２のインターポレータ１０３2（「微調インターポ
レータ」ともいう）と、を備えている。なお、分周回路
１０１は、入力クロック周波数を８分周する回路に限定
されるものでない。
位相差発生回路１０（図９参照）の回路構成の一例を示
す図である。図１０を参照すると、この位相差発生回路
１０は、入力クロックを８分周する分周回路１０１と、
分周回路１０１で分周されたクロックを入力クロックで
サンプルする第１のＤ型フリップフロップ１０２1と、
第１のＤ型フリップフロップの出力Ａを入力クロックで
サンプルする第２のＤ型フリップフロップ１０２2と、
第１、第２のフリップフロップ１０２1、１０２ 2の出力
Ａ、Ｂを入力とし、二つの出力のタイミング差を制御信
号Ｓ［０］に基づき第１の内分比で分割した時間で規定
される遅延時間の出力信号を出力する第１のインターポ
レータ（このインターポレータを「微調インターポレー
タ」ともいう）１０３1と、第１、第２のフリップフロ
ップの出力Ａ、Ｂを入力とし、二つの出力のタイミング
差をを制御信号Ｓ［０：３１］に基づき第２の内分比で
分割した時間で規定される遅延時間の出力信号を出力す
る第２のインターポレータ１０３2（「微調インターポ
レータ」ともいう）と、を備えている。なお、分周回路
１０１は、入力クロック周波数を８分周する回路に限定
されるものでない。
【００５９】図１１は、図１０に示した位相差発生回路
１０の動作を説明するタイミング図である。分周回路１
０１の分周出力を入力クロックでサンプルする第１のフ
リップフロップ１０２1の出力Ａと、第１のフリップフ
ロップ１０２1の出力Ａを入力クロックでサンプルする
第２のフリップフロップ１０２2の出力Ｂの位相差（＝
ｔＣＫ）を、それぞれ、制御信号Ｓ［０］、Ｓ［０：３
１］の値に基づき、第１、第２のインターポレータ１０
３1、１０３2で内分した時間の遅延時間を含む出力信号
を、出力する。図１１において、ＩＮＴ１出力、ＩＮＴ
２出力は、第１、第２のインターポレータ１０３1、１
０３2の出力である。
１０の動作を説明するタイミング図である。分周回路１
０１の分周出力を入力クロックでサンプルする第１のフ
リップフロップ１０２1の出力Ａと、第１のフリップフ
ロップ１０２1の出力Ａを入力クロックでサンプルする
第２のフリップフロップ１０２2の出力Ｂの位相差（＝
ｔＣＫ）を、それぞれ、制御信号Ｓ［０］、Ｓ［０：３
１］の値に基づき、第１、第２のインターポレータ１０
３1、１０３2で内分した時間の遅延時間を含む出力信号
を、出力する。図１１において、ＩＮＴ１出力、ＩＮＴ
２出力は、第１、第２のインターポレータ１０３1、１
０３2の出力である。
【００６０】図１１の第１、第２のインターポレータ１
０３1、１０３2は同一構成とされる。図１６は、第１、
第２のインターポレータ１０３1、１０３2の構成の一例
を示す図である。図１６を参照すると、このインターポ
レータは、電源ＶＤＤと内部ノードＮ５１間に接続さ
れ、入力ＩＮ１とＩＮ２を入力とする論理和回路ＯＲ５
１からの出力信号がＬｏｗのとき、オンされるＰチャネ
ルＭＯＳトランジスタＭＰ１と、内部ノードＮ５１とグ
ランド間に接続される容量Ｃと、内部ノードＮ５１が入
力端に接続され、出力端から出力信号ｏｕｔが取り出さ
れるインバータＩＮＶ５１と、を備え、内部ノードＮ５
１にドレインが接続され、互い並列に接続された２Ｎ個
のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、
ＭＮ２１〜ＭＮ２Ｎと、２Ｎ個のＮチャネルＭＯＳトラ
ンジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎのソ
ースにドレインがそれぞれ接続され、ソースがグランド
に接続された２Ｎ個のＮチャネルＭＯＳトランジスタＭ
Ｎ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎと、を備え、２
Ｎ個のＮチャネルＭＯＳトランジスタのうちの片側半分
の、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜Ｍ
Ｎ１Ｎのゲートには、入力信号ＩＮ１が共通に接続さ
れ、２Ｎ個のＮチャネルＭＯＳトランジスタのうちもう
半分の、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ２１
〜ＭＮ２Ｎのゲートには、入力信号ＩＮ１が共通に接続
されている。
０３1、１０３2は同一構成とされる。図１６は、第１、
第２のインターポレータ１０３1、１０３2の構成の一例
を示す図である。図１６を参照すると、このインターポ
レータは、電源ＶＤＤと内部ノードＮ５１間に接続さ
れ、入力ＩＮ１とＩＮ２を入力とする論理和回路ＯＲ５
１からの出力信号がＬｏｗのとき、オンされるＰチャネ
ルＭＯＳトランジスタＭＰ１と、内部ノードＮ５１とグ
ランド間に接続される容量Ｃと、内部ノードＮ５１が入
力端に接続され、出力端から出力信号ｏｕｔが取り出さ
れるインバータＩＮＶ５１と、を備え、内部ノードＮ５
１にドレインが接続され、互い並列に接続された２Ｎ個
のＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ、
ＭＮ２１〜ＭＮ２Ｎと、２Ｎ個のＮチャネルＭＯＳトラ
ンジスタＭＮ１１〜ＭＮ１Ｎ、ＭＮ２１〜ＭＮ２Ｎのソ
ースにドレインがそれぞれ接続され、ソースがグランド
に接続された２Ｎ個のＮチャネルＭＯＳトランジスタＭ
Ｎ３１〜ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎと、を備え、２
Ｎ個のＮチャネルＭＯＳトランジスタのうちの片側半分
の、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ１１〜Ｍ
Ｎ１Ｎのゲートには、入力信号ＩＮ１が共通に接続さ
れ、２Ｎ個のＮチャネルＭＯＳトランジスタのうちもう
半分の、Ｎ個のＮチャネルＭＯＳトランジスタＭＮ２１
〜ＭＮ２Ｎのゲートには、入力信号ＩＮ１が共通に接続
されている。
【００６１】ＮチャネルＭＯＳトランジスタＭＮ３１〜
ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎのゲートに入力される制
御信号（Ｎビット制御コード）Ｓ[０]〜Ｓ[Ｎ−１]、制
御信号（Ｎビット制御コード）ＳＢ[０]〜ＳＢ［Ｎ−
１］により、ＮチャネルＭＯＳトランジスタＭＮ３１〜
ＭＮ３ＮとＮチャネルＭＯＳトランジスタＭＮ４１〜Ｍ
Ｎ４Ｎの所定個数がオンとされる。Ｎビットの制御信号
Ｓ［０：Ｎ−１］、ＳＢ［０：Ｎ−１］は、位相差発生
回路１０に入力される位相決定信号１４であり、ＳＢ
［０］〜ＳＢ［Ｎ−１］は、Ｓ［０］〜Ｓ［Ｎ−１］を
それぞれインバータで反転した相補の信号で与えられ
る。
ＭＮ３Ｎ、ＭＮ４１〜ＭＮ４Ｎのゲートに入力される制
御信号（Ｎビット制御コード）Ｓ[０]〜Ｓ[Ｎ−１]、制
御信号（Ｎビット制御コード）ＳＢ[０]〜ＳＢ［Ｎ−
１］により、ＮチャネルＭＯＳトランジスタＭＮ３１〜
ＭＮ３ＮとＮチャネルＭＯＳトランジスタＭＮ４１〜Ｍ
Ｎ４Ｎの所定個数がオンとされる。Ｎビットの制御信号
Ｓ［０：Ｎ−１］、ＳＢ［０：Ｎ−１］は、位相差発生
回路１０に入力される位相決定信号１４であり、ＳＢ
［０］〜ＳＢ［Ｎ−１］は、Ｓ［０］〜Ｓ［Ｎ−１］を
それぞれインバータで反転した相補の信号で与えられ
る。
【００６２】図１４では、制御信号Ｓ［０：３１］が、
インターポレータ１０３1に入力されており、図１６の
ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ（た
だし、Ｎは３２）のゲートに入力され、ＳＢ［０：３
１］の各ビット信号は、制御信号Ｓ［０：３１］の各ビ
ット信号をインバータ（不図示）で反転した信号とさ
れ、図１６のＮチャネルＭＯＳトランジスタＭＮ４１〜
ＭＮ４Ｎ（ただし、Ｎは３２）のゲート端子に入力され
ている。また制御信号Ｓ［０］が、インターポレータ１
０３2に入力されており、ＳＢ［０］のビット信号は、
制御信号Ｓ［０］のビットを反転した信号がＮチャネル
ＭＯＳトランジスタＭＮ４１のゲート端子に入力されて
おり、ＮチャネルＭＯＳトランジスタＭＮ３２〜ＭＮ３
Ｎはオフ状態（ゲート端子はＬｏｗレベル固定）、Ｎチ
ャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎ（ただ
し、Ｎは３２）はオン状態（ゲート端子はＨｉｇｈレベ
ル固定）に設定されている。
インターポレータ１０３1に入力されており、図１６の
ＮチャネルＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎ（た
だし、Ｎは３２）のゲートに入力され、ＳＢ［０：３
１］の各ビット信号は、制御信号Ｓ［０：３１］の各ビ
ット信号をインバータ（不図示）で反転した信号とさ
れ、図１６のＮチャネルＭＯＳトランジスタＭＮ４１〜
ＭＮ４Ｎ（ただし、Ｎは３２）のゲート端子に入力され
ている。また制御信号Ｓ［０］が、インターポレータ１
０３2に入力されており、ＳＢ［０］のビット信号は、
制御信号Ｓ［０］のビットを反転した信号がＮチャネル
ＭＯＳトランジスタＭＮ４１のゲート端子に入力されて
おり、ＮチャネルＭＯＳトランジスタＭＮ３２〜ＭＮ３
Ｎはオフ状態（ゲート端子はＬｏｗレベル固定）、Ｎチ
ャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎ（ただ
し、Ｎは３２）はオン状態（ゲート端子はＨｉｇｈレベ
ル固定）に設定されている。
【００６３】図１６を参照して、このインターポレータ
の動作について説明する。入力ＩＮ１、ＩＮ２がＬｏｗ
レベルのときＯＲ回路５１の出力をゲートに入力とする
ＰチャネルＭＯＳトランジスタＭＰ１はオンし、電源か
らの電流で容量Ｃを充電する。
の動作について説明する。入力ＩＮ１、ＩＮ２がＬｏｗ
レベルのときＯＲ回路５１の出力をゲートに入力とする
ＰチャネルＭＯＳトランジスタＭＰ１はオンし、電源か
らの電流で容量Ｃを充電する。
【００６４】そして、入力ＩＮ１に印加される信号がＬ
ｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移時
に、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ
がオンし、ドレインがＮチャネルＭＯＳトランジスタＭ
Ｎ１１〜ＭＮ１Ｎのソースに接続され、ソースがグラン
ドに接続され、ゲートに、制御信号Ｓ［０］〜Ｓ［Ｎ−
１］がそれぞれ入力されるＮチャネルＭＯＳトランジス
タＭＮ３１〜ＭＮ３Ｎのうち、制御信号でオンとされて
いるｎ個のＮチャネルＭＯＳトランジスタのパスを介し
て、容量Ｃの蓄積電荷が一部放電される。
ｏｗレベルからＨｉｇｈレベルへの立ち上がり遷移時
に、ＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１Ｎ
がオンし、ドレインがＮチャネルＭＯＳトランジスタＭ
Ｎ１１〜ＭＮ１Ｎのソースに接続され、ソースがグラン
ドに接続され、ゲートに、制御信号Ｓ［０］〜Ｓ［Ｎ−
１］がそれぞれ入力されるＮチャネルＭＯＳトランジス
タＭＮ３１〜ＭＮ３Ｎのうち、制御信号でオンとされて
いるｎ個のＮチャネルＭＯＳトランジスタのパスを介し
て、容量Ｃの蓄積電荷が一部放電される。
【００６５】入力ＩＮ１の立ち上がり遷移から、入力ク
ロックの周期（ｔＣＫ）遅れて入力ＩＮ２がＬｏｗレベ
ルからＨｉｇｈレベルへの立ち上がる時に、Ｎチャネル
ＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎがオンし、ドレ
インがＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２
Ｎのソースに接続され、ソースがグランドに接続され、
ゲートに制御信号ＳＢ［０］〜ＳＢ［Ｎ−１］が入力さ
れるＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎ
のうち、制御信号でオンとされている（Ｎ−ｎ）個のＮ
チャネルＭＯＳトランジスタのパスを介して、容量Ｃの
蓄積電荷が電される。
ロックの周期（ｔＣＫ）遅れて入力ＩＮ２がＬｏｗレベ
ルからＨｉｇｈレベルへの立ち上がる時に、Ｎチャネル
ＭＯＳトランジスタＭＮ２１〜ＭＮ２Ｎがオンし、ドレ
インがＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２
Ｎのソースに接続され、ソースがグランドに接続され、
ゲートに制御信号ＳＢ［０］〜ＳＢ［Ｎ−１］が入力さ
れるＮチャネルＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎ
のうち、制御信号でオンとされている（Ｎ−ｎ）個のＮ
チャネルＭＯＳトランジスタのパスを介して、容量Ｃの
蓄積電荷が電される。
【００６６】容量Ｃの端子電圧を入力するインバータＩ
ＮＶ５１の出力がＨｉｇｈレベルに反転するまでに放電
される電荷をＣＶとすると、入力ＩＮがＨｉｇｈレベル
への遷移してから位相差（Ｔ）の間、電流ｎＩで放電
し、つづいて、ｎ個のＮチャネルＭＯＳトランジスタＭ
Ｎ１１〜ＭＮ１ｎと，（Ｎ−ｎ）個のＮチャネルＭＯＳ
トランジスタＭＮ２１〜ＭＮ２（Ｎ−ｎ）の計Ｎ個のＮ
チャネルＭＯＳトランジスタのドレイン電流ＮＩで放電
され、入力ＩＮのＬｏｗからＨｉｇｈレベルへの立ち上
がりから出力ＯＵＴの立ち上がりまでの遅延時間は、 （ＣＶ−ｎ・Ｉ・Ｔ）／ＮＩ ＝ＣＶ／ＮＩ−ｎ・Ｔ／Ｎ …(2) と表され、入力ＩＮ１とＩＮ２の位相差のＮ分割を単位
として遅延時間を可変することができる。
ＮＶ５１の出力がＨｉｇｈレベルに反転するまでに放電
される電荷をＣＶとすると、入力ＩＮがＨｉｇｈレベル
への遷移してから位相差（Ｔ）の間、電流ｎＩで放電
し、つづいて、ｎ個のＮチャネルＭＯＳトランジスタＭ
Ｎ１１〜ＭＮ１ｎと，（Ｎ−ｎ）個のＮチャネルＭＯＳ
トランジスタＭＮ２１〜ＭＮ２（Ｎ−ｎ）の計Ｎ個のＮ
チャネルＭＯＳトランジスタのドレイン電流ＮＩで放電
され、入力ＩＮのＬｏｗからＨｉｇｈレベルへの立ち上
がりから出力ＯＵＴの立ち上がりまでの遅延時間は、 （ＣＶ−ｎ・Ｉ・Ｔ）／ＮＩ ＝ＣＶ／ＮＩ−ｎ・Ｔ／Ｎ …(2) と表され、入力ＩＮ１とＩＮ２の位相差のＮ分割を単位
として遅延時間を可変することができる。
【００６７】図１４のインターポレータ１０３1には、
制御信号Ｓ［０］がＨｉｇｈレベル、Ｓ［１］〜Ｓ［３
１］はＬｏｗレベル、制御信号ＳＢ［０］がＬｏｗ、Ｓ
Ｂ［１］〜Ｓ［３１］はＨｉｇｈレベルとされる。
制御信号Ｓ［０］がＨｉｇｈレベル、Ｓ［１］〜Ｓ［３
１］はＬｏｗレベル、制御信号ＳＢ［０］がＬｏｗ、Ｓ
Ｂ［１］〜Ｓ［３１］はＨｉｇｈレベルとされる。
【００６８】インターポレータ１０３1の遅延時間は、
上式（２）において、位相差Ｔ＝ｔＣＫ、Ｎ＝３２、ｎ
＝１から、 ＣＶ／（３２Ｉ）−ｔＣＫ／３２ となる。
上式（２）において、位相差Ｔ＝ｔＣＫ、Ｎ＝３２、ｎ
＝１から、 ＣＶ／（３２Ｉ）−ｔＣＫ／３２ となる。
【００６９】インターポレータ１０３2には、位相決定
情報１４として設定された制御信号（コード）Ｓ［０：
３１］が与えられ、制御信号Ｓ［０：ｉ−１］がＨｉｇ
ｈレベル、Ｓ［ｉ］〜Ｓ［３１］はＬｏｗレベル（ただ
し、ｉは２以上３１以下の整数）、制御信号ＳＢ［０：
ｉ−１］がＬｏｗレベル、ＳＢ［ｉ］〜ＳＢ［３１］は
Ｈｉｇｈレベルとされる。
情報１４として設定された制御信号（コード）Ｓ［０：
３１］が与えられ、制御信号Ｓ［０：ｉ−１］がＨｉｇ
ｈレベル、Ｓ［ｉ］〜Ｓ［３１］はＬｏｗレベル（ただ
し、ｉは２以上３１以下の整数）、制御信号ＳＢ［０：
ｉ−１］がＬｏｗレベル、ＳＢ［ｉ］〜ＳＢ［３１］は
Ｈｉｇｈレベルとされる。
【００７０】すなわち、インターポレータ１０３2の遅
延時間は、上式（２）において、Ｎ＝３２、ｎ＝ｉの場
合であり、 ＣＶ／（３２Ｉ）−ｉｔＣＫ／３２ となり、インターポレータ１０３2の出力ＩＮＴ２は、
インターポレータ１０３1の出力ＩＮＴ１よりも、 （ｉ−１）ｔＣＫ／３２ …(3) 分位相が進んでいる。
延時間は、上式（２）において、Ｎ＝３２、ｎ＝ｉの場
合であり、 ＣＶ／（３２Ｉ）−ｉｔＣＫ／３２ となり、インターポレータ１０３2の出力ＩＮＴ２は、
インターポレータ１０３1の出力ＩＮＴ１よりも、 （ｉ−１）ｔＣＫ／３２ …(3) 分位相が進んでいる。
【００７１】インターポレータ１０３1の出力ＩＮＴ１
は、位相比較回路３に供給され、インターポレータ１０
３2の出力ＩＮＴ２は、可変遅延回路５0に供給される。
は、位相比較回路３に供給され、インターポレータ１０
３2の出力ＩＮＴ２は、可変遅延回路５0に供給される。
【００７２】次に、本発明の第３の実施例について説明
する。図１２は、本発明の第３の実施例の構成を示す図
である。図１２を参照すると、本発明の第３の実施例
は、入力バッファ１の出力と、クロックバッファ６1の
出力を入力し、位相決定情報１３に基づき、入力バッフ
ァ１の出力（同相出力）とクロックバッファ６1の出力
とから、所望の位相差の二つの信号を出力する位相差発
生回路１０Ａと、位相差発生回路１０Ａの二つの出力の
位相を比較する位相比較回路３と、位相比較回路３の出
力を平滑化するフィルタ４と、入力バッファ１の同相、
逆相の相補出力をそれぞれ遅延させる可変遅延回路
５1、５1Bと、可変遅延回路５1、５1Bの出力を駆動する
クロックバッファ６1、６1Bと、を備え、フィルタ４の
出力は、可変遅延回路５1、５1Bに制御信号として入力
され、入力バッファ１と同相、逆相の相補出力をそれぞ
れ遅延させる可変遅延回路５2、５2Bと、可変遅延回路
５2、５2Bの出力を駆動するクロックバッファ６2、６2B
と、フィルタ４の出力と設定値１３を加算した値を可変
遅延回路５2、５2Bに制御信号として出力する加算回路
７とを備えている。
する。図１２は、本発明の第３の実施例の構成を示す図
である。図１２を参照すると、本発明の第３の実施例
は、入力バッファ１の出力と、クロックバッファ６1の
出力を入力し、位相決定情報１３に基づき、入力バッフ
ァ１の出力（同相出力）とクロックバッファ６1の出力
とから、所望の位相差の二つの信号を出力する位相差発
生回路１０Ａと、位相差発生回路１０Ａの二つの出力の
位相を比較する位相比較回路３と、位相比較回路３の出
力を平滑化するフィルタ４と、入力バッファ１の同相、
逆相の相補出力をそれぞれ遅延させる可変遅延回路
５1、５1Bと、可変遅延回路５1、５1Bの出力を駆動する
クロックバッファ６1、６1Bと、を備え、フィルタ４の
出力は、可変遅延回路５1、５1Bに制御信号として入力
され、入力バッファ１と同相、逆相の相補出力をそれぞ
れ遅延させる可変遅延回路５2、５2Bと、可変遅延回路
５2、５2Bの出力を駆動するクロックバッファ６2、６2B
と、フィルタ４の出力と設定値１３を加算した値を可変
遅延回路５2、５2Bに制御信号として出力する加算回路
７とを備えている。
【００７３】図１３は、本発明の第３の実施例におい
て、入力バッファ１の相補クロック出力を差動モードで
伝送せず、シングルエンド方式で伝送する構成とした場
合の図である。図１３の各部の要素は、図１２に示した
ものと同様である。
て、入力バッファ１の相補クロック出力を差動モードで
伝送せず、シングルエンド方式で伝送する構成とした場
合の図である。図１３の各部の要素は、図１２に示した
ものと同様である。
【００７４】図１４は、本発明の第３の実施例における
位相差発生回路１０Ａ（図１２、図１３参照）の構成を
示す図である。図１４を参照すると、この位相差発生回
路１０Ａは、入力クロックを８分周する分周回路１０１
と、分周回路１０１で分周されたクロックを入力クロッ
クでサンプルする第１のＤ型フリップフロップ１０２ 1
と、第１のＤ型フリップフロップの出力Ａを入力クロッ
クでサンプルする第２のＤ型フリップフロップ１０２2
と、第１、第２のフリップフロップ１０２1、１０２2の
出力Ａ、Ｂを入力とし、二つの出力のタイミング差を、
位相決定情報１４をなす制御信号（制御コード）Ｓ
［０：３１］に基づき第１の内分比で分割した時間で規
定される遅延時間の出力信号を出力する第１のインター
ポレータ１０３1と、分周回路１０１で分周されたクロ
ックをクロックバッファ６1の出力でサンプルする第３
のＤ型フリップフロップ１０２3と、第３のＤ型フリッ
プフロップ１０２3の出力Ｃをクロックバッファ６1の出
力でサンプルする第４のＤ型フリップフロップ１０２4
と、第３、第４のフリップフロップ１０２3、１０２4の
出力Ｃ、Ｄを入力とし、二つの出力のタイミング差を、
位相決定情報１４をなす制御信号（制御コード）Ｓ
［０］に基づき第２の内分比で分割した時間で規定され
る遅延時間の出力信号を出力する第２のインターポレー
タ１０３2と、を備えている。
位相差発生回路１０Ａ（図１２、図１３参照）の構成を
示す図である。図１４を参照すると、この位相差発生回
路１０Ａは、入力クロックを８分周する分周回路１０１
と、分周回路１０１で分周されたクロックを入力クロッ
クでサンプルする第１のＤ型フリップフロップ１０２ 1
と、第１のＤ型フリップフロップの出力Ａを入力クロッ
クでサンプルする第２のＤ型フリップフロップ１０２2
と、第１、第２のフリップフロップ１０２1、１０２2の
出力Ａ、Ｂを入力とし、二つの出力のタイミング差を、
位相決定情報１４をなす制御信号（制御コード）Ｓ
［０：３１］に基づき第１の内分比で分割した時間で規
定される遅延時間の出力信号を出力する第１のインター
ポレータ１０３1と、分周回路１０１で分周されたクロ
ックをクロックバッファ６1の出力でサンプルする第３
のＤ型フリップフロップ１０２3と、第３のＤ型フリッ
プフロップ１０２3の出力Ｃをクロックバッファ６1の出
力でサンプルする第４のＤ型フリップフロップ１０２4
と、第３、第４のフリップフロップ１０２3、１０２4の
出力Ｃ、Ｄを入力とし、二つの出力のタイミング差を、
位相決定情報１４をなす制御信号（制御コード）Ｓ
［０］に基づき第２の内分比で分割した時間で規定され
る遅延時間の出力信号を出力する第２のインターポレー
タ１０３2と、を備えている。
【００７５】図１５は、上記位相差発生回路１０Ａの動
作を説明するタイミング図である。第１のフリップフロ
ップ１０２1は、分周回路１０１の分周出力を入力クロ
ックでサンプルして出力し（出力Ａ）、第２のフリップ
フロップ１０２2は、第１のフリップフロップ１０２1の
出力Ａを入力クロックでサンプルして出力し（出力
Ｂ）、第１、第２のフリップフロップ１０２1の出力
Ａ、Ｂが第１のインターポレータ１０３1に入力され、
第１のインターポレータ１０３1からは、二つの出力
Ａ、Ｂ間の位相差を制御信号Ｓ［０：３１］で内分した
時間を遅延時間に有する出力信号（ＩＮＴ１出力）が出
力され、第３のフリップフロップ１０２3は、分周回路
１０１の分周出力を、クロックバッファ６1の出力クロ
ックでサンプルして出力し（出力Ｃ）、第４のフリップ
フロップ１０２4は、第３のフリップフロップ１０２3の
出力Ｃをクロックバッファ６1の出力クロックでサンプ
ルして出力し（出力Ｄ）、第３、第４のフリップフロッ
プ１０２3、１０２4の出力Ｃ、Ｄが第２のインターポレ
ータ１０３2に入力され、第２のインターポレータ１０
３2からは、二つの出力Ｃ、Ｄ間の位相差を制御信号Ｓ
［０］に従って内分した時間を遅延時間に有する出力信
号（ＩＮＴ２出力）が出力される。この例では、ＩＮＴ
２出力の方が、ＩＮＴ１出力よりも遅れて立ち上がり遷
移している。位相差比較回路３（図１２、図１３参照）
は、これら二つの出力ＩＮＴ１、ＩＮＴ２を入力し、フ
ィルタ、可変遅延回路５1、クロックバッファ６1のフィ
ードバック制御により、可変遅延回路５1の遅延時間を
可変させ、位相比較回路３の二つの入力の位相差がゼロ
となるように制御される。図１４の各インターポレータ
１０３は、図１６に示した構成と同様とされており、そ
の構成の説明は省略する。
作を説明するタイミング図である。第１のフリップフロ
ップ１０２1は、分周回路１０１の分周出力を入力クロ
ックでサンプルして出力し（出力Ａ）、第２のフリップ
フロップ１０２2は、第１のフリップフロップ１０２1の
出力Ａを入力クロックでサンプルして出力し（出力
Ｂ）、第１、第２のフリップフロップ１０２1の出力
Ａ、Ｂが第１のインターポレータ１０３1に入力され、
第１のインターポレータ１０３1からは、二つの出力
Ａ、Ｂ間の位相差を制御信号Ｓ［０：３１］で内分した
時間を遅延時間に有する出力信号（ＩＮＴ１出力）が出
力され、第３のフリップフロップ１０２3は、分周回路
１０１の分周出力を、クロックバッファ６1の出力クロ
ックでサンプルして出力し（出力Ｃ）、第４のフリップ
フロップ１０２4は、第３のフリップフロップ１０２3の
出力Ｃをクロックバッファ６1の出力クロックでサンプ
ルして出力し（出力Ｄ）、第３、第４のフリップフロッ
プ１０２3、１０２4の出力Ｃ、Ｄが第２のインターポレ
ータ１０３2に入力され、第２のインターポレータ１０
３2からは、二つの出力Ｃ、Ｄ間の位相差を制御信号Ｓ
［０］に従って内分した時間を遅延時間に有する出力信
号（ＩＮＴ２出力）が出力される。この例では、ＩＮＴ
２出力の方が、ＩＮＴ１出力よりも遅れて立ち上がり遷
移している。位相差比較回路３（図１２、図１３参照）
は、これら二つの出力ＩＮＴ１、ＩＮＴ２を入力し、フ
ィルタ、可変遅延回路５1、クロックバッファ６1のフィ
ードバック制御により、可変遅延回路５1の遅延時間を
可変させ、位相比較回路３の二つの入力の位相差がゼロ
となるように制御される。図１４の各インターポレータ
１０３は、図１６に示した構成と同様とされており、そ
の構成の説明は省略する。
【００７６】なお上記各実施例において、フィルタ４
は、位相比較回路３からの位相差検出結果を平滑化する
回路であれば、チャージポンプをなす容量と抵抗よりな
る低域通過フィルタであってもよく、可変遅延回路と加
算回路には電圧信号が供給される。この場合、設定値１
３は電圧信号で与えられる。あるいは、フィルタが、チ
ャージポンプの出力を平滑化した信号をＡ／Ｄ変換器で
デジタル信号に変換して出力する構成としてもよい。こ
の場合、設定値１３はデジタル信号で与えられる。また
フィルタを、位相比較回路３からの出力を平均化するデ
ジタルフィルタで構成してもよい。
は、位相比較回路３からの位相差検出結果を平滑化する
回路であれば、チャージポンプをなす容量と抵抗よりな
る低域通過フィルタであってもよく、可変遅延回路と加
算回路には電圧信号が供給される。この場合、設定値１
３は電圧信号で与えられる。あるいは、フィルタが、チ
ャージポンプの出力を平滑化した信号をＡ／Ｄ変換器で
デジタル信号に変換して出力する構成としてもよい。こ
の場合、設定値１３はデジタル信号で与えられる。また
フィルタを、位相比較回路３からの出力を平均化するデ
ジタルフィルタで構成してもよい。
【００７７】上記した各実施例のクロック制御回路は、
入力クロックから多相クロック発生回路又は位相差発生
回路で所望の位相差の信号を生成し該信号と出力との位
相比較回路での位相差が零となるように制御する構成と
したことにより、回路構成を簡易化し、ＤＬＬ回路、Ｐ
ＬＬ回路のＶＣＯから多相クロックを生成するという従
来の構成（図１８、図１９参照）と較べて、ジッタ成分
を特段に縮減し、入力されるクロックに対して、所望の
位相関係にあるクロックを精度よく、生成出力すること
ができる。
入力クロックから多相クロック発生回路又は位相差発生
回路で所望の位相差の信号を生成し該信号と出力との位
相比較回路での位相差が零となるように制御する構成と
したことにより、回路構成を簡易化し、ＤＬＬ回路、Ｐ
ＬＬ回路のＶＣＯから多相クロックを生成するという従
来の構成（図１８、図１９参照）と較べて、ジッタ成分
を特段に縮減し、入力されるクロックに対して、所望の
位相関係にあるクロックを精度よく、生成出力すること
ができる。
【００７８】本発明のクロック制御回路は、外部クロッ
ク（external clock）を入力バッファから入力して内
部クロックを生成し内部の同期回路に供給する半導体集
積回路装置（ＬＳＩ）のクロック制御回路、入力クロッ
クから該入力クロックに対して所定の位相の１又は複数
のクロックを生成するクロックリカバリ回路、あるいは
基準信号を入力し、基準信号に対して任意の位相関係の
１又は複数の信号を生成する信号生成回路等に用いて好
適とされる。以上本発明を上記実施例に即して説明した
が、本発明は、上記実施例の構成に限定されるものでな
く、特許請求の範囲の各請求項の発明の範囲で、当業者
であれば成し得るであろう各種変形、修正を含むことは
勿論である。
ク（external clock）を入力バッファから入力して内
部クロックを生成し内部の同期回路に供給する半導体集
積回路装置（ＬＳＩ）のクロック制御回路、入力クロッ
クから該入力クロックに対して所定の位相の１又は複数
のクロックを生成するクロックリカバリ回路、あるいは
基準信号を入力し、基準信号に対して任意の位相関係の
１又は複数の信号を生成する信号生成回路等に用いて好
適とされる。以上本発明を上記実施例に即して説明した
が、本発明は、上記実施例の構成に限定されるものでな
く、特許請求の範囲の各請求項の発明の範囲で、当業者
であれば成し得るであろう各種変形、修正を含むことは
勿論である。
【００７９】
【発明の効果】以上説明したように、本発明によれば、
入力クロックから多相クロック発生回路又は位相差発生
回路で所望の位相差の信号を生成し、該信号と可変遅延
回路の出力との位相差が零となるようにフィードバック
制御する構成としたことにより、入力クロックに対して
所望の位相差の出力信号を精度よく生成することができ
る、という効果を奏する。また本発明によれば、多相ク
ロック発生回路において入力クロックを分周した信号か
らタイミング差分割回路によって多相クロックを生成す
るか、位相差発生回路において入力クロックを分周した
信号に基づきインターポレータを用いて所望の位相差を
信号を生成しており、ＤＬＬ回路、又はＰＬＬのＶＣＯ
等から多相クロックを取り出す従来の構成と較べて、精
度よく所望の位相差を取り出すことができる。
入力クロックから多相クロック発生回路又は位相差発生
回路で所望の位相差の信号を生成し、該信号と可変遅延
回路の出力との位相差が零となるようにフィードバック
制御する構成としたことにより、入力クロックに対して
所望の位相差の出力信号を精度よく生成することができ
る、という効果を奏する。また本発明によれば、多相ク
ロック発生回路において入力クロックを分周した信号か
らタイミング差分割回路によって多相クロックを生成す
るか、位相差発生回路において入力クロックを分周した
信号に基づきインターポレータを用いて所望の位相差を
信号を生成しており、ＤＬＬ回路、又はＰＬＬのＶＣＯ
等から多相クロックを取り出す従来の構成と較べて、精
度よく所望の位相差を取り出すことができる。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の変形例の構成を示す図
である。
である。
【図３】本発明の第１の実施例の多相クロック発生回路
の構成を示す図である。
の構成を示す図である。
【図４】本発明の第１の実施例における多相クロック発
生回路を構成する４相クロック逓倍回路の構成を示す図
である。
生回路を構成する４相クロック逓倍回路の構成を示す図
である。
【図５】本発明の第１の実施例における４相クロック逓
倍回路のタイミング動作を示す図である。
倍回路のタイミング動作を示す図である。
【図６】本発明の第１の実施例における４相クロック逓
倍回路のインターポレータの動作を説明する図である。
倍回路のインターポレータの動作を説明する図である。
【図７】本発明の第１の実施例における４相クロック逓
倍回路のインターポレータの構成の一例を示す図であ
る。
倍回路のインターポレータの構成の一例を示す図であ
る。
【図８】本発明の第２の実施例の構成を示す図である。
【図９】本発明の第２の実施例の変形例の構成を示す図
である。
である。
【図１０】本発明の第２の実施例における位相差発生回
路の構成を示す図である。
路の構成を示す図である。
【図１１】本発明の第２の実施例における位相差発生回
路の動作を示すタイミング図である。
路の動作を示すタイミング図である。
【図１２】本発明の第３の実施例の構成を示す図であ
る。
る。
【図１３】本発明の第３の実施例の変形例の構成を示す
図である。
図である。
【図１４】本発明の第３の実施例における位相差発生回
路の構成を示す図である。
路の構成を示す図である。
【図１５】本発明の第３の実施例における位相差発生回
路の動作を示すタイミング図である。
路の動作を示すタイミング図である。
【図１６】本発明の第２、３の実施例における位相差発
生回路のインターポレータの構成を示す図である。
生回路のインターポレータの構成を示す図である。
【図１７】本発明の実施例で用いられる可変遅延回路の
構成の二つの例を示す図である。
構成の二つの例を示す図である。
【図１８】従来のＤＬＬを用いたクロック制御回路の構
成を示す図である。
成を示す図である。
【図１９】従来のＰＬＬを用いたクロック制御回路の構
成を示すである。
成を示すである。
１ 入力バッファ
２ 多相クロック発生回路
３ 位相比較回路
４ フィルタ
５0、５1、５1B、５2、５2B 可変遅延回路
６0 クロックバッファダミー
６1、６1B、６2、６2B クロックバッファ
７ 加算回路
８ 負荷ダミー
９ 選択回路
１０、１０Ａ 位相差生成回路
１３ 設定値
１４ 位相決定信号
１７ セレクタ
１０１ 分周回路
１０２1〜１０２4 Ｄ型フリップフロップ
１０３1、１０３2 インターポレータ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０３Ｌ 7/00 Ｈ０３Ｋ 5/15 Ｐ
7/081 Ｈ０３Ｌ 7/08 Ｊ
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/06
G06F 1/10
H03K 5/00
H03K 5/13
H03K 5/15
H03L 7/00
H03L 7/081
Claims (21)
- 【請求項１】入力されたクロックを受け、該クロックを
逓倍した互いに位相の異なる複数のクロック（「多相ク
ロック」という）を生成出力する多相クロック逓倍回路
を備えた多相クロック発生回路と、 前記多相クロック発生回路から出力される多相クロック
を入力としそのうちの一つを選択出力する選択回路と、 前記選択回路の出力を第１の可変遅延回路で遅延させた
出力と、前記多相クロック発生回路から出力される多相
クロックの一つとの位相差を検出して出力する位相比較
回路と、 前記位相比較回路から出力される位相差検出信号を平滑
化するフィルタと、 を備え、 前記第１の可変遅延回路は前記フィルタの出力によって
遅延時間が可変され、 前記フィルタの出力によって遅延時間が可変される第２
の可変遅延回路をさらに備え、前記入力クロックを前記
第２の可変遅延回路で遅延させた信号が出力クロックと
して出力される、ことを特徴とするクロック制御回路。 - 【請求項２】入力されたクロックを受ける入力バッファ
と、 前記入力バッファの出力を入力し、入力されたクロック
を逓倍した互いに位相の異なる複数のクロック（「多相
クロック」という）を生成出力する多相クロック逓倍回
路を備えた多相クロック発生回路と、 前記多相クロック発生回路から出力される多相クロック
を入力としそのうちの一つを選択出力する選択回路と、 前記選択回路の出力を遅延させる第１の可変遅延回路
と、 前記第１の可変遅延回路の出力を入力とする第１のクロ
ックバッファ（「クロックバッファダミー」という）
と、 前記多相クロック発生回路から出力される多相クロック
の一つと、前記クロックバッファダミーの出力との位相
差を検出して出力する位相比較回路と、 前記位相比較回路から出力される位相差検出信号を平滑
化するフィルタと、 を備え、 前記第１の可変遅延回路は前記フィルタの出力によって
遅延時間が可変され、 前記入力バッファの出力を入力とし前記フィルタの出力
によって遅延時間が可変される第２の可変遅延回路と、 前記第２の可変遅延回路の出力を入力し出力クロックを
出力する第２のクロックバッファと、 を備えている、ことを特徴とするクロック制御回路。 - 【請求項３】入力されたクロックを受ける入力バッファ
と、 前記入力バッファの出力を入力し、入力されたクロック
を逓倍した互いに位相の異なる複数のクロック（「多相
クロック」という）を生成出力する多相クロック逓倍回
路を備えた多相クロック発生回路と、 前記多相クロック発生回路からの多相クロック出力を入
力としそのうちの一つを選択する選択回路と、 前記選択回路の出力を遅延させる第１の可変遅延回路
と、 前記第１の可変遅延回路の出力を入力とする第１のクロ
ックバッファ（「クロックバッファダミー」という）
と、 前記多相クロック発生回路からの一の出力と、前記クロ
ックバッファダミーの出力との位相差を検出して出力す
る位相比較回路と、 前記位相比較回路から出力される位相差検出信号を平滑
化するフィルタと、 を備え、 前記第１の可変遅延回路は、前記フィルタの出力によっ
て遅延時間が可変され、 前記入力バッファの出力を入力とし、前記フィルタの出
力によって遅延時間が可変される第２の可変遅延回路
と、 前記フィルタの出力と、入力される設定値とを加算する
加算回路と、 前記入力バッファの出力を入力とし、前記加算回路の出
力によって遅延時間が可変される第３の可変遅延回路
と、 前記第２、第３の可変遅延回路の出力をそれぞれ入力と
し出力クロックをそれぞれ出力する第２、第３のクロッ
クバッファと、 を備えている、ことを特徴とするクロック制御回路。 - 【請求項４】入力されたクロックを受ける入力バッファ
と、 前記入力バッファの出力を入力し互いに位相の異なる複
数のクロック（「多相クロック」という）を生成出力す
る多相クロック発生回路と、 前記多相クロック発生回路から出力される多相クロック
を入力としそのうちの一つを選択出力する選択回路と、 前記選択回路の出力を遅延させる第１の可変遅延回路
と、 前記第１の可変遅延回路の出力を入力とする第１のクロ
ックバッファ（「クロックバッファダミー」という）
と、 前記多相クロック発生回路から出力される多相クロック
の一つと、前記クロックバッファダミーの出力との位相
差を検出して出力する位相比較回路と、 前記位相比較回路から出力される位相差検出信号を平滑
化するフィルタと、 を備え、 前記第１の可変遅延回路は前記フィルタの出力によって
遅延時間が可変され、 前記入力バッファの出力を入力とし前記フィルタの出力
によって遅延時間が可変される第２の可変遅延回路と、 前記第２の可変遅延回路の出力を入力し出力クロックを
出力する第２のクロックバッファと、 を備え、 前記入力バッファからは互いに相補のクロック対が出力
され、前記第２の可変遅延回路と前記第２のクロックバ
ッファの組を、前記相補のクロック対のそれぞれのクロ
ックに対して備えている、ことを特徴とするクロック制
御回路。 - 【請求項５】入力されたクロックを受ける入力バッファ
と、 前記入力バッファの出力を入力し互いに位相の異なる複
数のクロック（「多相クロック」という）を生成出力す
る多相クロック発生回路と、 前記多相クロック発生回路からの多相クロック出力を入
力としそのうちの一つ を選択する選択回路と、 前記選択回路の出力を遅延させる第１の可変遅延回路
と、 前記第１の可変遅延回路の出力を入力とする第１のクロ
ックバッファ（「クロックバッファダミー」という）
と、 前記多相クロック発生回路からの一の出力と、前記クロ
ックバッファダミーの出力との位相差を検出して出力す
る位相比較回路と、 前記位相比較回路から出力される位相差検出信号を平滑
化するフィルタと、 を備え、 前記第１の可変遅延回路は、前記フィルタの出力によっ
て遅延時間が可変され、 前記入力バッファの出力を入力とし、前記フィルタの出
力によって遅延時間が可変される第２の可変遅延回路
と、 前記フィルタの出力と、入力される設定値とを加算する
加算回路と、 前記入力バッファの出力を入力とし、前記加算回路の出
力によって遅延時間が可変される第３の可変遅延回路
と、 前記第２、第３の可変遅延回路の出力をそれぞれ入力と
し出力クロックをそれぞれ出力する第２、第３のクロッ
クバッファと、 を備え、 前記入力バッファからは互いに相補のクロック対が出力
され、前記第２の可変遅延回路と前記第２のクロックバ
ッファの組と、前記第３の可変遅延回路と前記第３のク
ロックバッファの組を、相補のクロック対のそれぞれの
クロックに対して備えている、ことを特徴とするクロッ
ク制御回路。 - 【請求項６】前記多相クロック発生回路が、入力クロッ
クを分周して互いに位相の異なる複数相のクロックを生
成出力する分周回路と、 前記入力クロックの周期を検知する周期検知回路と、 前記分周回路から出力される複数相（ｎ相）のクロック
を入力とし、前記クロックを逓倍したクロックを生成す
る１つ又は複数段縦続接続された多相クロック逓倍回路
と、を備え、 前記多相クロック逓倍回路が、ｎ相のクロック（第１乃
至第ｎクロック）を入力し、 二つの入力のタイミング差を分割した信号を出力する２
ｎ個のタイミング差分割回路を備え、 奇数番目（２Ｉ−１番目、ただし、１≦Ｉ≦ｎ）のタイ
ミング差分割回路は、前記二つの入力としてｎ相のクロ
ックのうちＩ番目の同一クロックを入力とし、 偶数番目（２Ｉ番目、ただし、１≦Ｉ≦ｎ）のタイミン
グ差分割回路は、ｎ相のクロックのうちＩ番目のクロッ
クとＩ＋１番目のクロック（ただし、ｎ＋１番目は、１
番目に巡回する）のクロックを入力とし、 ２ｎ個のパルス幅補正回路を備え、 Ｊ番目（ただし、１≦Ｊ≦２ｎ）のパルス幅補正回路
は、Ｊ番目のタイミング差分割回路の出力を第１の入力
とし、（Ｊ＋２ ｍｏｄ ｎ）番目（ただし、Ｊ＋２
ｍｏｄ ｎは、Ｊ＋２をｎで割った余り）のタイミング
差分割回路の出力を第２の入力とし、前記第１の入力と
前記第２の入力の反転信号の否定論理積を出力し、 ｎ個の多重化回路を備え、Ｋ番目（ただし、１≦Ｋ≦
ｎ）の多重化回路は、Ｋ番目のパルス幅補正回路の出力
と（Ｋ＋ｎ）番目のパルス幅補正回路の出力とを入力と
し、これらの否定論理積を出力する、ことを特徴とする
請求項１乃至３のいずれか一に記載のクロック制御回
路。 - 【請求項７】前記タイミング差分割回路が、第１、第２
の入力端から入力される信号を入力とし前記第１及び第
２の入力信号の所定の論理演算結果を出力する論理回路
と、 第１の電源と内部ノード間に接続され、前記論理回路の
出力信号を制御端子に入力とする第１のスイッチ素子
と、 前記内部ノードに入力端が接続され、前記内部ノード電
位としきい値との大小関係が反転した場合に出力論理値
を反転させる、バッファ回路と、 前記内部ノードと第２の電源との間に接続され、前記第
１の入力端からの信号の値に基づきオン・オフ制御され
る第２のスイッチ素子と、 前記内部ノードと第２の電源との間に接続され、前記第
２の入力端からの信号に基づきオン・オフ制御される第
３のスイッチ素子と、を備え、 前記内部ノードと前記第２の電源間に、第４のスイッチ
素子と容量よりなる直列回路が、複数本互いに並列接続
され、前記第４のスイッチ素子の制御端子に供給される
周期制御信号の値によって前記第４のスイッチ素子がオ
ン及びオフ制御され、前記内部ノードに付加する容量の
容量値が決められる、ことを特徴とする請求項６に記載
のクロック制御回路。 - 【請求項８】与えられた位相決定情報に基づき、入力ク
ロックを、所定の位相差分遅延させた信号を出力する位
相差発生回路と、 前記位相差発生回路の出力を遅延させる第１の可変遅延
回路と、 前記位相差発生回路の出力と前記第１の可変遅延回路か
らの出力信号の位相差を検出して出力する位相比較回路
と、 前記位相比較回路から出力される位相差検出信号を平滑
化するフィルタと、 を備え、 前記第１の可変遅延回路は前記フィルタの出力によって
遅延時間が可変され、 前記フィルタの出力によって遅延時間が可変される第２
の可変遅延回路をさらに備え、 前記入力クロックを前記第２の可変遅延回路で遅延させ
た信号を出力クロックとして出力し、 前記位相差発生回路が 、入力クロックを分周する分周回路と、 前記分周回路の出力を前記入力クロックの立上がり又は
立下り遷移でサンプルする第１のフリップフロップと、 前記第１のフリップフロップの出力を前記入力クロック
の立上がり又は立下り遷移でサンプルする第２のフリッ
プフロップと、 前記第１、第２のフリップフロップの出力を入力とし、
二つの出力のタイミング差を前記位相決定情報で規定さ
れる第１の内分比で分割した時間で規定される遅延時間
の出力信号を出力する第１のインターポレータと、 前記第１、第２のフリップフロップの出力を入力とし、
二つの出力のタイミン グ差を前記位相決定情報で規定さ
れる第２の内分比で分割した時間で規定される遅延時間
の出力信号を出力する第２のインターポレータと、 を備えている、 ことを特徴とするクロック制御回路。 - 【請求項９】入力されたクロックを受ける入力バッファ
と、 前記入力バッファの出力を入力するとともに、位相決定
情報を入力し、前記位相決定情報に基づき、前記入力バ
ッファの出力を所定の位相差分遅延させた信号を出力す
る位相差発生回路と、 前記位相差発生回路の出力を遅延させる第１の可変遅延
回路と、 前記第１の可変遅延回路の出力を入力としダミーの負荷
を駆動する第１のクロックバッファ（「クロックバッフ
ァダミー」という）と、 前記位相差発生回路の出力と前記クロックバッファダミ
ーの出力の位相差を検出して出力する位相比較回路と、 前記位相比較回路から出力される位相差検出信号を平滑
化するフィルタと、 を備え、 前記第１の可変遅延回路は、前記フィルタの出力で遅延
時間が可変され、 前記入力バッファの出力を入力とし、前記フィルタの出
力によって遅延時間が可変される第２の可変遅延回路
と、 前記第２の可変遅延回路の出力を入力し出力クロックを
出力する第２のクロックバッファと、 を備え、 前記位相差発生回路が 、入力クロックを分周する分周回路と、 前記分周回路の出力を前記入力クロックの立上がり又は
立下り遷移でサンプルする第１のフリップフロップと、 前記第１のフリップフロップの出力を前記入力クロック
の立上がり又は立下り遷移でサンプルする第２のフリッ
プフロップと、 前記第１、第２のフリップフロップの出力を入力とし、
二つの出力のタイミング差を前記位相決定情報で規定さ
れる第１の内分比で分割した時間で規定される 遅延時間
の出力信号を出力する第１のインターポレータと、 前記第１、第２のフリップフロップの出力を入力とし、
二つの出力のタイミング差を前記位相決定情報で規定さ
れる第２の内分比で分割した時間で規定される遅延時間
の出力信号を出力する第２のインターポレータと、 を備えている、 ことを特徴とするクロック制御回路。 - 【請求項１０】入力されたクロックを受ける入力バッフ
ァと、 前記入力バッファの出力を入力するとともに、位相決定
情報を入力し、前記位相決定情報に基づき、前記入力バ
ッファの出力を所定の位相差分遅延させた信号を出力す
る位相差発生回路と、 前記位相差発生回路の出力を遅延させる第１の可変遅延
回路と、 前記第１の可変遅延回路の出力を入力としダミーの負荷
を駆動する第１のクロックバッファ（「クロックバッフ
ァダミー」という）と、 前記位相差発生回路の出力と前記クロックバッファダミ
ーの出力の位相差を検出して出力する位相比較回路と、 前記位相比較回路から出力される位相差検出信号を平滑
化するフィルタと、 を備え、 前記第１の可変遅延回路は、前記フィルタの出力によっ
て遅延時間が可変され、 前記入力バッファの出力を入力とし、前記フィルタの出
力によって遅延時間が可変される第２の可変遅延回路
と、 前記フィルタの出力と、入力された設定値とを加算する
加算回路と、 前記入力バッファの出力を入力とし、前記加算回路の出
力によって遅延時間が可変される第３の可変遅延回路
と、 前記第２、第３の可変遅延回路の出力をそれぞれ入力し
第１、第２の出力クロックを出力する第２、第３のクロ
ックバッファと、 を備え、 前記位相差発生回路が 、入力クロックを分周する分周回路と、 前記分周回路の出
力を前記入力クロックの立上がり又は立下り遷移でサン
プルする第１のフリップフロップと、 前記第１のフリップフロップの出力を前記入力クロック
の立上がり又は立下り遷移でサンプルする第２のフリッ
プフロップと、 前記第１、第２のフリップフロップの出力を入力とし、
二つの出力のタイミング差を前記位相決定情報で規定さ
れる第１の内分比で分割した時間で規定される遅延時間
の出力信号を出力する第１のインターポレータと、 前記第１、第２のフリップフロップの出力を入力とし、
二つの出力のタイミング差を前記位相決定情報で規定さ
れる第２の内分比で分割した時間で規定される遅延時間
の出力信号を出力する第２のインターポレータと、 を備えている、 ことを特徴とするクロック制御回路。 - 【請求項１１】入力されたクロックを受ける入力バッフ
ァと、 前記入力バッファの出力を一の入力端から入力し、一の
出力クロックを他の入力端から入力し、前記入力バッフ
ァの出力と前記出力クロックとから、制御信号として入
力される位相決定情報で規定される位相差を有する二つ
の出力信号を出力する位相差発生回路と、 前記位相差発生回路の二つの出力の位相差を検出して出
力する位相比較回路と、 前記位相比較回路から出力される位相差検出信号を平滑
化するフィルタと、 前記入力バッファの出力を遅延させる第１の可変遅延回
路と、 前記第１の可変遅延回路の出力を入力し出力クロックを
出力する第１のクロックバッファと、 を備え、 前記第１のクロックバッファの出力クロックが、前記位
相差発生回路の前記他の入力端に入力される前記出力ク
ロックとして、供給され、 前記第１の可変遅延回路は、前記フィルタの出力によっ
て遅延時間が可変される、ことを特徴とするクロック制
御回路。 - 【請求項１２】前記入力バッファからは互いに相補のク
ロック対が出力され、前記第１の可変遅延回路と前記第
１のクロックバッファの組を、相補のクロック対のそれ
ぞれのクロックに対して備えている、ことを特徴とする
請求項１１記載のクロック制御回路。 - 【請求項１３】入力クロックと出力クロックとを入力
し、前記入力クロックと前記出力クロックとに基づき、
入力された位相決定情報によって規定される位相差を有
する第１、第２の出力信号を出力する位相差発生回路
と、前記入力クロックを遅延させる 第１の可変遅延回路と、 前記位相差発生回路から出力される前記第１、第２の出
力信号の位相差を検出して出力する位相比較回路と、 前記位相比較回路から出力される位相差検出信号を平滑
化するフィルタと、 を備え、 前記第１の可変遅延回路は前記フィルタの出力によって
遅延時間が可変され、 前記フィルタの出力によって遅延時間が可変される第２
の可変遅延回路を備え、前記入力クロックをそれぞれ前
記第１、第２の可変遅延回路で遅延させた信号を第１、
第２の出力クロックとして出力し、 前記第１の出力クロックが前記位相差発生回路に対し
て、前記出力クロックとして入力される、ことを特徴と
するクロック制御回路。 - 【請求項１４】入力されたクロックを受ける入力バッフ
ァと、 前記入力バッファからの入力クロックを一の入力端から
入力し、一の出力クロックを他の入力端から入力し、入
力される位相決定情報に基づき、前記入力クロックと前
記出力クロックとを前記位相決定情報で規定される内分
比をもって遅延させた信号であって、位相差が前記位相
決定情報で規定される第１、第２の出力信号を出力する
位相差発生回路と、 前記位相差発生回路から出力される前記第１、第２の出
力信号の位相差を検出して出力する位相比較回路と、 前記位相比較回路から出力される位相差検出信号を平滑
化するフィルタと、 前記フィルタの出力に基づき遅延時間が可変され、前記
入力バッファの出力を遅延させる第１の可変遅延回路
と、 前記第１の可変遅延回路の出力を入力し第１の出力クロ
ックを出力する第１のクロックバッファと、 を備え、前記第１の出力クロックが、前記位相差発生回
路に前記一の出力クロックとして入力され、 前記フィルタの出力と、入力された設定値とを加算する
加算回路と、 前記入力バッファの出力を入力とし、前記加算回路の出
力によって遅延時間が可変される第２の可変遅延回路
と、 前記第２の可変遅延回路の出力を入力し第２の出力クロ
ックを出力する第２のクロックバッファと、 を備えている、ことを特徴とするクロック制御回路。 - 【請求項１５】前記入力バッファからは互いに相補のク
ロック対が出力され、前記第１の可変遅延回路と前記第
１のクロックバッファの組と、前記第２の可変遅延回路
と前記第２のクロックバッファの組を、相補のクロック
対のそれぞれのクロックに対して備えている、ことを特
徴とする請求項１３又は１４記載のクロック制御回路。 - 【請求項１６】前記位相差発生回路が、前記入力クロッ
クを分周する分周回路と、 前記分周回路で分周されたクロックを前記入力クロック
の立上がり又は立下り遷移でサンプルする第１のフリッ
プフロップと、 前記第１のフリップフロップの出力を前記入力クロック
の立上がり又は立下り遷移でサンプルする第２のフリッ
プフロップと、 前記第１、第２のフリップフロップの出力を入力とし、
二つの出力のタイミング差を、位相決定情報に基づき第
１の内分比で分割した時間で規定される遅延時間の出力
信号を出力する第１のインターポレータと、 前記分周回路で分周されたクロックを、入力される前記
出力クロックの立上がり又は立下り遷移でサンプルする
第３のフリップフロップと、 前記第３のフリップフロップの出力を前記出力クロック
の立上がり又は立下り遷移でサンプルする第４のフリッ
プフロップと、 前記第３、第４のフリップフロップの出力を入力とし、
二つの出力のタイミング差を、前記位相決定情報に基づ
き第２の内分比で分割した時間で規定される遅延時間の
出力信号を出力する第２のインターポレータと、を備え
ている、ことを特徴とする請求項１１乃至１４のいずれ
か一に記載のクロック制御回路。 - 【請求項１７】前記各インターポレータが、第１の入力
端と第２の入力端からの第１、第２の入力信号を入力と
する論理回路と、 第１の電源と内部ノード間に挿入され前記論理回路の出
力が第１の値のときにオンするスイッチと、 内部ノードと第２の電源間に接続される容量と、 前記内部ノードが入力端に接続されたインバータと、を
備え、 前記内部ノードに一端が接続され、制御端子に前記第１
の入力端からの第１の入力信号が供給される、互い並列
に接続されたＮ個の第２のスイッチと、 前記内部ノードに一端が接続され、制御端子に前記第２
の入力端からの第２の入力信号が供給される、互い並列
に接続されたＮ個の第３のスイッチと、 前記第２のスイッチの他端と第２の電源間に挿入され、
制御端子に位相決定情報をなす制御信号が接続され、オ
ン及びオフされるＮ個の第４のスイッチと、 前記第３のスイッチの他端と前記第２の電源間に挿入さ
れ、制御端子に位相決定情報をなす制御信号が接続さ
れ、オン及びオフされるＮ個の第５のスイッチと、 を備えている、ことを特徴とする請求項１０又は１６に
記載のクロック制御回路。 - 【請求項１８】入力クロックを受ける多相クロック逓倍
回路で、該クロックを逓倍した互いに位相の異なる複数
のクロック（「多相クロック」という）を発生し、 選択回路において前記多相クロック発生回路からの多相
クロック出力を入力としそのうちの一つを選択し、 前記選択されたクロックを第１の可変遅延回路で遅延さ
せ、 前記第１の可変遅延回路の出力を受けるクロックバッフ
ァ（「クロックバッファダミー」という）の出力と、前
記多相クロック発生回路からの１の出力と、の二つの出
力の位相差を位相比較回路で検出し、前記位相比較結果
をフィルタで平滑化した信号に基づき、前記第１の可変
遅延回路の遅延時間を可変させ、 前記入力バッファの出力を入力とし、前記フィルタの出
力で遅延時間が可変される第２の可変遅延回路の出力を
受けるクロックバッファから、前記入力クロックに対し
て所望の位相関係にある出力クロックが出力される、こ
とを特徴とするクロック制御方法。 - 【請求項１９】入力されたクロックを受ける入力バッフ
ァの出力を位相差発生回路に入力し、前記位相差発生回路では、前記入力クロックを前記位相
差発生回路の分周回路で分周した分周出力を、前記位相
差発生回路の第１のフリップフロップにて前記入力クロ
ックの立上がり又は立下り遷移でサンプルし、 前記位相差発生回路の第２のフリップフロップにおい
て、前記第１のフリップフロップの出力を前記入力クロ
ックの立上がり又は立下り遷移でサンプルし、 二つの入力信号のタイミング差を、与えられた位相決定
情報に対応する第１及び第２の内分比でそれぞれ分割し
た時間で規定される遅延時間の出力信号を出力する第１
及び第２のインターポレータに、前記第１及び第２のフ
リップフロップの出力を入力し、前記第１及び第２のイ
ンターポレータから第１及び第２の出力信号が出力さ
れ、 前記位相差発生回路の第１の出力信号を遅延させる第１
の可変遅延回路の出力を入力とするクロックバッファダ
ミーの出力信号と、前記位相差発生回路の第２の出力信
号との位相差を位相比較回路で検出し、 前記位相比較結果をフィルタで平滑化し、 前記第１の可変遅延回路は、前記フィルタの出力で遅延
時間が可変され、 前記入力バッファの出力を入力とし、前記フィルタの出
力で遅延時間が可変される第２の可変遅延回路の出力を
入力とするクロックバッファから出力クロックが出力さ
れる、ことを特徴とするクロック制御方法。 - 【請求項２０】入力されたクロックを受ける入力バッフ
ァの出力を位相差発生回路の一の入力端から入力し、一
の出力信号を前記位相差発生回路の他に入力端から入力
し、前記位相差発生回路では、入力される位相決定情報
に基づき、前記入力バッファの出力と前記出力信号とか
ら所望の位相差を有する二つの信号を出力し、 前記位相差発生回路の二つの出力の位相差を位相比較回
路で検出し、 前記位相比較結果をフィルタで平滑化し、 前記入力バッファの出力を遅延させる第１の可変遅延回
路を受ける第１のクロックバッファから出力信号が出力
され、 前記第１のクロックバッファの出力信号が、前記位相差
発生回路の前記他の入力端に供給され、 前記第１の可変遅延回路は、前記フィルタの出力で遅延
時間が可変される、ことを特徴とするクロック制御方
法。 - 【請求項２１】前記フィルタの出力と入力された加算情
報を加算回路で加算し、加算回路からの信号で遅延時間
が可変され、前記入力バッファからの出力を遅延させて
出力する可変遅延回路をさらに設け、前記可変遅延回路
の出力をクロックバッファを介して出力する、ことを特
徴とする請求項１８乃至２０のいずれか一に記載のクロ
ック制御方法。
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