JP3180780B2 - デジタルｄｌｌ回路 - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、ＤＬＬ回路に関
し、特に所定の外部クロックの位相をデジタル量に基づ
いて制御することにより任意の位相のクロックを生成す
るデジタルＤＬＬ回路に関するものである。
し、特に所定の外部クロックの位相をデジタル量に基づ
いて制御することにより任意の位相のクロックを生成す
るデジタルＤＬＬ回路に関するものである。
【０００２】
【従来の技術】従来、所定の外部クロックの位相をデジ
タル量に基づいて制御することにより、その外部クロッ
クと同一周波数で任意の位相のクロックを生成するデジ
タルＤＬＬ（Delay-Locked Loop）回路は、図８に示す
ような構成となっていた。まず、外部クロック１１は、
分周回路１において、図９に示すような９０度ずつ位相
のずれた４つのクロック１２、すなわちクロックＩ，
Ｑ，Ｉ＿Ｂ，Ｑ＿Ｂに分周される。
タル量に基づいて制御することにより、その外部クロッ
クと同一周波数で任意の位相のクロックを生成するデジ
タルＤＬＬ（Delay-Locked Loop）回路は、図８に示す
ような構成となっていた。まず、外部クロック１１は、
分周回路１において、図９に示すような９０度ずつ位相
のずれた４つのクロック１２、すなわちクロックＩ，
Ｑ，Ｉ＿Ｂ，Ｑ＿Ｂに分周される。
【０００３】なお、クロックＩ＿Ｂ（Ｉバー），Ｑ＿Ｂ
（Ｑバー）はそれぞれクロックＩ，Ｑの反転論理（位相
差１８０度）であることを示している。クロック混合回
路２では、デジタル位相量出力回路５の出力に基づい
て、これら各クロック１２を混合することにより、外部
クロック１１に対し所定の位相差を有する内部クロック
１３を生成する。
（Ｑバー）はそれぞれクロックＩ，Ｑの反転論理（位相
差１８０度）であることを示している。クロック混合回
路２では、デジタル位相量出力回路５の出力に基づい
て、これら各クロック１２を混合することにより、外部
クロック１１に対し所定の位相差を有する内部クロック
１３を生成する。
【０００４】この場合、デジタル位相量出力回路５の出
力のうち、クロック選択信号１７（上位２ビット）は混
合するクロック１２の選択に用いられ、位相信号１８
（残り６ビット）は選択された２つのクロック１２の間
における内部クロック１３の位相制御量（遅延量）の指
示に用いられる。例えば、クロック選択信号１７により
クロックＩ，Ｑが選択された状態で、位相信号が「２０
H 」（Ｈは「２０」が１６進数であることを示す）の場
合、クロックＩとクロックＱの中間の位相（４５度遅れ
位相）が選択される。
力のうち、クロック選択信号１７（上位２ビット）は混
合するクロック１２の選択に用いられ、位相信号１８
（残り６ビット）は選択された２つのクロック１２の間
における内部クロック１３の位相制御量（遅延量）の指
示に用いられる。例えば、クロック選択信号１７により
クロックＩ，Ｑが選択された状態で、位相信号が「２０
H 」（Ｈは「２０」が１６進数であることを示す）の場
合、クロックＩとクロックＱの中間の位相（４５度遅れ
位相）が選択される。
【０００５】このようにして生成された内部クロック１
３は、後段のシステムに供給されるとともにダミー遅延
回路３に入力され、後段のシステムまでの線路長などと
等しい所望の遅延量が加えられ、遅延クロック１４とし
て出力される。位相判定回路４では、基準電圧Ｖref を
しきい値として取り込んだ外部クロック１１と、ダミー
遅延回路３からの遅延クロック１４とを位相比較し、位
相判定信号１６を出力する。
３は、後段のシステムに供給されるとともにダミー遅延
回路３に入力され、後段のシステムまでの線路長などと
等しい所望の遅延量が加えられ、遅延クロック１４とし
て出力される。位相判定回路４では、基準電圧Ｖref を
しきい値として取り込んだ外部クロック１１と、ダミー
遅延回路３からの遅延クロック１４とを位相比較し、位
相判定信号１６を出力する。
【０００６】デジタル位相量出力回路５では、この位相
判定信号１６に基づいて、デジタル量からなる前述した
クロック選択信号１７と位相信号１８とを生成する。例
えば、図１０（ａ）に示すように、位相判定信号１６が
Ｈ（High）レベルの場合は、デジタル位相量出力回路５
の出力、すなわちクロック選択信号１７および位相信号
１８は、連続する８ビットのカウンタ出力としてカウン
トアップされる。
判定信号１６に基づいて、デジタル量からなる前述した
クロック選択信号１７と位相信号１８とを生成する。例
えば、図１０（ａ）に示すように、位相判定信号１６が
Ｈ（High）レベルの場合は、デジタル位相量出力回路５
の出力、すなわちクロック選択信号１７および位相信号
１８は、連続する８ビットのカウンタ出力としてカウン
トアップされる。
【０００７】また、図１０（ｂ）に示すように、位相判
定信号１６がＬ（Low ）レベルに変化した場合、クロッ
ク選択信号１７および位相信号１８が、連続する８ビッ
トのカウンタ出力としてカウントダウンされる。したが
って、図１１に示すように、ＤＬＬがロックする状態で
は、ダミー遅延回路３からの遅延クロック１４と外部ク
ロック１１の位相が一致し、位相判定信号１６がＨレベ
ルとＬレベルとを繰り返す状態になり、所望の位相（遅
延量）を有する内部クロック１３が得られるものとなっ
ていた。
定信号１６がＬ（Low ）レベルに変化した場合、クロッ
ク選択信号１７および位相信号１８が、連続する８ビッ
トのカウンタ出力としてカウントダウンされる。したが
って、図１１に示すように、ＤＬＬがロックする状態で
は、ダミー遅延回路３からの遅延クロック１４と外部ク
ロック１１の位相が一致し、位相判定信号１６がＨレベ
ルとＬレベルとを繰り返す状態になり、所望の位相（遅
延量）を有する内部クロック１３が得られるものとなっ
ていた。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のデジタルＤＬＬ回路では、図１２に示すよう
なダミー遅延回路３を構成し、そのバッファの負荷やバ
ッファのサイズを調整して遅延量を選択することによ
り、ＤＬＬをロックさせる位相位置を制御していたた
め、遅延クロック１４の波形の悪化などから遅延量の増
加に限度があり、広範囲で任意の位相を設定できず、外
部クロック１１から大きな遅延量を有する内部クロック
１３を生成できないという問題点があった。本発明はこ
のような課題を解決するためのものであり、外部クロッ
クに対して広範囲で任意の位相の内部クロックを生成で
きるデジタルＤＬＬ回路を提供することを目的としてい
る。
うな従来のデジタルＤＬＬ回路では、図１２に示すよう
なダミー遅延回路３を構成し、そのバッファの負荷やバ
ッファのサイズを調整して遅延量を選択することによ
り、ＤＬＬをロックさせる位相位置を制御していたた
め、遅延クロック１４の波形の悪化などから遅延量の増
加に限度があり、広範囲で任意の位相を設定できず、外
部クロック１１から大きな遅延量を有する内部クロック
１３を生成できないという問題点があった。本発明はこ
のような課題を解決するためのものであり、外部クロッ
クに対して広範囲で任意の位相の内部クロックを生成で
きるデジタルＤＬＬ回路を提供することを目的としてい
る。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、本発明によるデジタルＤＬＬ回路は、第１の
デジタル位相制御量を調整することにより外部クロック
と同期した第１の内部クロックを生成する位相同期手段
と、この位相同期手段により外部クロックと同期した第
１の内部クロックが得られたときの第１のデジタル位相
制御量に対して所望のデジタル位相制御量を加算して第
２のデジタル位相制御量を出力する加算手段と、この加
算手段からの第２のデジタル位相制御量に基づいて外部
クロックから前記所望の位相制御量だけ遅延した第２の
内部クロックを生成する位相遅延手段とを備えるもので
ある。また、位相同期手段において、外部クロックと遅
延なく絶対同期した第１の内部クロックを生成するよう
にしたものである。
るために、本発明によるデジタルＤＬＬ回路は、第１の
デジタル位相制御量を調整することにより外部クロック
と同期した第１の内部クロックを生成する位相同期手段
と、この位相同期手段により外部クロックと同期した第
１の内部クロックが得られたときの第１のデジタル位相
制御量に対して所望のデジタル位相制御量を加算して第
２のデジタル位相制御量を出力する加算手段と、この加
算手段からの第２のデジタル位相制御量に基づいて外部
クロックから前記所望の位相制御量だけ遅延した第２の
内部クロックを生成する位相遅延手段とを備えるもので
ある。また、位相同期手段において、外部クロックと遅
延なく絶対同期した第１の内部クロックを生成するよう
にしたものである。
【００１０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の一実施の形態であるデジ
タルＤＬＬ回路のブロック図である。本発明では、前述
したデジタルＤＬＬ回路（図８参照）のうち、クロック
混合回路２として、絶対位相同期用と位相遅延用の２つ
のクロック混合回路２Ａ，２Ｂを別個に設け、位相遅延
用のクロック混合回路２Ｂに対して、絶対位相同期用の
クロック混合回路２Ａの位相制御量に、所望のデジタル
位相制御量だけ加算して与えるようにしたものである。
して説明する。図１は本発明の一実施の形態であるデジ
タルＤＬＬ回路のブロック図である。本発明では、前述
したデジタルＤＬＬ回路（図８参照）のうち、クロック
混合回路２として、絶対位相同期用と位相遅延用の２つ
のクロック混合回路２Ａ，２Ｂを別個に設け、位相遅延
用のクロック混合回路２Ｂに対して、絶対位相同期用の
クロック混合回路２Ａの位相制御量に、所望のデジタル
位相制御量だけ加算して与えるようにしたものである。
【００１１】なお、図１では、分周回路１、クロック混
合回路２Ａ、位相判定回路４およびデジタル位相量出力
回路５により、第１のデジタル位相制御量（クロック選
択信号１７Ａおよび位相信号１８Ａ）を調整することに
より外部クロック１１と同期した第１の内部クロック１
３Ａを生成する位相同期手段が構成されている。また、
分周回路１、クロック混合回路２Ｂにより、第２のデジ
タル位相制御量（クロック選択信号１７Ｂおよび位相信
号１８Ｂ）に基づいて外部クロック１１から所望の位相
制御量（加算データ６）だけ遅延した第２の内部クロッ
ク１３Ｂを生成する位相遅延手段が構成されている。
合回路２Ａ、位相判定回路４およびデジタル位相量出力
回路５により、第１のデジタル位相制御量（クロック選
択信号１７Ａおよび位相信号１８Ａ）を調整することに
より外部クロック１１と同期した第１の内部クロック１
３Ａを生成する位相同期手段が構成されている。また、
分周回路１、クロック混合回路２Ｂにより、第２のデジ
タル位相制御量（クロック選択信号１７Ｂおよび位相信
号１８Ｂ）に基づいて外部クロック１１から所望の位相
制御量（加算データ６）だけ遅延した第２の内部クロッ
ク１３Ｂを生成する位相遅延手段が構成されている。
【００１２】図１において、外部クロック１１は、分周
回路１において、前述した図９に示されるような９０度
ずつ位相のずれた４つのクロックに分周される。分周さ
れる数は、いずれでもよく４５度ずつ位相がずれた８つ
のクロックでも、９０度ずつ位相がずれた２つのクロッ
クでもかまわない。
回路１において、前述した図９に示されるような９０度
ずつ位相のずれた４つのクロックに分周される。分周さ
れる数は、いずれでもよく４５度ずつ位相がずれた８つ
のクロックでも、９０度ずつ位相がずれた２つのクロッ
クでもかまわない。
【００１３】以下では、４つのクロック１２、すなわち
クロックＩ，Ｑ，Ｉ＿Ｂ，Ｑ＿Ｂに分周される場合につ
いて説明する。なお、クロックＩ＿Ｂ（Ｉバー），Ｑ＿
Ｂ（Ｑバー）はそれぞれクロックＩ，Ｑの反転論理（位
相差１８０度）であることを示している。
クロックＩ，Ｑ，Ｉ＿Ｂ，Ｑ＿Ｂに分周される場合につ
いて説明する。なお、クロックＩ＿Ｂ（Ｉバー），Ｑ＿
Ｂ（Ｑバー）はそれぞれクロックＩ，Ｑの反転論理（位
相差１８０度）であることを示している。
【００１４】図２は分周回路の構成例を示す説明図であ
る。この場合、クロックＩ，Ｉ＿Ｂ，Ｑ，Ｑ＿Ｂをそれ
ぞれ出力する４つのバッファ２１〜２４が直列接続され
ている。位相比較回路２５は、外部クロック１１とクロ
ックＱ＿Ｂとの位相が等しくなるように、各バッファ２
１〜２４での遅延量を調整している。
る。この場合、クロックＩ，Ｉ＿Ｂ，Ｑ，Ｑ＿Ｂをそれ
ぞれ出力する４つのバッファ２１〜２４が直列接続され
ている。位相比較回路２５は、外部クロック１１とクロ
ックＱ＿Ｂとの位相が等しくなるように、各バッファ２
１〜２４での遅延量を調整している。
【００１５】絶対位相同期用のクロック混合回路２Ａで
は、デジタル位相量出力回路５の出力に基づいて、分周
回路１から出力された各クロック１２を混合することに
より、外部クロック１１に対して所定の位相差（遅延
量）を有する内部クロック１３Ａを出力する。
は、デジタル位相量出力回路５の出力に基づいて、分周
回路１から出力された各クロック１２を混合することに
より、外部クロック１１に対して所定の位相差（遅延
量）を有する内部クロック１３Ａを出力する。
【００１６】この場合、デジタル位相量出力回路５の出
力のうち、クロック選択信号１７（上位２ビット：信号
ｂ６，ｂ７）は混合するクロック１２の選択に用いられ
る。また、位相信号１８（残り６ビット：信号ｂ０〜ｂ
５）は選択された２つのクロック１２の間における内部
クロック１３Ａの位相制御量（遅延量）の指示に用いら
れる。
力のうち、クロック選択信号１７（上位２ビット：信号
ｂ６，ｂ７）は混合するクロック１２の選択に用いられ
る。また、位相信号１８（残り６ビット：信号ｂ０〜ｂ
５）は選択された２つのクロック１２の間における内部
クロック１３Ａの位相制御量（遅延量）の指示に用いら
れる。
【００１７】図３はクロック混合回路の構成例を示す説
明図である。なお、信号ｂ０ｂ〜ｂ７ｂ（ｂ０バー〜ｂ
７バー）は、信号ｂ０〜ｂ７の反転論理信号を示してい
る。まず、位相信号１８に含まれるＨ（High）レベル／
Ｌ（Low ）レベルのビット値に応じて変化する電流Ｉ
EVEN，ＩODD が生成される。
明図である。なお、信号ｂ０ｂ〜ｂ７ｂ（ｂ０バー〜ｂ
７バー）は、信号ｂ０〜ｂ７の反転論理信号を示してい
る。まず、位相信号１８に含まれるＨ（High）レベル／
Ｌ（Low ）レベルのビット値に応じて変化する電流Ｉ
EVEN，ＩODD が生成される。
【００１８】一方、信号ｂ６，ｂ７により、クロック
Ｑ，Ｑ＿ＢおよびクロックＩ，Ｉ＿Ｂが、それぞれの対
ごとに切替選択され、バッファ３３の非反転（＋）／反
転（−）入力に混合（加算）入力される。このとき、ク
ロックＱ，Ｑ＿ＢとクロックＩ，Ｉ＿Ｂとの振幅比率
は、電流ＩEVEN，ＩODD により決定される。
Ｑ，Ｑ＿ＢおよびクロックＩ，Ｉ＿Ｂが、それぞれの対
ごとに切替選択され、バッファ３３の非反転（＋）／反
転（−）入力に混合（加算）入力される。このとき、ク
ロックＱ，Ｑ＿ＢとクロックＩ，Ｉ＿Ｂとの振幅比率
は、電流ＩEVEN，ＩODD により決定される。
【００１９】例えば、クロック選択信号１７が「０H 」
（Ｈは１６進数であることを示す）によりクロックＩ，
Ｑが選択された状態で、位相信号１８が「２０H 」の場
合、バッファ３３の非反転入力には、電流ＩODD に応じ
た振幅のクロックＩと、電流ＩEVENに応じた振幅であっ
てクロックＩから９０度だけ位相が遅れたクロックＱと
が混合入力される。
（Ｈは１６進数であることを示す）によりクロックＩ，
Ｑが選択された状態で、位相信号１８が「２０H 」の場
合、バッファ３３の非反転入力には、電流ＩODD に応じ
た振幅のクロックＩと、電流ＩEVENに応じた振幅であっ
てクロックＩから９０度だけ位相が遅れたクロックＱと
が混合入力される。
【００２０】また、バッファ３３の反転入力には、電流
ＩODD に応じた振幅のクロックＩ＿Ｂと、電流ＩEVENに
応じた振幅であってクロックＩ＿Ｂから９０度だけ位相
が遅れたクロックＱ＿Ｂとが混合入力される。したがっ
て、バッファ３３ではこれら入力信号から略三角波が生
成され、そのピーク位置に基づいてクロックＩとクロッ
クＱの中間位相を有する内部クロック１３が生成され
る。
ＩODD に応じた振幅のクロックＩ＿Ｂと、電流ＩEVENに
応じた振幅であってクロックＩ＿Ｂから９０度だけ位相
が遅れたクロックＱ＿Ｂとが混合入力される。したがっ
て、バッファ３３ではこれら入力信号から略三角波が生
成され、そのピーク位置に基づいてクロックＩとクロッ
クＱの中間位相を有する内部クロック１３が生成され
る。
【００２１】この場合、位相信号１８は「００H 」〜
「３ＦH」の６ビット幅であり、「２０H 」はその中間
位置を示している。実際には、２つのクロックの位相差
の１／６４ずつ位相制御できことから、クロック選択信
号１７により、クロックＱとクロックＩ＿Ｂ、クロック
Ｉ＿ＢとクロックＱ＿Ｂ、またはクロックＱ＿Ｂとクロ
ックＩのいずれかの組み合わせを選択することにより、
外部クロック１１の１周期に対して１／２５６の分解能
で、内部クロック１３Ａの位相を制御できることにな
る。
「３ＦH」の６ビット幅であり、「２０H 」はその中間
位置を示している。実際には、２つのクロックの位相差
の１／６４ずつ位相制御できことから、クロック選択信
号１７により、クロックＱとクロックＩ＿Ｂ、クロック
Ｉ＿ＢとクロックＱ＿Ｂ、またはクロックＱ＿Ｂとクロ
ックＩのいずれかの組み合わせを選択することにより、
外部クロック１１の１周期に対して１／２５６の分解能
で、内部クロック１３Ａの位相を制御できることにな
る。
【００２２】このようにして、クロック混合回路２Ａで
生成された内部クロック１３Ａは、位相判定回路４に直
接入力される。図４は位相判定回路の構成例を示す説明
図である。ここでは、しきい値となる基準電圧Ｖref
と、外部クロック１１との差分出力が、内部クロック１
３Ａのタイミングでフリップフロップ（Ｆ／Ｆ）４１に
よりラッチ出力される。
生成された内部クロック１３Ａは、位相判定回路４に直
接入力される。図４は位相判定回路の構成例を示す説明
図である。ここでは、しきい値となる基準電圧Ｖref
と、外部クロック１１との差分出力が、内部クロック１
３Ａのタイミングでフリップフロップ（Ｆ／Ｆ）４１に
よりラッチ出力される。
【００２３】これにより、外部クロック１１と内部クロ
ック１３Ａとの位相差、すなわち位相の進み／遅れに応
じた論理の位相判定信号１６が出力される。デジタル位
相量出力回路５では、この位相判定信号１６に基づいて
前述したクロック選択信号１７Ａおよび位相信号１８Ａ
を生成する。図５はデジタル位相量出力回路５の構成例
を示す説明図であり、この場合、基準クロック５２ごと
に、８ビットのカウンタ出力を１ずつ加減算出力するカ
ウンタ５１から構成されている。
ック１３Ａとの位相差、すなわち位相の進み／遅れに応
じた論理の位相判定信号１６が出力される。デジタル位
相量出力回路５では、この位相判定信号１６に基づいて
前述したクロック選択信号１７Ａおよび位相信号１８Ａ
を生成する。図５はデジタル位相量出力回路５の構成例
を示す説明図であり、この場合、基準クロック５２ごと
に、８ビットのカウンタ出力を１ずつ加減算出力するカ
ウンタ５１から構成されている。
【００２４】カウンタ出力のうち、上位２ビットの信号
ｂ６，ｂ７は、クロック選択信号１７Ａとなり、その他
ビットの信号ｂ０〜ｂ５が位相信号１８Ａとなる。ま
た、カウンタ５１は、位相判定信号１６の論理に応じ
て、加算動作／減算動作を行うものとなっている。した
がって、前述の図１０と同様に、位相判定信号１６がＨ
レベルの場合はカウンタ出力がカウントアップされ、Ｌ
レベルの場合はカウントダウンされる。
ｂ６，ｂ７は、クロック選択信号１７Ａとなり、その他
ビットの信号ｂ０〜ｂ５が位相信号１８Ａとなる。ま
た、カウンタ５１は、位相判定信号１６の論理に応じ
て、加算動作／減算動作を行うものとなっている。した
がって、前述の図１０と同様に、位相判定信号１６がＨ
レベルの場合はカウンタ出力がカウントアップされ、Ｌ
レベルの場合はカウントダウンされる。
【００２５】また、図６に示したように、ＤＬＬがロッ
クする状態では、クロック混合回路２Ａからの内部クロ
ック１３Ａと外部クロック１１の位相が一致し、位相判
定信号１６がＨレベルとＬレベルとを繰り返す状態にな
る。これにより、絶対位相同期用のクロック混合回路２
Ａから、外部クロック１１に対して位相遅れなく絶対位
相同期した内部クロック１３Ａが得られる。
クする状態では、クロック混合回路２Ａからの内部クロ
ック１３Ａと外部クロック１１の位相が一致し、位相判
定信号１６がＨレベルとＬレベルとを繰り返す状態にな
る。これにより、絶対位相同期用のクロック混合回路２
Ａから、外部クロック１１に対して位相遅れなく絶対位
相同期した内部クロック１３Ａが得られる。
【００２６】一方、クロック混合回路２Ａに入力されて
いるクロック選択信号１７Ａおよび位相信号１８Ａは、
加算回路７にも入力されている。加算回路７（加算手
段）では、クロック選択信号１７Ａおよび位相信号１８
Ａの８ビットに対して、所望の位相差（遅延量）を示す
デジタル量の加算データ６が加算され、その上位２ビッ
トをクロック選択信号１７Ｂとし、また他の６ビットを
位相信号１８Ｂとして出力される。
いるクロック選択信号１７Ａおよび位相信号１８Ａは、
加算回路７にも入力されている。加算回路７（加算手
段）では、クロック選択信号１７Ａおよび位相信号１８
Ａの８ビットに対して、所望の位相差（遅延量）を示す
デジタル量の加算データ６が加算され、その上位２ビッ
トをクロック選択信号１７Ｂとし、また他の６ビットを
位相信号１８Ｂとして出力される。
【００２７】ここで、位相遅延用のクロック混合回路２
Ｂは、クロック混合回路２Ａと同一構成をなしている。
したがって、クロック混合回路２Ｂでは、加算回路７か
らのクロック選択信号１７Ｂおよび位相信号１８Ｂに基
づいて、外部クロック１１の絶対位相に対し加算データ
６分の位相差を有する内部クロック１３Ｂが出力される
ことになる。
Ｂは、クロック混合回路２Ａと同一構成をなしている。
したがって、クロック混合回路２Ｂでは、加算回路７か
らのクロック選択信号１７Ｂおよび位相信号１８Ｂに基
づいて、外部クロック１１の絶対位相に対し加算データ
６分の位相差を有する内部クロック１３Ｂが出力される
ことになる。
【００２８】このように、絶対位相同期用と位相遅延用
の２つのクロック混合回路２Ａ，２Ｂを別個に設け、位
相遅延用のクロック混合回路２Ｂに対して、絶対位相同
期用のクロック混合回路２Ａの位相制御量に、所望のデ
ジタル位相制御量だけ加算して与えるようにしたので、
従来のダミー遅延回路を用いた場合と比較して、遅延ク
ロックの波形悪化などによる遅延量増加の限度がなく、
広範囲で任意の位相を内部クロックを生成できる。
の２つのクロック混合回路２Ａ，２Ｂを別個に設け、位
相遅延用のクロック混合回路２Ｂに対して、絶対位相同
期用のクロック混合回路２Ａの位相制御量に、所望のデ
ジタル位相制御量だけ加算して与えるようにしたので、
従来のダミー遅延回路を用いた場合と比較して、遅延ク
ロックの波形悪化などによる遅延量増加の限度がなく、
広範囲で任意の位相を内部クロックを生成できる。
【００２９】また、ダミー遅延回路を用いていないこと
から、位相判定回路４で外部クロック１１と比較するク
ロックに、デューティー比やトランジェントタイムの変
化が生じなくなる。これにより、ダミー遅延回路を用い
た場合のように、例えば短くなったＨレベル期間でも回
路を安定動作させる必要が生じなくなり、外部クロック
周波数より高度な周波数特性が回路に要求されるという
問題点を回避できる。
から、位相判定回路４で外部クロック１１と比較するク
ロックに、デューティー比やトランジェントタイムの変
化が生じなくなる。これにより、ダミー遅延回路を用い
た場合のように、例えば短くなったＨレベル期間でも回
路を安定動作させる必要が生じなくなり、外部クロック
周波数より高度な周波数特性が回路に要求されるという
問題点を回避できる。
【００３０】なお、以上の説明において、図を用いて各
回路部の構成例を説明したが、これらに限定されるもの
ではなく、各回路部において前述した機能を有するもの
であれば、どのような内部構成の回路部を用いてもよ
い。
回路部の構成例を説明したが、これらに限定されるもの
ではなく、各回路部において前述した機能を有するもの
であれば、どのような内部構成の回路部を用いてもよ
い。
【００３１】また、クロック混合回路２Ａでは、外部ク
ロック１１と絶対位相同期した内部クロック１３Ａを生
成する場合について説明したが、これに限定されるもの
ではなく、所定量だけ遅延した内部クロックを生成する
ようにしてもよい。この場合、加算データ６には、その
遅延分を含む必要がある。
ロック１１と絶対位相同期した内部クロック１３Ａを生
成する場合について説明したが、これに限定されるもの
ではなく、所定量だけ遅延した内部クロックを生成する
ようにしてもよい。この場合、加算データ６には、その
遅延分を含む必要がある。
【００３２】次に、本発明の実施例について説明する。
例えば、パーソナルコンピュータなどで用いられるラム
バスＤＲＡＭ（以下、ＲＤＲＡＭという）では、シンク
ロナスＤＲＡＭと同様にクロック同期で動作するＤＲＡ
Ｍであるが、シンクロナスＤＲＡＭよりも高速なクロッ
クでの動作を可能とするため、各ＲＤＲＡＭには、本発
明と同様のデジタルＤＬＬ回路が搭載される。
例えば、パーソナルコンピュータなどで用いられるラム
バスＤＲＡＭ（以下、ＲＤＲＡＭという）では、シンク
ロナスＤＲＡＭと同様にクロック同期で動作するＤＲＡ
Ｍであるが、シンクロナスＤＲＡＭよりも高速なクロッ
クでの動作を可能とするため、各ＲＤＲＡＭには、本発
明と同様のデジタルＤＬＬ回路が搭載される。
【００３３】図７はラムバスＤＲＡＭの使用例を示す説
明図である。ここでは、ＲＤＲＡＭ８１〜８ＮがＲＩＭ
Ｍと呼ばれるラムバスモジュール８０上に、８個あるい
は１６個という単位で実装され、パーソナルコンピュー
タなどのマザーボード７０のクロック発生部７１から供
給されるくろっくに応じて、同じくマザーボード７０の
コントロール部７２との間でデータをやり取りするもの
となっている。
明図である。ここでは、ＲＤＲＡＭ８１〜８ＮがＲＩＭ
Ｍと呼ばれるラムバスモジュール８０上に、８個あるい
は１６個という単位で実装され、パーソナルコンピュー
タなどのマザーボード７０のクロック発生部７１から供
給されるくろっくに応じて、同じくマザーボード７０の
コントロール部７２との間でデータをやり取りするもの
となっている。
【００３４】ここで、各ＲＤＲＡＭ８１〜８Ｎおよびコ
ントロール部７２では、配線長に応じてクロックにわず
かに遅延が生じるが、より高速なクロックに同期してデ
ータをやり取りする場合は、この遅延によるデータ転送
エラーが発生する。したがって、図７に示すように、各
ＲＤＲＡＭ８１〜８Ｎでは、クロック発生部７１側から
コントロール部７２側へ供給されるクロックすなわち出
力用クロック７３に同期してコントロール部７２へデー
タを出力することにより、遅延によるデータ転送エラー
を回避している。
ントロール部７２では、配線長に応じてクロックにわず
かに遅延が生じるが、より高速なクロックに同期してデ
ータをやり取りする場合は、この遅延によるデータ転送
エラーが発生する。したがって、図７に示すように、各
ＲＤＲＡＭ８１〜８Ｎでは、クロック発生部７１側から
コントロール部７２側へ供給されるクロックすなわち出
力用クロック７３に同期してコントロール部７２へデー
タを出力することにより、遅延によるデータ転送エラー
を回避している。
【００３５】また、各ＲＤＲＡＭ８１〜８Ｎでは、コン
トロール部７２側からクロック発生部７１側に折り返さ
れたクロックすなわち入力用クロック７４に同期してコ
ントロール部７２からのデータを入力することにより、
遅延によるデータ転送エラーを回避している。
トロール部７２側からクロック発生部７１側に折り返さ
れたクロックすなわち入力用クロック７４に同期してコ
ントロール部７２からのデータを入力することにより、
遅延によるデータ転送エラーを回避している。
【００３６】したがって、各ＲＤＲＡＭ８１〜８Ｎの内
部では、外部から供給される出力用クロック７３あるい
は入力用クロック７４に同期した内部クロックが必要と
なる。ここで、コントロール部７２との間でデータを高
速に（例えば１．２ｎｓごとに）やり取りするため、単
純にこれら外部からのクロックをバッファして用いた場
合は、バッファの遅延時間（通常、１ｎｓ前後）により
データ転送エラーが発生する。
部では、外部から供給される出力用クロック７３あるい
は入力用クロック７４に同期した内部クロックが必要と
なる。ここで、コントロール部７２との間でデータを高
速に（例えば１．２ｎｓごとに）やり取りするため、単
純にこれら外部からのクロックをバッファして用いた場
合は、バッファの遅延時間（通常、１ｎｓ前後）により
データ転送エラーが発生する。
【００３７】このようなことから、一般には、各ＲＤＲ
ＡＭ８１〜８Ｎの内部に、本発明と同様のデジタルＤＬ
Ｌ回路を設けて、外部からのクロック（すなわち図１，
８の外部クロック１１）に位相同期した内部クロック
（すなわち図１，８の内部クロック１３）を生成して用
いるものとなっている。また、内部クロックとして出力
用と入力用とが個別に必要となるが、これら出力用クロ
ックと入力用クロックとの遅延量が固定的であることか
ら、出力用クロックを所定量だけ遅延させることにより
入力用クロックを生成できる。
ＡＭ８１〜８Ｎの内部に、本発明と同様のデジタルＤＬ
Ｌ回路を設けて、外部からのクロック（すなわち図１，
８の外部クロック１１）に位相同期した内部クロック
（すなわち図１，８の内部クロック１３）を生成して用
いるものとなっている。また、内部クロックとして出力
用と入力用とが個別に必要となるが、これら出力用クロ
ックと入力用クロックとの遅延量が固定的であることか
ら、出力用クロックを所定量だけ遅延させることにより
入力用クロックを生成できる。
【００３８】ここで、各ＲＤＲＡＭ８１〜８Ｎでは、出
力用クロック７３から入力用クロック７４までの遅延量
がそれぞれ異なることから、出力用クロック７３を遅延
させて入力用の内部クロックを生成する場合、各ＲＤＲ
ＡＭ８１〜８Ｎ内部のデジタルＤＬＬ回路に対してその
遅延量を個別に設定する必要があり、従来では、これら
遅延量を各デジタルＤＬＬ回路のダミー遅延回路３（図
８参照）により、ＲＤＲＡＭの製造時に調整していた。
力用クロック７３から入力用クロック７４までの遅延量
がそれぞれ異なることから、出力用クロック７３を遅延
させて入力用の内部クロックを生成する場合、各ＲＤＲ
ＡＭ８１〜８Ｎ内部のデジタルＤＬＬ回路に対してその
遅延量を個別に設定する必要があり、従来では、これら
遅延量を各デジタルＤＬＬ回路のダミー遅延回路３（図
８参照）により、ＲＤＲＡＭの製造時に調整していた。
【００３９】本発明では、図１に示すように、デジタル
量で示される加算データ６を変更することにより遅延量
を調整することができるため、例えば、すでにマザーボ
ード８０に実装された各ＲＤＲＡＭ８１〜８Ｎを初期化
する際に、各ＲＤＲＡＭ８１〜８Ｎに個別の加算データ
６をコントロール部７２から設定することにより、シス
テムとして最適な遅延量を各ＲＤＲＡＭ８１〜８Ｎに容
易に設定できる。
量で示される加算データ６を変更することにより遅延量
を調整することができるため、例えば、すでにマザーボ
ード８０に実装された各ＲＤＲＡＭ８１〜８Ｎを初期化
する際に、各ＲＤＲＡＭ８１〜８Ｎに個別の加算データ
６をコントロール部７２から設定することにより、シス
テムとして最適な遅延量を各ＲＤＲＡＭ８１〜８Ｎに容
易に設定できる。
【００４０】また、初期化時、加算データ６を少しずつ
変化させ、得られた内部クロックの位相をチェックする
ことにより、位相の最適化を行うようにしてもよく、こ
れにより、各ＲＤＲＡＭ８１〜８Ｎの実装環境に応じた
位相の内部クロックを容易に生成できる。
変化させ、得られた内部クロックの位相をチェックする
ことにより、位相の最適化を行うようにしてもよく、こ
れにより、各ＲＤＲＡＭ８１〜８Ｎの実装環境に応じた
位相の内部クロックを容易に生成できる。
【００４１】
【発明の効果】以上説明したように、本発明は、絶対位
相同期用と位相遅延用の２つのクロック混合回路を別個
に設け、位相遅延用のクロック混合回路に対して、絶対
位相同期用のクロック混合回路の位相制御量に、所望の
デジタル位相制御量だけ加算して与えるようにしたもの
である。したがって、従来のダミー遅延回路を用いた場
合と比較して、遅延クロックの波形悪化などによる遅延
量増加の限度がなく、広範囲で任意の位相を内部クロッ
クを生成できる。
相同期用と位相遅延用の２つのクロック混合回路を別個
に設け、位相遅延用のクロック混合回路に対して、絶対
位相同期用のクロック混合回路の位相制御量に、所望の
デジタル位相制御量だけ加算して与えるようにしたもの
である。したがって、従来のダミー遅延回路を用いた場
合と比較して、遅延クロックの波形悪化などによる遅延
量増加の限度がなく、広範囲で任意の位相を内部クロッ
クを生成できる。
【図１】 本発明の一実施の形態によるデジタルＤＬＬ
回路のブロック図である。
回路のブロック図である。
【図２】 分周回路の構成例を示す説明図である。
【図３】 クロック混合回路の構成例を示す説明図であ
る。
る。
【図４】 位相判定回路の構成例を示す説明図である。
【図５】 デジタル位相量出力回路の構成例を示す説明
図である。
図である。
【図６】 本発明の動作を示す説明図である。
【図７】 ラムバスＤＲＡＭの使用例を示す説明図であ
る。
る。
【図８】 従来のデジタルＤＬＬ回路のブロック図であ
る。
る。
【図９】 分周回路のクロック出力例を示すタイミング
チャートである。
チャートである。
【図１０】 デジタル位相量出力回路の動作を示す説明
図である。
図である。
【図１１】 従来のデジタルＤＬＬ回路の動作を示す説
明図である。
明図である。
【図１２】 ダミー遅延回路の構成例を示す説明図であ
る。
る。
１…分周回路、２Ａ…クロック混合回路（絶対位相同期
用）、２Ｂ…クロック混合回路（位相遅延用）、４…位
相判定回路、５…デジタル位相量出力回路、６…加算デ
ータ、７…加算回路、１１…外部クロック、１２…分周
クロック、１３Ａ…内部クロック（絶対位相同期用）、
１３Ｂ…内部クロック（出力用）、１５…基準電圧、１
６…位相判定信号、１７Ａ…クロック選択信号（絶対位
相同期用）、１７Ｂ…クロック選択信号（位相遅延
用）、１８Ａ…位相信号（絶対位相同期用）、１８Ｂ…
位相信号（位相遅延用）。
用）、２Ｂ…クロック混合回路（位相遅延用）、４…位
相判定回路、５…デジタル位相量出力回路、６…加算デ
ータ、７…加算回路、１１…外部クロック、１２…分周
クロック、１３Ａ…内部クロック（絶対位相同期用）、
１３Ｂ…内部クロック（出力用）、１５…基準電圧、１
６…位相判定信号、１７Ａ…クロック選択信号（絶対位
相同期用）、１７Ｂ…クロック選択信号（位相遅延
用）、１８Ａ…位相信号（絶対位相同期用）、１８Ｂ…
位相信号（位相遅延用）。
Claims (2)
- 【請求項１】 所定の外部クロックの位相をデジタル位
相制御量に基づいて制御することにより任意の位相のク
ロックを生成するデジタルＤＬＬ回路において、 第１のデジタル位相制御量を調整することにより外部ク
ロックと同期した第１の内部クロックを生成する位相同
期手段と、 この位相同期手段により外部クロックと同期した第１の
内部クロックが得られたときの第１のデジタル位相制御
量に対して所望の位相制御量を加算して第２のデジタル
位相制御量を出力する加算手段と、 この加算手段からの第２のデジタル位相制御量に基づい
て外部クロックから前記所望の位相制御量だけ遅延した
第２の内部クロックを生成する位相遅延手段とを備える
ことを特徴とするデジタルＤＬＬ回路。 - 【請求項２】 請求項１記載のデジタルＤＬＬ回路にお
いて、 位相同期手段は、外部クロックと遅延なく絶対同期した
第１の内部クロックを生成することを特徴とするデジタ
ルＤＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29086598A JP3180780B2 (ja) | 1998-10-13 | 1998-10-13 | デジタルｄｌｌ回路 |
| US09/413,726 US6239633B1 (en) | 1998-10-13 | 1999-10-07 | Digital DLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29086598A JP3180780B2 (ja) | 1998-10-13 | 1998-10-13 | デジタルｄｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000124795A JP2000124795A (ja) | 2000-04-28 |
| JP3180780B2 true JP3180780B2 (ja) | 2001-06-25 |
Family
ID=17761506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29086598A Expired - Fee Related JP3180780B2 (ja) | 1998-10-13 | 1998-10-13 | デジタルｄｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6239633B1 (ja) |
| JP (1) | JP3180780B2 (ja) |
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|---|---|---|---|---|
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| JP4392678B2 (ja) * | 2000-04-18 | 2010-01-06 | エルピーダメモリ株式会社 | Ｄｌｌ回路 |
| JP4573007B2 (ja) * | 2000-07-13 | 2010-11-04 | エルピーダメモリ株式会社 | Ｄｌｌ回路、及び、ｄｌｌ制御方法 |
| JP3450293B2 (ja) | 2000-11-29 | 2003-09-22 | Ｎｅｃエレクトロニクス株式会社 | クロック制御回路及びクロック制御方法 |
| US6643755B2 (en) * | 2001-02-20 | 2003-11-04 | Koninklijke Philips Electronics N.V. | Cyclically sequential memory prefetch |
| DE10117891A1 (de) | 2001-04-10 | 2002-10-24 | Infineon Technologies Ag | Integrierter Taktgenerator, insbesondere zum Ansteuern eines Halbleiterspeichers mit einem Testsignal |
| US6930525B2 (en) * | 2002-06-12 | 2005-08-16 | Micron Technology, Inc. | Methods and apparatus for delay circuit |
| KR100546368B1 (ko) * | 2003-08-22 | 2006-01-26 | 삼성전자주식회사 | 센터링 에러를 일으키는 클럭 스큐를 자체적으로 보상하는메모리 장치 및 그 클럭 스큐 보상 방법 |
| US6927612B2 (en) * | 2003-10-10 | 2005-08-09 | Atmel Corporation | Current starved DAC-controlled delay locked loop |
| JP5798442B2 (ja) | 2011-10-21 | 2015-10-21 | キヤノン株式会社 | クロック分配回路及びクロック分配回路の形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3688392B2 (ja) * | 1996-05-31 | 2005-08-24 | 三菱電機株式会社 | 波形整形装置およびクロック供給装置 |
-
1998
- 1998-10-13 JP JP29086598A patent/JP3180780B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-07 US US09/413,726 patent/US6239633B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000124795A (ja) | 2000-04-28 |
| US6239633B1 (en) | 2001-05-29 |
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