JP3652277B2 - 遅延同期回路用遅延調整回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、主としてクロック同期式の半導体集積回路間等に搭載されると共に、外部制御信号に基づいて内部回路で用いる内部クロック信号を外部クロック信号に同期させるための遅延同期回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ／以下、ＤＬＬとする）に適用されて粗い間隔の遅延量調整及び細かい間隔の遅延量調整を行う機能を備えたＤＬＬ用遅延調整回路に関する。
【０００２】
【従来の技術】
従来、この種のＤＬＬ用遅延調整回路では、近年の半導体集積回路に要求される高速化や低電力化に伴い、出力遅延誤差（ジッタ−）等に代表される各種規格基準の許容範囲が非常に小さくなる傾向にある。
【０００３】
図１６は、従来のＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。このＤＬＬ用遅延調整回路は、入力クロック信号ＣＬＫ−ＩＮに対して粗い間隔の遅延量調整を行うために細かい間隔の遅延量調整の最大遅延値を持つ複数（ここでは３個）の第１の遅延素子Ｄ１〜Ｄ３を選択回路（セレクター）Ｓに直列接続すると共に、選択回路Ｓの出力側に細かい間隔の遅延量調整を行うための第２の遅延素子ＦＡを接続した上、遅延素子Ｄ１〜Ｄ３及び選択回路Ｓに対して入力クロック信号ＣＬＫ・ＩＮを入力させることで各遅延素子Ｄ１〜Ｄ３から得られる遅延出力をそれぞれ選択回路Ｓに入力させると共に、各遅延素子Ｄ１〜Ｄ３から得られる遅延出力を粗い間隔の遅延量として選択制御するための第１の遅延制御信号Ａ１，Ａ２を外部から選択回路Ｓに入力させ、且つ第２の遅延素子ＦＡに対して細かい間隔の遅延量を設定するための第２の遅延制御信号Ｂ１，Ｂ２，Ｂ３，Ｂ４を外部から入力させる回路構成とし、第１の遅延制御信号Ａ１，Ａ２により選択回路Ｓで選択した各遅延素子Ｄ１〜Ｄ３からの粗調遅延の出力として得られる粗い間隔の遅延量に対して第２の遅延制御信号Ｂ１，Ｂ２，Ｂ３，Ｂ４により第２の遅延素子ＦＡで設定される細かい間隔の遅延量を加えたものを出力クロック信号ＣＬＫ・ＯＵＴとして取得可能になっている。
【０００４】
因みに、このＤＬＬ用遅延調整回路において、選択回路Ｓに入力される入力クロック信号ＣＬＫ・ＩＮ及び第１の遅延制御信号Ａ１，Ａ２は粗い間隔の遅延量を調整するための遅延量粗調整用入力信号系Ｌ１とみなせ、第２の遅延制御信号Ｂ１，Ｂ２，Ｂ３，Ｂ４は細かい間隔の遅延量を調整するための遅延量微調整用入力信号系Ｌ２とみなすことができる。
【０００５】
図１７は、このＤＬＬ用遅延調整回路における粗い間隔の遅延量調整，細かい間隔の遅延量調整，及びそれらの遅延量調整動作による最終クロックトータル遅延量の出力波形の関係を示したタイミングチャートである。ここでは、細かい間隔の遅延量調整を０．２ｎｓ刻みで最大１ｎｓとして行った場合、細かい間隔の遅延量調整の繰り上がりとして粗い間隔の遅延量調整が行われ、これらの遅延量を加えた最終クロックトータル遅延量で出力クロック信号ＣＬＫ・ＯＵＴが得られることを示している。
【０００６】
因みに、ＤＬＬ用遅延調整に関連したその他の周知技術としては、例えば特開２００１−５６７２３号公報に開示された「半導体集積回路」等が挙げられ、位相同期回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ／ＰＬＬと呼ばれる）の遅延調整に関連した周知技術としては特開平１１−１６８３７６号公報に開示された「連続的に調整可能な遅延ロック・ループ」や特開２０００−３２３９６９号公報に開示された「ディジタルＰＬＬ装置及びそのディレイラインの制御方法」等が挙げられ、一般的な高速デジタル回路向けの遅延量調整に関連した周知技術としては、特開平３−３５６１３号公報に開示された「遅延調整回路」等が挙げられる。
【０００７】
【発明が解決しようとする課題】
上述の図１６に示したＤＬＬ用遅延調整回路の場合、例えば図１８を参照すれば、選択回路Ｓにおけるデータとなる入力クロック信号ＣＬＫ・ＩＮが遅延素子Ｄ１，Ｄ２を通ることにより得られる信号（選択回路Ｓ上の入力端子名Ｄ１，Ｄ２で得られる）の変化点とこれらの信号に対する切替え動作を示す選択信号である遅延制御信号Ａ２（“０１”区間）：Ａ１（“１０”区間）との関係が動作処理上において図示のようなタイミングで発生すると、出力信号（選択回路Ｓ上の出力端子名Ｙから得られる）にはノイズが発生する。
【０００８】
又、図１７で説明した遅延量調整の処理動作が正常に行われない場合、出力クロック信号ＣＬＫ・ＯＵＴにおける最終クロックトータル遅延量には図１９に示されるように出力遅延誤差が発生する。即ち、図１９では、粗い間隔の遅延量調整の処理動作が正常に行われない場合、上述した遅延量粗調整用入力信号系Ｌ１に係る粗い間隔の遅延量調整の波形に対して遅延量微調整用入力信号系Ｌ２に係る細かい間隔の遅延量調整の波形のタイミングがずれて遅れたとき（細かい間隔の遅延量調整の選択と粗い間隔の遅延量調整の選択のタイミングが同じでないとき）、最終クロックトータル遅延量に１ｎｓ，２ｎｓの出力遅延誤差が生じた状態で出力クロック信号ＣＬＫ・ＯＵＴが得られることを示している。
【０００９】
このような選択回路Ｓの出力に発生するノイズや遅延素子ＦＡの出力クロック信号ＣＬＫ・ＯＵＴに発生する出力遅延誤差を対処すべく、全部の遅延制御信号Ａ１，Ａ２，Ｂ１〜Ｂ４を出力クロック信号ＣＬＫ・ＯＵＴでリタイミングして制御することも可能であるが、こうした場合には選択回路Ｓの出力から遅延素子ＦＡの出力クロック信号ＣＬＫ・ＯＵＴが得られるまでの到達時間でリタイミングにかかる時間分を確保することが必要となるため、これが高速動作処理を維持する上で多大な悪影響を及ぼしてしまう。
【００１０】
要するに、従来のＤＬＬ用遅延調整回路の場合、機能構成上において遅延制御信号による切替え時のノイズ発生や出力遅延誤差発生を防止した上で高速動作処理化を具現し難いものとなっている。
【００１１】
本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、遅延制御信号による切替え時のノイズ発生や出力遅延誤差発生を防止した上で高速動作処理化を具現し得るＤＬＬ用遅延調整回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明によれば、入力クロック信号に対して粗い間隔の遅延量調整を行うために細かい間隔の遅延量調整の最大遅延値を持つ互いに接続された複数の第１の遅延素子を選択回路に接続すると共に、該選択回路の出力側に細かい間隔の遅延量調整を行うための第２の遅延素子を接続した上、該複数の第１の遅延素子及び該選択回路に対して該入力クロック信号を入力させることで該複数の第１の遅延素子から得られる遅延出力をそれぞれ該選択回路に入力させると共に、該複数の第１の遅延素子から得られる遅延出力を粗い間隔の遅延量として選択制御するための第１の遅延制御信号を外部から該選択回路に入力させ、且つ該第２の遅延素子に対して細かい間隔の遅延量を設定するための第２の遅延制御信号を外部から入力させる回路構成を有し、更に該第１の遅延制御信号により該選択回路で選択した該複数の第１の遅延素子からの粗調遅延の出力として得られる粗い間隔の遅延量に対して該第２の遅延制御信号により該第２の遅延素子で設定される細かい間隔の遅延量を加えたものを出力クロック信号として取得可能なＤＬＬ用遅延調整回路において、選択回路として少なくとも２以上の複数個のものを複数の第１の遅延素子に対してそれぞれ奇数段，偶数段の２系統に分けられるように接続すると共に、該奇数段の選択回路と該偶数段の選択回路とを介して該複数の第１の遅延素子の選択されたものから粗い間隔の遅延量調整として互いの遅延差が細かい間隔の遅延量調整の最大遅延値を示す２系統の粗調遅延の出力が選択可能に得られるように構成された粗い間隔の遅延量調整を行うための遅延粗調整用回路部と、２系統の粗調遅延の出力をそれぞれ入力して相反する動作で２系統の細かい間隔の遅延量調整を選択可能に行って出力クロック信号を得るために第２の遅延素子を２系統分具備して構成された細かい間隔の遅延量調整を行うための遅延細調整用回路部とを有し、第１の遅延制御信号は、奇数段の選択回路と偶数段の選択回路とに対してそれぞれ複数の第１の遅延素子の遅延出力を選択できるように区別されて伝送されると共に、２系統の細かい間隔の遅延量調整の遅延差が同じになったときに２系統の粗調遅延の出力を切替える制御を行うＤＬＬ用遅延調整回路が得られる。
【００１３】
又、本発明によれば、上記ＤＬＬ用遅延調整回路において、遅延粗調整用回路部は、奇数段の選択回路と偶数段の選択回路とによる選択機能と複数の第１の遅延素子による細かい間隔の遅延量調整機能とを合わせ持った複数の遅延選択回路から成るものであって、且つ該奇数段の遅延選択回路と該偶数段の遅延選択回路とは、それぞれ入力クロック信号に従って外部からのＨＩＧＨレベル信号に応じて出力動作する第１の遅延選択回路と、入力クロック信号に従って第１の遅延制御信号に応じて出力動作する第２の遅延選択回路と、外部からのＬＯＷレベル信号に応じて出力動作する第３の遅延選択回路とを組み合わせて接続して構成されるＤＬＬ用遅延調整回路が得られる。
【００１４】
更に、本発明によれば、上記何れかのＤＬＬ用遅延調整回路において、２系統の第２の遅延素子から出力される出力クロック信号をそれぞれ入力したものの何れか一方を第２の遅延制御信号に同期して生成される外部からのイネーブル信号に基づいて選択可能に出力する出力選択回路を備えたＤＬＬ用遅延調整回路、或いは２系統の第２の遅延素子は、第２の遅延制御信号に同期して生成される外部からのイネーブル信号に基づいて出力動作が切替え選択可能であるＤＬＬ用遅延調整回路が得られる。後者のＤＬＬ用遅延調整回路において、イネーブル信号は、２系統の第２の遅延素子のうちの一方のものに正転状態のものが伝送され、且つ他方のものに反転状態のものが伝送され、第２の遅延制御信号は、２系統の第２の遅延素子のうちの一方のものに反転状態のものが伝送され、且つ他方のものに正転状態のものが伝送されることは好ましい。
【００１５】
加えて、本発明によれば、上記何れかのＤＬＬ用遅延調整回路において、２系統の第２の遅延素子は、第２の遅延制御信号として伝送されるグレイ・コードに基づいて出力動作が切替え可能であるＤＬＬ用遅延調整回路か、或いは２系統の第２の遅延素子は、第２の遅延制御信号として伝送されるバイナリ・コードに基づいて出力動作が切替え可能であるＤＬＬ用遅延調整回路が得られる。
【００１６】
【発明の実施の形態】
以下に幾つかの実施例を挙げ、本発明のＤＬＬ用遅延調整回路について、図面を参照して詳細に説明する。
【００１７】
図１は、本発明の実施例１に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。
【００１８】
このＤＬＬ用遅延調整回路の場合、入力クロック信号ＣＬＫ−ＩＮに対して細かい間隔の遅延量調整の最大遅延値を持つ互いに接続された複数（ここでも３個）の第１の遅延素子Ｄ１〜Ｄ３に対してそれぞれ奇数段，偶数段の２系統に分けられるように総計６個の選択回路（セレクター）Ｓ１〜Ｓ６を接続すると共に、奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とを介して第１の遅延素子Ｄ１〜Ｄ３の選択されたものから粗い間隔の遅延量調整として互いの遅延差が細かい間隔の遅延量調整の最大遅延値を示す２系統の粗調遅延Ａ，Ｂの出力が選択可能に得られるように構成された粗い間隔の遅延量調整を行うための遅延粗調整用回路部と、２系統の粗調遅延Ａ，Ｂの出力をそれぞれ入力して相反する動作で２系統の細かい間隔の遅延量調整を選択可能に行って出力クロック信号ＣＬＫ・ＯＵＴを得るために２系統分の第２の遅延素子ＦＡ，ＦＢを具備して構成された細かい間隔の遅延量調整を行うための遅延細調整用回路部とを有する。
【００１９】
このうち、遅延粗調整用回路部における奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とには、それぞれ外部から第１の遅延素子Ｄ１〜Ｄ３の遅延出力を選択すると共に、遅延細調整用回路部における２系統の細かい間隔の遅延量調整の遅延差が同じになったときに２系統の粗調遅延Ａ，Ｂの出力を切替える制御を行うことができるように第１の遅延制御信号Ａ１，Ａ３，Ａ５と第１の遅延制御信号Ａ２，Ａ４，Ａ６とが区別されて伝送される。即ち、ここでの第１の遅延制御信号Ａ１〜Ａ６は、基本的に選択回路Ｓ１〜Ｓ６を選択するための選択信号として働くが、遅延粗調整用回路部では、奇数段の選択回路Ｓ１，Ｓ３，Ｓ５からの粗調遅延Ａの出力と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６からの粗調遅延Ｂの出力との遅延差が細かい間隔の遅延量調整の最大遅延値になるように第１の遅延素子Ｄ１〜Ｄ３が接続されている。
【００２０】
又、遅延細調整用回路部における第２の遅延素子ＦＡ，ＦＢには、外部から細かい間隔の遅延量を設定するための第２の遅延制御信号Ｂ１〜Ｂ４とこれらに同期して生成される出力動作を切替え選択するためのイネーブル信号ＥＮＡＢＬＥ（第２の遅延素子ＦＡ，ＦＢにおける細かい遅延量調整の出力を接続するか、或いは未接続にするかを決定するための信号）とが伝送され、これらの第２の遅延素子ＦＡ，ＦＢの出力側が結線された上で出力クロック信号ＣＬＫ・ＯＵＴが得られるようになっている。但し、ここでのイネーブル信号ＥＮＡＢＬＥは、第２の遅延素子ＦＡ，ＦＢのうちの一方のものである第２の遅延素子ＦＡに正転状態のものが伝送され、且つ他方のものである第２の遅延素子ＦＢに反転状態のものが伝送され、第２の遅延制御信号Ｂ１〜Ｂ４は、第２の遅延素子ＦＡ，ＦＢのうちの一方のものである第２の遅延素子ＦＡに反転状態のものが伝送され、且つ他方のものである第２の遅延素子ＦＢに正転状態のものが伝送される。尚、第２の遅延素子ＦＡ，ＦＢには、同じ素子構成のものを用いるものとするが、相反する動作を行わせるために第２の遅延制御信号Ｂ１〜Ｂ４による正転状態のものを第２の遅延素子ＦＢに、反転状態のものを第２の遅延素子ＦＡに伝送し、ビット接続もこれに合わせて例えば第２の遅延素子ＦＢ用のものが１〜４の接続であれば第２の遅延素子ＦＡ用のものを４〜１の接続とする。
【００２１】
即ち、このＤＬＬ用遅延調整回路では、遅延粗調整用回路部において、第１の遅延素子Ｄ１に一対の選択回路Ｓ１，Ｓ２及び第１の遅延素子Ｄ２が接続され、第１の遅延素子Ｄ２に一対の選択回路Ｓ３，Ｓ４及び第１の遅延素子Ｄ３が接続され、第１の遅延素子Ｄ３に一対の選択回路Ｓ５，Ｓ６が接続された上、入力クロック信号を第１の遅延素子Ｄ１〜Ｄ３経由で順次選択回路Ｓ１，Ｓ２、選択回路Ｓ３，Ｓ４、選択回路Ｓ５，Ｓ６に入力させることで第１の遅延素子Ｄ１〜Ｄ３から得られる遅延出力をそれぞれ奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とに入力可能とすると共に、第１の遅延素子Ｄ１〜Ｄ３から得られる遅延出力を粗い間隔の遅延量として選択制御するための第１の遅延制御信号Ａ１〜Ａ６を外部から奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とに対してそれぞれ専用に区別して遅延制御信号Ａ１，Ａ３，Ａ５、遅延制御信号Ａ２，Ａ４，Ａ６として入力させる回路構成を有し、粗い間隔の遅延量調整を行うための互いに接続された第１の遅延素子Ｄ１〜Ｄ３から得られる遅延出力をそれぞれ奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とに対して１対１で接続選択可能にした上で奇数段の選択回路Ｓ１，Ｓ３，Ｓ５から粗調遅延Ａの出力が得られ、且つ偶数段の選択回路Ｓ２，Ｓ４，Ｓ６から粗調遅延Ｂの出力が得られようにし、遅延細調整用回路部において、奇数段の選択回路Ｓ１，Ｓ３，Ｓ５に係る粗調遅延Ａの出力側に細かい間隔の遅延量調整を行うための第２の遅延素子ＦＡを接続すると共に、偶数段の選択回路Ｓ２，Ｓ４，Ｓ６に係る粗調遅延Ｂの出力側に細かい間隔の遅延量調整を行うための第２の遅延素子ＦＢを接続した上、２系統の第２の遅延素子ＦＡ，ＦＢに対して外部から細かい間隔の遅延量を設定するための第２の遅延制御信号Ｂ１〜Ｂ４（その正転信号が第２の遅延素子ＦＢに、反転信号が第２の遅延素子ＦＡに伝送される）を入力させると共に、これらの第２の遅延制御信号Ｂ１〜Ｂ４に同期した出力動作を切替え選択するためのイネーブル信号ＥＮＡＢＬＥ（その正転信号が第２の遅延素子ＦＡに、反転信号が第２の遅延素子ＦＢに伝送される）を入力させる回路構成を有することにより、第１の遅延制御信号Ａ１，Ａ３，Ａ５と第１の遅延制御信号Ａ２，Ａ４，Ａ６とにより奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とから選択出力される第１の遅延素子Ｄ１〜Ｄ３の遅延出力に係る粗調遅延Ａ，Ｂの出力として得られる粗い間隔の遅延量に対して第２の遅延制御信号Ｂ１〜Ｂ４により第２の遅延素子ＦＡ，ＦＢで設定され、且つイネーブル信号ＥＮＡＢＬＥにより第２の遅延素子ＦＡ，ＦＢの切替え動作により得られる細かい間隔の遅延量を加えたものを出力クロック信号ＣＬＫ・ＯＵＴとして取得可能になっている。
【００２２】
このような構成のＤＬＬ用遅延調整回路の場合、遅延粗調整用回路部における奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とから選択的に得られる２系統の粗調遅延Ａ，Ｂの出力を遅延細調整用回路部におけるそれぞれを相反する動作を行う２系統の細かい間隔の遅延量調整に選択的に接続する基本動作にあって、遅延細調整用回路部における２系統の細かい間隔の遅延量調整の出力の遅延差が同じになったときに第１の遅延制御信号Ａ１，Ａ３，Ａ５と第１の遅延制御信号Ａ２，Ａ４，Ａ６とにより奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とから得られる２系統の粗調遅延Ａ，Ｂの出力を切替える制御を行うことにより、粗い間隔の遅延量調整を遅延細調整用回路部における第２の遅延素子ＦＡ，ＦＢでの切替えが選択されていない側だけで行わせることができるため、切替え時にノイズが発生しても出力されずに問題とならず、高速動作の制限となっていた切替え時のノイズ発生を防止するための切替えタイミングのリタイミングにかかる時間分の確保を必要とせずに高速化が可能になる。この結果、２系統の細かい間隔の遅延量調整での切替え時の遅延差を無くし、又粗い間隔の遅延量調整の切替えタイミングを緩和することができ、遅延制御信号による切替え時のノイズ発生や出力遅延誤差発生を防止した上で高速動作処理化を具現し得るものとなる。
【００２３】
図２は、このＤＬＬ用遅延調整回路に入力される遅延制御信号（第１の遅延制御信号Ａ１〜Ａ６、第２の遅延制御信号Ｂ１〜Ｂ４）及びイネーブル信号ＥＮＡＢＬＥを生成するための制御信号生成回路の基本構成並びに細部機能を例示した回路ブロック図である。
【００２４】
この制御信号生成回路は、初段部として配備された所定のクロック（信号）及びアップ、ダウン（ＵＰ、ＤＯＷＮ）信号が入力される２系統のカウンターＡ，Ｂにおいて、カウンターＡからは４系統の出力Ｃ１〜Ｃ４を得ると共に、カウンターＢに対して繰り上がりイネーブル（信号）を出力を得るようにし、カウンターＢからは２系統の出力Ｄ１，Ｄ２を得るようにしている。又、中段部として配備された３系統のデコーダーＡ，Ｂ，Ｃにおいて、デコーダーＡではカウンターＡの４系統の出力Ｃ１〜Ｃ４に応じて第２の遅延制御信号Ｂ１〜Ｂ４並びにイネーブル信号ＥＮＡＢＬＥを生成出力し、デコーダーＢではカウンターＢの２系統の出力Ｄ１，Ｄ２に応じて６系統の第１の遅延制御信号Ａ１〜Ａ６を生成するための６系統の一方のセレクターデータ（反転状態のものを含む）を生成出力し、デコーダーＣではカウンターＢの２系統の出力Ｄ１，Ｄ２及びデコーダーＡの第２の遅延制御信号Ｂ２に応じて６系統の第１の遅延制御信号Ａ１〜Ａ６を生成するための６系統の他方のセレクターデータを生成出力する。更に、後段部として配備されたセレクターでは、デコーダーＢからの６系統の一方のセレクターデータを１選択群，デコーダーＣからの６系統の他方のセレクターデータを０選択群としてそれぞれ入力したものをデコーダーＡからのイネーブル信号ＥＮＡＢＬＥをセレクト信号として入力したものに応じて６系統の第１の遅延制御信号Ａ１〜Ａ６を生成出力する。
【００２５】
以下は、実施例１のＤＬＬ用遅延調整回路に関して、図３に示す遅延制御信号（第１の遅延制御信号Ａ１〜Ａ６、第２の遅延制御信号Ｂ１〜Ｂ４）及びイネーブル信号ＥＮＡＢＬＥのタイミングチャート、図４に示す遅延制御信号（第１の遅延制御信号Ａ１〜Ａ６、第２の遅延制御信号Ｂ１〜Ｂ４）及びイネーブル信号ＥＮＡＢＬＥによる遅延量調整の動作処理を具体的に例示した数値制御対応表（但し、ここでは粗い間隔の遅延量調整を１．０ｎｓ刻み、細かい間隔の遅延量調整を０．２ｎｓ刻みで行った場合とする）、図５に示す粗い間隔の遅延量調整時の制御動作を説明するための回路要部の拡大図、図６に示す遅延制御信号（第２の遅延制御信号Ｂ１〜Ｂ４），イネーブル信号ＥＮＡＢＬＥ，２系統の粗い間隔の遅延量調整（粗調遅延Ａ，Ｂの出力）並びに細かい間隔の遅延量調整（第２の遅延素子ＦＡ，ＦＢの出力），及びそれらの遅延量調整動作による最終クロックトータル遅延量の出力波形の関係を示したタイミングチャート（但し、ここでも細かい間隔の遅延量調整を０．２ｎｓ刻みで最大１ｎｓとして行うものとする）を参照し、基本動作を具体的に説明する。
【００２６】
先ず、ＤＬＬ用遅延調整回路において、初期設定を最短遅延とした場合、第１の遅延制御信号Ａ１〜Ａ６は全部が“１”、第２の遅延制御信号Ｂ１〜Ｂ４は全部が“０”、イネーブル信号ＥＮＡＢＬＥは“０”となる。このとき、細かい間隔の遅延量調整の遅延動作では、図４の数値制御対応表に示されるように第２の遅延素子ＦＡが最小、第２の遅延素子ＦＢが最大となる。このとき、回路上では入力クロック信号ＣＬＫ・ＩＮが選択回路Ｓ１で選択されて粗調遅延Ａの出力が得られ、この粗調遅延Ａの出力に対して第２の遅延素子ＦＡによる細かい間隔の遅延量調整が選択された結果、出力クロック信号ＣＬＫ・ＯＵＴが得られるような接続（即ち、ＣＬＫ・ＩＮ→Ｓ１→ＦＡ→ＣＬＫ・ＯＵＴの接続）となり、最短の遅延動作となる。
【００２７】
次に、ここで粗い間隔の遅延量調整の制御タイミングとして、入力クロック信号ＣＬＫ・ＩＮが第１の遅延素子Ｄ１に係る選択回路Ｓ２で選択されて粗調遅延Ｂの出力が得られ、この粗調遅延Ｂの出力に対して第２の遅延素子ＦＢによる細かい間隔の遅延量調整が選択された結果、出力クロック信号ＣＬＫ・ＯＵＴが得られるような接続（即ち、ＣＬＫ・ＩＮ→Ｄ１→Ｓ２→ＦＢ→ＣＬＫ・ＯＵＴの接続）を選択すると仮定した場合、第２の遅延素子ＦＢの遅延量が遅くなっている傾向であれば、接続されていない第２の遅延素子ＦＡ側の接続として、入力クロック信号ＣＬＫ・ＩＮが一旦第１の遅延素子Ｄ１に接続された第１の遅延素子Ｄ２に係る選択回路Ｓ３側で選択されてから選択回路Ｓ１に選択し直された上で粗調遅延Ａの出力が得られ、この粗調遅延Ａの出力に対して第２の遅延素子ＦＡによる細かい間隔の遅延量調整が選択された結果、出力クロック信号ＣＬＫ・ＯＵＴが得られるような接続（即ち、ＣＬＫ・ＩＮ→Ｄ１→Ｓ３→Ｓ１→ＦＡ→ＣＬＫ・ＯＵＴの接続）とし、逆に第２の遅延素子ＦＢの遅延量が速くなっている傾向であれば、入力クロック信号ＣＬＫ・ＩＮが選択回路Ｓ１で選択されて粗調遅延Ａの出力が得られ、この粗調遅延Ａの出力に対して第２の遅延素子ＦＡによる細かい間隔の遅延量調整が選択された結果、出力クロック信号ＣＬＫ・ＯＵＴが得られるような接続（即ち、ＣＬＫ１→Ｓ１→ＦＡ→ＣＬＫ・ＯＵＴの接続）を行うという具合いに接続パターンを変更し、接続に際して細かい間隔の遅延量調整中に細かい間隔の遅延量調整に接続されていない側の粗い間隔の遅延調整の接続を前もって切替えるようにする。尚、図３に示すタイミングチャートはこうした場合のタイミングを示すが、第２の遅延制御信号Ｂ１〜Ｂ４のビット接続１〜４以外である場合を示す“０”は図１では略図したが、図５に示される別の信号系（第２の遅延制御信号Ｂ５）により行うものとする。
【００２８】
図５に示す回路要部を参照して説明すれば、イネーブル信号ＥＮＡＢＬＥがＬＯＷレベルの“０”で第２の遅延素子ＦＢによる細かい間隔の遅延量調整の動作中に選択回路Ｓ２からの粗調遅延Ｂの出力が“０”であった場合、第２の遅延制御信号Ｂ３＝“０”により速くする傾向であれば、第１の遅延制御信号Ａ１＝“０”，第１の遅延制御信号Ａ３＝“１”とし、第２の遅延制御信号Ｂ３＝“１”により遅くする傾向であれば、第１の遅延制御信号Ａ１＝“０”，第１の遅延制御信号Ａ３＝“０”とする。又、イネーブル信号ＥＮＡＢＬＥがＨＩＧＨレベルの“１”で第２の遅延素子ＦＡによる細かい間隔の遅延量調整の動作中に選択回路Ｓ３からの粗調遅延Ａの出力が“１”であった場合、第２の遅延制御信号Ｂ３＝“０”により速くする傾向であれば、第１の遅延制御信号Ａ２＝“０”，第１の遅延制御信号Ａ４＝“１”とし、第２の遅延制御信号Ｂ３＝“１”により遅くする傾向であれば、第１の遅延制御信号Ａ２＝“０”，第１の遅延制御信号Ａ４＝“０”とする。
【００２９】
更に、第２の遅延制御信号Ｂ１〜Ｂ４により遅延量調整を変動で行う場合、図４に示されるようにイネーブル信号ＥＮＡＢＬＥが“１”で第２の遅延制御信号Ｂ１〜Ｂ４に“１”が挿入されると、細かい間隔の遅延量調整を行うための第２の遅延素子ＦＡの遅延量は大きくなり、第２の遅延素子ＦＢの遅延量は逆に小さくなる。このため、細かい間隔の遅延量調整の最大遅延値分の遅延差がある第２の遅延素子ＦＡ，ＦＢの遅延値が近付き、図４に示される遅延量の折り返しである第２の遅延素子ＦＡの遅延が大で第２の遅延素子ＦＢの遅延が小のときに接続パターンＣＬＫ・ＩＮ→Ｓ１→ＦＡ→ＣＬＫ・ＯＵＴ及びＣＬＫ・ＩＮ→Ｄ１→Ｓ２→ＦＢ→ＣＬＫ・ＯＵＴの遅延差は、細かい間隔の遅延調整の１刻み分となり、こうした第２の遅延制御信号Ｂ１〜Ｂ４の変化が無いポイントでイネーブル信号ＥＮＡＢＬＥにより接続パターンＣＬＫ・ＩＮ→Ｓ１→ＦＡ→ＣＬＫ・ＯＵＴを接続パターンＣＬＫ・ＩＮ→Ｄ１→Ｓ２→ＦＢ→ＣＬＫ・ＯＵＴに切替えるような制御を行えば、各遅延制御信号の切替えタイミングの競合を無くし、信号１本によって出力クロック信号ＣＬＫ・ＯＵＴを得るために各遅延制御信号を切替えるタイミングで発生したノイズ等の影響を及ぼすこと無く遅延調整を継続的に遂行することができる。
【００３０】
図６のタイミングチャートを参照すれば、第２の遅延制御信号Ｂ１〜Ｂ４の変化が無いポイントでイネーブル信号ＥＮＡＢＬＥにより接続パターンを切替えることにより、粗い間隔の遅延量調整（粗調遅延Ａ）の出力に対して細かい間隔の遅延量調整を行う第２の遅延素子ＦＡの出力が加えられるか、或いは粗い間隔の遅延量調整（粗調遅延Ｂ）の出力に対して細かい間隔の遅延量調整を行う第２の遅延素子ＦＢの出力が加えられて得られる最終クロックトータル遅延量を持つ出力クロック信号ＣＬＫ・ＯＵＴには、図１６に示した従来のＤＬＬ用遅延調整回路の場合に回避し難かった図１８で説明したようなノイズ発生が起きず、しかも粗い遅延量調整の切替えタイミングと細かい遅延量調整の切替えタイミングとが同一に発生することがないために高速なクロックに対応でき、図１９で説明したような出力遅延誤差も抑制低減することができる。因みに、こうした機能は周波数帯域を広げても切替えタイミングや最短遅延時間に影響を及ぼさない。
【００３１】
従って、このＤＬＬ用遅延調整回路によれば、出力クロック信号ＣＬＫ・ＯＵＴに影響のないタイミングで粗い間隔で遅延量調整を行うべく、遅延粗調整用回路部で第１の遅延素子Ｄ１〜Ｄ３に接続されてそれらの遅延出力を２系統で選択的に得るための選択回路Ｓ１〜Ｓ６を第１の遅延制御信号Ａ１〜Ａ６により切替えて２系統の粗調遅延Ａ，Ｂの出力を選択可能に得るようにして粗い間隔の遅延量調整の切替えタイミングを緩和できるようにすると共に、遅延細調整用回路部で２系統の粗調遅延Ａ，Ｂの出力に加えられて細かい間隔で遅延量調整を行うための２系統の第２の遅延素子ＦＡ，ＦＢの接続をこれらの遅延量を設定するための第２の遅延制御信号Ｂ１〜Ｂ４の変化が無いポイントでこれらの信号と同期するイネーブル信号ＥＮＡＢＬＥにより切替えるようにして粗い間隔の遅延量調整及び細かい間隔の遅延量調整に要する接続パターンを変更可能に動作切替えするようにしているので、従来の回路構成では実現困難であった遅延制御信号による切替え時のノイズ発生や出力遅延誤差発生を防止した上で広周波数帯域条件下で高速動作処理化を具現し得るものとなる。
【００３２】
図７は、本発明の実施例２に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。このＤＬＬ用遅延調整回路は、実施例１のＤＬＬ用遅延調整回路と比べ、遅延粗調整用回路部の回路構成を変更し、実施例１の場合の奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とによる選択機能と第１の遅延素子Ｄ１〜Ｄ３による細かい間隔の遅延量調整機能とを合わせ持った複数の遅延選択回路Ｓ′１〜Ｓ′１２，Ｓ′１４から成るものとしており、奇数段の遅延選択回路Ｓ′１，Ｓ′３，Ｓ′５，Ｓ′７，Ｓ′９，Ｓ′１１と偶数段の遅延選択回路Ｓ′２，Ｓ′４，Ｓ′６，Ｓ′８，Ｓ′１０，Ｓ′１２，Ｓ′１４とは、それぞれ入力クロック信号ＣＬＫ・ＩＮに従って外部からのＨＩＧＨレベル信号に応じて出力動作する第１の遅延選択回路Ｓ′１１，Ｓ′１４と、入力クロック信号ＣＬＫ・ＩＮに従って第１の遅延制御信号Ａ１，Ａ３，Ａ５、第１の遅延制御信号Ａ２，Ａ４，Ａ６に応じて出力動作する第２の遅延選択回路Ｓ′１，Ｓ′５，Ｓ′９、第２の遅延選択回路Ｓ′４，Ｓ′８，Ｓ′１２と、外部からのＬＯＷレベル信号に応じて出力動作する第３の遅延選択回路Ｓ′３，Ｓ′７、第３の遅延選択回路Ｓ′２，Ｓ′６，Ｓ′１０とを組み合わせて接続した構成となっている。
【００３３】
具体的に言えば、奇数段の遅延選択回路Ｓ′１，Ｓ′３，Ｓ′５，Ｓ′７，Ｓ′９，Ｓ′１１は、それぞれ入力クロック信号ＣＬＫ・ＩＮに従って外部からのＨＩＧＨレベル信号に応じて出力動作する第１の遅延選択回路Ｓ′１１に対して入力クロック信号ＣＬＫ・ＩＮに従って第１の遅延制御信号Ａ１，Ａ３，Ａ５に応じて出力動作する第２の遅延選択回路Ｓ′１，Ｓ′５，Ｓ′９と外部からのＬＯＷレベル信号に応じて出力動作する第３の遅延選択回路Ｓ′３，Ｓ′７とを第２の遅延選択回路Ｓ′１，Ｓ′５，Ｓ′９の間に第３の遅延選択回路Ｓ′３，Ｓ′７が介挿されるように交互に接続して構成され、偶数段の遅延選択回路Ｓ′２，Ｓ′４，Ｓ′６，Ｓ′８，Ｓ′１０，Ｓ′１２，Ｓ′１４は、それぞれ入力クロック信号ＣＬＫ・ＩＮに従って外部からのＨＩＧＨレベル信号に応じて出力動作する第１の遅延選択回路Ｓ′１４に対して入力クロック信号ＣＬＫ・ＩＮに従って第１の遅延制御信号Ａ２，Ａ４，Ａ６に応じて出力動作する第２の遅延選択回路Ｓ′４，Ｓ′８，Ｓ′１２と外部からのＬＯＷレベル信号に応じて出力動作する第３の遅延選択回路Ｓ′２，Ｓ′６，Ｓ′１０とを第３の遅延選択回路Ｓ′２，Ｓ′６，Ｓ′１０のうちの特定の第３の遅延選択回路Ｓ′２が第２の遅延素子ＦＢ側寄りに配置され、且つ第２の遅延選択回路Ｓ′４，Ｓ′８，Ｓ′１２のうちの特定の第２の遅延選択回路Ｓ′１２が第１の遅延選択回路Ｓ′１４側寄りに配置されるように交互に接続して構成される。
【００３４】
このように遅延粗調整用回路部の回路構成を変更した実施例２に係るＤＬＬ用遅延調整回路の場合も、動作処理上は概ね実施例１の場合と同様に遅延粗調整用回路部から２系統の粗調遅延Ａ，Ｂの出力が得られ、作用効果も同等に得られるために細部の説明を省略するが、この構成の場合には実施例１の場合のように遅延粗調整用回路部において第１の遅延素子Ｄ１〜Ｄ３と選択回路Ｓ１〜Ｓ６とを組み合わせて配備する必要がなく、実施例１の場合と比べて回路構成の配備に必要な電子部品の種類を削減できるため、部品管理や組み立てが簡易化される。
【００３５】
図８は、本発明の実施例３に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。このＤＬＬ用遅延調整回路は、実施例１のＤＬＬ用遅延調整回路と比べ、遅延粗調整用回路部の回路構成を変更し、実施例１の場合に用いた３個の第１の遅延素子Ｄ１〜Ｄ３以外に別の第１の遅延素子Ｄ′１，Ｄ′２を増設すると共に、奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とによる選択機能を簡素化して奇数段，偶数段の２系統のみの選択回路（セレクター）Ｓ７，Ｓ８を配備して構成されている。
【００３６】
具体的に言えば、最初に入力クロック信号ＣＬＫ・ＩＮが入力される第１の遅延素子Ｄ１の出力側に第１の遅延素子Ｄ′１及び選択回路Ｓ８を接続し、第１の遅延素子Ｄ′１の出力側に第１の遅延素子Ｄ２及び選択回路Ｓ７を接続し、第１の遅延素子Ｄ２の出力側に第１の遅延素子Ｄ′２及び選択回路Ｓ８を接続し、第１の遅延素子Ｄ′２の出力側に第１の遅延素子Ｄ３及び選択回路Ｓ７を接続し、第１の遅延素子Ｄ３の出力側に選択回路Ｓ８を接続した上、奇数段の選択回路Ｓ７には奇数段の第１の遅延制御信号Ａ１，Ａ３，Ａ５、入力クロック信号ＣＬＫ・ＩＮ、及び第１の遅延素子Ｄ′１，Ｄ′２の出力を纏めて入力し、偶数段の選択回路Ｓ８には偶数段の第１の遅延制御信号Ａ２，Ａ４，Ａ６、及び第１の遅延素子Ｄ１，Ｄ２，Ｄ３の出力を纏めて入力する回路構成とした上、奇数段の第１の遅延制御信号Ａ１，Ａ３，Ａ５により奇数段の選択回路Ｓ７で第１の遅延素子Ｄ′１，Ｄ′２の遅延出力を選択することで粗調遅延Ａの出力を得ると共に、偶数段の第１の遅延制御信号Ａ２，Ａ４，Ａ６により偶数段の選択回路Ｓ８で第１の遅延素子Ｄ１，Ｄ２，Ｄ３の遅延出力を選択することで粗調遅延Ｂの出力を得るように構成されている。
【００３７】
このように遅延粗調整用回路部の回路構成を変更した実施例３に係るＤＬＬ用遅延調整回路の場合も、動作処理上は概ね実施例１の場合と同様に遅延粗調整用回路部から２系統の粗調遅延Ａ，Ｂの出力が得られ、作用効果も同等に得られるために細部の説明を省略するが、この構成の場合には実施例１の場合のように遅延粗調整用回路部において第１の遅延素子Ｄ１〜Ｄ３と選択回路Ｓ１〜Ｓ６とを組み合わせて配備する必要がなく、粗い遅延量調整を増設した第１の遅延素子Ｄ１〜Ｄ３，Ｄ′１，Ｄ′２で行い、その遅延量の出力を削減された選択回路Ｓ７，Ｓ８で纏めて入力した上で粗調遅延Ａ，Ｂの出力を得るため、実施例１の場合と比べて選択回路Ｓ７，Ｓ８に関する部品点数を削減できるため、遅延粗調整用回路部における回路構成並びに組み立てが簡易化される。
【００３８】
図９は、本発明の実施例４に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。このＤＬＬ用遅延調整回路は、実施例３のＤＬＬ用遅延調整回路と比べ、遅延粗調整用回路部の回路構成における２系統の選択回路Ｓ７，Ｓ８をそれぞれ３−ＳＴＡＴＥ回路構成に代用して変更した点のみが相違している。
【００３９】
このように遅延粗調整用回路部の回路構成を変更した実施例４に係るＤＬＬ用遅延調整回路の場合も、動作処理上及び作用効果上は実施例３の場合と同様であるので、細部の説明を省略するが、この構成の場合には実施例３の場合と比べて２系統の選択回路Ｓ７，Ｓ８に代用される３−ＳＴＡＴＥ回路を適用しているため、実施例３の場合よりも遅延時間を短縮することができる。
【００４０】
図１０は、本発明の実施例５に係るＤＬＬ用遅延調整回路の要部構成を概略的に示した回路ブロック図である。このＤＬＬ用遅延調整回路は、実施例１のＤＬＬ用遅延調整回路の遅延細調整用回路部における回路構成を変更し、イネーブル信号ＥＮＡＢＬＥで２系統の第２の遅延素子ＦＡ，ＦＢの出力動作を切替える代わりに２系統の第２の遅延素子ＦＡ，ＦＢから出力される出力クロック信号ＣＬＫ・ＯＵＴをそれぞれ入力したものの何れか一方を第２の遅延制御信号Ｂ１〜Ｂ４に同期して生成される外部からのイネーブル信号ＥＮＡＢＬＥに基づいて選択可能に出力する出力選択回路Ｓ″を備えた構成となっている。
【００４１】
このように遅延細調整用回路部の回路構成を変更した実施例５に係るＤＬＬ用遅延調整回路の場合も、動作処理上及び作用効果上は実施例１の場合と同様であるので、細部の説明を省略する。尚、ここでの遅延細調整用回路部における変更された回路構成は、先の実施例１〜４のＤＬＬ用遅延調整回路における何れの遅延細調整用回路部に対しても適用することができる。
【００４２】
図１１は、実施例１に係るＤＬＬ用遅延調整回路を用いて構成された発振器の基本構成を概略的に示した回路ブロック図である。この発振器は、実施例１のＤＬＬ用遅延調整回路を使用して第１の遅延制御信号Ａ１〜Ａ６、第２の遅延制御信号Ｂ１〜Ｂ４、及びイネーブル信号ＥＮＡＢＬＥを入力すると共に、出力クロック信号ＣＬＫ・ＯＵＴの反転させたものを入力クロック信号ＣＬＫ・ＩＮとして接続することにより構成されるもので、発振幅や発振周波数が変わっても第１の遅延制御信号Ａ１〜Ａ６及び第２の遅延制御信号Ｂ１〜Ｂ４で粗い間隔の遅延量調整及び細かい間隔の遅延量調整に要する接続パターンを変更可能に動作切替えすることで即座に対応することが可能となっている。
【００４３】
図１２は、本発明の実施例６に係るＤＬＬ用遅延調整回路の要部構成を概略的に示した回路ブロック図である。このＤＬＬ用遅延調整回路は、実施例１のＤＬＬ用遅延調整回路の遅延細調整用回路部における第２の遅延制御信号Ｂ１〜Ｂ４に係る回路構成を変更し、粗調遅延Ａ，Ｂの出力が入力される２系統の第２の遅延素子ＦＡ，ＦＢを第２の遅延制御信号Ｂ１〜Ｂ４として伝送されるグレイ・コードに基づいて出力動作を切替え可能に構成したものである。
【００４４】
具体的に言えば、ここでの遅延細調整用回路部は、第２の遅延素子ＦＡに対して第２の遅延制御信号Ｂ１〜Ｂ３の正転状態のものと第２の遅延制御信号Ｂ４の反転状態のものとが伝送され、第２の遅延素子ＦＢに対して第２の遅延制御信号Ｂ２〜Ｂ４の正転状態のものと第２の遅延制御信号Ｂ１の反転状態のものとが伝送されるように回路構成されている。
【００４５】
図１３は、この実施例６に係るＤＬＬ用遅延調整回路におけるグレイ・コードの第２の遅延制御信号Ｂ１〜Ｂ４による遅延量調整の動作処理を具体的に例示した数値制御対応表である。ここでは、細かい間隔の遅延量調整を０．２ｎｓ刻みで行うものとして、第２の遅延素子ＦＡ，ＦＢの遅延量設定を行うための第２の遅延制御信号Ｂ１〜Ｂ４にグレイ・コードを適用した場合、例えば第２の遅延制御信号Ｂ３を反転するだけで第２の遅延制御信号Ｂ１〜Ｂ３と相反する値となり、第２の遅延制御信号Ｂ４をイネーブルにすることで実施例１の場合と同様な動作処理を行わせ得ることを示している。又、実施例１の回路構成では第２の遅延素子ＦＡ，ＦＢによる細かい間隔の遅延量調整への接続に対して第２の遅延制御信号Ｂ１〜Ｂ４のビットを置き換えていたが、ここでは同じビット接続のままで良い。これにより、図１２に示されるような回路構成とすることで実施例１の場合と同じ動作処理を行わせ、同等な作用効果が得られる。
【００４６】
従って、このように遅延細調整用回路部の回路構成を変更した実施例６に係るＤＬＬ用遅延調整回路の場合も、動作処理及び作用効果は実施例１の場合と同様となるが、ここでの遅延細調整用回路部における変更された回路構成についても、先の実施例１〜４のＤＬＬ用遅延調整回路における何れの遅延細調整用回路部に対して適用することができる。
【００４７】
図１４は、本発明の実施例７に係るＤＬＬ用遅延調整回路の要部構成を概略的に示した回路ブロック図である。このＤＬＬ用遅延調整回路は、実施例１のＤＬＬ用遅延調整回路の遅延細調整用回路部における第２の遅延制御信号Ｂ１〜Ｂ４に係る回路構成を変更し、粗調遅延Ａ，Ｂの出力が入力される２系統の第２の遅延素子ＦＡ，ＦＢを第２の遅延制御信号Ｂ１〜Ｂ４として伝送されるバイナリ・コードに基づいて出力動作を切替え可能に構成したものである。
【００４８】
具体的に言えば、ここでの遅延細調整用回路部は、第２の遅延素子ＦＡに対して第２の遅延制御信号Ｂ１〜Ｂ４の反転状態のものが伝送され、第２の遅延素子ＦＢに対して第２の遅延制御信号Ｂ１〜Ｂ４の正転状態のものが伝送されるように回路構成されている。
【００４９】
図１５は、この実施例７に係るＤＬＬ用遅延調整回路におけるバイナリ・コードの第２の遅延制御信号Ｂ１〜Ｂ４による遅延量調整の動作処理を具体的に例示した数値制御対応表である。ここでは、細かい間隔の遅延量調整を０．２ｎｓ刻みで行うものとして、第２の遅延素子ＦＡ，ＦＢの遅延量設定を行うための第２の遅延制御信号Ｂ１〜Ｂ４にバイナリ・コードを適用した場合、例えば第２の遅延制御信号Ｂ１〜Ｂ３を反転すると第２の遅延制御信号Ｂ１〜Ｂ３と相反する値となり、第２の遅延制御信号Ｂ４をイネーブルにすることで実施例１の場合と同様な動作処理を行わせ得ることを示している。又、実施例１の回路構成では第２の遅延素子ＦＡ，ＦＢによる細かい間隔の遅延量調整への接続に対して第２の遅延制御信号Ｂ１〜Ｂ４のビットを置き換えていたが、ここでも同じビット接続のままとすることができる。これにより、図１４に示されるような回路構成とすることで実施例１の場合と同じ動作処理を行わせ、同等な作用効果が得られる。
【００５０】
従って、このように遅延細調整用回路部の回路構成を変更した実施例７に係るＤＬＬ用遅延調整回路の場合も、動作処理及び作用効果は実施例１の場合と同様となるが、ここでの遅延細調整用回路部における変更された回路構成についても、先の実施例１〜４のＤＬＬ用遅延調整回路における何れの遅延細調整用回路部に対して適用することができる。
【００５１】
【発明の効果】
以上に述べた通り、本発明のＤＬＬ用遅延調整回路によれば、出力クロック信号に影響のないタイミングで粗い間隔で遅延量調整を行うべく、遅延粗調整用回路部で複数の第１の遅延素子に接続されてそれらの遅延出力を２系統で選択的に得るための奇数段，偶数段に配備した選択回路を外部からの複数の第１の遅延制御信号により切替えて２系統の粗調遅延の出力を選択可能に得るようにして粗い間隔の遅延量調整の切替えタイミングを緩和できるようにすると共に、遅延細調整用回路部で２系統の粗調遅延の出力に加えられて細かい間隔で遅延量調整を行うための２系統の第２の遅延素子の接続をこれらの遅延量を設定するための複数の第２の遅延制御信号の変化が無いポイントでこれらの信号と同期するイネーブル信号により出力動作を切替えるようにして粗い間隔の遅延量調整及び細かい間隔の遅延量調整に要する接続パターンを変更可能に動作切替えするようにしているので、従来の回路構成では実現困難であった遅延制御信号による切替え時のノイズ発生や出力遅延誤差発生を防止した上で広周波数帯域条件下で高速動作処理化を具現し得るものとなる。
【図面の簡単な説明】
【図１】本発明の実施例１に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。
【図２】図１に示すＤＬＬ用遅延調整回路に入力される遅延制御信号及びイネーブル信号を生成するための制御信号生成回路の基本構成並びに細部機能を例示した回路ブロック図である。
【図３】図２に示す制御信号生成回路で生成されて図１に示すＤＬＬ用遅延調整回路に入力される遅延制御信号及びイネーブル信号の波形を示したタイミングチャートである。
【図４】図１に示すＤＬＬ用遅延調整回路における遅延制御信号及びイネーブル信号による遅延量調整の動作処理を具体的に例示した数値制御対応表である。
【図５】図１に示すＤＬＬ用遅延調整回路における粗い間隔の遅延量調整時の制御動作を説明するために示した回路要部の拡大図である。
【図６】図１に示すＤＬＬ用遅延調整回路における遅延制御信号（第２の遅延制御信号），イネーブル信号，２系統の粗い間隔の遅延量調整並びに細かい間隔の遅延量調整，及びそれらの遅延量調整動作による最終クロックトータル遅延量の出力波形の関係を示したタイミングチャートである。
【図７】本発明の実施例２に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。
【図８】本発明の実施例３に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。
【図９】本発明の実施例４に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。
【図１０】本発明の実施例５に係るＤＬＬ用遅延調整回路の要部構成を概略的に示した回路ブロック図である。
【図１１】図１に示す実施例１に係るＤＬＬ用遅延調整回路を用いて構成された発振器の基本構成を概略的に示した回路ブロック図である。
【図１２】本発明の実施例６に係るＤＬＬ用遅延調整回路の要部構成を概略的に示した回路ブロック図である。
【図１３】図１２に示すＤＬＬ用遅延調整回路におけるグレイ・コードの遅延制御信号による遅延量調整の動作処理を具体的に例示した数値制御対応表である。
【図１４】本発明の実施例７に係るＤＬＬ用遅延調整回路の要部構成を概略的に示した回路ブロック図である。
【図１５】図１４に示すＤＬＬ用遅延調整回路におけるバイナリ・コードの遅延制御信号による遅延量調整の動作処理を具体的に例示した数値制御対応表である。
【図１６】従来のＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。
【図１７】図１６に示すＤＬＬ用遅延調整回路における粗い間隔の遅延量調整，細かい間隔の遅延量調整，及びそれらの遅延量調整動作による最終クロックトータル遅延量の出力波形の関係を示したタイミングチャートである。
【図１８】図１６に示すＤＬＬ用遅延調整回路に備えられる選択回路の動作処理上にあっての出力からノイズが発生する場合の入出力信号における波形の関係を例示したタイミングチャートである。
【図１９】図１７で説明した遅延量調整（粗い間隔の遅延量調整）の処理動作が正常に行われない場合の粗い間隔の遅延量調整，細かい間隔の遅延量調整，及びそれらの遅延量調整動作による最終クロックトータル遅延量の出力波形の関係を例示したタイミングチャートである。
【符号の説明】
Ａ１〜Ａ６ 第１の遅延制御信号
Ｂ１〜Ｂ４，Ｂ５ 第２の遅延制御信号
Ｄ１〜Ｄ３，Ｄ′１，Ｄ′２，Ｆ，ＦＡ，ＦＢ 遅延素子
Ｓ，Ｓ１〜Ｓ８ 選択回路（セレクター）
Ｓ′１〜Ｓ′１２，Ｓ′１４ 遅延選択回路（セレクター）
Ｓ″ 出力選択回路（セレクター）
【発明の属する技術分野】
本発明は、主としてクロック同期式の半導体集積回路間等に搭載されると共に、外部制御信号に基づいて内部回路で用いる内部クロック信号を外部クロック信号に同期させるための遅延同期回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ／以下、ＤＬＬとする）に適用されて粗い間隔の遅延量調整及び細かい間隔の遅延量調整を行う機能を備えたＤＬＬ用遅延調整回路に関する。
【０００２】
【従来の技術】
従来、この種のＤＬＬ用遅延調整回路では、近年の半導体集積回路に要求される高速化や低電力化に伴い、出力遅延誤差（ジッタ−）等に代表される各種規格基準の許容範囲が非常に小さくなる傾向にある。
【０００３】
図１６は、従来のＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。このＤＬＬ用遅延調整回路は、入力クロック信号ＣＬＫ−ＩＮに対して粗い間隔の遅延量調整を行うために細かい間隔の遅延量調整の最大遅延値を持つ複数（ここでは３個）の第１の遅延素子Ｄ１〜Ｄ３を選択回路（セレクター）Ｓに直列接続すると共に、選択回路Ｓの出力側に細かい間隔の遅延量調整を行うための第２の遅延素子ＦＡを接続した上、遅延素子Ｄ１〜Ｄ３及び選択回路Ｓに対して入力クロック信号ＣＬＫ・ＩＮを入力させることで各遅延素子Ｄ１〜Ｄ３から得られる遅延出力をそれぞれ選択回路Ｓに入力させると共に、各遅延素子Ｄ１〜Ｄ３から得られる遅延出力を粗い間隔の遅延量として選択制御するための第１の遅延制御信号Ａ１，Ａ２を外部から選択回路Ｓに入力させ、且つ第２の遅延素子ＦＡに対して細かい間隔の遅延量を設定するための第２の遅延制御信号Ｂ１，Ｂ２，Ｂ３，Ｂ４を外部から入力させる回路構成とし、第１の遅延制御信号Ａ１，Ａ２により選択回路Ｓで選択した各遅延素子Ｄ１〜Ｄ３からの粗調遅延の出力として得られる粗い間隔の遅延量に対して第２の遅延制御信号Ｂ１，Ｂ２，Ｂ３，Ｂ４により第２の遅延素子ＦＡで設定される細かい間隔の遅延量を加えたものを出力クロック信号ＣＬＫ・ＯＵＴとして取得可能になっている。
【０００４】
因みに、このＤＬＬ用遅延調整回路において、選択回路Ｓに入力される入力クロック信号ＣＬＫ・ＩＮ及び第１の遅延制御信号Ａ１，Ａ２は粗い間隔の遅延量を調整するための遅延量粗調整用入力信号系Ｌ１とみなせ、第２の遅延制御信号Ｂ１，Ｂ２，Ｂ３，Ｂ４は細かい間隔の遅延量を調整するための遅延量微調整用入力信号系Ｌ２とみなすことができる。
【０００５】
図１７は、このＤＬＬ用遅延調整回路における粗い間隔の遅延量調整，細かい間隔の遅延量調整，及びそれらの遅延量調整動作による最終クロックトータル遅延量の出力波形の関係を示したタイミングチャートである。ここでは、細かい間隔の遅延量調整を０．２ｎｓ刻みで最大１ｎｓとして行った場合、細かい間隔の遅延量調整の繰り上がりとして粗い間隔の遅延量調整が行われ、これらの遅延量を加えた最終クロックトータル遅延量で出力クロック信号ＣＬＫ・ＯＵＴが得られることを示している。
【０００６】
因みに、ＤＬＬ用遅延調整に関連したその他の周知技術としては、例えば特開２００１−５６７２３号公報に開示された「半導体集積回路」等が挙げられ、位相同期回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ／ＰＬＬと呼ばれる）の遅延調整に関連した周知技術としては特開平１１−１６８３７６号公報に開示された「連続的に調整可能な遅延ロック・ループ」や特開２０００−３２３９６９号公報に開示された「ディジタルＰＬＬ装置及びそのディレイラインの制御方法」等が挙げられ、一般的な高速デジタル回路向けの遅延量調整に関連した周知技術としては、特開平３−３５６１３号公報に開示された「遅延調整回路」等が挙げられる。
【０００７】
【発明が解決しようとする課題】
上述の図１６に示したＤＬＬ用遅延調整回路の場合、例えば図１８を参照すれば、選択回路Ｓにおけるデータとなる入力クロック信号ＣＬＫ・ＩＮが遅延素子Ｄ１，Ｄ２を通ることにより得られる信号（選択回路Ｓ上の入力端子名Ｄ１，Ｄ２で得られる）の変化点とこれらの信号に対する切替え動作を示す選択信号である遅延制御信号Ａ２（“０１”区間）：Ａ１（“１０”区間）との関係が動作処理上において図示のようなタイミングで発生すると、出力信号（選択回路Ｓ上の出力端子名Ｙから得られる）にはノイズが発生する。
【０００８】
又、図１７で説明した遅延量調整の処理動作が正常に行われない場合、出力クロック信号ＣＬＫ・ＯＵＴにおける最終クロックトータル遅延量には図１９に示されるように出力遅延誤差が発生する。即ち、図１９では、粗い間隔の遅延量調整の処理動作が正常に行われない場合、上述した遅延量粗調整用入力信号系Ｌ１に係る粗い間隔の遅延量調整の波形に対して遅延量微調整用入力信号系Ｌ２に係る細かい間隔の遅延量調整の波形のタイミングがずれて遅れたとき（細かい間隔の遅延量調整の選択と粗い間隔の遅延量調整の選択のタイミングが同じでないとき）、最終クロックトータル遅延量に１ｎｓ，２ｎｓの出力遅延誤差が生じた状態で出力クロック信号ＣＬＫ・ＯＵＴが得られることを示している。
【０００９】
このような選択回路Ｓの出力に発生するノイズや遅延素子ＦＡの出力クロック信号ＣＬＫ・ＯＵＴに発生する出力遅延誤差を対処すべく、全部の遅延制御信号Ａ１，Ａ２，Ｂ１〜Ｂ４を出力クロック信号ＣＬＫ・ＯＵＴでリタイミングして制御することも可能であるが、こうした場合には選択回路Ｓの出力から遅延素子ＦＡの出力クロック信号ＣＬＫ・ＯＵＴが得られるまでの到達時間でリタイミングにかかる時間分を確保することが必要となるため、これが高速動作処理を維持する上で多大な悪影響を及ぼしてしまう。
【００１０】
要するに、従来のＤＬＬ用遅延調整回路の場合、機能構成上において遅延制御信号による切替え時のノイズ発生や出力遅延誤差発生を防止した上で高速動作処理化を具現し難いものとなっている。
【００１１】
本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、遅延制御信号による切替え時のノイズ発生や出力遅延誤差発生を防止した上で高速動作処理化を具現し得るＤＬＬ用遅延調整回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明によれば、入力クロック信号に対して粗い間隔の遅延量調整を行うために細かい間隔の遅延量調整の最大遅延値を持つ互いに接続された複数の第１の遅延素子を選択回路に接続すると共に、該選択回路の出力側に細かい間隔の遅延量調整を行うための第２の遅延素子を接続した上、該複数の第１の遅延素子及び該選択回路に対して該入力クロック信号を入力させることで該複数の第１の遅延素子から得られる遅延出力をそれぞれ該選択回路に入力させると共に、該複数の第１の遅延素子から得られる遅延出力を粗い間隔の遅延量として選択制御するための第１の遅延制御信号を外部から該選択回路に入力させ、且つ該第２の遅延素子に対して細かい間隔の遅延量を設定するための第２の遅延制御信号を外部から入力させる回路構成を有し、更に該第１の遅延制御信号により該選択回路で選択した該複数の第１の遅延素子からの粗調遅延の出力として得られる粗い間隔の遅延量に対して該第２の遅延制御信号により該第２の遅延素子で設定される細かい間隔の遅延量を加えたものを出力クロック信号として取得可能なＤＬＬ用遅延調整回路において、選択回路として少なくとも２以上の複数個のものを複数の第１の遅延素子に対してそれぞれ奇数段，偶数段の２系統に分けられるように接続すると共に、該奇数段の選択回路と該偶数段の選択回路とを介して該複数の第１の遅延素子の選択されたものから粗い間隔の遅延量調整として互いの遅延差が細かい間隔の遅延量調整の最大遅延値を示す２系統の粗調遅延の出力が選択可能に得られるように構成された粗い間隔の遅延量調整を行うための遅延粗調整用回路部と、２系統の粗調遅延の出力をそれぞれ入力して相反する動作で２系統の細かい間隔の遅延量調整を選択可能に行って出力クロック信号を得るために第２の遅延素子を２系統分具備して構成された細かい間隔の遅延量調整を行うための遅延細調整用回路部とを有し、第１の遅延制御信号は、奇数段の選択回路と偶数段の選択回路とに対してそれぞれ複数の第１の遅延素子の遅延出力を選択できるように区別されて伝送されると共に、２系統の細かい間隔の遅延量調整の遅延差が同じになったときに２系統の粗調遅延の出力を切替える制御を行うＤＬＬ用遅延調整回路が得られる。
【００１３】
又、本発明によれば、上記ＤＬＬ用遅延調整回路において、遅延粗調整用回路部は、奇数段の選択回路と偶数段の選択回路とによる選択機能と複数の第１の遅延素子による細かい間隔の遅延量調整機能とを合わせ持った複数の遅延選択回路から成るものであって、且つ該奇数段の遅延選択回路と該偶数段の遅延選択回路とは、それぞれ入力クロック信号に従って外部からのＨＩＧＨレベル信号に応じて出力動作する第１の遅延選択回路と、入力クロック信号に従って第１の遅延制御信号に応じて出力動作する第２の遅延選択回路と、外部からのＬＯＷレベル信号に応じて出力動作する第３の遅延選択回路とを組み合わせて接続して構成されるＤＬＬ用遅延調整回路が得られる。
【００１４】
更に、本発明によれば、上記何れかのＤＬＬ用遅延調整回路において、２系統の第２の遅延素子から出力される出力クロック信号をそれぞれ入力したものの何れか一方を第２の遅延制御信号に同期して生成される外部からのイネーブル信号に基づいて選択可能に出力する出力選択回路を備えたＤＬＬ用遅延調整回路、或いは２系統の第２の遅延素子は、第２の遅延制御信号に同期して生成される外部からのイネーブル信号に基づいて出力動作が切替え選択可能であるＤＬＬ用遅延調整回路が得られる。後者のＤＬＬ用遅延調整回路において、イネーブル信号は、２系統の第２の遅延素子のうちの一方のものに正転状態のものが伝送され、且つ他方のものに反転状態のものが伝送され、第２の遅延制御信号は、２系統の第２の遅延素子のうちの一方のものに反転状態のものが伝送され、且つ他方のものに正転状態のものが伝送されることは好ましい。
【００１５】
加えて、本発明によれば、上記何れかのＤＬＬ用遅延調整回路において、２系統の第２の遅延素子は、第２の遅延制御信号として伝送されるグレイ・コードに基づいて出力動作が切替え可能であるＤＬＬ用遅延調整回路か、或いは２系統の第２の遅延素子は、第２の遅延制御信号として伝送されるバイナリ・コードに基づいて出力動作が切替え可能であるＤＬＬ用遅延調整回路が得られる。
【００１６】
【発明の実施の形態】
以下に幾つかの実施例を挙げ、本発明のＤＬＬ用遅延調整回路について、図面を参照して詳細に説明する。
【００１７】
図１は、本発明の実施例１に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。
【００１８】
このＤＬＬ用遅延調整回路の場合、入力クロック信号ＣＬＫ−ＩＮに対して細かい間隔の遅延量調整の最大遅延値を持つ互いに接続された複数（ここでも３個）の第１の遅延素子Ｄ１〜Ｄ３に対してそれぞれ奇数段，偶数段の２系統に分けられるように総計６個の選択回路（セレクター）Ｓ１〜Ｓ６を接続すると共に、奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とを介して第１の遅延素子Ｄ１〜Ｄ３の選択されたものから粗い間隔の遅延量調整として互いの遅延差が細かい間隔の遅延量調整の最大遅延値を示す２系統の粗調遅延Ａ，Ｂの出力が選択可能に得られるように構成された粗い間隔の遅延量調整を行うための遅延粗調整用回路部と、２系統の粗調遅延Ａ，Ｂの出力をそれぞれ入力して相反する動作で２系統の細かい間隔の遅延量調整を選択可能に行って出力クロック信号ＣＬＫ・ＯＵＴを得るために２系統分の第２の遅延素子ＦＡ，ＦＢを具備して構成された細かい間隔の遅延量調整を行うための遅延細調整用回路部とを有する。
【００１９】
このうち、遅延粗調整用回路部における奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とには、それぞれ外部から第１の遅延素子Ｄ１〜Ｄ３の遅延出力を選択すると共に、遅延細調整用回路部における２系統の細かい間隔の遅延量調整の遅延差が同じになったときに２系統の粗調遅延Ａ，Ｂの出力を切替える制御を行うことができるように第１の遅延制御信号Ａ１，Ａ３，Ａ５と第１の遅延制御信号Ａ２，Ａ４，Ａ６とが区別されて伝送される。即ち、ここでの第１の遅延制御信号Ａ１〜Ａ６は、基本的に選択回路Ｓ１〜Ｓ６を選択するための選択信号として働くが、遅延粗調整用回路部では、奇数段の選択回路Ｓ１，Ｓ３，Ｓ５からの粗調遅延Ａの出力と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６からの粗調遅延Ｂの出力との遅延差が細かい間隔の遅延量調整の最大遅延値になるように第１の遅延素子Ｄ１〜Ｄ３が接続されている。
【００２０】
又、遅延細調整用回路部における第２の遅延素子ＦＡ，ＦＢには、外部から細かい間隔の遅延量を設定するための第２の遅延制御信号Ｂ１〜Ｂ４とこれらに同期して生成される出力動作を切替え選択するためのイネーブル信号ＥＮＡＢＬＥ（第２の遅延素子ＦＡ，ＦＢにおける細かい遅延量調整の出力を接続するか、或いは未接続にするかを決定するための信号）とが伝送され、これらの第２の遅延素子ＦＡ，ＦＢの出力側が結線された上で出力クロック信号ＣＬＫ・ＯＵＴが得られるようになっている。但し、ここでのイネーブル信号ＥＮＡＢＬＥは、第２の遅延素子ＦＡ，ＦＢのうちの一方のものである第２の遅延素子ＦＡに正転状態のものが伝送され、且つ他方のものである第２の遅延素子ＦＢに反転状態のものが伝送され、第２の遅延制御信号Ｂ１〜Ｂ４は、第２の遅延素子ＦＡ，ＦＢのうちの一方のものである第２の遅延素子ＦＡに反転状態のものが伝送され、且つ他方のものである第２の遅延素子ＦＢに正転状態のものが伝送される。尚、第２の遅延素子ＦＡ，ＦＢには、同じ素子構成のものを用いるものとするが、相反する動作を行わせるために第２の遅延制御信号Ｂ１〜Ｂ４による正転状態のものを第２の遅延素子ＦＢに、反転状態のものを第２の遅延素子ＦＡに伝送し、ビット接続もこれに合わせて例えば第２の遅延素子ＦＢ用のものが１〜４の接続であれば第２の遅延素子ＦＡ用のものを４〜１の接続とする。
【００２１】
即ち、このＤＬＬ用遅延調整回路では、遅延粗調整用回路部において、第１の遅延素子Ｄ１に一対の選択回路Ｓ１，Ｓ２及び第１の遅延素子Ｄ２が接続され、第１の遅延素子Ｄ２に一対の選択回路Ｓ３，Ｓ４及び第１の遅延素子Ｄ３が接続され、第１の遅延素子Ｄ３に一対の選択回路Ｓ５，Ｓ６が接続された上、入力クロック信号を第１の遅延素子Ｄ１〜Ｄ３経由で順次選択回路Ｓ１，Ｓ２、選択回路Ｓ３，Ｓ４、選択回路Ｓ５，Ｓ６に入力させることで第１の遅延素子Ｄ１〜Ｄ３から得られる遅延出力をそれぞれ奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とに入力可能とすると共に、第１の遅延素子Ｄ１〜Ｄ３から得られる遅延出力を粗い間隔の遅延量として選択制御するための第１の遅延制御信号Ａ１〜Ａ６を外部から奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とに対してそれぞれ専用に区別して遅延制御信号Ａ１，Ａ３，Ａ５、遅延制御信号Ａ２，Ａ４，Ａ６として入力させる回路構成を有し、粗い間隔の遅延量調整を行うための互いに接続された第１の遅延素子Ｄ１〜Ｄ３から得られる遅延出力をそれぞれ奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とに対して１対１で接続選択可能にした上で奇数段の選択回路Ｓ１，Ｓ３，Ｓ５から粗調遅延Ａの出力が得られ、且つ偶数段の選択回路Ｓ２，Ｓ４，Ｓ６から粗調遅延Ｂの出力が得られようにし、遅延細調整用回路部において、奇数段の選択回路Ｓ１，Ｓ３，Ｓ５に係る粗調遅延Ａの出力側に細かい間隔の遅延量調整を行うための第２の遅延素子ＦＡを接続すると共に、偶数段の選択回路Ｓ２，Ｓ４，Ｓ６に係る粗調遅延Ｂの出力側に細かい間隔の遅延量調整を行うための第２の遅延素子ＦＢを接続した上、２系統の第２の遅延素子ＦＡ，ＦＢに対して外部から細かい間隔の遅延量を設定するための第２の遅延制御信号Ｂ１〜Ｂ４（その正転信号が第２の遅延素子ＦＢに、反転信号が第２の遅延素子ＦＡに伝送される）を入力させると共に、これらの第２の遅延制御信号Ｂ１〜Ｂ４に同期した出力動作を切替え選択するためのイネーブル信号ＥＮＡＢＬＥ（その正転信号が第２の遅延素子ＦＡに、反転信号が第２の遅延素子ＦＢに伝送される）を入力させる回路構成を有することにより、第１の遅延制御信号Ａ１，Ａ３，Ａ５と第１の遅延制御信号Ａ２，Ａ４，Ａ６とにより奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とから選択出力される第１の遅延素子Ｄ１〜Ｄ３の遅延出力に係る粗調遅延Ａ，Ｂの出力として得られる粗い間隔の遅延量に対して第２の遅延制御信号Ｂ１〜Ｂ４により第２の遅延素子ＦＡ，ＦＢで設定され、且つイネーブル信号ＥＮＡＢＬＥにより第２の遅延素子ＦＡ，ＦＢの切替え動作により得られる細かい間隔の遅延量を加えたものを出力クロック信号ＣＬＫ・ＯＵＴとして取得可能になっている。
【００２２】
このような構成のＤＬＬ用遅延調整回路の場合、遅延粗調整用回路部における奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とから選択的に得られる２系統の粗調遅延Ａ，Ｂの出力を遅延細調整用回路部におけるそれぞれを相反する動作を行う２系統の細かい間隔の遅延量調整に選択的に接続する基本動作にあって、遅延細調整用回路部における２系統の細かい間隔の遅延量調整の出力の遅延差が同じになったときに第１の遅延制御信号Ａ１，Ａ３，Ａ５と第１の遅延制御信号Ａ２，Ａ４，Ａ６とにより奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とから得られる２系統の粗調遅延Ａ，Ｂの出力を切替える制御を行うことにより、粗い間隔の遅延量調整を遅延細調整用回路部における第２の遅延素子ＦＡ，ＦＢでの切替えが選択されていない側だけで行わせることができるため、切替え時にノイズが発生しても出力されずに問題とならず、高速動作の制限となっていた切替え時のノイズ発生を防止するための切替えタイミングのリタイミングにかかる時間分の確保を必要とせずに高速化が可能になる。この結果、２系統の細かい間隔の遅延量調整での切替え時の遅延差を無くし、又粗い間隔の遅延量調整の切替えタイミングを緩和することができ、遅延制御信号による切替え時のノイズ発生や出力遅延誤差発生を防止した上で高速動作処理化を具現し得るものとなる。
【００２３】
図２は、このＤＬＬ用遅延調整回路に入力される遅延制御信号（第１の遅延制御信号Ａ１〜Ａ６、第２の遅延制御信号Ｂ１〜Ｂ４）及びイネーブル信号ＥＮＡＢＬＥを生成するための制御信号生成回路の基本構成並びに細部機能を例示した回路ブロック図である。
【００２４】
この制御信号生成回路は、初段部として配備された所定のクロック（信号）及びアップ、ダウン（ＵＰ、ＤＯＷＮ）信号が入力される２系統のカウンターＡ，Ｂにおいて、カウンターＡからは４系統の出力Ｃ１〜Ｃ４を得ると共に、カウンターＢに対して繰り上がりイネーブル（信号）を出力を得るようにし、カウンターＢからは２系統の出力Ｄ１，Ｄ２を得るようにしている。又、中段部として配備された３系統のデコーダーＡ，Ｂ，Ｃにおいて、デコーダーＡではカウンターＡの４系統の出力Ｃ１〜Ｃ４に応じて第２の遅延制御信号Ｂ１〜Ｂ４並びにイネーブル信号ＥＮＡＢＬＥを生成出力し、デコーダーＢではカウンターＢの２系統の出力Ｄ１，Ｄ２に応じて６系統の第１の遅延制御信号Ａ１〜Ａ６を生成するための６系統の一方のセレクターデータ（反転状態のものを含む）を生成出力し、デコーダーＣではカウンターＢの２系統の出力Ｄ１，Ｄ２及びデコーダーＡの第２の遅延制御信号Ｂ２に応じて６系統の第１の遅延制御信号Ａ１〜Ａ６を生成するための６系統の他方のセレクターデータを生成出力する。更に、後段部として配備されたセレクターでは、デコーダーＢからの６系統の一方のセレクターデータを１選択群，デコーダーＣからの６系統の他方のセレクターデータを０選択群としてそれぞれ入力したものをデコーダーＡからのイネーブル信号ＥＮＡＢＬＥをセレクト信号として入力したものに応じて６系統の第１の遅延制御信号Ａ１〜Ａ６を生成出力する。
【００２５】
以下は、実施例１のＤＬＬ用遅延調整回路に関して、図３に示す遅延制御信号（第１の遅延制御信号Ａ１〜Ａ６、第２の遅延制御信号Ｂ１〜Ｂ４）及びイネーブル信号ＥＮＡＢＬＥのタイミングチャート、図４に示す遅延制御信号（第１の遅延制御信号Ａ１〜Ａ６、第２の遅延制御信号Ｂ１〜Ｂ４）及びイネーブル信号ＥＮＡＢＬＥによる遅延量調整の動作処理を具体的に例示した数値制御対応表（但し、ここでは粗い間隔の遅延量調整を１．０ｎｓ刻み、細かい間隔の遅延量調整を０．２ｎｓ刻みで行った場合とする）、図５に示す粗い間隔の遅延量調整時の制御動作を説明するための回路要部の拡大図、図６に示す遅延制御信号（第２の遅延制御信号Ｂ１〜Ｂ４），イネーブル信号ＥＮＡＢＬＥ，２系統の粗い間隔の遅延量調整（粗調遅延Ａ，Ｂの出力）並びに細かい間隔の遅延量調整（第２の遅延素子ＦＡ，ＦＢの出力），及びそれらの遅延量調整動作による最終クロックトータル遅延量の出力波形の関係を示したタイミングチャート（但し、ここでも細かい間隔の遅延量調整を０．２ｎｓ刻みで最大１ｎｓとして行うものとする）を参照し、基本動作を具体的に説明する。
【００２６】
先ず、ＤＬＬ用遅延調整回路において、初期設定を最短遅延とした場合、第１の遅延制御信号Ａ１〜Ａ６は全部が“１”、第２の遅延制御信号Ｂ１〜Ｂ４は全部が“０”、イネーブル信号ＥＮＡＢＬＥは“０”となる。このとき、細かい間隔の遅延量調整の遅延動作では、図４の数値制御対応表に示されるように第２の遅延素子ＦＡが最小、第２の遅延素子ＦＢが最大となる。このとき、回路上では入力クロック信号ＣＬＫ・ＩＮが選択回路Ｓ１で選択されて粗調遅延Ａの出力が得られ、この粗調遅延Ａの出力に対して第２の遅延素子ＦＡによる細かい間隔の遅延量調整が選択された結果、出力クロック信号ＣＬＫ・ＯＵＴが得られるような接続（即ち、ＣＬＫ・ＩＮ→Ｓ１→ＦＡ→ＣＬＫ・ＯＵＴの接続）となり、最短の遅延動作となる。
【００２７】
次に、ここで粗い間隔の遅延量調整の制御タイミングとして、入力クロック信号ＣＬＫ・ＩＮが第１の遅延素子Ｄ１に係る選択回路Ｓ２で選択されて粗調遅延Ｂの出力が得られ、この粗調遅延Ｂの出力に対して第２の遅延素子ＦＢによる細かい間隔の遅延量調整が選択された結果、出力クロック信号ＣＬＫ・ＯＵＴが得られるような接続（即ち、ＣＬＫ・ＩＮ→Ｄ１→Ｓ２→ＦＢ→ＣＬＫ・ＯＵＴの接続）を選択すると仮定した場合、第２の遅延素子ＦＢの遅延量が遅くなっている傾向であれば、接続されていない第２の遅延素子ＦＡ側の接続として、入力クロック信号ＣＬＫ・ＩＮが一旦第１の遅延素子Ｄ１に接続された第１の遅延素子Ｄ２に係る選択回路Ｓ３側で選択されてから選択回路Ｓ１に選択し直された上で粗調遅延Ａの出力が得られ、この粗調遅延Ａの出力に対して第２の遅延素子ＦＡによる細かい間隔の遅延量調整が選択された結果、出力クロック信号ＣＬＫ・ＯＵＴが得られるような接続（即ち、ＣＬＫ・ＩＮ→Ｄ１→Ｓ３→Ｓ１→ＦＡ→ＣＬＫ・ＯＵＴの接続）とし、逆に第２の遅延素子ＦＢの遅延量が速くなっている傾向であれば、入力クロック信号ＣＬＫ・ＩＮが選択回路Ｓ１で選択されて粗調遅延Ａの出力が得られ、この粗調遅延Ａの出力に対して第２の遅延素子ＦＡによる細かい間隔の遅延量調整が選択された結果、出力クロック信号ＣＬＫ・ＯＵＴが得られるような接続（即ち、ＣＬＫ１→Ｓ１→ＦＡ→ＣＬＫ・ＯＵＴの接続）を行うという具合いに接続パターンを変更し、接続に際して細かい間隔の遅延量調整中に細かい間隔の遅延量調整に接続されていない側の粗い間隔の遅延調整の接続を前もって切替えるようにする。尚、図３に示すタイミングチャートはこうした場合のタイミングを示すが、第２の遅延制御信号Ｂ１〜Ｂ４のビット接続１〜４以外である場合を示す“０”は図１では略図したが、図５に示される別の信号系（第２の遅延制御信号Ｂ５）により行うものとする。
【００２８】
図５に示す回路要部を参照して説明すれば、イネーブル信号ＥＮＡＢＬＥがＬＯＷレベルの“０”で第２の遅延素子ＦＢによる細かい間隔の遅延量調整の動作中に選択回路Ｓ２からの粗調遅延Ｂの出力が“０”であった場合、第２の遅延制御信号Ｂ３＝“０”により速くする傾向であれば、第１の遅延制御信号Ａ１＝“０”，第１の遅延制御信号Ａ３＝“１”とし、第２の遅延制御信号Ｂ３＝“１”により遅くする傾向であれば、第１の遅延制御信号Ａ１＝“０”，第１の遅延制御信号Ａ３＝“０”とする。又、イネーブル信号ＥＮＡＢＬＥがＨＩＧＨレベルの“１”で第２の遅延素子ＦＡによる細かい間隔の遅延量調整の動作中に選択回路Ｓ３からの粗調遅延Ａの出力が“１”であった場合、第２の遅延制御信号Ｂ３＝“０”により速くする傾向であれば、第１の遅延制御信号Ａ２＝“０”，第１の遅延制御信号Ａ４＝“１”とし、第２の遅延制御信号Ｂ３＝“１”により遅くする傾向であれば、第１の遅延制御信号Ａ２＝“０”，第１の遅延制御信号Ａ４＝“０”とする。
【００２９】
更に、第２の遅延制御信号Ｂ１〜Ｂ４により遅延量調整を変動で行う場合、図４に示されるようにイネーブル信号ＥＮＡＢＬＥが“１”で第２の遅延制御信号Ｂ１〜Ｂ４に“１”が挿入されると、細かい間隔の遅延量調整を行うための第２の遅延素子ＦＡの遅延量は大きくなり、第２の遅延素子ＦＢの遅延量は逆に小さくなる。このため、細かい間隔の遅延量調整の最大遅延値分の遅延差がある第２の遅延素子ＦＡ，ＦＢの遅延値が近付き、図４に示される遅延量の折り返しである第２の遅延素子ＦＡの遅延が大で第２の遅延素子ＦＢの遅延が小のときに接続パターンＣＬＫ・ＩＮ→Ｓ１→ＦＡ→ＣＬＫ・ＯＵＴ及びＣＬＫ・ＩＮ→Ｄ１→Ｓ２→ＦＢ→ＣＬＫ・ＯＵＴの遅延差は、細かい間隔の遅延調整の１刻み分となり、こうした第２の遅延制御信号Ｂ１〜Ｂ４の変化が無いポイントでイネーブル信号ＥＮＡＢＬＥにより接続パターンＣＬＫ・ＩＮ→Ｓ１→ＦＡ→ＣＬＫ・ＯＵＴを接続パターンＣＬＫ・ＩＮ→Ｄ１→Ｓ２→ＦＢ→ＣＬＫ・ＯＵＴに切替えるような制御を行えば、各遅延制御信号の切替えタイミングの競合を無くし、信号１本によって出力クロック信号ＣＬＫ・ＯＵＴを得るために各遅延制御信号を切替えるタイミングで発生したノイズ等の影響を及ぼすこと無く遅延調整を継続的に遂行することができる。
【００３０】
図６のタイミングチャートを参照すれば、第２の遅延制御信号Ｂ１〜Ｂ４の変化が無いポイントでイネーブル信号ＥＮＡＢＬＥにより接続パターンを切替えることにより、粗い間隔の遅延量調整（粗調遅延Ａ）の出力に対して細かい間隔の遅延量調整を行う第２の遅延素子ＦＡの出力が加えられるか、或いは粗い間隔の遅延量調整（粗調遅延Ｂ）の出力に対して細かい間隔の遅延量調整を行う第２の遅延素子ＦＢの出力が加えられて得られる最終クロックトータル遅延量を持つ出力クロック信号ＣＬＫ・ＯＵＴには、図１６に示した従来のＤＬＬ用遅延調整回路の場合に回避し難かった図１８で説明したようなノイズ発生が起きず、しかも粗い遅延量調整の切替えタイミングと細かい遅延量調整の切替えタイミングとが同一に発生することがないために高速なクロックに対応でき、図１９で説明したような出力遅延誤差も抑制低減することができる。因みに、こうした機能は周波数帯域を広げても切替えタイミングや最短遅延時間に影響を及ぼさない。
【００３１】
従って、このＤＬＬ用遅延調整回路によれば、出力クロック信号ＣＬＫ・ＯＵＴに影響のないタイミングで粗い間隔で遅延量調整を行うべく、遅延粗調整用回路部で第１の遅延素子Ｄ１〜Ｄ３に接続されてそれらの遅延出力を２系統で選択的に得るための選択回路Ｓ１〜Ｓ６を第１の遅延制御信号Ａ１〜Ａ６により切替えて２系統の粗調遅延Ａ，Ｂの出力を選択可能に得るようにして粗い間隔の遅延量調整の切替えタイミングを緩和できるようにすると共に、遅延細調整用回路部で２系統の粗調遅延Ａ，Ｂの出力に加えられて細かい間隔で遅延量調整を行うための２系統の第２の遅延素子ＦＡ，ＦＢの接続をこれらの遅延量を設定するための第２の遅延制御信号Ｂ１〜Ｂ４の変化が無いポイントでこれらの信号と同期するイネーブル信号ＥＮＡＢＬＥにより切替えるようにして粗い間隔の遅延量調整及び細かい間隔の遅延量調整に要する接続パターンを変更可能に動作切替えするようにしているので、従来の回路構成では実現困難であった遅延制御信号による切替え時のノイズ発生や出力遅延誤差発生を防止した上で広周波数帯域条件下で高速動作処理化を具現し得るものとなる。
【００３２】
図７は、本発明の実施例２に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。このＤＬＬ用遅延調整回路は、実施例１のＤＬＬ用遅延調整回路と比べ、遅延粗調整用回路部の回路構成を変更し、実施例１の場合の奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とによる選択機能と第１の遅延素子Ｄ１〜Ｄ３による細かい間隔の遅延量調整機能とを合わせ持った複数の遅延選択回路Ｓ′１〜Ｓ′１２，Ｓ′１４から成るものとしており、奇数段の遅延選択回路Ｓ′１，Ｓ′３，Ｓ′５，Ｓ′７，Ｓ′９，Ｓ′１１と偶数段の遅延選択回路Ｓ′２，Ｓ′４，Ｓ′６，Ｓ′８，Ｓ′１０，Ｓ′１２，Ｓ′１４とは、それぞれ入力クロック信号ＣＬＫ・ＩＮに従って外部からのＨＩＧＨレベル信号に応じて出力動作する第１の遅延選択回路Ｓ′１１，Ｓ′１４と、入力クロック信号ＣＬＫ・ＩＮに従って第１の遅延制御信号Ａ１，Ａ３，Ａ５、第１の遅延制御信号Ａ２，Ａ４，Ａ６に応じて出力動作する第２の遅延選択回路Ｓ′１，Ｓ′５，Ｓ′９、第２の遅延選択回路Ｓ′４，Ｓ′８，Ｓ′１２と、外部からのＬＯＷレベル信号に応じて出力動作する第３の遅延選択回路Ｓ′３，Ｓ′７、第３の遅延選択回路Ｓ′２，Ｓ′６，Ｓ′１０とを組み合わせて接続した構成となっている。
【００３３】
具体的に言えば、奇数段の遅延選択回路Ｓ′１，Ｓ′３，Ｓ′５，Ｓ′７，Ｓ′９，Ｓ′１１は、それぞれ入力クロック信号ＣＬＫ・ＩＮに従って外部からのＨＩＧＨレベル信号に応じて出力動作する第１の遅延選択回路Ｓ′１１に対して入力クロック信号ＣＬＫ・ＩＮに従って第１の遅延制御信号Ａ１，Ａ３，Ａ５に応じて出力動作する第２の遅延選択回路Ｓ′１，Ｓ′５，Ｓ′９と外部からのＬＯＷレベル信号に応じて出力動作する第３の遅延選択回路Ｓ′３，Ｓ′７とを第２の遅延選択回路Ｓ′１，Ｓ′５，Ｓ′９の間に第３の遅延選択回路Ｓ′３，Ｓ′７が介挿されるように交互に接続して構成され、偶数段の遅延選択回路Ｓ′２，Ｓ′４，Ｓ′６，Ｓ′８，Ｓ′１０，Ｓ′１２，Ｓ′１４は、それぞれ入力クロック信号ＣＬＫ・ＩＮに従って外部からのＨＩＧＨレベル信号に応じて出力動作する第１の遅延選択回路Ｓ′１４に対して入力クロック信号ＣＬＫ・ＩＮに従って第１の遅延制御信号Ａ２，Ａ４，Ａ６に応じて出力動作する第２の遅延選択回路Ｓ′４，Ｓ′８，Ｓ′１２と外部からのＬＯＷレベル信号に応じて出力動作する第３の遅延選択回路Ｓ′２，Ｓ′６，Ｓ′１０とを第３の遅延選択回路Ｓ′２，Ｓ′６，Ｓ′１０のうちの特定の第３の遅延選択回路Ｓ′２が第２の遅延素子ＦＢ側寄りに配置され、且つ第２の遅延選択回路Ｓ′４，Ｓ′８，Ｓ′１２のうちの特定の第２の遅延選択回路Ｓ′１２が第１の遅延選択回路Ｓ′１４側寄りに配置されるように交互に接続して構成される。
【００３４】
このように遅延粗調整用回路部の回路構成を変更した実施例２に係るＤＬＬ用遅延調整回路の場合も、動作処理上は概ね実施例１の場合と同様に遅延粗調整用回路部から２系統の粗調遅延Ａ，Ｂの出力が得られ、作用効果も同等に得られるために細部の説明を省略するが、この構成の場合には実施例１の場合のように遅延粗調整用回路部において第１の遅延素子Ｄ１〜Ｄ３と選択回路Ｓ１〜Ｓ６とを組み合わせて配備する必要がなく、実施例１の場合と比べて回路構成の配備に必要な電子部品の種類を削減できるため、部品管理や組み立てが簡易化される。
【００３５】
図８は、本発明の実施例３に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。このＤＬＬ用遅延調整回路は、実施例１のＤＬＬ用遅延調整回路と比べ、遅延粗調整用回路部の回路構成を変更し、実施例１の場合に用いた３個の第１の遅延素子Ｄ１〜Ｄ３以外に別の第１の遅延素子Ｄ′１，Ｄ′２を増設すると共に、奇数段の選択回路Ｓ１，Ｓ３，Ｓ５と偶数段の選択回路Ｓ２，Ｓ４，Ｓ６とによる選択機能を簡素化して奇数段，偶数段の２系統のみの選択回路（セレクター）Ｓ７，Ｓ８を配備して構成されている。
【００３６】
具体的に言えば、最初に入力クロック信号ＣＬＫ・ＩＮが入力される第１の遅延素子Ｄ１の出力側に第１の遅延素子Ｄ′１及び選択回路Ｓ８を接続し、第１の遅延素子Ｄ′１の出力側に第１の遅延素子Ｄ２及び選択回路Ｓ７を接続し、第１の遅延素子Ｄ２の出力側に第１の遅延素子Ｄ′２及び選択回路Ｓ８を接続し、第１の遅延素子Ｄ′２の出力側に第１の遅延素子Ｄ３及び選択回路Ｓ７を接続し、第１の遅延素子Ｄ３の出力側に選択回路Ｓ８を接続した上、奇数段の選択回路Ｓ７には奇数段の第１の遅延制御信号Ａ１，Ａ３，Ａ５、入力クロック信号ＣＬＫ・ＩＮ、及び第１の遅延素子Ｄ′１，Ｄ′２の出力を纏めて入力し、偶数段の選択回路Ｓ８には偶数段の第１の遅延制御信号Ａ２，Ａ４，Ａ６、及び第１の遅延素子Ｄ１，Ｄ２，Ｄ３の出力を纏めて入力する回路構成とした上、奇数段の第１の遅延制御信号Ａ１，Ａ３，Ａ５により奇数段の選択回路Ｓ７で第１の遅延素子Ｄ′１，Ｄ′２の遅延出力を選択することで粗調遅延Ａの出力を得ると共に、偶数段の第１の遅延制御信号Ａ２，Ａ４，Ａ６により偶数段の選択回路Ｓ８で第１の遅延素子Ｄ１，Ｄ２，Ｄ３の遅延出力を選択することで粗調遅延Ｂの出力を得るように構成されている。
【００３７】
このように遅延粗調整用回路部の回路構成を変更した実施例３に係るＤＬＬ用遅延調整回路の場合も、動作処理上は概ね実施例１の場合と同様に遅延粗調整用回路部から２系統の粗調遅延Ａ，Ｂの出力が得られ、作用効果も同等に得られるために細部の説明を省略するが、この構成の場合には実施例１の場合のように遅延粗調整用回路部において第１の遅延素子Ｄ１〜Ｄ３と選択回路Ｓ１〜Ｓ６とを組み合わせて配備する必要がなく、粗い遅延量調整を増設した第１の遅延素子Ｄ１〜Ｄ３，Ｄ′１，Ｄ′２で行い、その遅延量の出力を削減された選択回路Ｓ７，Ｓ８で纏めて入力した上で粗調遅延Ａ，Ｂの出力を得るため、実施例１の場合と比べて選択回路Ｓ７，Ｓ８に関する部品点数を削減できるため、遅延粗調整用回路部における回路構成並びに組み立てが簡易化される。
【００３８】
図９は、本発明の実施例４に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。このＤＬＬ用遅延調整回路は、実施例３のＤＬＬ用遅延調整回路と比べ、遅延粗調整用回路部の回路構成における２系統の選択回路Ｓ７，Ｓ８をそれぞれ３−ＳＴＡＴＥ回路構成に代用して変更した点のみが相違している。
【００３９】
このように遅延粗調整用回路部の回路構成を変更した実施例４に係るＤＬＬ用遅延調整回路の場合も、動作処理上及び作用効果上は実施例３の場合と同様であるので、細部の説明を省略するが、この構成の場合には実施例３の場合と比べて２系統の選択回路Ｓ７，Ｓ８に代用される３−ＳＴＡＴＥ回路を適用しているため、実施例３の場合よりも遅延時間を短縮することができる。
【００４０】
図１０は、本発明の実施例５に係るＤＬＬ用遅延調整回路の要部構成を概略的に示した回路ブロック図である。このＤＬＬ用遅延調整回路は、実施例１のＤＬＬ用遅延調整回路の遅延細調整用回路部における回路構成を変更し、イネーブル信号ＥＮＡＢＬＥで２系統の第２の遅延素子ＦＡ，ＦＢの出力動作を切替える代わりに２系統の第２の遅延素子ＦＡ，ＦＢから出力される出力クロック信号ＣＬＫ・ＯＵＴをそれぞれ入力したものの何れか一方を第２の遅延制御信号Ｂ１〜Ｂ４に同期して生成される外部からのイネーブル信号ＥＮＡＢＬＥに基づいて選択可能に出力する出力選択回路Ｓ″を備えた構成となっている。
【００４１】
このように遅延細調整用回路部の回路構成を変更した実施例５に係るＤＬＬ用遅延調整回路の場合も、動作処理上及び作用効果上は実施例１の場合と同様であるので、細部の説明を省略する。尚、ここでの遅延細調整用回路部における変更された回路構成は、先の実施例１〜４のＤＬＬ用遅延調整回路における何れの遅延細調整用回路部に対しても適用することができる。
【００４２】
図１１は、実施例１に係るＤＬＬ用遅延調整回路を用いて構成された発振器の基本構成を概略的に示した回路ブロック図である。この発振器は、実施例１のＤＬＬ用遅延調整回路を使用して第１の遅延制御信号Ａ１〜Ａ６、第２の遅延制御信号Ｂ１〜Ｂ４、及びイネーブル信号ＥＮＡＢＬＥを入力すると共に、出力クロック信号ＣＬＫ・ＯＵＴの反転させたものを入力クロック信号ＣＬＫ・ＩＮとして接続することにより構成されるもので、発振幅や発振周波数が変わっても第１の遅延制御信号Ａ１〜Ａ６及び第２の遅延制御信号Ｂ１〜Ｂ４で粗い間隔の遅延量調整及び細かい間隔の遅延量調整に要する接続パターンを変更可能に動作切替えすることで即座に対応することが可能となっている。
【００４３】
図１２は、本発明の実施例６に係るＤＬＬ用遅延調整回路の要部構成を概略的に示した回路ブロック図である。このＤＬＬ用遅延調整回路は、実施例１のＤＬＬ用遅延調整回路の遅延細調整用回路部における第２の遅延制御信号Ｂ１〜Ｂ４に係る回路構成を変更し、粗調遅延Ａ，Ｂの出力が入力される２系統の第２の遅延素子ＦＡ，ＦＢを第２の遅延制御信号Ｂ１〜Ｂ４として伝送されるグレイ・コードに基づいて出力動作を切替え可能に構成したものである。
【００４４】
具体的に言えば、ここでの遅延細調整用回路部は、第２の遅延素子ＦＡに対して第２の遅延制御信号Ｂ１〜Ｂ３の正転状態のものと第２の遅延制御信号Ｂ４の反転状態のものとが伝送され、第２の遅延素子ＦＢに対して第２の遅延制御信号Ｂ２〜Ｂ４の正転状態のものと第２の遅延制御信号Ｂ１の反転状態のものとが伝送されるように回路構成されている。
【００４５】
図１３は、この実施例６に係るＤＬＬ用遅延調整回路におけるグレイ・コードの第２の遅延制御信号Ｂ１〜Ｂ４による遅延量調整の動作処理を具体的に例示した数値制御対応表である。ここでは、細かい間隔の遅延量調整を０．２ｎｓ刻みで行うものとして、第２の遅延素子ＦＡ，ＦＢの遅延量設定を行うための第２の遅延制御信号Ｂ１〜Ｂ４にグレイ・コードを適用した場合、例えば第２の遅延制御信号Ｂ３を反転するだけで第２の遅延制御信号Ｂ１〜Ｂ３と相反する値となり、第２の遅延制御信号Ｂ４をイネーブルにすることで実施例１の場合と同様な動作処理を行わせ得ることを示している。又、実施例１の回路構成では第２の遅延素子ＦＡ，ＦＢによる細かい間隔の遅延量調整への接続に対して第２の遅延制御信号Ｂ１〜Ｂ４のビットを置き換えていたが、ここでは同じビット接続のままで良い。これにより、図１２に示されるような回路構成とすることで実施例１の場合と同じ動作処理を行わせ、同等な作用効果が得られる。
【００４６】
従って、このように遅延細調整用回路部の回路構成を変更した実施例６に係るＤＬＬ用遅延調整回路の場合も、動作処理及び作用効果は実施例１の場合と同様となるが、ここでの遅延細調整用回路部における変更された回路構成についても、先の実施例１〜４のＤＬＬ用遅延調整回路における何れの遅延細調整用回路部に対して適用することができる。
【００４７】
図１４は、本発明の実施例７に係るＤＬＬ用遅延調整回路の要部構成を概略的に示した回路ブロック図である。このＤＬＬ用遅延調整回路は、実施例１のＤＬＬ用遅延調整回路の遅延細調整用回路部における第２の遅延制御信号Ｂ１〜Ｂ４に係る回路構成を変更し、粗調遅延Ａ，Ｂの出力が入力される２系統の第２の遅延素子ＦＡ，ＦＢを第２の遅延制御信号Ｂ１〜Ｂ４として伝送されるバイナリ・コードに基づいて出力動作を切替え可能に構成したものである。
【００４８】
具体的に言えば、ここでの遅延細調整用回路部は、第２の遅延素子ＦＡに対して第２の遅延制御信号Ｂ１〜Ｂ４の反転状態のものが伝送され、第２の遅延素子ＦＢに対して第２の遅延制御信号Ｂ１〜Ｂ４の正転状態のものが伝送されるように回路構成されている。
【００４９】
図１５は、この実施例７に係るＤＬＬ用遅延調整回路におけるバイナリ・コードの第２の遅延制御信号Ｂ１〜Ｂ４による遅延量調整の動作処理を具体的に例示した数値制御対応表である。ここでは、細かい間隔の遅延量調整を０．２ｎｓ刻みで行うものとして、第２の遅延素子ＦＡ，ＦＢの遅延量設定を行うための第２の遅延制御信号Ｂ１〜Ｂ４にバイナリ・コードを適用した場合、例えば第２の遅延制御信号Ｂ１〜Ｂ３を反転すると第２の遅延制御信号Ｂ１〜Ｂ３と相反する値となり、第２の遅延制御信号Ｂ４をイネーブルにすることで実施例１の場合と同様な動作処理を行わせ得ることを示している。又、実施例１の回路構成では第２の遅延素子ＦＡ，ＦＢによる細かい間隔の遅延量調整への接続に対して第２の遅延制御信号Ｂ１〜Ｂ４のビットを置き換えていたが、ここでも同じビット接続のままとすることができる。これにより、図１４に示されるような回路構成とすることで実施例１の場合と同じ動作処理を行わせ、同等な作用効果が得られる。
【００５０】
従って、このように遅延細調整用回路部の回路構成を変更した実施例７に係るＤＬＬ用遅延調整回路の場合も、動作処理及び作用効果は実施例１の場合と同様となるが、ここでの遅延細調整用回路部における変更された回路構成についても、先の実施例１〜４のＤＬＬ用遅延調整回路における何れの遅延細調整用回路部に対して適用することができる。
【００５１】
【発明の効果】
以上に述べた通り、本発明のＤＬＬ用遅延調整回路によれば、出力クロック信号に影響のないタイミングで粗い間隔で遅延量調整を行うべく、遅延粗調整用回路部で複数の第１の遅延素子に接続されてそれらの遅延出力を２系統で選択的に得るための奇数段，偶数段に配備した選択回路を外部からの複数の第１の遅延制御信号により切替えて２系統の粗調遅延の出力を選択可能に得るようにして粗い間隔の遅延量調整の切替えタイミングを緩和できるようにすると共に、遅延細調整用回路部で２系統の粗調遅延の出力に加えられて細かい間隔で遅延量調整を行うための２系統の第２の遅延素子の接続をこれらの遅延量を設定するための複数の第２の遅延制御信号の変化が無いポイントでこれらの信号と同期するイネーブル信号により出力動作を切替えるようにして粗い間隔の遅延量調整及び細かい間隔の遅延量調整に要する接続パターンを変更可能に動作切替えするようにしているので、従来の回路構成では実現困難であった遅延制御信号による切替え時のノイズ発生や出力遅延誤差発生を防止した上で広周波数帯域条件下で高速動作処理化を具現し得るものとなる。
【図面の簡単な説明】
【図１】本発明の実施例１に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。
【図２】図１に示すＤＬＬ用遅延調整回路に入力される遅延制御信号及びイネーブル信号を生成するための制御信号生成回路の基本構成並びに細部機能を例示した回路ブロック図である。
【図３】図２に示す制御信号生成回路で生成されて図１に示すＤＬＬ用遅延調整回路に入力される遅延制御信号及びイネーブル信号の波形を示したタイミングチャートである。
【図４】図１に示すＤＬＬ用遅延調整回路における遅延制御信号及びイネーブル信号による遅延量調整の動作処理を具体的に例示した数値制御対応表である。
【図５】図１に示すＤＬＬ用遅延調整回路における粗い間隔の遅延量調整時の制御動作を説明するために示した回路要部の拡大図である。
【図６】図１に示すＤＬＬ用遅延調整回路における遅延制御信号（第２の遅延制御信号），イネーブル信号，２系統の粗い間隔の遅延量調整並びに細かい間隔の遅延量調整，及びそれらの遅延量調整動作による最終クロックトータル遅延量の出力波形の関係を示したタイミングチャートである。
【図７】本発明の実施例２に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。
【図８】本発明の実施例３に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。
【図９】本発明の実施例４に係るＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。
【図１０】本発明の実施例５に係るＤＬＬ用遅延調整回路の要部構成を概略的に示した回路ブロック図である。
【図１１】図１に示す実施例１に係るＤＬＬ用遅延調整回路を用いて構成された発振器の基本構成を概略的に示した回路ブロック図である。
【図１２】本発明の実施例６に係るＤＬＬ用遅延調整回路の要部構成を概略的に示した回路ブロック図である。
【図１３】図１２に示すＤＬＬ用遅延調整回路におけるグレイ・コードの遅延制御信号による遅延量調整の動作処理を具体的に例示した数値制御対応表である。
【図１４】本発明の実施例７に係るＤＬＬ用遅延調整回路の要部構成を概略的に示した回路ブロック図である。
【図１５】図１４に示すＤＬＬ用遅延調整回路におけるバイナリ・コードの遅延制御信号による遅延量調整の動作処理を具体的に例示した数値制御対応表である。
【図１６】従来のＤＬＬ用遅延調整回路の基本構成を概略的に示した回路ブロック図である。
【図１７】図１６に示すＤＬＬ用遅延調整回路における粗い間隔の遅延量調整，細かい間隔の遅延量調整，及びそれらの遅延量調整動作による最終クロックトータル遅延量の出力波形の関係を示したタイミングチャートである。
【図１８】図１６に示すＤＬＬ用遅延調整回路に備えられる選択回路の動作処理上にあっての出力からノイズが発生する場合の入出力信号における波形の関係を例示したタイミングチャートである。
【図１９】図１７で説明した遅延量調整（粗い間隔の遅延量調整）の処理動作が正常に行われない場合の粗い間隔の遅延量調整，細かい間隔の遅延量調整，及びそれらの遅延量調整動作による最終クロックトータル遅延量の出力波形の関係を例示したタイミングチャートである。
【符号の説明】
Ａ１〜Ａ６ 第１の遅延制御信号
Ｂ１〜Ｂ４，Ｂ５ 第２の遅延制御信号
Ｄ１〜Ｄ３，Ｄ′１，Ｄ′２，Ｆ，ＦＡ，ＦＢ 遅延素子
Ｓ，Ｓ１〜Ｓ８ 選択回路（セレクター）
Ｓ′１〜Ｓ′１２，Ｓ′１４ 遅延選択回路（セレクター）
Ｓ″ 出力選択回路（セレクター）
Claims (7)
- 入力クロック信号に対して粗い間隔の遅延量調整を行うために細かい間隔の遅延量調整の最大遅延値を持つ互いに接続された複数の第１の遅延素子を選択回路に接続すると共に、該選択回路の出力側に細かい間隔の遅延量調整を行うための第２の遅延素子を接続した上、該複数の第１の遅延素子及び該選択回路に対して該入力クロック信号を入力させることで該複数の第１の遅延素子から得られる遅延出力をそれぞれ該選択回路に入力させると共に、該複数の第１の遅延素子から得られる遅延出力を粗い間隔の遅延量として選択制御するための第１の遅延制御信号を外部から該選択回路に入力させ、且つ該第２の遅延素子に対して細かい間隔の遅延量を設定するための第２の遅延制御信号を外部から入力させる回路構成を有し、更に該第１の遅延制御信号により該選択回路で選択した該複数の第１の遅延素子からの粗調遅延の出力として得られる粗い間隔の遅延量に対して該第２の遅延制御信号により該第２の遅延素子で設定される細かい間隔の遅延量を加えたものを出力クロック信号として取得可能な遅延同期回路用遅延調整回路において、前記選択回路として少なくとも２以上の複数個のものを前記複数の第１の遅延素子に対してそれぞれ奇数段，偶数段の２系統に分けられるように接続すると共に、該奇数段の選択回路と該偶数段の選択回路とを介して該複数の第１の遅延素子の選択されたものから粗い間隔の遅延量調整として互いの遅延差が細かい間隔の遅延量調整の最大遅延値を示す２系統の粗調遅延の出力が選択可能に得られるように構成された粗い間隔の遅延量調整を行うための遅延粗調整用回路部と、前記２系統の粗調遅延の出力をそれぞれ入力して相反する動作で２系統の細かい間隔の遅延量調整を選択可能に行って前記出力クロック信号を得るために前記第２の遅延素子を２系統分具備して構成された細かい間隔の遅延量調整を行うための遅延細調整用回路部とを有し、前記第１の遅延制御信号は、前記奇数段の選択回路と前記偶数段の選択回路とに対してそれぞれ前記複数の第１の遅延素子の遅延出力を選択できるように区別されて伝送されると共に、前記２系統の細かい間隔の遅延量調整の遅延差が同じになったときに前記２系統の粗調遅延の出力を切替える制御を行うことを特徴とする遅延同期回路用遅延調整回路。
- 請求項１記載の遅延同期回路用遅延調整回路において、前記遅延粗調整用回路部は、前記奇数段の選択回路と前記偶数段の選択回路とによる選択機能と前記複数の第１の遅延素子による細かい間隔の遅延量調整機能とを合わせ持った複数の遅延選択回路から成るものであって、且つ該奇数段の遅延選択回路と該偶数段の遅延選択回路とは、それぞれ前記入力クロック信号に従って外部からのＨＩＧＨレベル信号に応じて出力動作する第１の遅延選択回路と、前記入力クロック信号に従って前記第１の遅延制御信号に応じて出力動作する第２の遅延選択回路と、外部からのＬＯＷレベル信号に応じて出力動作する第３の遅延選択回路とを組み合わせて接続して構成されることを特徴とする遅延同期回路用遅延調整回路。
- 請求項１又は２記載の遅延同期回路用遅延調整回路において、前記２系統の第２の遅延素子から出力される出力クロック信号をそれぞれ入力したものの何れか一方を前記第２の遅延制御信号に同期して生成される外部からのイネーブル信号に基づいて選択可能に出力する出力選択回路を備えたことを特徴とする遅延同期回路用遅延調整回路。
- 請求項１又は２記載の遅延同期回路用遅延調整回路において、前記２系統の第２の遅延素子は、前記第２の遅延制御信号に同期して生成される外部からのイネーブル信号に基づいて出力動作が切替え選択可能であることを特徴とする遅延同期回路用遅延調整回路。
- 請求項４記載の遅延同期回路用遅延調整回路において、前記イネーブル信号は、前記２系統の第２の遅延素子のうちの一方のものに正転状態のものが伝送され、且つ他方のものに反転状態のものが伝送され、前記第２の遅延制御信号は、前記２系統の第２の遅延素子のうちの一方のものに反転状態のものが伝送され、且つ他方のものに正転状態のものが伝送されることを特徴とする遅延同期回路用遅延調整回路。
- 請求項１又は２記載の遅延同期回路用遅延調整回路において、前記２系統の第２の遅延素子は、前記第２の遅延制御信号として伝送されるグレイ・コードに基づいて出力動作が切替え可能であることを特徴とする遅延同期回路用遅延調整回路。
- 請求項１又は２記載の遅延同期回路用遅延調整回路において、前記２系統の第２の遅延素子は、前記第２の遅延制御信号として伝送されるバイナリ・コードに基づいて出力動作が切替え可能であることを特徴とする遅延同期回路用遅延調整回路。
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| US7403056B2 (en) * | 2006-11-22 | 2008-07-22 | Via Technologies, Inc. | Delay apparatus and method thereof |
| US8804456B1 (en) * | 2013-03-28 | 2014-08-12 | Nanya Technology Corp. | Delay locked loop (DLL) system for a memory device with wide operating frequency via a variable supply applied to a delay line |
| JP2022038403A (ja) * | 2020-08-26 | 2022-03-10 | キオクシア株式会社 | デューティー調整回路、及び、半導体記憶装置、並びに、メモリシステム |
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