JP4397933B2 - 位相同期回路 - Google Patents

Description

本発明は位相同期回路に関する。位相同期回路は、クロックやストローブなどを用いて動作する半導体集積回路、回路モジュール、システムに用いられる。例えば、マイクロプロセッサ、マイクロコントローラ、信号処理プロセッサ、画像処理プロセッサ、音声処理プロセッサや、揮発性メモリ（ＤＲＡＭ、ＳＲＡＭ等）、不揮発性メモリ（フラッシュメモリ等）などの各種メモリまたはメモリカードなどに用いられる。

一般に、半導体チップは外部デバイスと信号のやりとりを正確に行うために、チップ内外での信号の時間的な同期を取る必要がある。このような同期には、半導体チップの外部から入力されたクロック（またはストローブ、本願では区別せず「クロック」と表記する）の遷移時刻と一定のタイミング関係を保つように精度よくその遷移時刻が制御された内部クロックを生成し、このチップ内部クロックを信号の取得に利用するといったことが広く行われている。さて、このような位相同期回路に関し、以下のような従来技術が存在する。

非特許文献１では、２本の遅延列（ＦＤＡ、ＢＤＡ）を互いに逆向きに並列に並べ、その間に制御回路MCCを２本の遅延列に並列に並べ、遅延列ＢＤＡの出力に接続されているクロックドライバと同じ遅延時間を持つ負荷回路をあらかじめダミーとして設計し、遅延列ＦＤＡの入力に接続する構成をとっている。この回路は、遅延列ＦＤＡと制御回路MCCから遅延列ＦＤＡ内で位相が同期する位置を検出し、遅延列ＢＤＡの同じ位置からクロックを入力して遅延列ＦＤＡと逆向きにクロックを伝達することで、２サイクル遅れで位相が同期するという高速同期を実現するものである。

また、特許文献１では、位相を粗く合わせこむリング型粗調遅延器と、位相を細かく合わせこむ微調遅延器とを持ち、リング型および階層型の構造をとることで、回路全体の面積やゲート数を削減している。遅延量は一つの位相検出器を用いて、外部クロックとフィードバッククロックとの位相を逐次比較し、その結果から遅延量の増減を微調遅延器と粗調遅延器に与えることで決定する。
IEEE Journal of Solid-state Circuits, Vol. 31, No. 11, November 1996, pp1656-1668 特開２００３−６９４２４号公報

位相同期回路は内部クロックが外部クロックと位相を同期するのに要する時間を短くできるものが好ましい。一方、半導体チップコストを削減するという目的からは、これをできるだけ小さなチップ面積、また少ない素子数やゲート数で実現することが好ましい。また、より少ない電力（動作時、待機時の電力）で動作することが望ましい。

非特許文献１に示される位相同期回路は、その周波数範囲を広げると回路規模が大きくなる問題点があった。すなわち、動作周波数が最も高い場合に必要となる位相の一致精度を満足させるためには、遅延列内部の遅延段１段の遅延時間は短くする必要がある。そのため、このようにして決定された遅延時間の遅延段を用いて低い周波数のクロックの同期をとるためには、遅延段数を多くせざるを得ない。そのため、素子数やゲート数が増加してしまうという問題があった。

しかしながら、半導体集積回路に入力される信号の周波数の範囲は広がっており、周波数毎に位相同期回路を設計し直すのは工数上困難であり、広い周波数範囲で用いることができる位相同期回路が望まれている。すなわち、位相同期回路の位相一致精度と周波数範囲とを両立させ、それに伴う回路規模の増大を極力抑えることが望まれる。

また、特許文献１は本発明の完成後に行った特許調査にて見出されたものであるが、リング型の遅延列を用いている点で、本発明と共通点を有する。しかしながら、特許文献１に開示されたＤＬＬでは、粗調整のための遅延列に対してのみリング型の遅延列を用いている。また、１つの位相検出器で微調遅延器の一段ずつ逐次位相比較を行っている為、位相同期までの時間が長くなるおそれがあり、同期に要する時間については配慮されていない。

チップ上の占有面積、ゲート数、電力の小さい回路でありながら、高い一致精度と広い周波数範囲を両立させ、位相同期を短い時間で完了することが可能な位相同期回路が望まれる。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の位相同期回路は、第１遅延列と、第１基準クロックおよび第１遅延列の出力のいずれか一方を選択的に第１遅延列に入力する第１セレクタと、第１遅延列に含まれる各遅延段と第２基準クロックとの位相比較を行う複数の位相比較器と、第２遅延列と、外部クロックおよび第２遅延列の出力のいずれか一方を選択的に第２遅延列に入力する第２セレクタと、第２遅延列の各遅延段から出力される出力を内部クロックとして選択的に出力する出力制御回路とを有し、出力制御回路は、第１基準クロックの第１遅延列による遅延信号が第２基準クロックと同期するのに要する第１遅延列の周回数および遅延段数を把握し、把握した周回数と遅延段数に応じた外部クロックの第２遅延列による遅延信号を内部クロックとして出力する。

また、本発明の位相同期回路は、第１遅延列と、第１基準クロックおよび第１遅延列の出力のいずれか一方を選択的に第１遅延列に入力する第１セレクタと、第１基準クロックの第１遅延列による遅延信号と第２基準クロックと位相比較を行う位相比較器と、位相比較器に入力する遅延信号の遅延量を制御する遅延制御回路と、第２遅延列と、外部クロックおよび第２遅延列の出力のいずれか一方を選択的に第２遅延列に入力する第２セレクタと、第２遅延列の各遅延段から出力される出力を内部クロックとして選択的に出力する出力制御回路とを有し、出力制御回路は、第１基準クロックの第１遅延列による遅延信号が第２基準クロックと同期するのに要する第１遅延列の周回数および遅延段数を把握し、把握した周回数と遅延段数に応じた外部クロックの第２遅延列による遅延信号を内部クロックとして出力し、遅延制御回路は、位相比較器に入力する遅延信号の遅延量を可変に制御する。

なお、第１セレクタと第２セレクタ、第１遅延列と第２遅延列は、その遅延時間ができるだけ同様になるように、回路構成やレイアウトに関して同様となるようにするのが好ましい。また、第１基準クロックおよび第２基準クロックとして、同一の基準クロックを与えれば、外部クロックと内部クロックが１周期の時間差で同期するものである。

本発明では、同期までのサイクル数が短くできるので、同期回路を使用していない場合にはそのクロック入力自体を止めることにより、非動作時の電力を削減することも可能となる。また、その際、同期回路の電源自体も落とすことを行えば、リーク電流の防止によりシステム待機時の電力も削減することが可能となる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

素子数やゲート数が少なく、高速に同期可能な位相同期回路が実現できる。

本発明の位相同期回路を示す図である。 遅延列の回路構成例を示す図である。 出力制御回路の回路構成例を示す図である。 図４（ａ）は位相比較器アレーの第１の回路構成例を、図４（ｂ）は位相比較器アレーの第２の回路構成例を示す図である。 本発明の別の位相同期回路を示す図である。 図１の位相同期回路の変形例を示す図である。 図５の位相同期回路の変形例を示す図である。 図８（ａ）はパルス生成回路の回路構成例を、図８（ｂ）はクロック復元回路の回路構成例を示す図である。 目標段数の制御幅を可変とした場合のフローチャートである。 位相同期回路のタイミングチャートである。 本発明の位相同期回路を用いたシステム構成例である。 本発明の他の位相同期回路を示す図である。 本発明の他の位相同期回路を示す図である。 パルス配分回路の構成例、およびクロック復元回路の構成を示した図である。 本発明の他の位相同期回路を示す図である。 本発明の他の位相同期回路を示す図である。 パルス生成回路の回路構成例、クロック復元回路の回路構成例、およびパルス配分回路の回路構成を示した図である。 位相同期回路のタイミングチャートである。 位相同期回路の遅延列部分のレイアウト例を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

まず、図１に本発明の位相同期回路の基本的な構成を示す。図１に示す位相同期回路は、外部クロックＥＣＬＫとある一定の時間（位相）関係（第１基準クロックＥＲＣＬＫ１と第２基準クロックＥＲＣＬＫ２との時間差（位相差）に等しい時間関係（位相関係））を保つように内部クロックＩＣＬＫを出力する回路である。

第１周回遅延ブロック１０１では、第１基準クロックＥＲＣＬＫ１を２つの入力のうちの１つの入力とするセレクタＳＥＬ１と、セレクタＳＥＬ１から出力される信号を入力とする遅延列ＤＬ１とを有し、遅延列ＤＬ１の出力１０４は、セレクタＳＥＬ１の２つの入力のうちの他方の入力に接続されている。セレクタＳＥＬ１は第１セレクタ制御回路ＳＥＬＣＯＮ１により、どちらの入力信号を遅延列ＤＬ１に出力するかを選択されている。遅延列ＤＬ１を構成する各遅延段からの出力群１２０は、位相比較器アレーＰＣＡに入力され、第２基準クロックＥＲＣＬＫ２と位相比較がなされる。

第２周回遅延ブロック１１２では、外部クロックＥＣＬＫを２つの入力のうちの１つの入力とするセレクタＳＥＬ２と、セレクタＳＥＬ２から出力される信号を入力とする遅延列ＤＬ２とを有し、遅延列ＤＬ２の出力１１０は、セレクタＳＥＬ２の２つの入力のうちの他方の入力に接続されている。セレクタＳＥＬ２は第２セレクタ制御回路ＳＥＬＣＯＮ２により、どちらの信号を遅延列ＤＬ２に出力するかを選択されている。

出力制御回路ＯＳ−ＣＯＮは、位相比較器アレーＰＣＡからの位相比較結果を指示する信号１１３と遅延列ＤＬ１の所定の位置の遅延段からの信号１１４とが入力される。出力制御回路ＯＳ−ＣＯＮは信号１１４をカウントすることにより、第２周回遅延ブロック１１２で外部クロックＥＣＬＫを周回させる回数を決定する。また、信号１１３により、遅延列ＤＬ２のどの遅延段からの出力信号を内部クロックＩＣＬＫとして出力するかを決定する。

なお、遅延列ＤＬ１および遅延列ＤＬ２は、複数の遅延段で構成されている。遅延列中の遅延段数は、セレクタＳＥＬ１および遅延列ＤＬ１を信号が通過する時間が基準クロックＥＲＣＬＫ１と基準クロックＥＲＣＬＫ２との間の時間差よりも短くなるように決定しておく。逆に信号が通過する時間が基準クロック間の時間差よりも長ければ、外部クロックを周回させる必要はなくなる。

さて、図１の回路の動作を説明する。第１基準クロックＥＲＣＬＫ１をセレクタＳＥＬ１および遅延列ＤＬ１で構成される第１周回遅延ブロック１０１を複数回通過させ、さらにセレクタＳＥＬ１および遅延列ＤＬ１の内部の遅延段を通過させることで、第１基準クロックＥＲＣＬＫ１を周回分に加え通過した遅延段分遅延された信号１２０が生成される。次に、この遅延された信号１２０と第２基準クロックＥＲＣＬＫ２とについて、位相比較器アレーＰＣＡの内部に存在する複数の位相比較器はその時間的前後関係を一斉に比較し、各位相比較器は一定の条件を満たす場合には同位相であると判断する。この同位相となるときの、第１周回遅延ブロック１０１の信号通過周回数と遅延列ＤＬ１からの出力の位置（段数）に関する情報（以下、「目標周回数」と「目標段数」と呼ぶ）を生成する。

これにより、第１周回遅延ブロック１０１を目標周回数通過し、さらにセレクタＳＥＬ１と遅延列内部の目標段数を通過したときの総計の遅延時間が、２つの基準クロックの間の時間差（位相差）に等しいようにすることができる。

このようにして決定された第１周回遅延ブロック１０１の目標周回数と目標段数は、出力制御回路ＯＳ−ＣＯＮに伝えられる。出力制御回路ＯＳ−ＣＯＮは、外部クロックＥＣＬＫ入力からの信号が第２周回遅延ブロック１１２を目標周回数だけ周回し、セレクタＳＥＬ２と遅延列ＤＬ２において目標段数だけ通過したとき、その遅延列ＤＬ２からの出力が、内部クロックＩＣＬＫとして出力されるように制御を行う。

図２は、遅延列ＤＬ１またはＤＬ２の回路例である。一定の時間刻みを有する遅延段が縦続に複数個接続されることで構成される。各遅延段は一定の遅延時間を有するものであればいかなるものであっても構わないが、典型的にはＣＭＯＳ回路としての論理回路（インバータ回路やNAND回路など）を縦続接続した回路であったり、バイポーラ回路による差動アンプを縦続接続した回路であることが多い。本実施例では、このような方式として、各遅延段２０１〜２０４がＣＭＯＳインバータで構成された例を示している。

図３は、出力制御回路ＯＳ−ＣＯＮの構成例を示したものである。出力制御回路ＯＳ−ＣＯＮは、遅延列ＤＬ２の各遅延段からの出力１２１、位相比較器アレーＰＣＡからの出力１１３および遅延列ＤＬ１の所定の遅延段からの出力１１４とを入力とし、内部クロックＩＣＬＫを生成する回路である。外部クロックＥＣＬＫを所定の時間分遅延させるために必要となる目標周回数を計測保持する目標周回数カウンタＴＲＮ−ＣＬＴ、位相比較器が一致と判断した目標段数を保持する目標段数レジスタＴＳＮ−ＲＥＧ、目標段数レジスタの値に一致した段数の遅延列ＤＬ２からの出力を選択するセレクタＳＥＬ、セレクタＳＥＬからの出力回数を計測保持する現在周回数カウンタＣＲＮ−ＣＬＴ、目標周回数カウンタＴＲＮ−ＣＬＴと現在周回数カウンタＣＲＮ−ＣＬＴのそれぞれの値の一致を検出するカウンタ比較器ＣＭＰおよびカウンタ比較器ＣＭＰが生成した一致信号により、セレクタＳＥＬからの出力を外部へ出力するよう制御する信号送出制御回路ＳＴＣを有する。

目標周回数カウンタＴＲＮ−ＣＬＴは、位相比較器アレーＰＣＡにより第１基準クロックＥＲＣＬＫ１の遅延信号と第２基準クロックＥＲＣＬＫ２との位相一致の判定がなされるまでに、第１基準クロックＥＲＣＬＫ１が第１周回遅延ブロック１０１を何回周回したかを計測し、保持する。具体的には、遅延列ＤＬ１の所定の遅延段からの出力１１４を受けることにより周回状態を把握し、位相比較器アレーＰＣＡから位相一致を示す出力を受けて、目標周回数を決定し、保持する。このときの位相一致段数は目標段数レジスタＴＳＮ−ＲＥＧに保持する。決定された目標周回数および目標段数分遅延された外部クロックＥＣＬＫを、内部クロックＩＣＬＫとして出力されるよう信号送出制御回路ＳＴＣが制御される。

図４（ａ）は、位相比較器アレーＰＣＡの構成例である。位相比較器アレーＰＣＡには、位相比較段４００が繰返し配置されており、図４（ａ）は遅延列ＤＬ１からの出力１２０のうち３段分について示している。位相比較段４００は、Ｄフリップフロップ４０１と２つの入力のうち片側がインバートされているＮＯＲ論理回路４０２とから構成されている。Ｄフリップフロップのクロック端子ＣＬＫには、第２基準クロックＥＲＣＬＫ２が入力されており、同フリップフロップのデータ端子Ｄには、第１基準クロックＥＲＣＬＫ１の遅延信号１２０が遅延列ＤＬ１の各遅延段から入力される。ＮＯＲ論理回路の２つの入力にはそれぞれ、自段のフリップフロップからの出力Qと右隣のフリップフロップからの出力Qとが入力される。

各フリップフロップは、第２基準クロックＥＲＣＬＫ２が遷移したときに、遅延段からの出力が既に１に遷移していれば、１の値を出力Ｑに出力し、１に遷移していなければ０の値を出力Qに出力する。

位相比較器アレーＰＣＡへの複数の入力部では、図に示されるように、入力側（図の左側）からある段数の位置までは第２基準クロックＥＲＣＬＫ２がフリップフロップのクロックとして遷移するときに既に信号が伝播して１となっており、それより後段では未だ遅延列からの入力が信号遷移していないため０となっている。従って、第２基準クロックＥＲＣＬＫ２が遷移するタイミングで遷移する第１基準クロックＥＲＣＬＫ１の遅延信号を出力する遅延段に対応するフリップフロップの出力は１、その右隣のフリップフロップの出力は０となる。このため、図４（ａ）に示す位相比較段４００は第２基準クロックＥＲＣＬＫ２と同期する遅延信号を出力する遅延段に対応する位相遅延段だけが１を出力し、他の位相遅延段は０を出力する。

なお、図４（ｂ）は位相比較器アレーＰＣＡの変形例であり、任意のタイミングでリセット（割り込み）ＲＥＳＥＴをかけて全ての出力が０とできるようにしたものである。このようなリセットは、位相同期回路において同期動作が完了した後、電源投入直後、スリープからの起動直後、システムリセット、などの場合に行われるものである。

図１における第１周回遅延ブロック１０１および第２周回遅延ブロック１１２の入力部に位置するセレクタＳＥＬ１とセレクタＳＥＬ２のそれぞれを制御するセレクタ制御回路ＳＥＬＣＯＮ１およびセレクタ制御回路ＳＥＬＣＯＮ２の制御について説明する。

セレクタ制御回路ＳＥＬＣＯＮ１はセレクタＳＥＬ１の出力を制御するものであるが、最初に第１入力（セレクタＳＥＬ１の上側）と遅延列ＤＬ１とを接続する。第１入力から第２入力（セレクタＳＥＬ１の下側）への切り替えは、第１基準クロックＥＲＣＬＫ１のセレクタＳＥＬ１通過後に行われる。

また、第２入力から第１入力への切り替えは、位相の同期が完了した時（すなわち位相比較器アレーＰＣＡが位相一致信号を出した時）から後に、第１基準クロックＥＲＣＬＫ１が次に入力されるまでの時間の間のいずれかの時刻においてなされる。

また、セレクタ制御回路ＳＥＬＣＯＮ２はセレクタＳＥＬ２の出力を制御するものであるが、最初に第１入力（セレクタＳＥＬ２の下側）と遅延列ＤＬ２とを接続する。第１入力から第２入力（セレクタＳＥＬ２の上側）への切り替えは、第２基準クロックＥＲＣＬＫ２のセレクタＳＥＬ２通過後に行われる。

さらに、第２入力から第１入力への切り替えは、出力制御回路ＯＳ−ＣＯＮに制御される目標周回数だけ外部クロックＥＣＬＫが第２遅延周回ブロック１１２を周回した後で、外部クロックＥＣＬＫが次に入力されるまでの時間の間のいずれかの時刻においてなされる。

図５は、本発明の位相同期回路の別の構成を示したものである。図１における位相比較器アレーＰＣＡのかわりに、一つの位相比較器ＰＣと第１周回遅延ブロック１０１からの複数の遅延出力から１つを選択するセレクタＳＥＬ３を有する。セレクタＳＥＬ３が複数の遅延出力１２０からどの出力を選択するかは、制御回路ＲＳ−ＣＯＮにより制御される。

位相比較器ＰＣは、第２基準クロックＥＲＣＬＫ２に対して、複数の遅延出力１２０からセレクタＳＥＬ３により選択された信号の位相が進んでいるかを示す信号(ＤＮ信号)、遅れているかを示す信号(ＵＰ信号)と、位相の一致を示す信号（ＬＯＣＫ信号）のいずれかを出力する。位相比較器は１つしか存在しないため、目標周回数と目標段数の値は、例えば、目標周回数０および目標段数０から開始し、第１基準クロックＥＲＣＬＫ１の遅延信号が位相比較器ＰＣに入力される度に目標段数を１ずつ増加させる。

この目標段数が遅延列ＤＬ１の最終段数までいった際には目標周回数を１だけ増加させ、再度目標段数を０にして再び第１基準クロックＥＲＣＬＫ１が入力される度に目標段数を１ずつ増加させていく。

位相の一致が検出されたとき、そのときまでに第１基準クロックＥＲＣＬＫ１が第１周回遅延ブロック１０１を周回した回数である目標周回数および位相一致した際の段数である目標段数が、出力制御回路ＯＳ−ＣＯＮに通知される。なお、目標周回数と目標段数は上述の方法には限定されず、例えば遅延列ＤＬ１の所定の位置からの信号５０４を用いて計測することも考えられる。

しかしながら、このような逐次比較して同期する段数を探索する方法は、同期完了までに多くのサイクルを必要とする。そこで、制御回路ＲＳ−ＣＯＮは目標段数の制御を可変的に増減させる。

このような可変段数制御の一態様について示したのが図９である。図９は、遅延列ＤＬ１の段数が１０である場合を例にその動作を説明するフローチャートである。最初に目標周回数ＴＲおよび目標段数ＴＳのいずれも０に初期化される（Ｓ１）。

その後、ステップ１とステップ２とステップ３の三つの動作が実施される。ステップ１は目標周回数ＴＲの制御を行う。位相比較器ＰＣがＤＮ信号を発した場合には、目標周回数ＴＲを１だけ増加させる（Ｓ２，Ｓ３）。これはＵＰ信号が発せられるまで繰返し行われ、ＵＰ信号が発せられると目標周回数ＴＲを１だけ減じ（Ｓ４）、目標周回数ＴＲが確定する。

また、このとき目標段数ＴＳを所定の段数（図９の例では１０段の半分である５段）にセットする（Ｓ４）。ステップ２は目標段数ＴＳの制御を行う。目標段数ＴＳが５段にセットされた後、位相比較器ＰＣがＵＰ信号を発した場合には、目標周回数ＴＲは変わらず、目標段数ＴＳが３段足された８段となる（Ｓ５，Ｓ６）。

また、位相比較器ＰＣがＤＮ信号を発した場合には、目標周回数ＴＲは変わらず、目標段数ＴＳが３段減らされた２段となる（Ｓ５，Ｓ７）。また、位相比較器ＰＣがＬＯＣＫ信号を発した場合には、ステップ３へと移る（Ｓ５，Ｓ８）。

目標段数ＴＳが８段にセットされた後、位相比較器ＰＣがＵＰ信号を発した場合には、目標周回数ＴＲは変わらず、目標段数ＴＳが１段足された９段となりステップ３へと移る（Ｓ９，Ｓ１０，Ｓ８）。

また、位相比較器ＰＣがＤＮ信号を発した場合には、目標周回数ＴＲは変わらず、目標段数ＴＳが１段減らされた７段となる（Ｓ９，Ｓ１１）。また、位相比較器ＰＣがＬＯＣＫ信号を発した場合には、ステップ３へと移る（Ｓ９，Ｓ８）。

さらに、目標段数が７段にセットされた後、位相比較器ＰＣがＤＮ信号を発した場合には、目標周回数ＴＲは変わらず、目標段数ＴＳが１段減らされた６段となりステップ３へ移る（Ｓ１２，Ｓ１３，Ｓ８）。一方、位相比較器ＰＣがＬＯＣＫ信号を発した場合には、ステップ３へと移る（Ｓ１２，Ｓ８）。

一方、目標段数ＴＳが２段にセットされた後、位相比較器ＰＣがＵＰ信号を発した場合には、目標周回数ＴＲは変わらず、目標段数ＴＳが１段足された３段となる（Ｓ１４，Ｓ１６）。

位相比較器ＰＣがＤＮ信号を発した場合には、目標周回数ＴＲは変わらず、目標段数ＴＳが１段減らされた１段となりステップ３へと移る（Ｓ１４，Ｓ１５，Ｓ８）。また、位相比較器ＰＣがＬＯＣＫ信号を発した場合には、ステップ３へと移る（Ｓ１４，Ｓ８）。さらに、目標段数ＴＳが３段にセットされた後、位相比較器ＰＣがＵＰ信号を発した場合には、目標周回数ＴＲは変わらず、目標段数ＴＳが１段足された４段となりステップ３へと移る（Ｓ１７，Ｓ１８，Ｓ８）。一方、位相比較器ＰＣがＬＯＣＫ信号を発した場合には、ステップ３へと移る（Ｓ１７，Ｓ８）。

最後に、ステップ３では以下の動作制御が行われる。位相比較器ＰＣがＵＰ信号を発した場合には、目標段数ＴＳが１段足され再度位相の一致を検査し（Ｓ２１，２０）、ＤＮ信号を発した場合には、目標段数が１段減らされ再度位相の一致を検査し（Ｓ２２，Ｓ２０）、ＬＯＣＫ信号を発した場合には、何も変えない（Ｓ２０）。

なお、この目標段数ＴＳが遅延列ＤＬ１の最終段数である時、位相比較器ＰＣがＵＰ信号を発した場合には、目標周回数ＴＲを１だけ増加させ、目標段数ＴＳを０として位相の一致を検査する。

一方、目標段数ＴＳが遅延列ＤＬ１の最小段数（０段）である時、位相比較器ＰＣがＤＮ信号を発した場合には、目標周回数ＴＲを１だけ減少させ、目標段数ＴＳを最大数として位相の一致を検査する。

ここで、ステップ２において、制御する段数をここでは３、１と段階的に減少させているが、この値には限定されない。この例では制御の大きさを約半分として収束を早くするようにしたものである。

図６は、図１に示した位相同期回路の入力部にパルス生成回路ＰＧＣとクロック復元回路ＣＲＣ、またその遅延差を補償するためのダミー遅延回路ＤＤＣを加えたものである。

パルス生成回路ＰＧＣは、外部クロックＥＣＬＫの「０」状態と「１」状態のデューティ比率を変化させるものである。典型的には外部クロックＥＣＬＫがデューティ５０％である場合、このデューティ比率より小さなデューティ比率（例えば１０％、または比率ではなく固定時間幅であってもよい）へと変化させるものである。

これによりもともと外部クロックＥＣＬＫが有していた「１」状態の時間をより短くするように変化させることができる。このようにすれば、第２遅延周回ブロック１１２を信号が周回する場合に、１周に要する時間より十分に短いパルスを生成することが可能となる。それにより、全ての遅延段における信号レベルが「１」状態となり信号の伝播が以降行うことができなくなってしまうことを防止することができる。

このようにデューティ比率を小さくされたクロック信号は、クロック復元回路ＣＲＣによりもとの比率に復元される。さらに、外部クロックＥＣＬＫから内部クロックＩＣＬＫへの経路にパルス生成回路ＰＧＣとクロック復元回路ＣＲＣが追加されることにより固定的な遅延が生じるため、第１遅延周回ブロック１０１で生成する遅延量をこれらの回路の追加がない場合と比較して少なくしてもよいことになる。そこで、ダミー遅延回路ＤＤＣは、これを考慮して追加回路に伴う固定的遅延量を差し引いて正しい目標周回数と目標段数とを計測するために追加されるものである。

図７は、図５で示した位相同期回路に対して同様にパルス生成回路ＰＧＣ、クロック復元回路ＣＲＣ、ダミー遅延回路ＤＤＣを追加した例が示されている。図８（ａ）は、図６および図７で示したパルス生成回路ＰＧＣの構成例を示したものである。

本回路は、入力信号８０１を遅延させる遅延列ＤＬ３にＣＭＯＳインバータ８０３が接続されている。その出力信号８０４と入力信号８０１との論理和がＡＮＤ素子８０５により生成されて出力８０６となる。さて、本回路の動作は下記のようになる。

すなわち、入力８０１が最初０であるとき８０４は１の状態であるため出力は０となっている。次に入力８０１が１に遷移するとＡＮＤ論理の出力８０６は二つの入力がともに１であるから１となる。

しかし、遅延列ＤＬ３の遅延量だけ時間が経過すると８０４は０に遷移するため、ＡＮＤ論理は０となりこれが出力される。すなわち、出力が１である時間を遅延列ＤＬ３の信号通過時間とするパルスが生成される。なお、遅延列ＤＬ３はいかなる遅延素子でもよく、またＣＭＯＳインバータは反転論理を生成すればいかなるものでもよいことは言うまでもない。例えば、遅延列ＤＬ３をＣＭＯＳインバータの直列接続で構成することができる。

さらに図８（ｂ）はクロック復元回路ＣＲＣの構成例を示している。信号の立ち上がり時には短い時間で信号が出力されるのに対し、信号の立ち下がり時には長い遅延時間で出力されることにより、パルス幅を長くする。遅延量の設定を変えることによりパルス幅を制御することが可能である。セレクタ８１６は、ＣＭＯＳ複合ゲートで構成された例を示しているが、セレクタとしての機能を有するものであればいかなるものでもよい。

図１０は、図１に示した位相同期回路のタイミング図であり、第１基準クロックＥＲＣＬＫ１と第２基準クロックＥＲＣＬＫ２とがクロックの１周期Ｔの４分の１だけずれているものと仮定する。

位相比較器アレーＰＣＡは、第２基準クロックＥＲＣＬＫ２のタイミングで信号１１３を出力し、４段という結果が出て、これが目標段数ＴＳとなる。この時（第２基準クロックＥＲＣＬＫ２が入力された時）までの周回数は信号１１４によりカウントしており、この周回数が目標周回数ＴＲとなる。

この例では周回数は２周となっている。出力制御回路ＯＳ−ＣＯＮは、信号１１３と信号１１４により、目標段数が４段、目標周回数が２周という結果を伝えられる。この結果を基に、外部クロックＥＣＬＫ入力からの信号が周回遅延ブロック１１２を目標周回数の２周だけ周回した後、３周目に遅延列ＤＬ２において目標段数の４段だけ通過した時、その遅延列ＤＬ２からの出力を出力制御回路ＯＳ−ＣＯＮが受け、外部クロックＥＣＬＫと１周期Ｔの４分の１の時間差を持つ内部クロックＩＣＬＫとして出力する制御を行う。

図１１は、本発明の位相同期回路の応用例の１つとしてＤＤＲ−ＳＤＲＡＭ１１０１とＬＳＩ１１０２の接続関係を表しているブロック図である。ＤＤＲ−ＳＤＲＡＭ１１０１とＬＳＩ１１０２はメモリインタフェース１１０３を介して接続されており、このメモリインタフェース１１０３内部にＤＤＲ−ＳＤＲＡＭ１１０１のデータを読み込む為の位相を制御する為の位相同期回路１１０４を備えている。この位相同期回路１１０４によってＬＳＩ１１０２はＤＤＲ−ＳＤＲＡＭ１１０１のデータを確実に読み込むことが可能となる。

以上の実施の形態は、パルス生成回路（ＰＧＣ）を使い、クロックの片側エッジを用いて位相同期を行った場合におけるものである。

次に、パルス生成分配回路（ＰＧＤＣ１）を使い、クロックの片側エッジを用いて、周回遅延部１１２のみで１周期の整数倍遅延を生成する場合における実施の形態を、図面を参照して詳細に説明する。

図１２は、上記記載の本発明の位相同期回路における生成ブロック１１５と生成ブロック１１５と同じ構成を持つ生成ブロック１１６とを用いて周回遅延部１１２のみで１周期の整数倍遅延を生成し、位相同期をする場合に対応した実施例の図である。

すなわち、図１２に示されるような基準クロック（ＥＲＣＬＫ１）を２つの入力のうちの１つの入力とするセレクタ１０２（ＳＥＬ１）と、セレクタ１０２から出力される信号を入力とする遅延列１０３（ＤＬ１）とを有し、上記遅延列１０３の出力１０４は、上記セレクタ１０２の２つの入力のうちもう片方の入力に接続され、さらに上記セレクタ１０２はセレクタ制御回路１０５（ＳＥＬＣＯＮ１）により、二つの入力のうちどちらの入力信号が出力されるかが選択されるものである。

さらに、本発明の同期回路は、基準クロック２（ＥＲＣＬＫ２）と上記遅延列１０３（ＤＬ１）を構成する遅延段からの出力群のうち少なくとも１つを入力とする位相比較器アレー１０６（ＰＣＡ）とを有し、上記基準クロック２と上記出力群からの入力との間の位相の比較結果を、以下に記載する生成ブロック１１５および１１６内部の出力信号制御回路１０７（ＯＳ−ＣＯＮ）に出力する。

また、本発明の同期回路は、外部クロックＥＣＬＫとある一定の時間関係（基準クロック１と基準クロック２の時間差に等しい時間関係）を保つように内部クロックＩＣＬＫを同期させるために、外部クロックをパルス生成分配回路（ＰＧＤＣ１）に入力し、外部入力クロックＥＣＬＫの片側エッジをパルスに変換し、尚且つパルスに変換されたものを２つの生成ブロック１１５および１１６に夫々順に分配し（ＥＣＬＫ１，ＥＣＬＫ２）、上記位相比較結果を基に夫々のブロックで分配されたパルス信号が遅延され、夫々の遅延信号（ＩＣＬＫ１，ＩＣＬＫ２）がクロック復元回路（ＣＲＣ２）に入力され内部クロックＩＣＬＫとしてクロックが復元され出力される。

パルス生成分配回路（ＰＧＤＣ１）内部のパルス生成回路は、外部入力クロック（ＥＣＬＫ）の０と１の状態のデューティ比率を変化させるものである。典型的には外部クロック（ＥＣＬＫ）がデューティ５０％である場合を想定される場合に、このデューティ比率より小さなデューティ比率（例えば１０％）へと変化させるものである。これによりもともと外部クロック（ＥＣＬＫ）が有していた１状態の時間に比較してより短い時間の１状態となるように変化させることができる。

このようにすれば、遅延周回ブロック１１２を信号が周回する場合に、１周の時間より十分に短いパルスを生成することが可能となり、例えば先行する信号の立ち上がり遷移が再び同じ位置に戻ってくるまでに、その位置の信号を立ち上がり遷移前のレベル（すなわち０）に戻しておくことが可能となる。もし立ち上がり遷移前のレベルに戻っていなければ、全ての位置における信号レベルが１となり信号の伝播が以降行うことができなくなってしまうことを防止するものである。

一方、クロック復元回路は、このようにデューティ比率が当初の外部入力波形のそれ（ここでは５０％）から小さくなっている場合（ここでは１０％）、これをもとの比率へと復元する働きをする。

具体的に分配パルスＥＣＬＫ１と生成ブロック１１５を例にとって説明する。

生成ブロック１１５に入力されたパルス（ＥＣＬＫ１）を２つの入力のうちの１つの入力とするセレクタ１０８と、セレクタ１０８から出力される信号を入力とする遅延列１０９（ＤＬ２）とを有し、上記遅延列１０９の出力１１０は、上記セレクタ１０８の２つの入力のうちもう片方の入力に接続され、さらに上記セレクタ１０８はセレクタ制御回路１１１（ＳＥＬＣＯＮ２）により二つの入力のうちどちらの信号が出力されるかが決定されるものである。

さらに、出力信号制御回路１０７（ＯＳ−ＣＯＮ）は、位相比較器アレー１０６（ＰＣＡ）からの位相比較結果を意味する信号１１３と、遅延列１０３の所定の位置からの信号１１４とを入力として受け取る。

また、出力信号制御回路１０７は、外部クロックから分配されたパルス（ＥＣＬＫ１）が遅延列１０９を通過し複数の箇所から出力された信号のうちの少なくとも１つを選択し、この選択された信号を出力する。なお、上記遅延列１０３および遅延列１０９は、複数の遅延段より構成されるものであるが、このとき、本同期回路で利用する２つの基準クロックの時間差に対して、セレクタ１０２および遅延列１０３を信号が通過する時間が短くなるように遅延列中の遅延段数は決定されるものである。

さて、上記構成の動作について詳細を説明すると以下のようになる。

すなわち、セレクタ１０２および遅延列１０３で構成される周回遅延ブロック１０１を複数回通過させ、さらにセレクタ１０２および遅延列１０３の内部の遅延段を一定段数通過させることで、基準クロック１（ＥＲＣＬＫ１）が一定の時間だけ遅延した信号が生成される。

次に、この遅延した信号と基準クロック２（ＥＲＣＬＫ２）とが、位相比較器アレー１０６の内部に存在する複数の位相比較器においてその時間的前後関係が一斉に比較され、各位相比較器が一定の条件を満たすことで同位相であると判断すると、この同位相となるときの、周回遅延ブロック１０１の信号通過周回数と遅延列１０３からの出力の位置（段数）に関する情報（以下、目標周回数と目標段数と呼ぶ）を生成する。

これにより、周回遅延ブロック１０１を複数回（すなわち目標周回数）通過し、さらにセレクタ１０２と遅延列内部の一定の遅延段数（すなわち目標段数）を通過したときの、総計の遅延時間が２つの基準クロックの間の時間差に等しいようにすることができる。次に、このようにして決定された周回遅延ブロック１０１の目標周回数と目標段数が、生成ブロック１１５および１１６の夫々の出力信号制御回路１０７（ＯＳ−ＣＯＮ）に伝えられる。

生成ブロック１１５における例を説明すると、出力信号制御回路１０７は、外部クロックから分配されたパルス（ＥＣＬＫ１）からの信号が周回遅延ブロック１１２を目標周回数だけ周回した後、遅延列１０９において目標段数だけ通過したとき、その遅延列１０９からの出力が、内部クロックＩＣＬＫを生成する為の遅延信号（ＩＣＬＫ１）として出力されるように制御を行う。クロック復元回路（ＣＲＣ２）では、生成ブロック１１５および１１６からの出力を受け、内部クロックＩＣＬＫを復元し出力する。

位相比較器アレー１０６の内部には、複数の位相比較器が存在し、それぞれの位相比較器は、遅延列１０３の内部に存在する複数の各々の遅延段からの出力と基準クロック２との信号の遷移時刻を比較する。

そして、両者がもっとも近いタイミングで遷移しているような遅延列１０３からの出力段数を目標段数として、決定する。同時に、出力制御回路１０７は、そのときまでの周回遅延ブロック１０１の信号通過周回数とを勘定し、これを目標周回数として出力ないし記憶する。

図１３は、本発明による別の位相同期回路の基本的な構成を示したものである。すなわち、ここでは、図１２における位相比較器アレー１０６（ＰＣＡ）のかわりに、一つの位相比較器５０１（ＰＣ）を有する。

そして、周回遅延ブロック１０１からの複数の遅延出力から１つを選択するためのセレクタ１３０１（ＳＥＬ４）を有する。セレクタ１３０１が上記複数の遅延出力からどの出力を選択するかは、制御回路５０３（ＲＳ−ＣＯＮ）により制御される。

位相比較器５０１は、基準クロック２に対して、上記複数の遅延出力から選択された信号の位相が進んでいるか、それとも遅れているかを示す信号（進んでいればＤＮ信号、遅れていればＵＰ信号）と、位相の一致（ＬＯＣＫ信号）を出力するものである。

位相比較器は１つしか存在しないため、目標周回数と目標段数の値は、逐次的に操作される。位相比較器により、位相の一致が検出されると、そのときまでに基準クロック１が周回遅延ブロック１０１を何回周回したかを遅延列１０３の所定の位置からの信号５０４を用いて計測した結果である目標周回数、および位相一致した際の目標段数が出力制御回路１０７に通知される。

しかし、このような操作は、同期完了までに基準クロック１における多くのサイクルを必要とするため、その時間が長くなってしまい従来技術同様の問題が存在する。そのため、本発明では、制御回路５０３はその内部に目標段数の制御を１ずつ増減させるのではなく可変的に増減させる可変段数制御回路５０５を有する。この可変段数制御回路５０５は上記実施例で示したものである。

図１４（ａ）は、図１５および図１６で示したパルス生成分配回路（ＰＧＤＣ１）内部の信号分配回路の実施例を示したものである。

入力信号１４０１は、ＣＭＯＳインバータ１４０２およびＡＮＤ素子１４０５、１４０６の片側の入力に接続されている。ＣＭＯＳインバータ１４０２により反転された入力信号は、フリップフロップ１４０３のクロック入力に入力される。

フリップフロップは、クロック入力の値が０から１に遷移した時、出力の値が更新される。入力信号１４０１が１から０に遷移した時、ＣＭＯＳインバータ１４０２の出力、すなわちフリップフロップ１４０３のクロック入力は０から１に遷移する。

この時、フリップフロップ１４０３の出力の値が更新される。フリップフロップ１４０３の出力は、ＣＭＯＳインバータ１４０４の入力およびＡＮＤ素子１４０６の他方の入力に接続されている。

ＣＭＯＳインバータ１４０４の出力は、フリップフロップ１４０３のデータ入力およびＡＮＤ素子１４０５の他方の入力に接続されている。入力１４０７の値が１から０に遷移した時、フリップフロップ１４０３の出力の値はリセットされ０になる。この時、ＣＭＯＳインバータ１４０４の入力には０が入力されている為、出力の値は１となり、フリップフロップ１４０３のデータ入力には１が入力される。

これにより、入力１４０１の値が１から０に遷移するたびに、フリップフロップ１４０３の出力の値が０、１、０、１と順に遷移し、ＡＮＤ素子１４０５および１４０６がそれに対応して入力１４０１を出力できる状態となる。

さて、本回路の動作は下記のようになる。すなわち、入力１４０７が最初１で、ある時間だけ経って０に遷移した時、フリップフロップ１４０３の出力の値は０にリセットされる。これにより、ＣＭＯＳインバータ１４０４の出力の値は１となり、フリップフロップ１４０３のデータ入力とＡＮＤ素子１４０５の片側の入力には１の値が入力される。

また、ＡＮＤ素子１４０６の片側の入力には０が入力されているため、ＡＮＤ素子１４０６の他方の入力に接続されている入力１４０１は出力出来ない状態となっている。一方、ＡＮＤ素子１４０５の片側の入力には１が入力されており、他方に接続されている入力１４０１を出力できる状態になっている。すなわち、入力１４０１は接続されている２つのＡＮＤ素子の中からＡＮＤ素子１４０５のみを通過し出力される。

次に、入力１４０１の値が１から０に遷移した時、フリップフロップ１４０３のデータ入力に入力されている１の値が出力され、ＣＭＯＳインバータ１４０４の入力およびＡＮＤ素子１４０６の片側の入力に入力される。

これにより、ＡＮＤ素子１４０６は入力１４０１を出力できる状態となる。またＣＭＯＳインバータ１４０４の出力の値は０となり、この値がフリップフロップ１４０３のデータ入力とＡＮＤ素子１４０５の片側の入力に入力される。すなわち、入力１４０１は接続されている２つのＡＮＤ素子の中からＡＮＤ素子１４０６のみを通過し出力される。

次に、入力１４０１の値が１から０に遷移した時、フリップフロップ１４０３のデータ入力に入力されている０の値が出力され、ＣＭＯＳインバータ１４０４の片側の入力およびＡＮＤ素子１４０６の片側の入力に入力される。

これにより、ＣＭＯＳインバータ１４０４の出力は１となり、ＡＮＤ素子１４０５は入力１４０１を出力できる状態となる。すなわち、入力１４０１は接続されている２つのＡＮＤ素子の中からＡＮＤ素子１４０５のみを通過し出力される。このように、入力１４０１に従って、この一連の動作が繰り返され、入力１４０１が２つの出力に順に分配される。

図１４（ｂ）は、クロック復元回路（ＣＲＣ２）の実施例を示している。

すなわち、２つの入力をまずＯＲ素子１４０８で受け出力した信号の立ち上がり時には短い時間で信号が出力されるのに対し、信号の立ち下がり時には長い遅延時間で出力されることにより、パルス幅を長くするといったことが可能となる。

遅延量の設定を変えることによりパルス幅を制御することが可能である。セレクタ８１６は今、ＣＭＯＳ複合ゲートで構成された例を示しているが、セレクタとしての機能を有するものであればいかなるものでもよい。

今、遅延段８１５を外部クロック（ＥＣＬＫ）のデューティ比率より小さい時間に選べばレベルが１の状態の時間の比率を小さくできるが、逆に外部クロックのデューティ比率と等しい程度の時間に選べば、狭いパルス幅の入力を広いパルス幅にも変化させることが可能となる。すなわち、図１２および図１３におけるクロック復元回路（ＣＲＣ２）は、このようにして実現され得るものである。

次に、クロックの両側エッジを用いて、周回遅延部１１２のみで１周期の整数倍遅延を生成する場合における実施の形態を、図面を参照して詳細に説明する。

図１５は、上記記載の本発明の位相同期回路における生成ブロック１１５と同じ構成を持つ生成ブロック１１６および生成ブロック１１７とを用いて全ての位相の範囲における位相同期に対応した実施例の図である。

すなわち、図１５に示されるような基準クロック（ＥＲＣＬＫ１）を２つの入力のうちの１つの入力とするセレクタ１０２（ＳＥＬ１）と、セレクタ１０２から出力される信号を入力とする遅延列１０３（ＤＬ１）とを有し、上記遅延列１０３の出力１０４は、上記セレクタ１０２の２つの入力のうちもう片方の入力に接続され、さらに上記セレクタ１０２はセレクタ制御回路１０５（ＳＥＬＣＯＮ１）により、二つの入力のうちどちらの入力信号が出力されるかが選択されるものである。

さらに、本発明の同期回路は、基準クロック２（ＥＲＣＬＫ２）と上記遅延列１０３（ＤＬ１）を構成する遅延段からの出力群のうち少なくとも１つを入力とする位相比較器アレー１０６（ＰＣＡ）とを有し、上記基準クロック２と上記出力群からの入力との間の位相の比較結果を、以下に記載する出力信号制御回路１０７（ＯＳ−ＣＯＮ）に出力する。

さらに、本発明の同期回路は、外部クロックＥＣＬＫとある一定の時間関係（基準クロック１と基準クロック２の時間差に等しい時間関係）を保つように内部クロックＩＣＬＫを同期させるために、外部クロックをパルス生成分配回路（ＰＧＤＣ２）に入力し、パルスに変換し、尚且つパルスに変換されたものを３つの生成ブロック１１５，１１６，１１７に夫々順に分配し（ＥＣＬＫ１，ＥＣＬＫ２，ＥＣＬＫ３）、上記位相比較結果を基に夫々のブロックで分配されたパルス信号が遅延され、夫々の遅延信号（ＩＣＬＫ１，ＩＣＬＫ２，ＩＣＬＫ３）がクロック復元回路（ＣＲＣ３）に入力され内部クロックＩＣＬＫとしてクロックが復元され出力される。パルス生成分配回路（ＰＧＤＣ２）内部のパルス生成回路は、外部入力クロック（ＥＣＬＫ）の０と１の状態のデューティ比率を変化させるものである。

典型的には外部クロック（ＥＣＬＫ）がデューティ５０％である場合を想定される場合に、このデューティ比率より小さなデューティ比率（例えば１０％）へと変化させるものである。これによりもともと外部クロック（ＥＣＬＫ）が有していた１状態の時間に比較してより短い時間の１状態となるように変化させることができる。

このようにすれば、遅延周回ブロック１１２を信号が周回する場合に、１周の時間より十分に短いパルスを生成することが可能となり、例えば先行する信号の立ち上がり遷移が再び同じ位置に戻ってくるまでに、その位置の信号を立ち上がり遷移前のレベル（すなわち０）に戻しておくことが可能となる。もし立ち上がり遷移前のレベルに戻っていなければ、全ての位置における信号レベルが１となり信号の伝播が以降行うことができなくなってしまうことを防止するものである。

一方、クロック復元回路（ＣＲＣ３）は、外部入力クロック（ＥＣＬＫ）のデューティ比率と同じデューティ比率を持つクロックを復元する働きをする。具体的に分配パルスＥＣＬＫ１と生成ブロック１１５を例にとって説明する。

生成ブロック１１５に入力されたパルス（ＥＣＬＫ１）を２つの入力のうちの１つの入力とするセレクタ１０８と、セレクタ１０８から出力される信号を入力とする遅延列１０９（ＤＬ２）とを有し、上記遅延列１０９の出力１１０は、上記セレクタ１０８の２つの入力のうちもう片方の入力に接続され、さらに上記セレクタ１０８はセレクタ制御回路１１１（ＳＥＬＣＯＮ２）により二つの入力のうちどちらの信号が出力されるかが決定されるものである。

さらに、出力信号制御回路１０７（ＯＳ−ＣＯＮ）は、位相比較器アレー１０６（ＰＣＡ）からの位相比較結果を意味する信号１１３と、遅延列１０３の所定の位置からの信号１１４とを入力として受け取る。

また、出力信号制御回路１０７は、外部クロックから分配されたパルス（ＥＣＬＫ１）が遅延列１０９を通過し複数の箇所から出力された信号のうちの少なくとも１つを選択し、この選択された信号を出力する。

なお、上記遅延列１０３および遅延列１０９は、複数の遅延段より構成されるものであるが、このとき、本同期回路で利用する２つの基準クロックの時間差に対して、セレクタ１０２および遅延列１０３を信号が通過する時間が短くなるように遅延列中の遅延段数は決定されるものである。

さて、上記構成の動作について詳細を説明すると以下のようになる。

すなわち、セレクタ１０２および遅延列１０３で構成される周回遅延ブロック１０１を複数回通過させ、さらにセレクタ１０２および遅延列１０３の内部の遅延段を一定段数通過させることで、基準クロック１（ＥＲＣＬＫ１）が一定の時間だけ遅延した信号が生成される。次に、この遅延した信号と基準クロック２（ＥＲＣＬＫ２）とが、位相比較器アレー１０６の内部に存在する複数の位相比較器においてその時間的前後関係が一斉に比較され、各位相比較器が一定の条件を満たすことで同位相であると判断すると、この同位相となるときの、周回遅延ブロック１０１の信号通過周回数と遅延列１０３からの出力の位置（段数）に関する情報（以下、目標周回数と目標段数と呼ぶ）を生成する。

これにより、周回遅延ブロック１０１を複数回（すなわち目標周回数）通過し、さらにセレクタ１０２と遅延列内部の一定の遅延段数（すなわち目標段数）を通過したときの、総計の遅延時間が２つの基準クロックの間の時間差に等しいようにすることができる。

次に、このようにして決定された周回遅延ブロック１０１の目標周回数と目標段数が、生成ブロック１１５、１１６、１１７の夫々の出力信号制御回路１０７（ＯＳ−ＣＯＮ）に伝えられる。生成ブロック１１５における例を説明すると、出力信号制御回路１０７は、外部クロックから分配されたパルス（ＥＣＬＫ１）からの信号が周回遅延ブロック１１２を目標周回数だけ周回した後、遅延列１０９において目標段数だけ通過したとき、その遅延列１０９からの出力が、内部クロックＩＣＬＫを生成する為の遅延信号（ＩＣＬＫ１）として出力されるように制御を行う。

クロック復元回路（ＣＲＣ３）では、生成ブロック１１５、１１６、１１７からの出力を受け、内部クロックＩＣＬＫを復元し出力する。位相比較器アレー１０６の内部には、複数の位相比較器が存在し、それぞれの位相比較器は、遅延列１０３の内部に存在する複数の各々の遅延段からの出力と基準クロック２との信号の遷移時刻を比較する。

そして、両者がもっとも近いタイミングで遷移しているような遅延列１０３からの出力段数を目標段数として、決定する。同時に、出力制御回路１０７は、そのときまでの周回遅延ブロック１０１の信号通過周回数とを勘定し、これを目標周回数として出力ないし記憶する。

図１６は、本発明による別の位相同期回路の基本的な構成を示したものである。すなわち、ここでは、図１５における位相比較器アレー１０６（ＰＣＡ）のかわりに、一つの位相比較器５０１（ＰＣ）を有する。

そして、周回遅延ブロック１０１からの複数の遅延出力から１つを選択するためのセレクタ１６０１（ＳＥＬ５）を有する。セレクタ１６０１が上記複数の遅延出力からどの出力を選択するかは、制御回路５０３（ＲＳ−ＣＯＮ）により制御される。

位相比較器５０１は、基準クロック２に対して、上記複数の遅延出力から選択された信号の位相が進んでいるか、それとも遅れているかを示す信号（進んでいればＤＮ信号、遅れていればＵＰ信号）と、位相の一致（ＬＯＣＫ信号）を出力するものである。

位相比較器は１つしか存在しないため、目標周回数と目標段数の値は、逐次的に操作される。位相比較器により、位相の一致が検出されると、そのときまでに基準クロック１が周回遅延ブロック１０１を何回周回したかを遅延列１０３の所定の位置からの信号５０４を用いて計測した結果である目標周回数、および位相一致した際の目標段数が出力制御回路１０７に通知される。

しかし、このような操作は、同期完了までに基準クロック１における多くのサイクルを必要とするため、その時間が長くなってしまい従来技術同様の問題が存在する。そのため、本発明では、制御回路５０３はその内部に目標段数の制御を１ずつ増減させるのではなく可変的に増減させる可変段数制御回路５０５を有する。この可変段数制御回路５０５は上記実施例で示したものである。

図１７（ａ）は、図１５および図１６で示したパルス生成分配回路（ＰＧＤＣ２）内部のパルス生成回路の実施例を示したものである。入力信号１７０１は遅延段１７０２（ＤＬ）により遅延され、その出力１７０３と入力１７０１とのＥＸＯＲ論理がＥＸＯＲ素子１７０４により生成されて出力１７０５となる。

さて、本回路の動作は下記のようになる。

すなわち、入力１７０１が最初０であるとき１７０３は０の状態であるため出力は０となっている。次に入力１７０１が１に遷移するとＥＸＯＲ論理の出力１７０５は二つの入力が０と１であるから１となる。しかし、遅延段だけ時間が経過すると１７０３は１に遷移するため、ＥＸＯＲ論理は０となりこれが出力される。

すなわち、出力が１である時間は遅延段の信号通過時間となりパルスが生成されることがわかる。なお、上記遅延段はいかなる遅延素子でもよいことは言うまでもない。図１７（ｂ）は遅延段をＣＭＯＳインバータで構成した例である。

図１７（ｃ）は、図１５および図１６で示したクロック復元回路（ＣＲＣ３）の実施例を示したものである。

３つの入力パルス信号１７１４と１７１５と１７１６とのＯＲ論理がＯＲ素子１７１７により生成されて出力１７１８となる。この生成信号１７１８がフリップフロップ１７１９のクロック入力に入力され、このフリップフロップ１７１９により分周されて、出力１７２０となる。さて、本回路の動作は下記のようになる。すなわち、入力１７２１が最初１で、ある時間だけたって０に遷移したときフリップフロップ１７１９の出力、すなわち出力１７２０は０にリセットされる。

また、フリップフロップ１７１９の出力にはＣＭＯＳインバータ１７２２が接続されており、その出力がフリップフロップ１７１９のデータ入力となる。すなわち、出力１７２０が０にリセットされたとき、フリップフロップのデータ入力には、ＣＭＯＳインバータ１７２２により１が入力されることになる。

入力パルス信号１７１４、１７１５、１７１６が最初０である時、出力１７１８は０であり、フリップフロップの出力は変化しない。ある時、この３つの入力パルス信号１７１４、１７１５、１７１６のいずれかが１に遷移すると、ＯＲ論理の値が０から１に遷移し、これが出力される。

この時、フリップフロップ１７１９の出力が０であり、データ入力に１が入力されている場合、出力の値１７２０が０から１に遷移し、値を保持する。ＣＭＯＳインバータ１７２２は１から０に遷移し、フリップフロップ１７１９のデータ入力には０が入力される。

次に、ＯＲ論理の出力１７１８が０の状態である時、３つの入力パルス信号１７１４、１７１５、１７１６のいずれかが１に遷移すると、ＯＲ論理の値が０から１と遷移しこれがフリップフロップ１７１９のクロック入力に入力され、出力１７２０の値は、１から０に遷移し、値を保持する。

すなわち、フリップフロップ１７１９のクロック入力に入力される値が０から１に遷移した時、フリップフロップ１７１９の出力１７２０の値が０から１、ないしは１から０に遷移する。つまり、入力パルスからクロックが復元されることが分かる。

図１７（ｄ）は、図１５および図１６で示したパルス生成分配回路（ＰＧＤＣ２）内部の信号分配回路の実施例を示したものである。

入力信号１７２２は、ＣＭＯＳインバータ１７２３およびＡＮＤ素子１７２７、１７２８、１７２９の片側の入力に接続されている。ＣＭＯＳインバータ１７２３により反転された入力信号は、フリップフロップ１７２４および１７２５のクロック入力に入力される。

フリップフロップは、クロック入力の値が０から１に遷移した時、出力の値が更新される。入力信号１７２２が１から０に遷移した時、ＣＭＯＳインバータ１７２３の出力、すなわちフリップフロップ１７２４および１７２５のクロック入力は０から１に遷移する。

この時、フリップフロップ１７２４および１７２５の出力の値が更新される。フリップフロップ１７２４の出力は、フリップフロップ１７２５のデータ入力とＮＯＲ素子１７２６の片側の入力およびＡＮＤ素子１７２８の他方の入力に接続されている。

フリップフロップ１７２５の出力は、ＮＯＲ素子１７２６の他方の入力およびＡＮＤ素子１７２９の他方の入力に接続されている。ＮＯＲ素子１７２６の出力は、フリップフロップ１７２４のデータ入力およびＡＮＤ素子１７２７の他方の入力に接続されている。

外部から入力されるリセット信号などの入力１７３０の値が１から０に遷移した時、フリップフロップ１７２４および１７２５の出力の値は０になる。この時、ＮＯＲ素子１７２６の二つの入力には０が入力されている為、出力の値は１となり、フリップフロップ１７２４のデータ入力には１が入力される。この１の値が、入力１７２２の値が１から０に遷移するたびに、フリップフロップ１７２４の出力、フリップフロップ１７２５の出力と順に移り、ＡＮＤ素子１７２７、１７２８および１７２９がそれに対応して入力１７２２を出力できる状態となる。

さて、本回路の動作は下記のようになる。

すなわち、入力１７３０が最初１で、ある時間だけ経って０に遷移した時、フリップフロップ１７２４およびフリップフロップ１７２５の出力の値は０にリセットされる。これにより、ＮＯＲ素子１７２６の出力の値は１となり、フリップフロップ１７２４のデータ入力とＡＮＤ素子１７２７の片側の入力には１の値が入力される。

また、ＡＮＤ素子１７２８および１７２９の片側の入力には０が入力されているため、ＡＮＤ素子１７２８および１７２９の他方の入力に接続されている入力１７２２は出力できない状態となっている。一方、ＡＮＤ素子１７２７の片側の入力には１が入力されており、他方に接続されている入力１７２２を出力できる状態になっている。すなわち、入力１７２２は接続されている３つのＡＮＤ素子の中からＡＮＤ素子１７２７のみを通過し出力される。

次に、入力１７２２の値が１から０に遷移した時、フリップフロップ１７２４のデータ入力に入力されている１の値が出力され、フリップフロップ１７２５のデータ入力と、ＮＯＲ素子１７２６の片側の入力およびＡＮＤ素子１７２８の片側の入力に入力される。

一方フリップフロップ１７２５のデータ入力には０が入力されていた為、出力の値は０のまま変わらない。これにより、ＡＮＤ素子１７２８は入力１７２２を出力できる状態となる。またＮＯＲ素子１７２６の出力の値は０となり、この値がフリップフロップ１７２４のデータ入力とＡＮＤ素子１７２７の片側の入力に入力される。

すなわち、入力１７２２は接続されている３つのＡＮＤ素子の中からＡＮＤ素子１７２８のみを通過し出力される。次に、入力１７２２の値が１から０に遷移した時、フリップフロップ１７２４のデータ入力に入力されている０の値が出力され、フリップフロップ１７２５のデータ入力と、ＮＯＲ素子１７２６の片側の入力およびＡＮＤ素子１７２８の片側の入力に入力される。一方、フリップフロップ１７２５のデータ入力には１が入力されていた為、出力には１の値が出力され、この値がＮＯＲ素子１７２６の他方の入力およびＡＮＤ素子１７２９の片側の入力に入力される。

これにより、ＡＮＤ素子１７２９は入力１７２２を出力できる状態となる。またＮＯＲ素子１７２６の出力の値は０のまま変わらない。すなわち、入力１７２２は接続されている３つのＡＮＤ素子の中からＡＮＤ素子１７２９のみを通過し出力される。

次に、入力１７２２の値が１から０に遷移した時、フリップフロップ１７２４のデータ入力に入力されている０の値が出力され、フリップフロップ１７２５のデータ入力と、ＮＯＲ素子１７２６の片側の入力およびＡＮＤ素子１７２８の片側の入力に入力される。

一方、フリップフロップ１７２５のデータ入力にも０が入力されていた為、出力には０の値が出力され、この値がＮＯＲ素子１７２６の他方の入力およびＡＮＤ素子１７２９の片側の入力に入力される。

これにより、ＮＯＲ素子１７２６の出力は１となり、ＡＮＤ素子１７２７は入力１７２２を出力できる状態となる。すなわち、入力１７２２は接続されている３つのＡＮＤ素子の中からＡＮＤ素子１７２７のみを通過し出力される。このように、入力１７２２に従って、この一連の動作が繰り返され、入力１７２２が３つの出力に順に分配される。

図１８は、図１５に示した本発明の位相同期回路のタイミング図であり、基準クロック１（ＥＲＣＬＫ１）と基準クロック２（ＥＲＣＬＫ２）の時間差がクロックの１周期Tの４分の３だけずれているものと仮定する。位相比較器アレー１０６（ＰＣＡ）は、基準クロック２（ＥＲＣＬＫ２）のタイミングで信号１１３を生成ブロック１１５、１１６および１１７へ出力し、５段という結果が出て、これが目標段数となる。この時（ＥＲＣＬＫ２が入力された時）までの周回数は信号１１４で数えており、この周回数が目標周回数となる。

今、周回数は５周となっている。夫々の生成ブロック１１５、１１６および１１７内部の出力信号制御回路１０７（ＯＳ−ＣＯＮ）は、信号１１３と信号１１４により、目標段数が５段、目標周回数が５周という結果を伝えられる。

この結果を基に、外部クロックＥＣＬＫがパルス生成分配回路（ＰＧＤＣ２）により生成されたＥＣＬＫ１、ＥＣＬＫ２およびＥＣＬＫ３の信号がそれぞれの生成ブロック内部の周回遅延ブロック１１２を目標周回数の５周だけ周回した後、６周目に遅延列１０９において目標段数の５段だけ通過した時、その遅延列１０９からの出力を出力信号制御回路１０７（ＯＳ−ＣＯＮ）が受け、ＥＣＬＫ１、ＥＣＬＫ２およびＥＣＬＫ３の遅延信号ＩＣＬＫ１、ＩＣＬＫ２およびＩＣＬＫ３が出力される。これら３つの出力ＩＣＬＫ１、ＩＣＬＫ２およびＩＣＬＫ３がクロック復元回路（ＣＲＣ３）に入力され、クロックが復元され、結果、外部クロックＥＣＬＫと１周期Tの４分の３の時間差を持つ内部クロックＩＣＬＫとして出力される。

図１９に、図１５に示した位相同期回路の遅延列のレイアウト例を示す。図１９（ａ）には遅延列を構成するセル配置を示し、図１９（ｂ）にそれらに電源を供給する電源線の配置を示している。セル遅延列ＤＬ１１が図１５の遅延列１０３に、遅延列ＤＬ２１〜２３がそれぞれ生成ブロック１１５〜１１７の遅延列１０９に相当する。遅延列ＤＬは遅延素子ＤＥで構成される。図ではセルイメージで表示している。たとえば、遅延素子ＤＥは複数のＮＡＮＤ回路のセルで構成することができる。遅延列ＤＬ１１は、複数の遅延素子ＤＥ１〜６で構成され、図では表示されないが遅延素子の信号は順次後段の遅延素子に受け渡される。すなわち、遅延素子ＤＥ１の出力は遅延素子ＤＥ２に入力され、遅延素子ＤＥ２の出力は遅延素子ＤＥ３に入力されるように構成され、遅延信号が生成される。この構成は遅延列ＤＬ２１〜２３でも同様である。また、遅延列ＤＬ２１〜２３に隣接してレジスタ回路Ｒが設けられる。レジスタ回路Ｒは、同期した遅延段を指示し、そこから同期した遅延信号が取り出される。なお、図１９は遅延列に関連する部分のレイアウトを中心に示しており、この周囲や遅延列ＤＬ１１と遅延列ＤＬ２１の間には制御回路等が配置される。

また、図１９（ｂ）では電源線ＶＤＤを実線で、電源線ＶＳＳを破線で示している。電源線はメッシュ状に配置され、Ｘ方向に延在するのが第１層配線、Ｙ方向に延在するのが電源を強化するための第２層配線である。

このように、遅延列ＤＬ１１、ＤＬ２１〜ＤＬ２３は各遅延素子ＤＥをＸ方向に揃えて配置することが望ましい。これは各遅延素子の遅延量は遅延素子間の配線容量に影響を受けるためである。各遅延素子の遅延量を等しくするためには、遅延素子間を接続する配線長（電気長）を等しくすることが望ましい。そのため、各遅延素子のＸ方向の位置を揃えて配置する。さらに、図１９のレイアウトでは各遅延素子に対する電源を強化するため、遅延素子間に第２層配線が配置されている。これにより、遅延列が動作したときの電源ドロップの影響を最小限にとどめることができる。なお、図１９の例はすべての遅延素子間に第２層配線を配置した例を示しているが、たとえば、複数の遅延素子ごとに配置してもよい。この場合、遅延素子間の配置を圧縮することができるわけであるが、その場合でも遅延素子の遅延量を変更しないよう、遅延素子間の配線長を等しくするように配線をレイアウトする必要がある。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、マイクロプロセッサや信号処理プロセッサなどの各種半導体集積回路装置、および揮発性／不揮発性メモリなどの各種メモリまたはカードなどに用いられる位相同期回路の低消費電力化、ならびに小型化技術に適している。

Claims (16)

1. 第１遅延列と、
   第１基準クロックおよび前記第１遅延列の出力のいずれか一方を選択的に前記第１遅延列に入力する第１セレクタと、
   前記第１遅延列に含まれる各遅延段と第２基準クロックとの位相比較を行う複数の位相比較器と、
   第２遅延列と、
   外部クロックおよび前記第２遅延列の出力のいずれか一方を選択的に前記第２遅延列に入力する第２セレクタと、
   前記第２遅延列の各遅延段から出力される出力を内部クロックとして選択的に出力する出力制御回路とを有し、
   前記出力制御回路は、前記第１基準クロックの前記第１遅延列による遅延信号が前記第２基準クロックと同期するのに要する前記第１遅延列の周回数および遅延段数を把握し、前記把握した周回数と遅延段数に応じた前記外部クロックの前記第２遅延列による遅延信号を前記内部クロックとして出力することを特徴とする位相同期回路。
2. 請求項１記載の位相同期回路において、
   前記第１基準クロックのデューティ比を変えて前記第２セレクタに入力するパルス発生回路と、
   前記出力制御回路の出力のデューティ比を変えて前記内部クロックとして出力するクロック復元回路と、
   前記外部クロックを所定時間遅延させて前記第１セレクタに入力する遅延回路とを有し、
   前記遅延回路による遅延時間は、前記パルス発生回路および前記クロック復元回路による遅延時間に相当することを特徴とする位相同期回路。
3. 請求項１記載の位相同期回路において、
   前記第１遅延列および前記第２遅延列に含まれる各遅延段の遅延時間は、前記位相同期回路が許容する最も高い周波数に対応した精度で設定されることを特徴とする位相同期回路。
4. 請求項１記載の位相同期回路において、
   前記第１基準クロックおよび前記第２基準クロックが同一であることを特徴とする位相同期回路。
5. 第１遅延列と、
   第１基準クロックおよび前記第１遅延列の出力のいずれか一方を選択的に前記第１遅延列に入力する第１セレクタと、
   前記第１基準クロックの前記第１遅延列による遅延信号と第２基準クロックと位相比較を行う位相比較器と、
   前記位相比較器に入力する前記遅延信号の遅延量を制御する遅延制御回路と、
   第２遅延列と、
   外部クロックおよび前記第２遅延列の出力のいずれか一方を選択的に前記第２遅延列に入力する第２セレクタと、
   前記第２遅延列の各遅延段から出力される出力を内部クロックとして選択的に出力する出力制御回路とを有し、
   前記出力制御回路は、前記第１基準クロックの前記第１遅延列による遅延信号が前記第２基準クロックと同期するのに要する前記第１遅延列の周回数および遅延段数を把握し、前記把握した周回数と遅延段数に応じた前記外部クロックの前記第２遅延列による遅延信号を前記内部クロックとして出力し、
   前記遅延制御回路は、前記位相比較器に入力する遅延信号の遅延量を可変に制御することを特徴とする位相同期回路。
6. 請求項５記載の位相同期回路において、
   前記第１基準クロックのデューティ比を変えて前記第２セレクタに入力するパルス発生回路と、
   前記出力制御回路の出力のデューティ比を変えて前記内部クロックとして出力するクロック復元回路と、
   前記外部クロックを所定時間遅延させて前記第１セレクタに入力する遅延回路とを有し、
   前記遅延回路による遅延時間は、前記パルス発生回路および前記クロック復元回路による遅延時間に相当することを特徴とする位相同期回路。
7. 請求項５の位相同期回路において、
   前記第１遅延列および前記第２遅延列に含まれる各遅延段の遅延時間は、前記位相同期回路が許容する最も高い周波数に対応した精度で設定されることを特徴とする位相同期回路。
8. 請求項５の位相同期回路において、
   前記第１基準クロックおよび前記第２基準クロックが同一であることを特徴とする位相同期回路。
9. 第１、第２および第３のセレクタと、第１、第２および第３の遅延列と、第１、第２および第３のセレクタ制御回路と、分配回路と、合成回路と、位相比較器アレーと、第１および第２の出力制御回路とより構成される位相同期回路であって、
   前記第１のセレクタは、
   その二つの入力の片方に第１の基準クロックが入力され、もう片方の入力には前記第１の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが前記第１のセレクタ制御回路により選択され、
   前記第１の遅延列は、
   その入力には前記第１のセレクタの出力が接続され、出力に前記第１のセレクタの二つの入力のうちの片方の入力が接続され、
   前記位相比較器アレーは、
   第２の基準クロックと前記第１の遅延列を構成する遅延段からの出力群を入力とし、これら二つの入力の間の位相の比較結果を、前記出力信号制御回路へ出力し、
   前記分配回路は、
   外部クロックを第２セレクタおよび第３セレクタに分配して出力し、
   前記第２のセレクタは、
   その二つの入力の片方に分配された外部クロックの一方が入力され、もう片方の入力には前記第２の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが前記第２のセレクタ制御回路により選択され、
   前記第２の遅延列は、
   その入力には前記第２のセレクタの出力が接続され、出力に前記第２のセレクタの二つの入力のうちの片方の入力が接続され、
   前記第１の出力信号制御回路は、
   前記位相比較器アレーからの比較結果を用いて、前記第２の遅延列からの出力のうちの少なくとも１つを選択し、この選択された信号を分配された外部クロックが前記第２のセレクタおよび前記第２の遅延列を複数回周回した後に出力し、
   前記第３のセレクタは、
   その二つの入力の片方に分配された外部クロックの他方が入力され、もう片方の入力には前記第３の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが前記第３のセレクタ制御回路により選択され、
   前記第３の遅延列は、
   その入力には前記第３のセレクタの出力が接続され、出力に前記第３のセレクタの二つの入力のうちの片方の入力が接続され、
   前記第２の出力信号制御回路は、
   前記位相比較器アレーからの比較結果を用いて、前記第３の遅延列からの出力のうちの少なくとも１つを選択し、この選択された信号を分配された外部クロックが前記第３のセレクタおよび前記第３の遅延列を複数回周回した後に出力し、
   前記合成回路は、
   それぞれの出力を合成し、出力することを特徴とする位相同期回路。
10. 請求項９記載の位相同期回路において、
    第１の基準クロックと第２の基準クロックと外部クロックが全て同一であることを特徴とする位相同期回路。
11. 第１、第２、第３および第４のセレクタと、第１、第２および第３の遅延列と、第１、第２、第３および第４のセレクタ制御回路と、分配回路と、合成回路と、位相比較器と、段数制御回路と、出力制御回路とより構成される位相同期回路であって、
    前記第１のセレクタは、
    その二つの入力の片方に第１の基準クロックが入力され、もう片方の入力には前記第１の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが前記第１のセレクタ制御回路により選択され、
    前記第１の遅延列は、
    その入力には前記第１のセレクタの出力が接続され、出力に前記第１のセレクタの二つの入力のうちの片方の入力が接続され、
    前記第４のセレクタは、前記段数制御回路からの信号に応じて前記第１の遅延列からの複数の出力のうち１つを選択してこれを前記位相比較器に出力し、
    前記位相比較器は、
    第２の基準クロックと前記第１の遅延列を構成する遅延段からの出力群を入力とし、これら二つの入力の間の位相の比較結果を、前記出力信号制御回路へ出力し、
    前記段数制御回路は、
    前記位相比較器からの比較結果に基づき、前記第４のセレクタの複数の出力のうちの一つを変化させる時に、選択段数の位置に関し、あるサイクルにおける選択段数位置とそれに引き続くサイクルにおける選択位置との段数差分が可変となるように制御する機構を有し、
    前記分配回路は、
    外部クロックを第２セレクタおよび第３セレクタに分配して出力し、
    前記第２のセレクタは、
    その二つの入力の片方に分配された外部クロックの一方が入力され、もう片方の入力には前記第２の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが前記第２のセレクタ制御回路により選択され、
    前記第２の遅延列は、
    その入力には前記第２のセレクタの出力が接続され、出力に前記第２のセレクタの二つの入力のうちの片方の入力が接続され、
    前記出力信号制御回路は、
    前記位相比較器アレーからの比較結果を用いて、前記第２の遅延列からの出力のうちの少なくとも１つを選択し、この選択された信号を分配された外部クロックが前記第２のセレクタおよび前記第２の遅延列を複数回周回した後に出力し、
    前記第３のセレクタは、
    その二つの入力の片方に分配された外部クロックの他方が入力され、もう片方の入力には前記第３の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが前記第３のセレクタ制御回路により選択され、
    前記第３の遅延列は、
    その入力には前記第３のセレクタの出力が接続され、出力に前記第３のセレクタの二つの入力のうちの片方の入力が接続され、
    前記出力信号制御回路は、
    前記位相比較器アレーからの比較結果を用いて、前記第３の遅延列からの出力のうちの少なくとも１つを選択し、この選択された信号を分配された外部クロックが前記第３のセレクタおよび前記第３の遅延列を複数回周回した後に出力し、
    前記合成回路は、
    それぞれの出力を合成し、出力することを特徴とする位相同期回路。
12. 請求項１１記載の位相同期回路において、
    第１の基準クロックと第２の基準クロックと外部クロックが全て同一であることを特徴とする位相同期回路。
13. 第１、第２、第３および第４のセレクタと、第１、第２、第３および第４の遅延列と、第１、第２、第３および第４のセレクタ制御回路と、分配回路と、合成回路と、位相比較器アレーと、第１、第２および第３の出力制御回路とより構成される位相同期回路であって、
    前記第１のセレクタは、
    その二つの入力の片方に第１の基準クロックが入力され、もう片方の入力には前記第１の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが前記第１のセレクタ制御回路により選択され、
    前記第１の遅延列は、
    その入力には前記第１のセレクタの出力が接続され、出力に前記第１のセレクタの二つの入力のうちの片方の入力が接続され、
    前記位相比較器アレーは、
    第２の基準クロックと前記第１の遅延列を構成する遅延段からの出力群を入力とし、これら二つの入力の間の位相の比較結果を、前記出力信号制御回路へ出力し、
    前記分配回路は、
    外部クロックを前記第２セレクタ、前記第３セレクタおよび前記第４セレクタに分配して出力し、
    前記第２のセレクタは、
    その二つの入力の片方に分配された外部クロックの一方が入力され、もう片方の入力には前記第２の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが前記第２のセレクタ制御回路により選択され、
    前記第２の遅延列は、
    その入力には前記第２のセレクタの出力が接続され、出力に前記第２のセレクタの二つの入力のうちの片方の入力が接続され、
    前記第１の出力信号制御回路は、
    前記位相比較器アレーからの比較結果を用いて、前記第２の遅延列からの出力のうちの少なくとも１つを選択し、この選択された信号を分配された外部クロックが前記第２のセレクタおよび前記第２の遅延列を複数回周回した後に出力し、
    前記第３のセレクタは、
    その二つの入力の片方に分配された外部クロックの一方が入力され、もう片方の入力には前記第３の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが前記第３のセレクタ制御回路により選択され、
    前記第３の遅延列は、
    その入力には前記第３のセレクタの出力が接続され、出力に前記第３のセレクタの二つの入力のうちの片方の入力が接続され、
    前記第２の出力信号制御回路は、
    前記位相比較器アレーからの比較結果を用いて、前記第３の遅延列からの出力のうちの少なくとも１つを選択し、この選択された信号を分配された外部クロックが前記第３のセレクタおよび前記第３の遅延列を複数回周回した後に出力し、
    前記第４のセレクタは、
    その二つの入力の片方に分配された外部クロックの他方が入力され、もう片方の入力には前記第４の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが前記第４のセレクタ制御回路により選択され、
    前記第４の遅延列は、
    その入力には前記第４のセレクタの出力が接続され、出力に前記第４のセレクタの二つの入力のうちの片方の入力が接続され、
    前記第３の出力信号制御回路は、
    前記位相比較器アレーからの比較結果を用いて、前記第４の遅延列からの出力のうちの少なくとも１つを選択し、この選択された信号を分配された外部クロックが前記第４のセレクタおよび前記第４の遅延列を複数回周回した後に出力し、
    前記合成回路は、
    それぞれの出力を合成し、出力することを特徴とする位相同期回路。
14. 請求項１３記載の位相同期回路において、
    第１の基準クロックと第２の基準クロックと外部クロックが全て同一であることを特徴とする位相同期回路。
15. 第１、第２、第３、第４および第５のセレクタと、第１、第２、第３および第４の遅延列と、第１、第２、第３、第４および第５のセレクタ制御回路と、分配回路と、合成回路と、位相比較器と、段数制御回路と、出力制御回路とより構成される位相同期回路であって、
    前記第１のセレクタは、
    その二つの入力の片方に第１の基準クロックが入力され、もう片方の入力には前記第１の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが前記第１のセレクタ制御回路により選択され、
    前記第１の遅延列は、
    その入力には前記第１のセレクタの出力が接続され、出力に前記第１のセレクタの二つの入力のうちの片方の入力が接続され、
    前記第５のセレクタは、
    前記段数制御回路からの信号に応じて前記第１の遅延列からの複数の出力のうち１つを選択してこれを前記位相比較器に出力し、
    前記位相比較器は、
    第２の基準クロックと前記第１の遅延列を構成する遅延段からの出力群を入力とし、これら二つの入力の間の位相の比較結果を、前記出力信号制御回路へ出力し、
    前記段数制御回路は、
    前記位相比較器からの比較結果に基づき、前記第５のセレクタの複数の出力のうちの一つを変化させる時に、選択段数の位置に関し、あるサイクルにおける選択段数位置とそれに引き続くサイクルにおける選択位置との段数差分が可変となるように制御する機構を有し、
    前記分配回路は、外部クロックを前記第２セレクタ、前記第３セレクタおよび前記第４セレクタに分配して出力し、
    前記第２のセレクタは、
    その二つの入力の片方に分配された外部クロックの一方が入力され、もう片方の入力には前記第２の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが前記第２のセレクタ制御回路により選択され、
    前記第２の遅延列は、
    その入力には前記第２のセレクタの出力が接続され、出力に前記第２のセレクタの二つの入力のうちの片方の入力が接続され、
    前記出力信号制御回路は、
    前記位相比較器アレーからの比較結果を用いて、前記第２の遅延列からの出力のうちの少なくとも１つを選択し、この選択された信号を分配された外部クロックが前記第２のセレクタおよび前記第２の遅延列を複数回周回した後に出力し、
    前記第３のセレクタは、
    その二つの入力の片方に分配された外部クロックの一方が入力され、もう片方の入力には前記第３の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが前記第３のセレクタ制御回路により選択され、
    前記第３の遅延列は、
    その入力には前記第３のセレクタの出力が接続され、出力に前記第３のセレクタの二つの入力のうちの片方の入力が接続され、
    前記出力信号制御回路は、
    前記位相比較器アレーからの比較結果を用いて、前記第３の遅延列からの出力のうちの少なくとも１つを選択し、この選択された信号を分配された外部クロックが前記第３のセレクタおよび前記第３の遅延列を複数回周回した後に出力し、
    前記第４のセレクタは、
    その二つの入力の片方に分配された外部クロックの他方が入力され、もう片方の入力には前記第４の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが前記第４のセレクタ制御回路により選択され、
    前記第４の遅延列は、
    その入力には前記第４のセレクタの出力が接続され、出力に前記第４のセレクタの二つの入力のうちの片方の入力が接続され、
    前記出力信号制御回路は、
    前記位相比較器アレーからの比較結果を用いて、前記第４の遅延列からの出力のうちの少なくとも１つを選択し、この選択された信号を分配された外部クロックが前記第４のセレクタおよび前記第４の遅延列を複数回周回した後に出力し、
    前記合成回路は、
    それぞれの出力を合成し、出力することを特徴とする位相同期回路。
16. 請求項１５記載の位相同期回路において、
    第１の基準クロックと第２の基準クロックと外部クロックが全て同一であることを特徴とする位相同期回路。

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