JP2018056674A - 回路装置、物理量測定装置、電子機器及び移動体 - Google Patents

Abstract

【課題】ＤＬＬ回路において遅延素子での遅延時間のばらつきを低減できる回路装置、物理量測定装置、電子機器及び移動体等を提供すること。
【解決手段】回路装置１０は、ＤＬＬ回路３０と調整回路４０とを含む。ＤＬＬ回路３０は、複数の遅延素子を有し、第１の発振子ＸＴＡＬ１を用いて生成された第１のクロック周波数ｆ１の第１のクロック信号ＣＫ１が入力される。調整回路４０は、ＤＬＬ回路３０の遅延素子からの遅延クロック信号と、第２の発振子ＸＴＡＬ２を用いて生成され、第１のクロック周波数ｆ１よりも低い周波数の第２のクロック周波数ｆ２の第２のクロック信号ＣＫ２とが入力され、第１のクロック周波数ｆ１と第２のクロック周波数ｆ２の周波数差を用いて、ＤＬＬ回路３０の遅延素子の遅延量を調整する。
【選択図】 図１

Description

本発明は、回路装置、物理量測定装置、電子機器及び移動体等に関する。

従来より、クロック信号の１周期を分割して多相のクロック信号を生成するＤＬＬ回路が知られている。ＤＬＬ回路では、複数段の遅延素子を有する遅延回路にクロック信号を入力し、その入力クロック信号と遅延回路の出力クロック信号との位相差がクロック信号の１周期となるように、遅延回路の遅延時間をロックする。

また従来より、時間デジタル変換回路を有する回路装置が知られている。時間デジタル変換回路は時間をデジタル値に変換する。このような時間デジタル変換回路を有する回路装置の従来例としては、例えば特許文献１〜３に開示される従来技術が知られている。

特許文献１〜３の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。

特開２００７−１１０３７０号公報 特開２００９−２４６４８４号公報 特開２０１０−１１９０７７号公報

上述のＤＬＬ回路では、各遅延段での遅延時間が正確であることが望ましい。例えば、上述の時間デジタル変換では、遅延素子での遅延時間が正確であるほど時間デジタル変換の精度を高くできる。

しかしながら、従来のＤＬＬ回路ではクロック信号の１周期分の遅延を一括で調整している。そのため、半導体素子である遅延素子のばらつき（例えばプロセスばらつき、温度依存のばらつき、電圧依存のばらつき等）によって各遅延段での遅延時間がばらつくという課題がある。例えば時間デジタル変換において微小な時間を測定したい場合には微小な遅延時間を作る必要があるが、その微小な遅延時間に対して相対的にばらつきの影響が大きくなり、変換が不正確になってしまう。

本発明の幾つかの態様によれば、ＤＬＬ回路において遅延素子での遅延時間のばらつきを低減できる回路装置、物理量測定装置、電子機器及び移動体等を提供できる。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、複数の遅延素子を有し、第１の発振子を用いて生成された第１のクロック周波数の第１のクロック信号が入力されるＤＬＬ（Delay Locked Loop）回路と、前記ＤＬＬ回路の前記遅延素子からの遅延クロック信号と、第２の発振子を用いて生成され、前記第１のクロック周波数よりも低い周波数の第２のクロック周波数の第２のクロック信号とが入力され、前記第１のクロック周波数と前記第２のクロック周波数の周波数差を用いて、前記ＤＬＬ回路の前記遅延素子の遅延量を調整する調整回路と、を含む回路装置に関係する。

本発明の一態様によれば、第１のクロック周波数と第２のクロック周波数の周波数差を用いて、ＤＬＬ回路の遅延素子の遅延量が調整される。これにより、従来のようにＤＬＬ回路の全体の遅延時間がクロック信号の１周期となるように一括で調整する手法に比べて、ＤＬＬ回路内の遅延素子の遅延量を周波数差で調整することが可能となり、半導体プロセス等のばらつきによる遅延素子での遅延時間のばらつきを低減することが可能となる。

また本発明の一態様では、前記調整回路は、前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差を用いて、前記ＤＬＬ回路の前記複数の遅延素子の遅延量を調整してもよい。

第１のクロック信号と第２のクロック信号の遷移タイミングの時間差は、周波数差に対応する時間差ずつ長くなっていく。本発明の一態様によれば、この遷移タイミングの時間差を用いて複数の遅延素子の遅延量を調整することで、第１のクロック周波数と第２のクロック周波数の周波数差を用いた遅延量の調整ができる。

また本発明の一態様では、前記調整回路は、前記第１のクロック信号と前記第２のクロック信号の位相同期タイミングの後、前記第２のクロック信号の第ｉの遷移タイミング（ｉは１以上の整数）での信号レベルの遷移を用いて、前記複数の遅延素子の第ｉの遅延素子の遅延量を調整してもよい。

上述のように、第１のクロック信号と第２のクロック信号の遷移タイミングの時間差は、周波数差に対応する時間差ずつ長くなっていく。本発明の一態様によれば、第２のクロック信号の第ｉの遷移タイミングでの信号レベルの遷移を用いて第ｉの遅延素子の遅延量を調整することで、第ｉの遅延素子までの各遅延素子での遅延量が、周波数差に対応する時間差に対応する遅延量となるように調整することが可能となる。

また本発明の一態様では、前記調整回路は、前記第２のクロック信号の前記第ｉの遷移タイミングの後の第ｊの遷移タイミング（ｊはｉより大きい整数）での信号レベルの遷移を用いて、前記複数の遅延素子の第ｊの遅延素子の遅延量を調整してもよい。

このように、第ｉの遷移タイミングだけでなく第ｊの遷移タイミングでの信号レベルの遷移を用いて遅延量を調整することで、複数の遅延クロック信号のうちフィードバックにより遅延時間が調整される遅延クロック信号の個数が増加し、より正確な遅延クロック信号を得ることができる。

また本発明の一態様では、前記調整回路は、前記周波数差に対応する時間差をΔｔとした場合に、前記複数の遅延素子の第１〜第ｋの遅延素子（ｋは１以上の整数）による遅延量をｋ×Δｔに対応する遅延量に調整してもよい。

従来のＤＬＬ回路では、複数の遅延素子での遅延量が全体としてクロック信号の１周期となるように調整されていたが、本発明の一態様によれば、複数の遅延素子の第１〜第ｋの遅延素子による遅延量がｋ×Δｔに対応する遅延量に調整される。これにより、第１〜第ｋの遅延素子による遅延量への、半導体プロセス等のばらつきの影響を低減できる。

また本発明の一態様では、前記ＤＬＬ回路は、前記第１のクロック信号が入力され、前記第１のクロック信号を前記複数の遅延素子で遅延させることで生成される複数の遅延クロック信号を出力し、前記調整回路は、前記遅延クロック信号と前記第２のクロック信号との間の位相比較を行い、前記位相比較の結果に基づいて、前記ＤＬＬ回路の前記遅延素子の遅延量を調整してもよい。

本発明の一態様によれば、複数の遅延素子により遅延された第１のクロック信号（複数の遅延クロック信号）と第２のクロック信号との間で位相比較が行われ、その位相比較の結果に基づいて、遅延素子の遅延量が調整される。このような位相比較に基づく調整を行うことで、第１のクロック周波数と第２のクロック周波数の周波数差を用いた遅延素子の遅延量の調整が実現できる。

また本発明の一態様では、前記調整回路は、前記ＤＬＬ回路の前記複数の遅延素子の個数をｎ個（ｎは３以上の整数）とした場合に、ｍ個（ｍは１以上でｎ以下の整数）の遅延素子の遅延量を調整してもよい。

このように本発明の一態様ではＤＬＬ回路の複数の遅延素子のうち任意の個数（ｍ個）の遅延素子の遅延量を調整できる。遅延量を調整する遅延素子の個数を増やすほど半導体プロセス等によるばらつきの影響を受けにくくなり、各遅延クロック信号の遅延時間の精度を高くできる。一方、遅延量を調整する遅延素子の個数を減らすほど調整回路の回路規模を削減できる。

また本発明の一態様では、前記調整回路は、前記遅延素子に対応して設けられた可変容量キャパシターの容量値、及び前記遅延素子に対応して設けられた可変電流源の電流値の少なくも一方を調整してもよい。

このように、遅延素子に対応して設けられた可変容量キャパシターの容量値、及び遅延素子に対応して設けられた可変電流源の電流値の少なくも一方を調整することで、遅延素子の遅延量を調整することが可能となる。

また本発明の一態様では、回路装置は、位相比較回路を含み、前記第１のクロック信号に基づいて第１の信号が生成され、前記位相比較回路は、第２の信号と、前記ＤＬＬ回路により前記第１のクロック信号が遅延された前記複数の遅延クロック信号との間の位相比較を行ってもよい。

このように、第２の信号と、ＤＬＬ回路により第１のクロック信号が遅延された複数の遅延クロック信号との間の位相比較を行うことで、第１のクロック信号に基づいて生成される第１の信号と第２の信号との時間差を時間デジタル変換することが可能となる。本発明の一態様では、ＤＬＬ回路の遅延素子の遅延量が、第１のクロック周波数と第２のクロック周波数の周波数差を用いて調整されているので、高性能な時間デジタル変換を実現できる。

また本発明の一態様では、回路装置は、前記ＤＬＬ回路のレプリカ回路である遅延回路と、位相比較回路と、を含み、前記遅延回路は、第１の信号が入力され、前記第１の信号を遅延させて複数の遅延信号を出力し、前記位相比較回路は、第２の信号と前記遅延回路からの複数の遅延信号との間の位相比較を行ってもよい。

このように、ＤＬＬ回路のレプリカ回路である遅延回路によって第１の信号が遅延された複数の遅延信号と第２の信号との位相比較を行うことで、第１の信号と第２の信号との時間差を時間デジタル変換することが可能となる。本発明の一態様では、ＤＬＬ回路の遅延素子の遅延量が、第１のクロック周波数と第２のクロック周波数の周波数差を用いて調整され、そのレプリカ回路である遅延回路で第１の信号を遅延させているので、高性能な時間デジタル変換を実現できる。

また本発明の一態様では、回路装置は、前記第１のクロック信号及び第１の信号のいずれかを前記ＤＬＬ回路に入力するセレクターと、位相比較回路と、を含み、前記セレクターは、第１の期間では前記第１のクロック信号を選択し、第２の期間では前記第１の信号を選択し、前記位相比較回路は、前記第２の期間における前記ＤＬＬ回路からの前記複数の遅延クロック信号と第２の信号との間の位相比較を行ってもよい。

このように、第２の期間において第１の信号がＤＬＬ回路によって遅延された複数の遅延クロック信号と第２の信号との位相比較を行うことで、第１の信号と第２の信号との時間差を時間デジタル変換することが可能となる。本発明の一態様では、ＤＬＬ回路の遅延素子の遅延量が、第１のクロック周波数と第２のクロック周波数の周波数差を用いて調整されているので、高性能な時間デジタル変換を実現できる。

また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記第１のクロック信号を生成するための前記第１の発振子と、前記第２のクロック信号を生成するための前記第２の発振子と、を含む物理量測定装置に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。

本実施形態の回路装置の構成例。 クロック周波数差を用いた遅延量の調整手法を説明する図。 遅延素子の第１の詳細な構成例。 遅延素子の第２の詳細な構成例。 遅延素子の第３の詳細な構成例。 遅延素子の第４の詳細な構成例。 調整回路の第１の詳細な構成例。 調整回路の第２の詳細な構成例。 回路装置の第１の詳細な構成例。 第１の信号と第２の信号の関係を示す図。 第１の信号、第２の信号を用いた物理量測定の例を示す図。 時間デジタル変換回路の第１の詳細な構成例。 時間デジタル変換回路の第１の詳細な構成例の動作を説明するタイミングチャート。 回路装置の第２の詳細な構成例。 時間デジタル変換回路の第２の詳細な構成例。 時間デジタル変換回路の第２の詳細な構成例の動作を説明するタイミングチャート。 時間デジタル変換回路の第３の詳細な構成例。 時間デジタル変換回路の第３の詳細な構成例の動作を説明するタイミングチャート。 第２の期間における時間デジタル変換回路の第３の詳細な構成例の動作を説明するタイミングチャート。 本実施形態の回路装置を含む物理量測定装置の構成例。 本実施形態の回路装置を含む電子機器の構成例。 本実施形態の回路装置を含む移動体の例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路装置
図１は、本実施形態の回路装置１０の構成例である。回路装置１０は、ＤＬＬ回路３０（DLL: Delay Locked Loop）、調整回路４０、第１の発振回路１０１、第２の発振回路１０２を含む。回路装置１０は、例えば集積回路装置（ＩＣ）により実現される。なお回路装置１０は図１の構成に限定されず、これらの一部の構成要素（例えば発振回路１０１、１０２）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

ＤＬＬ回路３０は、複数の遅延素子を有する。ＤＬＬ回路３０には、第１の発振子ＸＴＡＬ１を用いて生成された第１のクロック周波数ｆ１の第１のクロック信号ＣＫ１が入力される。

具体的には、複数の遅延素子は第１〜第ｎの遅延素子ＤＥ１〜ＤＥｎである。ｎは３以上の整数である。クロック信号ＣＫ１は第１の遅延素子ＤＥ１に入力され、直列に接続された第１〜第ｎの遅延素子ＤＥ１〜ＤＥｎがクロック信号ＣＫ１を順次に遅延させて第１〜第ｎの遅延クロック信号ＤＣＫ１〜ＤＣＫｎを出力する。

調整回路４０には、ＤＬＬ回路３０の遅延素子からの遅延クロック信号と、第２の発振子ＸＴＡＬ２を用いて生成された第２のクロック周波数ｆ２の第２のクロック信号ＣＫ２とが入力される。第２のクロック周波数ｆ２は第１のクロック周波数ｆ１よりも低い周波数である。調整回路４０は、第１のクロック周波数ｆ１と第２のクロック周波数ｆ２の周波数差｜ｆ１−ｆ２｜を用いて、ＤＬＬ回路３０の遅延素子の遅延量を調整する。

即ち、調整回路４０には、遅延素子からの遅延クロック信号として、遅延クロック信号ＤＣＫ１〜ＤＣＫｎのうち少なくとも１つの遅延クロック信号が入力される。なお、図１では遅延クロック信号ＤＣＫ１〜ＤＣＫｎの全てが調整回路４０に入力される場合を図示するが、これに限定されず、遅延クロック信号ＤＣＫ１〜ＤＣＫｎのうち任意の１つ又は任意の複数の遅延クロック信号が調整回路４０に入力されていればよい。例えば調整回路４０に第ｉの遅延クロック信号ＤＣＫｉが入力される場合、調整回路４０は、遅延クロック信号ＤＣＫｉとクロック信号ＣＫ２とに基づいて遅延素子の遅延量を調整する。例えば、遅延素子ＤＥ１〜ＤＥｉの少なくとも１つの遅延素子の遅延量を調整することで、遅延クロック信号ＤＣＫｉの遅延時間を調整する。ｉは１以上ｎ以下の整数である。

図２は、クロック周波数差を用いた遅延量の調整手法を説明する図である。ｔ０で、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（信号の論理レベルが変化するタイミング。位相）が一致している。その後、ｔ１、ｔ２、ｔ３・・・では、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲ（位相差）が、Δｔ、２Δｔ、３Δｔというように長くなって行く。図２では、クロック間時間差を、ＴＲの幅のパルス信号で表している。

そして本実施形態の遅延量の調整では、例えば複数の発振子を用い、そのクロック周波数差を用いて遅延クロック信号の遅延時間を調整する。即ち、クロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、回路装置１０は、各段の遅延素子での遅延時間がクロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応する遅延時間となるように、遅延クロック信号の遅延時間を調整する。例えば図２に示すようにノギスの原理を利用して遅延クロック信号の遅延時間を調整する。

このようにすれば、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜を用いて、ＤＬＬ回路３０の遅延素子の遅延量を調整できるようになる。即ち、従来のＤＬＬ回路のように全体の遅延時間がクロック信号の１周期になるように一括で調整されるのではなく、ＤＬＬ回路内の遅延素子の遅延量を周波数差｜ｆ１−ｆ２｜で調整できるようになる。これにより、遅延素子における半導体プロセス等によるばらつきの影響を低減することが可能となり、ＤＬＬ回路が生成する多相クロック信号（遅延クロック信号）の各相の遅延時間を高精度にできる。

例えば、本実施形態のＤＬＬ回路３０を時間デジタル変換に用いた場合、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜を用いて、時間デジタル変換の分解能を設定できるようになる。そして、半導体プロセス等によるばらつきの影響が低減されているため、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。

具体的には、調整回路４０は、第１のクロック信号ＣＫ１と第２のクロック信号ＣＫ２の遷移タイミングの時間差を用いて、ＤＬＬ回路３０の複数の遅延素子の遅延量を調整する。

即ち、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲは、Δｔ、２Δｔ、３ΔｔというようにΔｔずつ長くなっていくので、それを用いて各段の遅延素子での遅延時間がΔｔとなるように遅延量を調整することが可能となる。この遅延量は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができ、周波数差｜ｆ１−ｆ２｜に対応する遅延量となっている。

また調整回路４０は、第１のクロック信号ＣＫ１と第２のクロック信号ＣＫ２の位相同期タイミング（ｔ０）の後、第２のクロック信号ＣＫ２の第ｉの遷移タイミング（ｔｉ＋ｉ×Δｔ）での信号レベルの遷移を用いて、複数の遅延素子の第ｉの遅延素子ＤＥｉの遅延量を調整する。

また調整回路４０は、第２のクロック信号ＣＫ２の第ｉの遷移タイミングの後の第ｊの遷移タイミング（ｔｊ＋ｊ×Δｔ）での信号レベルの遷移を用いて、複数の遅延素子の第ｊの遅延素子ＤＥｊの遅延量を調整する。ｊはｊ＞ｉでｎ以下の整数である。

即ち、調整回路４０は、第２のクロック信号ＣＫ２の第ｉの遷移タイミングと第ｉの遅延クロック信号ＤＣＫｉの遷移タイミングとの位相差に基づいて遅延素子ＤＥｉの遅延量を調整する。具体的には、それらの遷移タイミングが一致する（位相差がゼロとなる）ように調整する。同様に、調整回路４０は、第２のクロック信号ＣＫ２の第ｊの遷移タイミングと第ｊの遅延クロック信号ＤＣＫｊの遷移タイミングとの位相差に基づいて遅延素子ＤＥｊの遅延量を調整する。ここで、信号レベルの遷移とは、クロック信号が第１の論理レベルから第２の論理レベルに遷移すること、又はクロック信号が第２の論理レベルから第１の論理レベルに遷移することである。なお図２では、クロック信号ＣＫ２のローレベルからハイレベルへの遷移を用いて遅延量を調整する場合を図示している。

このように第２のクロック信号ＣＫ２の第ｉ、第ｊの遷移タイミングでの信号レベルの遷移を用いて第ｉ、第ｊの遅延素子ＤＥｉ、ＤＥｊの遅延量を調整することで、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜を用いた遅延量の調整が可能となる。即ち、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差は遷移タイミング毎にΔｔずつ増えて行くので、第ｉ、第ｊの遷移タイミングでの信号レベルの遷移を用いて第ｉ、第ｊの遅延素子ＤＥｉ、ＤＥｊの遅延量を調整することで、第ｉ、第ｊの遅延素子ＤＥｉ、ＤＥｊまでの各遅延素子での遅延量がΔｔとなるように調整できる。また複数の遷移タイミングでの信号レベルの遷移を用いて調整することで、複数の遅延クロック信号のうちフィードバックにより遅延時間が調整される遅延クロック信号の個数が増加し、より正確な（半導体プロセス等によるばらつきの影響が低減された）遅延クロック信号を得ることができる。

ここで位相同期タイミングとは、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（位相）が一致（略一致を含む）するタイミングである。例えば、クロック信号ＣＫ１、ＣＫ２が同期化回路（図９の同期化回路１１０）等により同期されている場合、その同期化回路等の同期タイミング（位相比較器が位相比較を行うタイミング）である。なお、クロック信号ＣＫ１、ＣＫ２は同期化回路により同期されていなくてもよい。この場合、例えば位相比較器がクロック信号ＣＫ１、ＣＫ２の位相を比較し、位相が一致した（クロック信号ＣＫ１、ＣＫ２の位相の前後関係が入れ替わった）と判定したタイミングが位相同期タイミングである。

また調整回路４０は、周波数差｜ｆ１−ｆ２｜に対応する時間差をΔｔとした場合に、複数の遅延素子の第１〜第ｋの遅延素子ＤＥ１〜ＤＥｋによる遅延量をｋ×Δｔに対応する遅延量に調整する。なお、ｋは１以上ｎ以下の整数である。即ち、調整回路４０は、第１の遅延素子ＤＥ１による遅延量を１×Δｔに対応する遅延量に調整する、又は、ｋが２以上である場合に第１〜第ｋの遅延素子ＤＥ１〜ＤＥｋによる遅延量をｋ×Δｔに対応する遅延量に調整する。

例えば図２にはｋ＝４の場合を図示している。この例では、調整回路４０は、遅延クロック信号ＤＣＫ４の遷移タイミングが、クロック信号ＣＫ２の第４の遷移タイミングに一致するように遅延量を調整している。遅延クロック信号ＤＣＫ４は、クロック信号ＣＫ１が遅延素子ＤＥ１〜ＤＥ４により遅延されたものなので、クロック信号ＣＫ１に対する遅延クロック信号ＤＣＫ４の遅延時間は４Δｔとなる。このようにして、遅延素子ＤＥ１〜ＤＥ４による遅延量が４Δｔに対応する遅延量に調整される。なお、ここではｋ＝４の場合を例に説明したが、ｋは４に限定されない。

従来は、遅延素子ＤＥ１〜ＤＥｎによる遅延量がクロック信号の１周期に調整されているだけなので、その途中の遅延素子ＤＥ１〜ＤＥｋによる遅延量は調整できなかった。この点、本実施形態では、途中の遅延素子ＤＥ１〜ＤＥｋによる遅延量を調整することが可能となっている。また、クロック信号の１周期にとらわれることなく、２つのクロック信号ＣＫ１、ＣＫ２の周波数差｜ｆ１−ｆ２｜を用いて、クロック信号の１周期ではない遅延量（ｋ×Δｔ）でＤＬＬ回路をロックさせることが可能である。

より具体的には、図１に示すように調整回路４０は第１〜第ｎの調整部ＡＳ１〜ＡＳｎを含む。

第ｉの調整部ＡＳｉは、遅延クロック信号ＤＣＫｉの遷移タイミングとクロック信号ＣＫ２の第ｉの遷移タイミングを比較し、その比較結果に基づいて制御信号ＳＣＴｉを出力する。制御信号ＳＣＴｉは、遅延素子ＤＥｉの遅延量を制御する信号である。遅延クロック信号ＤＣＫｉの遷移タイミングがクロック信号ＣＫ２の第ｉの遷移タイミングよりも進んでいる場合、遅延素子ＤＥｉの遅延量を増加させる。一方、遅延クロック信号ＤＣＫｉの遷移タイミングがクロック信号ＣＫ２の第ｉの遷移タイミングよりも遅れている場合、遅延素子ＤＥｉの遅延量を減少させる。

なお、遅延クロック信号ＤＣＫ１〜ＤＣＫｎのうち一部の遅延クロック信号のみに基づいてフィードバックを行う場合には、その遅延クロック信号に対応する調整部のみを設ければよい。例えば遅延クロック信号ＤＣＫｐ、ＤＣＫｎ（ｐは１以上でｎ−１以下の整数であり、ｐ≠ｑ）のみを調整回路４０に入力する場合、調整回路４０は調整部ＡＳｐ、ＡＳｎのみを含めばよい。この場合、遅延素子ＤＥ１〜ＤＥｐに制御信号ＳＣＴｐを入力し、遅延素子ＤＥｐ＋１〜ＤＥｎに制御信号ＳＣＴｎを入力すればよい。

以上の本実施形態では、ＤＬＬ回路３０には第１のクロック信号ＣＫ１が入力され、ＤＬＬ回路３０は、その第１のクロック信号ＣＫ１を複数の遅延素子（ＤＥ１〜ＤＥｎ）で遅延させることで生成される複数の遅延クロック信号（ＤＣＫ１〜ＤＣＫｎ）を出力する。そして、調整回路４０は、遅延クロック信号（ＤＣＫ１〜ＤＣＫｎのうち少なくとも１つの遅延クロック信号）と第２のクロック信号ＣＫ２との間の位相比較を行い、その位相比較の結果に基づいて、ＤＬＬ回路３０の遅延素子の遅延量を調整する。

本実施形態によれば、複数の遅延素子により遅延されたクロック信号ＣＫ１とクロック信号ＣＫ２との間で位相比較が行われるので、図２で説明したようなクロック信号ＣＫ１、ＣＫ２の周波数差｜ｆ１−ｆ２｜を用いた遅延量の調整が実現される。即ち、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差はΔｔ、２Δｔ、３Δｔ、・・・のように増えて行くので、その遅い側のクロック信号ＣＫ２に遅延クロック信号の位相を合わせることで、遅延素子ＤＥ１、ＤＥ２、ＤＥ３を通過した後の遅延量がΔｔ、２Δｔ、３Δｔ、・・・のようになる。

また本実施形態では、調整回路４０は、ＤＬＬ回路３０の複数の遅延素子の個数をｎ個とした場合に、ｍ個の遅延素子の遅延量を調整することを特徴とする回路装置。ｍは１以上ｎ以下の整数である。なお望ましくはｍは２以上である。

このように本実施形態ではＤＬＬ回路３０の複数の遅延素子のうち任意の個数（ｍ個）の遅延素子の遅延量を調整できる。遅延量を調整する遅延素子の個数を増やすほど半導体プロセス等によるばらつきの影響を受けにくくなり、各遅延クロック信号の遅延時間の精度を高くできる。一方、遅延量を調整する遅延素子の個数を減らすほど調整回路４０の回路規模を削減できる。即ち、所望の精度や回路規模に応じて遅延量を調整する遅延素子の個数を設定することが可能である。例えば、複数の遅延素子のうち所定数毎の遅延素子の遅延量を調整してもよい。

さて、上述したように、本実施形態では発振子ＸＴＡＬ１、ＸＴＡＬ２を用いてクロック信号ＣＫ１、ＣＫ２を生成している。

具体的には、発振回路１０１、１０２は、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させる回路である。例えば発振回路１０１（第１の発振回路）は、発振子ＸＴＡＬ１（第１の発振子）を発振させて、クロック周波数ｆ１のクロック信号ＣＫ１を生成する。発振回路１０２（第２の発振回路）は、発振子ＸＴＡＬ２（第２の発振子）を発振させて、クロック周波数ｆ２のクロック信号ＣＫ２を生成する。

発振子ＸＴＡＬ１、ＸＴＡＬ２は例えば圧電振動子である。具体的には発振子ＸＴＡＬ１、ＸＴＡＬ２は例えば水晶振動子である。例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子である。例えば発振子ＸＴＡＬ１、ＸＴＡＬ２は、シンプルパッケージタイプ（ＳＰＸＯ）の振動子であってもよいし、恒温槽を備えるオーブン型タイプ（ＯＣＸＯ）、或いは恒温槽を備えない温度補償型タイプ（ＴＣＸＯ）の振動子であってもよい。また発振子ＸＴＡＬ１、ＸＴＡＬ２として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

このように発振子により生成したクロック信号を用いることで、発振子を用いない手法に比べて高精度な発振周波数が得られ、遅延素子の遅延量を高精度にできる。例えば、時間デジタル変換に本実施形態のＤＬＬ回路３０を適用した場合、発振子を用いない手法に比べて時間デジタル変換の精度の向上等を図れる。

２．遅延素子
以下、ＤＬＬ回路３０の遅延素子の詳細な構成例について説明する。なお以下では第ｉの遅延素子ＤＥｉを例に説明する。

ＤＬＬ回路３０には、遅延素子ＤＥｉに対応して可変容量キャパシター及び可変電流源の少なくとも一方が設けられる。そして、調整回路４０は、可変容量キャパシターの容量値及び可変電流源の電流値の少なくとも一方を調整する。

具体的には、可変容量キャパシターは、遅延素子ＤＥｉの負荷容量を可変にするキャパシターである。可変電流源は、遅延素子ＤＥｉの駆動能力を設定する電流を可変にする電流源である。調整回路４０は、この容量値、又は電流値、又は容量値及び電流値を、制御信号ＳＣＴｉにより制御（調整）する。これにより、遅延素子ＤＥｉの遅延量（遅延クロック信号ＤＣＫｉの遅延時間）の調整が実現される。

なお、以下では可変容量キャパシターの容量値を調整する場合と、可変電流源の電流値を調整する場合を説明するが、これらを適宜に組み合わせて容量値及び電流値の両方を調整してもよい。

まず、可変容量キャパシターの容量値を調整する場合について説明する。図３は、遅延素子ＤＥｉの第１の詳細な構成例である。図３の遅延素子ＤＥｉは、バッファー回路４１、バラクター４２（可変容量ダイオード）を含む。

バッファー回路４１は、遅延クロック信号ＤＣＫ（ｉ−１）をバッファリングして遅延クロック信号ＤＣＫｉを出力する。バッファー回路４１は、入力論理レベルと同じ論理レベルの信号をバッファリングして出力する回路であり、例えば２段のインバーター、或いはコンパレーター（アンプ回路）等である。

バラクター４２の一端はバッファー回路４１の出力ノードに接続され、他端には制御電圧ＡＣＴｉが入力される。制御電圧ＡＣＴｉは、調整部ＡＳｉがアナログの制御信号ＳＣＴｉを出力する場合に、そのアナログの制御信号ＳＣＴｉに相当する。調整部ＡＳｉが制御電圧ＡＣＴｉを変化させることで、バラクター４２の容量値が変化し、バッファー回路４１での遅延時間が変化する。

図４は、遅延素子ＤＥｉの第２の詳細な構成例である。図４の遅延素子ＤＥｉは、バッファー回路４１、キャパシター回路４３を含む。

キャパシター回路４３は、一端がバッファー回路４１の出力ノードに接続されるスイッチＳＡ１〜ＳＡ７、一端がスイッチＳＡ１〜ＳＡ７の他端に接続されるキャパシターＣＡ１〜ＣＡ７を含む。キャパシターＣＡ１〜ＣＡ７の他端は例えば低電位側電源ノードに接続される。スイッチＳＡ１〜ＳＡ７は、例えばトランジスターである。スイッチＳＡ１〜ＳＡ７は制御データＤＣＴｉでオン及びオフが制御される。制御データＤＣＴｉは、調整部ＡＳｉがデジタルの制御信号ＳＣＴｉを出力する場合に、そのデジタルの制御信号ＳＣＴｉに相当する。調整部ＡＳｉが制御データＤＣＴｉを変化させることで、キャパシターＣＡ１〜ＣＡ７のうちバッファー回路４１の出力ノードに接続されるキャパシターが変化し、バッファー回路４１での遅延時間が変化する。なお、キャパシター回路４３に設けられるスイッチ、キャパシターの個数は７に限定されない。

次に、可変電流源の電流値を調整する場合について説明する。図５は、遅延素子ＤＥｉの第３の詳細な構成例である。図５の遅延素子ＤＥｉは、バッファー回路４１、トランジスター４４を含む。

トランジスター４４は、バッファー回路４１の高電位側電源ノードと高電位側電源との間に設けられる。トランジスター４４は例えばＰ型トランジスター（第１導電型トランジスター）である。トランジスター４４のゲートには制御電圧ＡＣＴｉが入力される。調整部ＡＳｉが制御電圧ＡＣＴｉを変化させることで、トランジスター４４のドレイン電流が変化し、バッファー回路４１での遅延時間（ＤＣＫｉがローレベルからハイレベルに遷移する際の遅延時間）が変化する。なお、高電位側電源でなく低電位側電源にトランジスター（Ｎ型トランジスター（第２導電型トランジスター））を挿入してもよい。或いは、高電位側電源と低電位側電源の両方にトランジスターを挿入してもよい。

図６は、遅延素子ＤＥｉの第４の詳細な構成例である。図６の遅延素子ＤＥｉは、バッファー回路４１、カレントミラー回路４５を含む。

カレントミラー回路４５は、電流源ＩＳ、トランジスターＴＩＳ、ミラー用のトランジスターＴＭ１〜ＴＭ７、スイッチ用のトランジスターＴＳ１〜ＴＳ７を含み、バッファー回路４１の高電位側電源ノードと高電位側電源との間に設けられる。トランジスターＴＩＳ、ＴＭ１〜ＴＭ７、ＴＳ１〜ＴＳ７は例えばＰ型トランジスター（第１導電型トランジスター）である。電流源ＩＳが流すバイアス電流がトランジスターＴＩＳを介してトランジスターＴＭ１〜ＴＭ７によりミラーされる。トランジスターＴＳ１〜ＴＳ７はトランジスターＴＭ１〜ＴＭ７とバッファー回路４１の高電位側電源ノードとの間に設けられ、制御データＤＣＴｉによりオン及びオフが制御される。調整部ＡＳｉが制御データＤＣＴｉを変化させることで、トランジスターＴＭ１〜ＴＭ７のうちバッファー回路４１の高電位側電源ノードに接続されるトランジスターが変化し、バッファー回路４１での遅延時間が変化する。なお、カレントミラー回路４５に設けられるミラー用のトランジスター、スイッチ用のトランジスターの個数は７に限定されない。また、高電位側電源でなく低電位側電源にカレントミラー回路を挿入してもよい。或いは、高電位側電源と低電位側電源の両方にカレントミラー回路を挿入してもよい。

３．調整回路
以下、調整回路４０の詳細な構成例について説明する。なお以下では調整部ＡＳｉを例に説明する。

図７は、調整回路４０の第１の詳細な構成例である。調整回路４０は調整部ＡＳｉ、制御回路６０を含む。調整部ＡＳｉは位相比較回路５１、チャージポンプ回路５２、ループフィルター５３を含む。なお、制御回路６０は調整回路４０の外部に設けられてもよい。

制御回路６０は、クロック信号ＣＫ２の第ｉの遷移タイミングを含む期間においてアクティブとなるイネーブル信号ＥＮｉを出力する。例えば期間の長さはクロック信号ＣＫ２の１周期である。例えば図２においてｉ＝４の場合を例にとると、ｔ４＋４Δｔにおいてクロック信号ＣＫ２が立ち上がるタイミングが第４の遷移タイミングに相当する。例えば、その第４の遷移タイミングの前後のクロック信号ＣＫ２の立ち下がりエッジの間の期間においてイネーブル信号ＥＮ４がアクティブになる。なお、ここではｉ＝４の場合を例に説明したが、ｉは４に限定されない。また、遅延素子ＤＥ１〜ＤＥｋによる遅延量がｋ×Δｔに調整される点を説明する際に、ｋ＝４を例に説明したが、これはｉ＝ｋであることを意味するものではなく、ｉ≠ｋであってもよい。

位相比較回路５１は、イネーブル信号ＥＮｉがアクティブである場合に、クロック信号ＣＫ２と遅延クロック信号ＤＣＫｉの位相を比較し、その比較結果をチャージポンプ回路５２に出力する。例えば位相比較回路５１は、クロック信号ＣＫ２と遅延クロック信号ＤＣＫｉの位相差に応じてアップ信号又はダウン信号を出力する。チャージポンプ回路５２は、位相比較回路５１からの比較結果に基づいて電流パルスを出力する。例えばアップ信号、ダウン信号を電流パルスに変換する。ループフィルター５３は、チャージポンプ回路５２からの電流パルスを平滑化すると共に電圧変換し、制御電圧ＡＣＴｉを出力する。

図８は、調整回路４０の第２の詳細な構成例である。調整回路４０は調整部ＡＳｉ、制御回路６０を含む。調整部ＡＳｉは位相比較回路５５、出力回路５６を含む。

位相比較回路５５は、イネーブル信号ＥＮｉがアクティブである場合に、クロック信号ＣＫ２と遅延クロック信号ＤＣＫｉの位相を比較し、その比較結果を出力回路５６に出力する。例えば位相比較回路５５は、図７の位相比較回路５１と同様に、位相差に応じてアップ信号又はダウン信号を出力する。出力回路５６は、位相比較回路５１からの比較結果に基づいて制御データＤＣＴｉを出力する。例えば、アップ信号が入力された場合に制御データＤＣＴｉの値を増加させ、ダウン信号が入力された場合に制御データＤＣＴｉの値を減少させる。例えば所定値（例えば「１」）だけ増加、減少させてもよいし、或いはアップ信号、ダウン信号のパルス幅に応じて増加、減少させる値を変化させてもよい。

４．時間デジタル変換の手法
以下、本実施形態のＤＬＬ回路３０を用いた時間デジタル変換の手法について説明する。

図９は、回路装置１０の第１の詳細な構成例である。回路装置１０は、時間デジタル変換回路２０、同期化回路１１０、発振回路１０１、１０２を含む。なお回路装置は図９の構成に限定されず、これらの一部の構成要素（例えば発振回路１０１、１０２、同期化回路１１０）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２が入力され、そのクロック信号ＣＫ１とクロック信号ＣＫ２を用いて時間をデジタル値に変換する。図９の例では、時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２のクロック信号ＣＫ１、ＣＫ２を用いて、信号ＳＴＡ（第１の信号。例えばスタート信号）と信号ＳＴＰ（第２の信号。例えばストップ信号）の遷移タイミングの時間差をデジタル値ＤＱに変換する。なお、以下では、信号ＳＴＡ、ＳＴＰ（第１、第２の信号）の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換に、本実施形態の手法を適用した場合について主に説明するが、本実施形態はこれに限定されない。例えば絶対時刻等を測定するための時間デジタル変換等に本実施形態の手法を適用してもよい。

信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差は、信号ＳＴＡと信号ＳＴＰのエッジ間（例えば立ち上がりエッジ間又は立ち下がりエッジ間）の時間差である。また時間デジタル変換回路２０は、デジタル値ＤＱのフィルター処理（デジタルフィルター処理、ローパスフィルター処理）を行い、フィルター処理後のデジタル値ＤＱを出力してもよい。

同期化回路１１０は、クロック信号ＣＫ１とクロック信号ＣＫ２の位相同期を行う。例えば同期化回路１１０は、クロック信号ＣＫ１、ＣＫ２を位相同期タイミング毎（所与のタイミング毎）に位相同期させる。具体的には、クロック信号ＣＫ１、ＣＫ２の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。

例えば同期化回路１１０はＰＬＬ回路である。ＰＬＬ回路は、位相比較回路、チャージポンプ回路を含む。そして、位相比較回路は、クロック信号ＣＫ２のクロック周波数ｆ２を１／Ｍに分周した基準クロック信号と、クロック信号ＣＫ１のクロック周波数ｆ１を１／Ｎに分周したクロック信号との位相比較を行う。チャージポンプ回路は、その位相比較結果に基づいて制御電圧を出力する。発振回路１０１は例えばＶＣＸＯ（Voltage-Controlled Crystal Oscillator）であり、制御電圧に対応する発振周波数で発振子ＸＴＡＬ１を発振させる。

或いは同期化回路１１０は、発振回路１０１の発振ループと発振回路１０２の発振ループを、発振回路１０１での発振信号と発振回路１０２での発振信号の位相同期タイミング（発振信号の位相が略一致するタイミング）毎に電気的に接続する回路であってもよい。この回路は、カウンター、スイッチ回路を含む。カウンターは、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号に基づいてカウント動作を行う。スイッチ回路は、発振回路１０１の発振ループと発振回路１０２の発振ループを接続するスイッチ回路である。例えばカウンターがクロック信号ＣＫ１をカウントする場合、同期化回路１１０は、カウント値が所与の設定値に達する毎にスイッチ回路をオンさせ、位相同期を行う。

時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングの後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルを遷移させる。例えば同期化回路１１０によるクロック信号ＣＫ１、ＣＫ２の位相同期が行われ、この位相同期のタイミングの後、時間デジタル変換回路２０が、クロック信号ＣＫ１を用いて信号ＳＴＡの信号レベルを遷移させ、パルス信号の信号ＳＴＡを生成する。

そして時間デジタル変換回路２０は、信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、ＤＬＬ回路３０からの遅延クロック信号ＤＣＫ１〜ＤＣＫｎとの位相比較を行うことで、時間差に対応するデジタル値ＤＱを求める。

このようにすれば、時間デジタル変換に用いられる第１の信号（ＳＴＡ）を自発的に生成しながら、高性能（高精度、高分解能）の時間デジタル変換を実現できるようになる。即ち、ＤＬＬ回路３０の遅延素子の遅延量がクロック信号ＣＫ１、ＣＫ２の周波数差｜ｆ１−ｆ２｜に基づいて調整されているため、その周波数差｜ｆ１−ｆ２｜に対応した分解能Δｔで高精度に時間をデジタル値に変換できる。

また本実施形態では、回路装置１０に同期化回路１１０を設けることで、位相同期タイミングでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差に起因する誤差を、最小限にできる。従って、この時間差に起因してシステム的に発生する誤差を十分に低減して、精度の向上等を図れるようになる。

図１０は、信号ＳＴＡ（第１の信号、スタート信号）と信号ＳＴＰ（第２の信号、ストップ信号）の関係を示す図である。本実施形態の時間デジタル変換回路２０は、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換する。なお図１０では、ＴＤＦは、信号ＳＴＡと信号ＳＴＰの立ち上がりの遷移タイミング間（立ち上がりエッジ間）の時間差となっているが、信号ＳＴＡと信号ＳＴＰの立ち下がりの遷移タイミング間（立ち下がりエッジ間）の時間差であってもよい。

図１１は、信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図である。例えば本実施形態の回路装置１０を含む物理量測定装置は、信号ＳＴＡを用いて照射光（例えばレーザー光）を対象物（例えば車の周囲の物体）に出射する。そして対象物からの反射光の受光により信号ＳＴＰが生成される。例えば物理量測定装置は、受光信号を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、例えばタイムオブフライト（ＴＯＦ）の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転などに利用できる。

或いは物理量測定装置は、信号ＳＴＡを用いて送信音波（例えば超音波）を対象物（例えば生体）に送信する。そして対象物からの受信音波の受信により信号ＳＴＰが生成される。例えば物理量測定装置は、受信音波を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。

なお図１０、図１１において、信号ＳＴＡにより送信データを送信し、受信データの受信による信号ＳＴＰを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態の物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

図１２は、時間デジタル変換回路２０の第１の詳細な構成例である。図１２の時間デジタル変換回路２０は、ＤＬＬ回路３０、調整回路４０、位相比較回路７０を含む。ＤＬＬ回路３０、調整回路４０は図１で説明したＤＬＬ回路３０、調整回路４０と同一である。

位相比較回路７０は、信号ＳＴＰ（第２の信号、検出対象信号）と、ＤＬＬ回路３０によりクロック信号ＣＫ１が遅延された複数の遅延クロック信号（ＤＣＫ１〜ＤＣＫｎ）との間の位相比較を行う。具体的には、位相比較回路７０は、第１〜第ｎの遅延クロック信号ＤＣＫ１〜ＤＣＫｎの各遅延クロック信号と信号ＳＴＰとの位相比較を行い、クロック信号ＣＫ１と信号ＳＴＰの遷移タイミングの時間差をデジタル信号ＤＱ１〜ＤＱｎとして出力する。信号ＳＴＡ（第１の信号）はクロック信号ＣＫ１の遷移タイミングで生成されるので、デジタル信号ＤＱ１〜ＤＱｎは、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差を表している。

より具体的には、位相比較回路７０は位相比較器ＬＴ１〜ＬＴｎを含む。位相比較器ＬＴ１〜ＬＴｎは、遅延クロック信号ＤＣＫ１〜ＤＣＫｎと信号ＳＴＰの位相比較を行い、その比較結果をデジタル信号ＤＱ１〜ＤＱｎとして出力する。位相比較器ＬＴ１〜ＬＴｎは、２つの入力信号のうちいずれの入力信号の遷移タイミングが前（又は後）であるかを判定する回路であり、例えばＲＳラッチ等である。時間デジタル変換回路２０は、デジタル信号ＤＱ１〜ＤＱｎに基づいてデジタル値ＤＱを出力する。

図１３は、時間デジタル変換回路２０の第１の詳細な構成例の動作を説明するタイミングチャートである。

図１３に示すように、信号ＳＴＡはクロック信号ＣＫ１の立ち上がりエッジで立ち上がる。信号ＳＴＰは、信号ＳＴＡから時間差ＴＤＦだけ遅れて立ち上がる。遅延クロック信号ＤＣＫ５、ＤＣＫ６はクロック信号ＣＫ１が５Δｔ、６Δｔだけ遅延されたクロック信号である。この５Δｔ、６Δｔの間に時間差ＴＤＦがあった場合、遅延クロック信号ＤＣＫ５の立ち上がりエッジは信号ＳＴＰの立ち上がりエッジよりも前であり、遅延クロック信号ＤＣＫ６の立ち上がりエッジは信号ＳＴＰの立ち上がりエッジよりも後である。例えば、位相比較器ＬＴ５、ＬＴ６は遅延クロック信号ＤＣＫ５、ＤＣＫ６の立ち上がりエッジで信号ＳＴＰの論理レベルをラッチする。そうすると、位相比較器ＬＴ５はローレベル（「０」）をラッチしてデジタル信号ＤＱ５として出力し、位相比較器ＬＴ６はハイレベル（「１」）をラッチしてデジタル信号ＤＱ６として出力する。この場合、デジタル信号ＤＱ１〜ＤＱ５は「０」となり、デジタル信号ＤＱ６〜ＤＱｎは「１」となる。時間デジタル変換回路２０は、このデジタル信号ＤＱ１〜ＤＱｎをデジタル値ＤＱ（１０進数の場合、例えば「６」）に変換する。

以上のように、クロック信号ＣＫ１がＤＬＬ回路３０によって遅延された遅延クロック信号ＤＣＫ１〜ＤＣＫｎと信号ＳＴＰ（検出対象信号）との位相比較を行うことで、クロック信号ＣＫ１に基づいて信号レベルが遷移する信号ＳＴＡと信号ＳＴＰとの時間差（ＴＤＦ）を測定できる。ＤＬＬ回路３０の各遅延素子での遅延量は調整回路４０によりΔｔに調整されているので、高性能な時間デジタル変換を実現できる。

図１４は、回路装置１０の第２の詳細な構成例である。図１４では、時間デジタル変換回路２０が信号ＳＴＡを自発するのではなく、時間デジタル変換回路２０の外部から時間デジタル変換回路２０に信号ＳＴＡが入力される。信号ＳＴＡは、例えば回路装置１０の内部（例えば不図示の制御回路）で生成してもよいし、或いは回路装置１０の外部（例えば電子機器等の処理部）から入力されてもよい。

図１５は、時間デジタル変換回路２０の第２の詳細な構成例である。図１５の時間デジタル変換回路２０は、ＤＬＬ回路３０、調整回路４０、位相比較回路７０、遅延回路８０を含む。ＤＬＬ回路３０、調整回路４０は図１で説明したＤＬＬ回路３０、調整回路４０と同一である。

遅延回路８０は、ＤＬＬ回路３０のレプリカ回路である。遅延回路８０には信号ＳＴＡが入力され、遅延回路８０は、その信号ＳＴＡを遅延させて複数の遅延信号を出力する。即ち、遅延回路８０は、ＤＬＬ回路３０の遅延素子ＤＥ１〜ＤＥｎと同一構成の第１〜第ｎの遅延素子ＤＲ１〜ＤＲｎを有する。そして、遅延素子ＤＲ１〜ＤＲｎには調整回路４０からの制御信号ＳＣＴ１〜ＳＣＴｎが入力され、その制御信号ＳＣＴ１〜ＳＣＴｎにより遅延素子ＤＲ１〜ＤＲｎの遅延量が制御（調整）されている。遅延素子ＤＲ１には信号ＳＴＡが入力され、その信号ＳＴＡが遅延素子ＤＲ１〜ＤＲｎにより順次に遅延されて第１〜第ｎの遅延信号ＤＳＴＡ１〜ＤＳＴＡｎが出力される。

位相比較回路７０は、信号ＳＴＰと遅延回路８０からの複数の遅延信号との間の位相比較を行う。即ち、位相比較回路７０の位相比較器ＬＴ１〜ＬＴｎは、遅延信号ＤＳＴＡ１〜ＤＳＴＡｎと信号ＳＴＰの位相比較を行い、その比較結果をデジタル信号ＤＱ１〜ＤＱｎとして出力する。

図１６は、時間デジタル変換回路２０の第２の詳細な構成例の動作を説明するタイミングチャートである。

図１６に示すように、信号ＳＴＰは、信号ＳＴＡから時間差ＴＤＦだけ遅れて立ち上がる。ＤＬＬ回路３０のレプリカ回路である遅延回路８０からの遅延信号ＤＳＴＡ５、ＤＳＴＡ６は、信号ＳＴＡが５Δｔ、６Δｔだけ遅延されたクロック信号である。この５Δｔ、６Δｔの間に時間差ＴＤＦがあった場合、遅延信号ＤＳＴＡ５の立ち上がりエッジは信号ＳＴＰの立ち上がりエッジよりも前であり、遅延信号ＤＳＴＡ６の立ち上がりエッジは信号ＳＴＰの立ち上がりエッジよりも後である。この場合、図１３と同様に、デジタル信号ＤＱ１〜ＤＱ５は「０」となり、デジタル信号ＤＱ６〜ＤＱｎは「１」となる。

以上のように、ＤＬＬ回路３０のレプリカ回路である遅延回路８０によって信号ＳＴＡ遅延された遅延信号ＤＳＴＡ１〜ＤＳＴＡｎと信号ＳＴＰ（検出対象信号）との位相比較を行うことで、信号ＳＴＡと信号ＳＴＰとの時間差（ＴＤＦ）を測定できる。ＤＬＬ回路３０の各遅延素子での遅延量は調整回路４０によりΔｔに調整されており、そのレプリカ回路である遅延回路８０の各遅延素子での遅延量もΔｔに調整されることになる。これにより、高性能な時間デジタル変換を実現できる。

図１７は、時間デジタル変換回路２０の第３の詳細な構成例である。図１７の時間デジタル変換回路２０は、ＤＬＬ回路３０、調整回路４０、位相比較回路７０、セレクター９０を含む。ＤＬＬ回路３０、調整回路４０は図１で説明したＤＬＬ回路３０、調整回路４０と同一である。

セレクター９０は、クロック信号ＣＫ１及び信号ＳＴＡのいずれかをＤＬＬ回路３０に入力する。具体的には、セレクター９０は、第１の期間ではクロック信号ＣＫ１を選択し、第２の期間では信号ＳＴＡを選択する。セレクター９０には例えば不図示の制御回路等から信号ＭＤが入力され、その信号ＭＤの論理レベルに応じてクロック信号ＣＫ１及び信号ＳＴＡのいずれかを選択し、その選択した信号を信号ＳＬＱとしてＤＬＬ回路３０に出力する。

位相比較回路７０は、第２の期間におけるＤＬＬ回路３０からの複数の遅延クロック信号と信号ＳＴＰとの間の位相比較を行う。第２の期間における遅延クロック信号ＤＣＫ１〜ＤＣＫｎは、信号ＳＴＡが遅延素子ＤＥ１〜ＤＥｎにより遅延された第１〜第ｎの遅延信号である。位相比較回路７０の位相比較器ＬＴ１〜ＬＴｎは、この第１〜第ｎの遅延信号と信号ＳＴＰの位相比較を行い、その比較結果をデジタル信号ＤＱ１〜ＤＱｎとして出力する。

図１８は、時間デジタル変換回路２０の第３の詳細な構成例の動作を説明するタイミングチャートである。

図１８に示すように、第１の期間ＴＡでは信号ＭＤは第１の論理レベル（例えばローレベル）であり、第２の期間ＴＢでは信号ＭＤは第２の論理レベル（例えばハイレベル）である。第１の期間ＴＡではセレクター９０がクロック信号ＣＫ１を信号ＳＬＱとして出力し、調整回路４０が遅延クロック信号ＤＣＫ１〜ＤＣＫｎとクロック信号ＣＫ２に基づいて遅延素子ＤＥ１〜ＤＥｎの遅延量を調整する。第２の期間ＴＢではセレクター９０が信号ＳＴＡを信号ＳＬＱとして出力し、位相比較回路７０が遅延クロック信号ＤＣＫ１〜ＤＣＫｎと信号ＳＴＰの位相比較を行う。

図１９は、第２の期間における時間デジタル変換回路２０の第３の詳細な構成例の動作を説明するタイミングチャートである。

図１９に示すように、信号ＳＴＰは、信号ＳＬＱ（ＳＴＡ）から時間差ＴＤＦだけ遅れて立ち上がる。遅延クロック信号ＤＣＫ５、ＤＣＫ６は信号ＳＬＱが５Δｔ、６Δｔだけ遅延された遅延信号である。この５Δｔ、６Δｔの間に時間差ＴＤＦがあった場合、遅延クロック信号ＤＣＫ５の立ち上がりエッジは信号ＳＴＰの立ち上がりエッジよりも前であり、遅延クロック信号ＤＣＫ６の立ち上がりエッジは信号ＳＴＰの立ち上がりエッジよりも後である。この場合、図１３と同様に、デジタル信号ＤＱ１〜ＤＱ５は「０」となり、デジタル信号ＤＱ６〜ＤＱｎは「１」となる。

以上のように、第２の期間において信号ＳＴＡがＤＬＬ回路３０によって遅延された遅延クロック信号ＤＣＫ１〜ＤＣＫｎと信号ＳＴＰとの位相比較を行うことで、信号ＳＴＡと信号ＳＴＰとの時間差（ＴＤＦ）を測定できる。ＤＬＬ回路３０は第１の期間において調整回路４０により直接的に遅延量が調整されているので、レプリカ回路を用いる場合に比べて高性能な時間デジタル変換を実現できる。

なお、以上では時間デジタル変換回路が非バーニア型である場合を例に説明したが、本実施形態のＤＬＬ回路３０はバーニア型の時間デジタル変換回路にも適用できる。

例えば、図１５の調整回路４０、ＤＬＬ回路３０、遅延回路８０と同様の調整回路、ＤＬＬ回路、遅延回路を、信号ＳＴＰ側に更に設ける。そして、ＤＬＬ回路にクロック信号ＣＫ１を入力し、調整回路に第３のクロック周波数ｆ３（ｆ１＞ｆ３＞ｆ２）の第３のクロック信号ＣＫ３を入力する。遅延素子の遅延量は、クロック信号ＣＫ１、ＣＫ３の周波数差｜ｆ１−ｆ３｜に対応する遅延量Δｔ’＝｜１／ｆ１−１／ｆ３｜＝｜ｆ１−ｆ３｜／（ｆ１×ｆ３）に調整される。ＤＬＬ回路のレプリカ回路である遅延回路は、ＤＬＬ回路と同様の遅延量に調整され、その遅延回路が信号ＳＴＰを遅延して複数の遅延信号を出力する。位相比較回路は、信号ＳＴＡが遅延された複数の遅延信号と、信号ＳＴＰが遅延された複数の遅延信号との位相比較を行う。この時間デジタル変換の分解能は｜Δｔ−Δｔ’｜となる。

或いは、図１７の調整回路４０、ＤＬＬ回路３０、セレクター９０と同様の調整回路、ＤＬＬ回路、セレクターを、信号ＳＴＰ側に更に設けてもよい。上記と同様に、ＤＬＬ回路にクロック信号ＣＫ１を入力し、調整回路にクロック信号ＣＫ３を入力し、遅延素子の遅延量をΔｔ’に調整する。セレクターは第１の期間でクロック信号ＣＫ１を選択し、第２の期間では信号ＳＴＰを選択する。位相比較回路は、第２の期間において、信号ＳＴＡが遅延された複数の遅延信号と、信号ＳＴＰが遅延された複数の遅延信号との位相比較を行う。この時間デジタル変換の分解能は｜Δｔ−Δｔ’｜となる。

５．物理量測定装置、電子機器、移動体
図２０は、本実施形態の回路装置１０を含む物理量測定装置４００の構成例である。物理量測定装置４００は、本実施形態の回路装置１０と、クロック信号ＣＫ１を生成するための発振子ＸＴＡＬ１（第１の発振子、第１の振動片）と、クロック信号ＣＫ２を生成するための発振子ＸＴＡＬ２（第２の発振子、第２の振動片）を含む。また物理量測定装置４００は、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２が収容されるパッケージ４１０を含むことができる。

パッケージ４１０は、例えばベース部４１２とリッド部４１４により構成される。ベース部４１２は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部４１４は、ベース部４１２に接合される例えば平板状等の部材である。ベース部４１２の例えば底面には外部機器と接続するための外部接続端子（外部電極）が設けられている。ベース部４１２とリッド部４１４により形成される内部空間（キャビティー）に、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２が収容される。そしてリッド部４１４により密閉することで、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２がパッケージ４１０内に気密に封止される。

回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２は、パッケージ４１０内に実装される。そして発振子ＸＴＡＬ１、ＸＴＡＬ２の端子と、回路装置１０（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。回路装置１０には、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させるための発振回路１０１、１０２が設けられ、これらの発振回路１０１、１０２により発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させることで、クロック信号ＣＫ１、ＣＫ２が生成される。

例えば比較例として、第１、第２の発振回路は第１、第２の水晶発振器に設けられており、回路装置は第１、第２の発振回路を内蔵していない場合を考える。この場合、同期化回路１１０による第１、第２のクロック信号の位相同期を実現することはできない。また第１、第２の発振回路に共通する制御処理を、回路装置において実行することができないという不利点がある。

なお、物理量測定装置４００の構成としては種々の変形実施が可能である。例えばベース部４１２が、平板状の形状であり、リッド部４１４が、その内側に凹部が形成されるような形状であってもよい。またパッケージ４１０内での回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２の実装形態や配線接続などについても種々の変形実施が可能である。また発振子ＸＴＡＬ１、ＸＴＡＬ２は完全に別体に構成されている必要は無く、１つの部材に形成された第１、第２の発振領域であってもよい。また物理量測定装置４００（パッケージ４１０）に３つ以上の発振子を設けてもよい。この場合には回路装置１０に、それに対応する３つ以上の発振回路を設ければよい。

図２１は、本実施形態の回路装置１０を含む電子機器５００の構成例である。この電子機器５００は、本実施形態の回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２により物理量測定装置４００が構成される。なお電子機器５００は図２１の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計、血圧測定装置等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器、頭部装着型表示装置や時計関連機器などのウェアラブル機器、印刷装置、投影装置、ロボット、携帯情報端末（スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などの種々の機器を想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。また処理部５２０は、物理量測定装置４００で測定された物理量情報を用いた種々の処理を行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。

操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図２２は、本実施形態の回路装置を含む移動体の例である。本実施形態の回路装置は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２２は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６（移動体）には、本実施形態の回路装置と発振子を有する物理量測定装置（不図示）が組み込まれる。制御装置２０８は、この物理量測定装置に測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の回路装置や物理量測定装置が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、物理量測定装置、電子機器、移動体の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…回路装置、２０…時間デジタル変換回路、３０…ＤＬＬ回路、
４０…調整回路、４１…バッファー回路、４２…バラクター、
４３…キャパシター回路、４４…トランジスター、４５…カレントミラー回路、
５１…位相比較回路、５２…チャージポンプ回路、５３…ループフィルター、
５５…位相比較回路、５６…出力回路、６０…制御回路、７０…位相比較回路、
８０…遅延回路、９０…セレクター、１０１…第１の発振回路、
１０２…第２の発振回路、１１０…同期化回路、２０６…自動車（移動体）、
２０７…車体、２０８…制御装置、２０９…車輪、４００…物理量測定装置、
４１０…パッケージ、４１２…ベース部、４１４…リッド部、
５００…電子機器、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部、
ＣＫ１…第１のクロック信号、ＣＫ２…第２のクロック信号、
ＤＣＫ１〜ＤＣＫｎ…遅延クロック信号、ＤＥ１〜ＤＥｎ…遅延素子、
ＤＲ１〜ＤＲｎ…遅延素子、ＤＳＴＡ１〜ＤＳＴＡｎ…遅延信号、
ＳＴＡ…第１の信号、ＳＴＰ…第２の信号、ＴＡ…第１の期間、
ＴＢ…第２の期間、ＸＴＡＬ１…第１の発振子、ＸＴＡＬ２…第２の発振子、
ｆ１…第１のクロック周波数、ｆ２…第２のクロック周波数

Claims (14)

1. 複数の遅延素子を有し、第１の発振子を用いて生成された第１のクロック周波数の第１のクロック信号が入力されるＤＬＬ（Delay Locked Loop）回路と、
   前記ＤＬＬ回路の前記遅延素子からの遅延クロック信号と、第２の発振子を用いて生成され、前記第１のクロック周波数よりも低い周波数の第２のクロック周波数の第２のクロック信号とが入力され、前記第１のクロック周波数と前記第２のクロック周波数の周波数差を用いて、前記ＤＬＬ回路の前記遅延素子の遅延量を調整する調整回路と、
   を含むことを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記調整回路は、
   前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差を用いて、前記ＤＬＬ回路の前記複数の遅延素子の遅延量を調整することを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記調整回路は、
   前記第１のクロック信号と前記第２のクロック信号の位相同期タイミングの後、前記第２のクロック信号の第ｉの遷移タイミング（ｉは１以上の整数）での信号レベルの遷移を用いて、前記複数の遅延素子の第ｉの遅延素子の遅延量を調整することを特徴とする回路装置。
4. 請求項３に記載の回路装置において、
   前記調整回路は、
   前記第２のクロック信号の前記第ｉの遷移タイミングの後の第ｊの遷移タイミング（ｊはｉより大きい整数）での信号レベルの遷移を用いて、前記複数の遅延素子の第ｊの遅延素子の遅延量を調整することを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記調整回路は、
   前記周波数差に対応する時間差をΔｔとした場合に、前記複数の遅延素子の第１〜第ｋの遅延素子（ｋは１以上の整数）による遅延量をｋ×Δｔに対応する遅延量に調整することを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置において、
   前記ＤＬＬ回路は、
   前記第１のクロック信号が入力され、前記第１のクロック信号を前記複数の遅延素子で遅延させることで生成される複数の遅延クロック信号を出力し、
   前記調整回路は、
   前記遅延クロック信号と前記第２のクロック信号との間の位相比較を行い、前記位相比較の結果に基づいて、前記ＤＬＬ回路の前記遅延素子の遅延量を調整することを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載の回路装置において、
   前記調整回路は、
   前記ＤＬＬ回路の前記複数の遅延素子の個数をｎ個（ｎは３以上の整数）とした場合に、ｍ個（ｍは１以上でｎ以下の整数）の遅延素子の遅延量を調整することを特徴とする回路装置。
8. 請求項１乃至７のいずれか一項に記載の回路装置において、
   前記調整回路は、
   前記遅延素子に対応して設けられた可変容量キャパシターの容量値、及び前記遅延素子に対応して設けられた可変電流源の電流値の少なくも一方を調整することを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置において、
   位相比較回路を含み、
   前記第１のクロック信号に基づいて第１の信号が生成され、
   前記位相比較回路は、
   第２の信号と、前記ＤＬＬ回路により前記第１のクロック信号が遅延された前記複数の遅延クロック信号との間の位相比較を行うことを特徴とする回路装置。
10. 請求項１乃至８のいずれか一項に記載の回路装置において、
    前記ＤＬＬ回路のレプリカ回路である遅延回路と、
    位相比較回路と、
    を含み、
    前記遅延回路は、
    第１の信号が入力され、前記第１の信号を遅延させて複数の遅延信号を出力し、
    前記位相比較回路は、
    第２の信号と前記遅延回路からの複数の遅延信号との間の位相比較を行うことを特徴とする回路装置。
11. 請求項１乃至８のいずれか一項に記載の回路装置において、
    前記第１のクロック信号及び第１の信号のいずれかを前記ＤＬＬ回路に入力するセレクターと、
    位相比較回路と、
    を含み、
    前記セレクターは、
    第１の期間では前記第１のクロック信号を選択し、第２の期間では前記第１の信号を選択し、
    前記位相比較回路は、
    前記第２の期間における前記ＤＬＬ回路からの前記複数の遅延クロック信号と第２の信号との間の位相比較を行うことを特徴とする回路装置。
12. 請求項１乃至１１のいずれか一項に記載の回路装置と、
    前記第１のクロック信号を生成するための前記第１の発振子と、
    前記第２のクロック信号を生成するための前記第２の発振子と、
    を含むことを特徴とする物理量測定装置。
13. 請求項１乃至１１のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
14. 請求項１乃至１１のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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