JP2018056676A - 回路装置、物理量測定装置、電子機器及び移動体 - Google Patents

Abstract

【課題】第１、第２の発振子により生成された第１、第２のクロック信号を用いた回路処理の高性能化や簡素化等を実現できる回路装置等の提供。【解決手段】回路装置１０は、第１の発振子ＸＴＡＬ１を発振させて、第１のクロック周波数ｆ１の第１のクロック信号ＣＫ１を生成する第１の発振回路１０１と、第２の発振子ＸＴＡＬ２を発振させて、第１のクロック周波数ｆ１とは異なる第２のクロック周波数ｆ２の第２のクロック信号ＣＫ２を生成する第２の発振回路１０２と、第１の発振回路１０１での第１の発振信号ＯＳ１と第２の発振回路１０２での第２の発振信号ＯＳ２を、位相同期タイミング毎に位相同期させる同期化回路１１０を含む。【選択図】図１

Description

本発明は、回路装置、物理量測定装置、電子機器及び移動体等に関する。

従来より、発振子を用いてクロック信号を生成する発振回路が知られている。この発振回路では、発振子を所望の発振周波数で発振させることで、所望のクロック周波数のクロック信号を生成する。

しかしながら、回路装置に複数の発振回路を設け、これらの複数の発振回路により生成された複数のクロック信号を用いて、時間デジタル変換等の回路処理を行う手法については、これまでは提案されていなかった。

例えば時間デジタル変換の回路処理に関する従来技術としては、特許文献１〜４に開示される技術がある。

特許文献１〜３の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換の回路処理を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。

特許文献４には、第１のクロックパルスを出力する第１の水晶発振器、第２のクロックパルスを出力する第２の水晶発振器、エッジ一致検出回路、同期カウンター、マイコン、及び送信時刻コントロール部を備えた微小時間計測装置が開示されている。エッジ一致検出回路は、第１、第２のクロックパルスの同期点を検出する。同期カウンターは、第１、第２のクロックパルスに同期してカウント処理を行う。マイコンは、同期カウンターの値に基づきスタートパルスからストップパルスまでの未知時間を算出する。送信時刻コントロール部は、エッジ一致検出回路の出力並びに同期カウンター及びマイコンの値に応じてスタートパルスを出力する。

特開２００９−２４６４８４号公報 特開２００７−１１０３７０号公報 特開２０１０−１１９０７７号公報 特開平５−８７９５４号公報

特許文献４の従来技術では、第１、第２の水晶発振器からの第１、第２のクロックパルスを用いて、スタートパルスからストップパルスまでの未知時間を算出している。しかしながら、第１、第２の水晶発振子を発振させる第１、第２の発振回路は、第１、第２の水晶発振器に内蔵されており、マイコン等の回路装置側には設けられていない。従って、第１、第２の水晶発振器は、フリーランの発振動作で第１、第２のクロックパルスを生成しているだけであり、第１、第２の水晶発振器が内蔵する第１、第２の発振回路を、マイコン等の回路装置側で制御することはできない。このため、第１、第２のクロックパルスを用いて時間デジタル変換などの回路処理を行う場合に、回路処理の基準となるタイミングを適切に設定できないという問題がある。従って、回路処理や回路構成の複雑化を招いたり、回路処理の高性能化を十分に実現できないなどの問題を生じる。

本発明の幾つかの態様によれば、第１、第２の発振子により生成された第１、第２のクロック信号を用いた回路処理の高性能化や簡素化等を実現できる回路装置、物理量測定装置、電子機器及び移動体等を提供できる。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、第１の発振子を発振させて、第１のクロック周波数の第１のクロック信号を生成する第１の発振回路と、第２の発振子を発振させて、前記第１のクロック周波数とは異なる第２のクロック周波数の第２のクロック信号を生成する第２の発振回路と、前記第１の発振回路での第１の発振信号と前記第２の発振回路での第２の発振信号を、位相同期タイミング毎に位相同期させる同期化回路と、を含む回路装置に関係する。

本発明の一態様では、第１、第２の発振回路により第１、第２の発振子を発振させることで、第１、第２のクロック周波数の第１、第２のクロック信号が生成される。そして同期化回路により、第１、第２の発振回路での第１、第２の発振信号の位相同期が行われる。このようにすれば、第１、第２の発振信号の位相が位相同期タイミングにおいて揃うようになるため、第１、第２のクロック信号についても位相同期させることが可能になる。これにより、第１、第２のクロック信号を用いた回路処理の高性能化や簡素化等を実現できるようになる。

また本発明の一態様では、前記同期化回路は、前記第１のクロック信号の遷移タイミングと前記第２のクロック信号の遷移タイミングを、前記位相同期タイミング毎に一致させる位相同期を行ってもよい。

このようにすれば、位相同期タイミングにおいて第１、第２のクロック信号の遷移タイミングが一致するようになり、この位相同期タイミングを基準タイミングとして、第１、第２のクロック信号を用いた回路処理を実行できるようになる。

また本発明の一態様では、前記同期化回路は、前記第１の発振回路の第１の発振ループと前記第２の発振回路の第２の発振ループを、前記位相同期タイミング毎に電気的に接続してもよい。

このようにすれば、位相同期タイミングにおいて、第１の発振ループと第２の発振ループの間で発振信号を伝達できるようになる。これにより、位相同期タイミングにおいて、第１、第２の発振信号を位相同期させることが可能になり、回路処理における適切な基準タイミングの設定等が可能になる。

また本発明の一態様では、前記同期化回路は、前記第１の発振回路が含む発振用の第１のバッファー回路の出力ノードと、前記第２の発振回路が含む発振用の第２のバッファー回路の出力ノードを接続してもよい。

このようにすれば、第１、第２のバッファー回路の駆動能力を利用して、第１の発振ループと第２の発振ループの間で発振信号を伝達できるようになる。

また本発明の一態様では、前記同期化回路は、第１の位相同期タイミングと第２の位相同期タイミングの間の期間の長さが、前記第１のクロック信号のＮクロック数に対応する長さとなり、且つ、前記第２のクロック信号のＭクロック数（Ｎ、Ｍは２以上の異なる整数）に対応する長さとなるように、前記位相同期タイミング毎の位相同期を行ってもよい。

このようにすれば、適切な位相同期タイミングでの位相同期が可能になり、不適切な位相同期タイミングでの位相同期を原因とする不具合の発生等を防止できる。

また本発明の一態様では、前記同期化回路は、前記第１のクロック信号及び前記第２のクロック信号の一方のクロック信号に基づいてカウント動作を行うカウンターを含み、前記カウンターのカウント値が所与の設定値に達する毎に、前記第１の発振信号と前記第２の発振信号の位相同期を行ってもよい。

このようにすれば、カウンターのカウント値が設定値に達する毎に、第１、第２の発振信号の位相同期を行って、第１、第２のクロック信号の位相同期を実現できるようになる。従って、簡素な処理での位相同期の実現が可能になる。

また本発明の一態様では、前記設定値は、第１の位相同期タイミングと第２の位相同期タイミングの間の期間における前記一方のクロック信号のクロック数に対応する値に、設定されてもよい。

このようにすれば、第１の位相同期タイミングで位相同期を行った後、適切な第２の位相同期タイミングで位相同期を行うことが可能になり、不適切な位相同期タイミングでの位相同期を原因とする不具合の発生等を防止できる。

また本発明の一態様では、前記同期化回路は、前記第１の発振回路及び前記第２の発振回路の一方の発振回路を起動し、一方の発振回路の起動後の前記位相同期タイミングで、他方の発振回路を起動してもよい。

このようにすれば、発振回路の起動後の位相同期が原因となって、発振回路の発振が停止してしまうなどの不具合の発生を防止できる。

また本発明の一態様では、前記同期化回路は、前記第１の発振回路及び前記第２の発振回路の一方の発振回路の発振信号を、他方の発振回路の発振ループに、前記位相同期タイミング毎に伝達してもよい。

このようにすれば、一方の発振回路の発振信号を、他方の発振回路の発振ループに伝達することで、適切な位相同期を実現できるようになる。

また本発明の一態様では、前記第１のクロック周波数の前記第１のクロック信号と前記第２のクロック周波数の前記第２のクロック信号とが入力され、前記第１のクロック信号と前記第２のクロック信号を用いて時間をデジタル値に変換する時間デジタル変換回路を含んでもよい。

このように第１、第２の発振子により生成された第１、第２のクロック信号を用いて時間デジタル変換を行えば、半導体素子を用いる手法に比べて、時間デジタル変換の精度等の向上を図れる。

また本発明の一態様では、前記時間デジタル変換回路は、前記第１のクロック周波数と前記第２のクロック周波数の周波数差に対応する分解能で時間をデジタル値に変換してもよい。

このようにすれば、第１、第２のクロック周波数の周波数差を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の高性能化を実現できる。

また本発明の一態様では、前記時間デジタル変換回路は、前記第１のクロック周波数をｆ１とし、前記第２のクロック周波数をｆ２とした場合に、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値に変換してもよい。

このようにすれば、例えば第１、第２のクロック周波数の周波数差を小さくしたり、第１、第２のクロック周波数を高い周波数にすることで、分解能を小さくできるようになり、時間デジタル変換の高性能化を実現できる。

また本発明の一態様では、前記時間デジタル変換回路は、第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換してもよい。

このようにすれば、第１、第２の信号の遷移タイミングの時間差を、第１、第２の発振子により生成された第１、第２のクロック信号を用いて、高精度でデジタル値に変換できるようになる。

また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記第１のクロック信号を生成するための前記第１の発振子と、前記第２のクロック信号を生成するための前記第２の発振子と、を含む物理量測定装置に関係する。

このように第１、第２の発振子を利用して時間デジタル変換を行うことで、より高精度な物理量の測定処理が可能になる。

また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

また本発明の他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。

本実施形態の回路装置の第１の構成例。 回路装置の動作を説明する信号波形図。 回路装置の詳細な動作を説明する信号波形図。 本実施形態の回路装置の第２の構成例。 第２の構成例の動作説明図。 第２の構成例の動作説明図。 発振回路の第１の構成例。 発振回路の第２の構成例。 時間デジタル変換回路を有する本実施形態の回路装置の構成例。 クロック周波数差を用いた時間デジタル変換手法の説明図。 信号ＳＴＡ、ＳＴＰの関係を示す図。 信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図。 時間デジタル変換回路の構成例。 位相検出器の構成例。 信号ＳＴＡの繰り返し手法を説明する信号波形図。 信号ＳＴＡの繰り返し手法を説明する信号波形図。 クロックサイクル指定値の更新手法を説明する信号波形図。 クロックサイクル指定値の更新手法を説明する信号波形図。 クロックサイクル指定値の更新手法を説明する信号波形図。 バイナリーサーチ手法を説明する信号波形図。 物理量測定装置の構成例。 電子機器の構成例。 移動体の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路装置
図１に本実施形態の回路装置１０の第１の構成例を示し、図２に回路装置１０の動作を説明する信号波形図を示す。回路装置１０は、発振回路１０１（第１の発振回路）と発振回路１０２（第２の発振回路）と同期化回路１１０を含む。図１では同期化回路１１０は、カウンター１１２、スイッチ回路ＳＷＡにより構成されている。なお回路装置１０、同期化回路１１０は図１の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

発振回路１０１は、発振子ＸＴＡＬ１を発振させて、クロック周波数ｆ１のクロック信号ＣＫ１を生成する。発振回路１０１は、発振用のバッファー回路ＢＡ１（第１のバッファー回路）を含む。バッファー回路ＢＡ１は、入力信号の反転信号（入力信号との位相差が１８０度の信号）を出力信号として出力する。バッファー回路ＢＡ１の出力ノードＮＡ１は、発振子ＸＴＡＬ１の一端に接続される。バッファー回路ＢＡ１の入力ノードＮＡ３は、発振子ＸＴＡＬ１の他端に接続される。具体的には、バッファー回路ＢＡ１の出力ノードＮＡ１は、回路装置１０の発振子接続用の第１の端子（第１のパッド）を介して、発振子ＸＴＡＬ１の一端に接続される。バッファー回路ＢＡ１の入力ノードＮＡ３は、回路装置１０の発振子接続用の第２の端子（第２のパッド）を介して、発振子ＸＴＡＬ１の他端に接続される。回路装置１０の第１、第２の端子と発振子ＸＴＡＬ１の一端、他端は、後述する物理量測定装置のパッケージの内部配線により接続される。このようなバッファー回路ＢＡ１を用いて、発振子ＸＴＡＬ１を発振させることで、発振信号ＯＳ１が生成される。そして、この発振信号ＯＳ１が、バッファー回路ＢＡ３によりバッファリングされて、クロック信号ＣＫ１として出力される。

発振回路１０２は、発振子ＸＴＡＬ２を発振させて、クロック周波数ｆ２のクロック信号ＣＫ２を生成する。ここでクロック周波数ｆ２はクロック周波数ｆ１とは異なる周波数であり、例えばクロック周波数ｆ１よりも低い周波数である。但しクロック周波数ｆ２はクロック周波数ｆ１よりも高い周波数であってもよい。発振回路１０２は、発振用のバッファー回路ＢＡ２（第２のバッファー回路）を含む。バッファー回路ＢＡ２は、入力信号の位相を反転させた信号を出力信号として出力する。バッファー回路ＢＡ２の出力ノードＮＡ２、入力ノードＮＡ４は、各々、発振子ＸＴＡＬ２の一端、他端に接続される。具体的には、バッファー回路ＢＡ２の出力ノードＮＡ２、入力ノードＮＡ４は、各々、回路装置１０の発振子接続用の第３の端子（第３のパッド）、第４の端子（第４のパッド）を介して、発振子ＸＴＡＬ２の一端、他端に接続される。回路装置１０の第３、第４の端子と発振子ＸＴＡＬ２の一端、他端は、物理量測定装置のパッケージの内部配線により接続される。このようなバッファー回路ＢＡ２を用いて、発振子ＸＴＡＬ２を発振させることで、発振信号ＯＳ２が生成される。そして、この発振信号ＯＳ２が、バッファー回路ＢＡ４によりバッファリングされて、クロック信号ＣＫ２として出力される。

発振子ＸＴＡＬ１、ＸＴＡＬ２は例えば圧電振動子である。具体的には発振子ＸＴＡＬ１、ＸＴＡＬ２は例えば水晶振動子である。例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子である。例えば発振子ＸＴＡＬ１、ＸＴＡＬ２は、シンプルパッケージタイプ（ＳＰＸＯ）の振動子であってもよいし、恒温槽を備えるオーブン型タイプ（ＯＣＸＯ）、或いは恒温槽を備えない温度補償型タイプ（ＴＣＸＯ）の振動子であってもよい。また発振子ＸＴＡＬ１、ＸＴＡＬ２として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

そして本実施形態では回路装置１０に、発振回路１０１、１０２の同期化回路１１０が設けられている。同期化回路１１０は、クロック信号ＣＫ１、ＣＫ２の位相同期を行う。例えばクロック信号ＣＫ１、ＣＫ２を位相同期タイミング毎（所与のタイミング毎）に位相同期させる。例えばクロック信号ＣＫ１、ＣＫ２の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。

具体的には同期化回路１１０は、発振回路１０１での発振信号ＯＳ１（第１の発振信号）と発振回路１０２での発振信号ＯＳ２（第２の発振信号）の位相同期を行う。例えば同期化回路１１０は、発振信号ＯＳ１、ＯＳ２を位相同期タイミング毎に位相同期させる。例えば図２において、位相同期タイミングＴＭＡで発振信号ＯＳ１、ＯＳ２を位相同期させ、次の位相同期タイミングＴＭＢでも発振信号ＯＳ１、ＯＳ２を位相同期させる。その次の位相同期タイミングでも同様である。この位相同期により、位相同期タイミングにおいて発振信号ＯＳ１、ＯＳ２の位相が揃うようになる。

このように発振信号ＯＳ１、ＯＳ２の位相同期を行えば、発振信号ＯＳ１、ＯＳ２に基づくクロック信号ＣＫ１、ＣＫ２についても位相同期させることが可能になる。これにより、クロック信号ＣＫ１、ＣＫ２を用いた時間デジタル変換等の回路処理において、適切な基準タイミングを設定できるようになり、回路処理の簡素化や高性能化などを実現できるようになる。

例えば前述の特許文献４の従来手法では、第１、第２の発振器が、各々、独立にフリーランで発振動作を行っており、第１、第２の発振器で生成された第１、第２のクロックパルスの位相同期は行われていない。また発振回路は第１、第２の水晶発振器内（パッケージ内）に設けられており、マイコン等の回路装置側には設けられてないため、本実施形態のような同期化回路１１０による位相同期を実現することは困難である。このため、この従来手法では、回路処理や回路構成の複雑化を招いたり、回路処理の高性能化を十分に実現できないという問題がある。

この点、本実施形態では、発振回路１０１、１０２を回路装置１０に内蔵させているため、同期化回路１１０による位相同期が可能になり、上記のような従来手法の問題を解消できる。

なお図１では、２つの発振回路１０１、１０２を設けて、同期化回路１１０は、これらの２つの発振回路１０１、１０２の位相同期を行っているが、本実施形態はこれに限定されない。例えば３つ以上の発振回路を設けて、３つ以上のクロック信号を生成し、同期化回路１１０が、これらの３つ以上の発振回路の位相同期を行うようにしてもよい。例えば第１、第２の発振信号ＯＳ１、ＯＳ２に加えて第３の発振信号等の位相同期を行う。

更に具体的には同期化回路１１０は、クロック信号ＣＫ１の遷移タイミングとクロック信号ＣＫ２の遷移タイミングを、位相同期タイミング毎に一致させる位相同期を行う。遷移タイミングは、例えばクロック信号ＣＫ１、ＣＫ２の立ち上がり遷移タイミング（立ち上がりエッジ）又は立ち下がり遷移タイミング（立ち下がりエッジ）である。例えば図２の位相同期タイミングＴＭＡで、同期化回路１１０による位相同期が行われることで、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（エッジ、位相）が一致するようになる。また位相同期タイミングＴＭＢで、同期化回路１１０による位相同期が行われることで、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致するようになる。

このようにすれば、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致する位相同期タイミングを、基準タイミングとして、時間デジタル変換等の回路処理を実行することが可能になる。これにより、回路処理の簡素化や高性能化などの実現が可能になる。

また同期化回路１１０は、発振回路１０１の発振ループＬＰ１（第１の発振ループ）と発振回路１０２の発振ループＬＰ２（第２の発振ループ）を、位相同期タイミング毎に電気的に接続する。発振ループＬＰ１は、バッファー回路ＢＡ１と発振子ＸＴＡＬ１とこれらを接続する配線の経路のループである。発振ループＬＰ２は、バッファー回路ＢＡ２と発振子ＸＴＡＬ２とこれらを接続する配線の経路のループである。同期化回路１１０は、発振ループＬＰ１の所定ノードと発振ループＬＰ２の所定ノードを接続する。

このように位相同期タイミングにおいて発振ループＬＰ１と発振ループＬＰ２を接続することで、発振ループＬＰ１、ＬＰ２間において発振信号を伝達できるようになる。これにより、位相同期タイミングにおいて、発振回路１０１、１０２の発振信号ＯＳ１、ＯＳ２を位相同期させることが可能になり、回路処理における適切な基準タイミングの設定が可能になる。

具体的には、同期化回路１１０は、発振回路１０１が含む発振用のバッファー回路ＢＡ１の出力ノードＮＡ１と、発振回路１０２が含む発振用のバッファー回路ＢＡ２の出力ノードＮＡ２を接続する。

このようにすれば、発振回路１０１、１０２のバッファー回路ＢＡ１、ＢＡ２の駆動能力を利用して、発振ループＬＰ１、ＬＰ２間において発振信号を伝達することが可能になり、発振信号ＯＳ１、ＯＳ２の適切な位相同期を実現できるようになる。

同期化回路１１０はカウンター１１２を含む。カウンター１１２は、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号に基づいてカウント動作を行う。図１ではカウンター１１２は例えばクロック信号ＣＫ１に基づいてカウント動作を行っている。但しカウンター１１２はクロック信号ＣＫ２に基づいてカウント動作を行ってもよい。そして同期化回路１１０は、カウンター１１２のカウント値が所与の設定値に達する毎に位相同期を行う。例えばカウント値が所与の設定値に達する毎に、発振信号ＯＳ１、ＯＳ２の位相同期を行う。

このようなカウンター１１２を設ければ、カウント値が設定値に達する毎に、発振信号ＯＳ１、ＯＳ２の位相が揃うようになり、クロック信号ＣＫ１、ＣＫ２を位相同期させることが可能になる。これにより、クロック信号ＣＫ１、ＣＫ２を用いた回路処理において、適切な基準タイミングの設定が可能になり、回路処理の簡素化や高性能化を図れるようになる。

ここでカウンター１１２の設定値は、図２の位相同期タイミングＴＭＡとＴＭＢ（第１、第２の位相同期タイミング）の間の期間における一方のクロック信号のクロック数に対応する値に設定されている。例えば図１の場合には、設定値は、位相同期タイミングＴＭＡ、ＴＭＢの間の期間におけるクロック信号ＣＫ１のクロック数（Ｎ）に対応する値に設定されている。なお設定値を、当該期間でのクロック信号ＣＫ２のクロック数（Ｍ）に対応する値に設定してもよい。

このようにすれば、カウンター１１２のカウント値が、一方のクロック信号のクロック数に対応する値に達する毎に、発振信号ＯＳ１、ＯＳ２の位相同期が行われるようになる。これにより、位相同期タイミングＴＭＡ、ＴＭＢの間の期間の長さを、一方のクロック信号ＣＫ１のクロック数に対応する長さに設定できるようになり、一定期間毎の位相同期が可能になる。

また同期化回路１１０はスイッチ回路ＳＷＡを含む。スイッチ回路ＳＷＡは、発振回路１０１の発振ループＬＰ１と発振回路１０２の発振ループＬＰ２を電気的に接続する回路である。スイッチ回路ＳＷＡはカウンター１１２からの信号ＣＴＡに基づいてオンになり、発振ループＬＰ１と発振ループＬＰ２を電気的に接続する。例えば図２に示すように信号ＣＴＡは、位相同期タイミング毎にアクティブ（例えばＨレベル）になるパルス信号であり、信号ＣＴＡがアクティブになると、スイッチ回路ＳＷＡがオンになる。具体的には、カウンター１１２は、カウント値が設定値に達すると信号ＣＴＡをアクティブにし、これによりスイッチ回路ＳＷＡがオンになる。その後にカウンター１１２のカウント値はリセットされる。

このようなスイッチ回路ＳＷＡを設ければ、位相同期タイミングにおいてスイッチ回路ＳＷＡをオンにすることで、発振ループＬＰ１、ＬＰ２を電気的に接続して、発振ループＬＰ１、ＬＰ２間で発振信号を伝達できるようになる。このような発振信号の伝達により、発振信号ＯＳ１、ＯＳ２の位相を揃える位相同期の実現が可能になる。

図３は、本実施形態の回路装置１０の詳細な動作を説明する信号波形図である。図３では位相同期タイミングＴＭＡにおいて、同期化回路１１０による位相同期が行われて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。その後、後述の図１０で説明するように、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差が、Δｔ、２Δｔ、３Δｔ・・・・というように、クロックサイクル(ＣＣＴ)毎にΔｔずつ増えている。そして次の位相同期タイミングＴＭＢにおいて、同期化回路１１０による位相同期が行われて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。

ここで位相同期タイミングＴＭＡとＴＭＢの間の期間（第１、第２の位相同期タイミングの間の期間）をＴＡＢとする。この場合に期間ＴＡＢの長さは、クロック信号ＣＫ１のＮクロック数に対応する長さになっている。また期間ＴＡＢの長さは、クロック信号ＣＫ２のＭクロック数に対応する長さになっている。ここでＮ、Ｍは２以上の異なる整数である。例えば図３ではＮ＝１７、Ｍ＝１６であり、Ｎ−Ｍ＝１になっている。

例えばクロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、クロック信号ＣＫ１の１クロックサイクルの長さは１／ｆ１であり、クロック信号ＣＫ２の１クロックサイクルの長さは１／ｆ２である。従って、期間ＴＡＢの長さを同じ記号のＴＡＢで表した場合に、図３ではＴＡＢ＝Ｎ／ｆ１＝Ｍ／ｆ２となっている。即ち、クロック周波数ｆ１、ｆ２の間には、回路設計上、Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立っている。例えばｆ１＝１７ＭＨｚ、ｆ２＝１６ＭＨｚであれば、Ｎ＝１７、Ｍ＝１６とすることで、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立つ。こうすることで、ＴＭＡ、ＴＭＢのタイミングでクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることができる。

このようにＮ／ｆ１＝Ｍ／ｆ２の関係式が成り立てば、同期化回路１１０を設けなくても、クロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることができるようにも思える。

しかしながら、発振回路１０１、１０２をフリーランで発振動作させた場合に、発振回路１０１、１０２の発振の起動タイミングは異なったタイミングになってしまう。このため、同期化回路１１０を設けなければ、図３のＴＭＡのタイミングでクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることは極めて難しい。

また、発振子ＸＴＡＬ１、ＸＴＡＬ２の発振周波数に基づくクロック周波数ｆ１、ｆ２は、製造ばらつきや温度変動等の環境変動が原因で、設計上のクロック周波数とは厳密には一致しなくなる。従って、回路設計としてＮ／ｆ１＝Ｍ／ｆ２の関係式が成り立っており、ＴＭＡのタイミングでクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させたとしても、次のＴＭＢでは、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの間にズレが生じてしまう。この遷移タイミング間のズレは蓄積されて行くため、ＴＭＢの以降のタイミングでは、遷移タイミング間のズレが更に大きくなってしまう。このような遷移タイミングのズレは、例えば後述する時間デジタル変換においては変換精度の低下等の問題を招く。

この点、本実施形態では、図３の位相同期タイミングＴＭＡ、ＴＭＢにおいて、同期化回路１１０が発振回路１０１、１０２の発振信号ＯＳ１、ＯＳ２の位相同期を行っている。従って、発振回路１０１、１０２の発振の起動タイミングが異なっている場合等においても、同期化回路１１０の位相同期により、位相同期タイミングＴＭＡ、ＴＭＢにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることができる。また実際のクロック周波数ｆ１、ｆ２が設計上のクロック周波数ｆ１、ｆ２とは厳密には一致していない場合にも、位相同期タイミングＴＭＡ、ＴＭＢにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを適正に一致させることが可能になる。

この場合に、同期化回路１１０により位相同期を行えば、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立っている必要が無いようにも思える。

しかしながら、ＴＭＡのタイミングで位相同期を行った後、ＴＭＢのタイミングにおいて、発振信号ＯＳ１とＯＳ２の位相差が１８０度程度になっていると、一方の発振信号の波の山部分と他方の発振信号の波の谷部分が重なってしまい、発振が停止してしまう問題が発生してしまう。

この点、図３のように、期間ＴＡＢの長さが、クロック信号ＣＫ１のＮクロック数に対応する長さになり、且つ、クロック信号ＣＫ２のＭクロック数に対応する長さになるというように、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立っていれば、このような問題の発生を防止できる。即ち、位相同期タイミングＴＭＡでの位相同期の後、位相同期タイミングＴＭＢにおいて図１のスイッチ回路ＳＷＡがオンになった場合に、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立っていれば、一方の発振信号の波の山部分と他方の発振信号の波の谷部分が重なることはない。従って、上記のような問題の発生を防止できる。

具体的には、図１のカウンター１１２の設定値を、図３の期間ＴＡＢでのクロック信号ＣＫ１のクロック数Ｎに対応する値（例えば図３では０からＮ−１までカウントする設定）に設定する。これにより、カウンター１１２のカウント値が、クロック数Ｎに対応する設定値に達し、０に戻るタイミング毎に、信号ＣＴＡがアクティブになって、スイッチ回路ＳＷＡがオンになる。このようにスイッチ回路ＳＷＡがオンになった場合に、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立っていることで、発振回路１０１、１０２の発振信号ＯＳ１、ＯＳ２の一方の波の山部分と他方の波の谷部分は重ならないようになる。従って、スイッチ回路ＳＷＡがオンになることで発振回路１０１、１０２の発振動作が停止してしまうような事態の発生を防止できる。

なお、カウンター１１２のカウント動作をクロック信号ＣＫ２に基づき行う場合には、カウンター１１２の設定値を、期間ＴＡＢでのクロック信号ＣＫ２のクロック数Ｍに対応する値（例えば０からＭ−１までカウントする設定）に設定すればよい。

また同期化回路１１０による位相同期タイミング毎の位相同期は、図３のような期間ＴＡＢ毎の位相同期には限定されない。例えば位相同期タイミング毎の位相同期は、２×ＴＡＢ毎、３×ＴＡＢ毎、４×ＴＡＢ毎・・・というように、Ｊ×期間ＴＡＢ毎（Ｊは整数）の位相同期であってもよい。即ち、間欠的な位相同期タイミング毎の位相同期であってもよい。また本実施形態の位相同期はＮ／ｆ１＝Ｍ／ｆ２の関係式が成り立たないような位相同期であってもよい。

２．回路装置の第２の構成例
図４に本実施形態の回路装置１０の第２の構成例を示す。この第２の構成例では、図１の第１の構成例と比べると、発振回路１０２の発振ループＬＰ２にスイッチ回路ＳＷＢ（第２のスイッチ回路）が更に設けられている。このスイッチ回路ＳＷＢは制御部１１４からのイネーブル信号ＥＮＢによりオン、オフされる。また図４では、発振回路１０１からの発振信号ＯＳ１は、バッファー回路ＢＡ５によりバッファリングされて、スイッチ回路ＳＷＡを介して発振回路１０２の発振ループＬＰ２に伝達されている。

図５、図６は第１の構成例の動作を説明する図である。まず、図５に示すように、発振回路１０１を起動（発振動作の起動）する。例えば種回路（不図示）を用いて、発振回路１０１を起動する。例えば発振ループＬＰ１に設けられたスイッチ回路をオンにすることで、発振回路１０１を起動する。或いは、バッファー回路ＢＡ１の動作をイネーブル状態にすることで、発振回路１０１の発振を起動する。この時、スイッチ回路ＳＷＡ、ＳＷＢは共にオフになっている。スイッチ回路ＳＷＢがオフになることで、発振回路１０２は起動しておらず、発振動作を行わないようになる。

そして図５の発振回路１０１の起動後に、図６に示すように発振回路１０２を起動する。例えば発振回路１０１の起動後の位相同期タイミングで、発振回路１０２を起動する。具体的には、発振回路１０１の起動後に、図６に示すようにスイッチ回路ＳＷＡ、ＳＷＢをオンにする。例えば初回の位相同期タイミングにおいて信号ＣＴＡがアクティブになることで、スイッチ回路ＳＷＡがオンになる。また制御部１１４がイネーブル信号ＥＮＢをアクティブにすることで、スイッチ回路ＳＷＢをオンにして、発振回路１０２を起動可能な状態にする。そして発振回路１０１の発振信号ＯＳ１を、バッファー回路ＢＡ５によりバッファリングして、オンになったスイッチ回路ＳＷＡを介して発振回路１０２の発振ループＬＰ２に伝達する。このように発振信号ＯＳ１が伝達されることで、発振回路１０２は、この発振信号ＯＳ１を種信号として、発振を起動できるようになる。このようにして発振回路１０１、１０２の両者を起動し、その後、図２、図３に示すような位相同期タイミング毎の通常の位相同期の動作に移行する。

例えば発振回路１０１、１０２の両方を起動した後、例えば初回の位相同期タイミングでスイッチ回路ＳＷＡをオンにした時に、発振信号ＯＳ１と発振信号ＯＳ２の位相差が１８０度程度であったとする。この場合には、発振信号ＯＳ１、ＯＳ２の一方の発振信号の波形の山部分と他方の発振信号の波形の谷部分が重なってしまい、発振が停止してしまう問題が生じてしまう。即ち、回路装置１０への電源投入後、発振回路１０１、１０２の両者が起動する場合に、両者の起動タイミングにはズレが生じ得る。従って、発振回路１０１、１０２の発振信号ＯＳ１、ＯＳ２の位相関係の状態も、様々な状態を取り得る。このため、例えば初回の位相同期タイミングにおいてスイッチ回路ＳＷＡがオンになった時に、発振信号ＯＳ１、ＯＳ２の位相差が１８０度程度となる位相関係の状態になる場合があり、この場合には発振が停止してしまうおそれがある。

そこで本実施形態の同期化回路１１０は、発振回路１０１、１０２の一方の発振回路を起動し、一方の発振回路の起動後の位相同期タイミング（例えば初回の位相同期タイミング）で、他方の発振回路を起動する。また発振回路１０１、１０２の一方の発振回路の発振信号を、他方の発振回路の発振ループに、位相同期タイミング毎に伝達する。

例えば図４では、発振回路１０１を起動し、発振回路１０１の起動後の位相同期タイミングで、発振回路１０２を起動している。そして発振回路１０１の発振信号ＯＳ１を発振回路１０２の発振ループＬＰ２に伝達している。即ち、回路装置１０の電源投入後等に、まず、発振回路１０１を起動する。そして発振回路１０１の発振信号ＯＳ１を発振回路１０２の発振ループＬＰ２に伝達する。例えば、発振回路１０１の起動後の位相同期タイミングで、スイッチ回路ＳＷＡをオンにすることで、発振信号ＯＳ１を発振ループＬＰ２に伝達する。そして伝達された発振信号ＯＳ１を種信号として、発振回路１０２を起動する。

このように発振回路１０１の起動し、その後の位相同期タイミングで、発振回路１０２を起動すれば、発振回路１０１の発振信号ＯＳ１を種信号として、発振回路１０２を適正に起動できるようになる。そして例えばスイッチ回路ＳＷＡがアクティブになるタイミングでは、発振回路１０２は未だ発振動作を開始していないため、発振信号ＯＳ１、ＯＳ２の位相差が１８０度程度となることによる発振の停止を効果的に防止できる。

また図４では、発振回路１０１の発振信号ＯＳ１の方が、発振回路１０２の発振ループＬＰ２の方に伝達されており、信号の伝達が双方向ではなく、一方向になっている。即ち、発振信号ＯＳ１を、バッファー回路ＢＡ５を用いて発振ループＬＰ２に伝達することで、発振ループＬＰ１から発振ループＬＰ２への一方向の信号の伝達が行われ、発振ループＬＰ２から発振ループＬＰ１への信号の伝達は行われないようになる。従って、例えば発振回路１０２の発振ループＬＰ２での信号が発振回路１０１の発振ループＬＰ１に伝達されて、発振が停止するなどの不具合が発生するのを防止できる。このように発振ループＬＰ１、ＬＰ２の電気的な接続は、信号を双方向に伝達する接続のみならず、信号を一方向に伝達する接続であってもよい。

なお、図４では、発振回路１０１の起動後の位相同期タイミングで発振回路１０２を起動し、発振回路１０１の発振信号ＯＳ１を発振回路１０２の発振ループＬＰ２に伝達しているが、この逆であってもよい。例えば発振回路１０２の起動後の位相同期タイミングで発振回路１０１を起動してもよい。そして発振回路１０２の発振信号ＯＳ２を発振回路１０１の発振ループＬＰ１に伝達してもよい。この場合には例えば、図４のスイッチ回路ＳＷＢに相当するスイッチ回路を発振回路１０１の発振ループＬＰ１に設ける。またバッファー回路ＢＡ５に対応するバッファー回路を、発振回路１０２側に設け、発振信号ＯＳ２のバッファリングを行うようにする。またカウンター１１２がクロック信号ＣＫ２に基づいてカウント動作を行うようにする。そして発振回路１０２の起動後、発振信号ＯＳ２をバッファー回路によりバッファリングして、オンになったスイッチ回路ＳＷＡを介して、発振ループＬＰ１に伝達する。そして発振信号ＯＳ２を種信号として発振回路１０１を起動すればよい。

３．発振回路
図７に発振回路１００の第１の構成例を示す。ここでは発振回路１０１、１０２を代表して、発振回路１００と記載している。

図７の発振回路１００（１０１、１０２）は、発振用のバッファー回路ＢＡＢ、可変容量回路ＣＢ１、ＣＢ２（可変容量キャパシター。広義にはキャパシター）、帰還抵抗ＲＢを含む。バッファー回路ＢＡＢは１又は複数段（奇数段）のインバーター回路により構成できる。図７ではバッファー回路ＢＡＢは、３段のインバーター回路ＩＶ１、ＩＶ２、ＩＶ３により構成されている。このバッファー回路ＢＡＢ（ＩＶ１〜ＩＶ３）は、発振のイネーブル・ディスエーブルの制御や、流れる電流の制御が可能な回路であってもよい。

発振子ＸＴＡＬの一端（ＮＢ１）、他端（ＮＢ２）には、各々、可変容量回路ＣＢ１、ＣＢ２が設けられている。また発振子ＸＴＡＬの一端と他端の間には、帰還抵抗ＲＢが設けられている。可変容量回路ＣＢ１、ＣＢ２は、制御電圧ＶＣ１、ＶＣ２（広義には制御信号）に基づいて、その容量値が制御される。可変容量回路ＣＢ１、ＣＢ２は、可変容量ダイオード（バラクター）などにより実現される。このように容量値を制御することで、発振回路１００の発振周波数（クロック周波数）を調整（微調整）することが可能になる。

なお、発振子ＸＴＡＬの一端及び他端の一方にのみ可変容量回路を設けてもよい。また可変容量回路の代わりに、容量値が可変ではない通常のキャパシターを設けてもよい。

図８に発振回路１００の第２の構成例を示す。この発振回路１００は、電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、キャパシターＣＸ２、ＣＸ３、可変容量回路ＣＸ１（可変容量キャパシター）を有する。例えば電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、キャパシターＣＸ３により発振用のバッファー回路ＢＡＸが構成される。

電流源ＩＢＸは、バイポーラートランジスターＴＲＸのコレクターにバイアス電流を供給する。抵抗ＲＸは、バイポーラートランジスターＴＲＸのコレクターとベースの間に設けられる。

容量が可変である可変容量回路ＣＸ１の一端は、発振子ＸＴＡＬの一端（ＮＸ１）に接続される。具体的には、可変容量回路ＣＸ１の一端は、回路装置１０の発振子用の第１の端子（発振子用パッド）を介して発振子ＸＴＡＬの一端に接続される。キャパシターＣＸ２の一端は、発振子ＸＴＡＬの他端（ＮＸ２）に接続される。具体的には、キャパシターＣＸ２の一端は、回路装置１０の発振子用の第２の端子（発振子用パッド）を介して発振子ＸＴＡＬの他端に接続される。キャパシターＣＸ３は、その一端が発振子ＸＴＡＬの一端に接続され、その他端がバイポーラートランジスターＴＲＸのコレクターに接続される。

バイポーラートランジスターＴＲＸには、発振子ＸＴＡＬの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、バイポーラートランジスターＴＲＸのコレクター・エミッター間電流が増加し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が減少するので、コレクター電圧ＶＣＸが低下する。一方、バイポーラートランジスターＴＲＸのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が増加するので、コレクター電圧ＶＣＸが上昇する。このコレクター電圧ＶＣＸはキャパシターＣＸ３を介して発振子ＸＴＡＬの一端にフィードバックされる。即ちキャパシターＣＸ３によりＡＣ成分がカットされて、ＤＣ成分がフィードバックされる。このようにバイポーラートランジスターＴＲＸ等により構成される発振用のバッファー回路ＢＡＸは、ノードＮＸ２の信号の反転信号（位相差が１８０度の信号）をノードＮＸ１に出力する反転回路(反転増幅回路）として動作する。

可変容量ダイオード（バラクター）などにより構成される可変容量回路ＣＸ１の容量値は、制御電圧ＶＣ（制御信号）に基づいて制御される。これにより発振回路１００の発振周波数の調整が可能になる。例えば発振子ＸＴＡＬの発振周波数が温度特性を有している場合に、発振周波数の温度補償等も可能になる。

なお発振回路１００（１０１、１０２）は図７、図８の構成に限定されず、種々の変形実施が可能である。例えばバッファー回路の構成や、可変容量回路やキャパシターの接続構成として、種々の構成を採用できる。例えば可変容量回路（ＣＢ１、ＣＢ２、ＣＸ１）の容量値をデジタル値で調整できるようにしてもよい。この場合には、可変容量回路は、複数のキャパシター（キャパシターアレイ）と、デジタル値である周波数制御データ（広義には制御信号）に基づき各スイッチ素子のオン、オフが制御される複数のスイッチ素子（スイッチアレイ）により構成される。これらの複数のスイッチ素子の各スイッチ素子は、複数のキャパシターの各キャパシターに電気的に接続される。そして、これらの複数のスイッチ素子がオン又はオフされることで、複数のキャパシターのうち、発振子ＸＴＡＬの一端に、その一端が接続されるキャパシターの個数が変化する。これにより、可変容量回路の容量値が制御されて、発振子ＸＴＡＬの一端の容量値が変化する。従って、周波数制御データにより、可変容量回路の容量値が直接に制御されて、発振信号の発振周波数を制御できるようになる。

４．時間デジタル変換の回路処理
図９に時間デジタル変換回路２０を有する本実施形態の回路装置１０の構成例を示す。発振回路１０１、１０２により生成されて同期化回路１１０により位相同期されるクロック信号ＣＫ１、ＣＫ２は、種々の回路処理に用いることができるが、ここでは回路処理の１つである時間デジタル変換を例にとり、説明を行う。なお、クロック信号ＣＫ１、ＣＫ２を用いた回路処理としては、例えば時間以外の種々の物理量を測定するための回路処理や、通信処理、或いは各種の装置の制御処理などの種々の処理が考えられる。また、以下では、第１、第２の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換に、本実施形態の手法を適用した場合について説明するが、本実施形態はこれに限定されない。例えば絶対時刻等を測定するための時間デジタル変換等に本実施形態の手法を適用してもよい。

図９の回路装置１０は、時間デジタル変換回路２０と発振回路１０１、１０２と同期化回路１１０を含む。なお回路装置は図９の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

時間デジタル変換回路２０は、クロック信号ＣＫ１とクロック信号ＣＫ２とが入力され、クロック信号ＣＫ１、ＣＫ２を用いて時間をデジタル値に変換する。図９の例では、時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２のクロック信号ＣＫ１、ＣＫ２を用いて、信号ＳＴＡ（第１の信号。例えばスタート信号）と信号ＳＴＰ（第２の信号。例えばストップ信号）の遷移タイミングの時間差をデジタル値ＤＱに変換する。ここでクロック周波数ｆ２はクロック周波数ｆ１とは異なる周波数であり、例えばクロック周波数ｆ１よりも低い周波数である。また信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差は、信号ＳＴＡと信号ＳＴＰのエッジ間（例えば立ち上がりエッジ間又は立ち下がりエッジ間）の時間差である。また時間デジタル変換回路２０は、デジタル値ＤＱのフィルター処理（デジタルフィルター処理、ローパスフィルター処理）を行い、フィルター処理後のデジタル値ＤＱを出力してもよい。なお、時間デジタル変換回路２０は、クロック周波数が異なる３つ以上のクロック信号を用いて、時間デジタル変換を行ってもよい。例えば第１、第２、第３のクロック信号が入力されて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換してもよい。

同期化回路１１０は、クロック信号ＣＫ１とクロック信号ＣＫ２の位相同期を行う。具体的には図１で前述したように発振信号ＯＳ１、ＯＳ２の位相同期を行う。

時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングの後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルを遷移させる。例えば同期化回路１１０によるクロック信号ＣＫ１、ＣＫ２の位相同期が行われ、この位相同期のタイミングの後、時間デジタル変換回路２０が、クロック信号ＣＫ１を用いて信号ＳＴＡの信号レベルを遷移させる。例えば信号ＳＴＡの信号レベルを第１の電圧レベル（例えばＬレベル）から第２の電圧レベル（例えばＨレベル）に変化させる。具体的には時間デジタル変換回路２０は、パルス信号の信号ＳＴＡを生成する。

そして時間デジタル変換回路２０は、信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を行うことで、時間差に対応するデジタル値ＤＱを求める。例えば位相比較により、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わるタイミングを判断して、デジタル値ＤＱを求める。位相の前後関係が入れ替わるタイミングは、信号ＳＴＰとクロック信号ＣＫ２の一方の信号の方が他方の信号よりも位相が遅れている状態から、一方の信号の方が他方の信号よりも位相が進んでいる状態に入れ替わるタイミングである。この信号ＳＴＰとクロック信号ＣＫ２の位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号に基づき他方の信号をサンプリングすることなどで実現できる。

このように本実施形態では、同期化回路１１０によりクロック信号ＣＫ１、ＣＫ２の位相同期が行われ、この位相同期のタイミングの後に、クロック信号ＣＫ１に基づき信号ＳＴＡが生成される。そして、このように生成された信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較が行われて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱが求められる。このようにすれば、時間デジタル変換に用いられる第１の信号を自発的に生成しながら、高性能（高精度、高分解能）の時間デジタル変換を実現できるようになる。

また本実施形態では、回路装置１０に同期化回路１１０を設けることで、位相同期タイミング毎にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることが可能になる。従って、位相同期タイミングを基準タイミングとして、回路処理を開始することが可能になるため、回路処理や回路構成の簡素化を図れる。またクロック信号ＣＫ１、ＣＫ２の遷移タイミングが偶然に一致するのを待つことなく、同期化回路１１０による位相同期タイミングから、直ぐに時間デジタル変換の処理を開始できるようになる。従って、時間デジタル変換の高速化を図れる。また同期化回路１１０を設けることで、位相同期タイミングでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差に起因する誤差を、最小限にできる。従って、この時間差に起因してシステム的に発生する誤差を十分に低減して、精度の向上等を図れるようになる。

例えば前述の特許文献４の従来手法では、エッジ一致検出回路により、第１、第２のクロックパルスのエッジの一致を検出し、エッジの一致が検出されたことを条件に、時間計測を開始する。しかしながら、この従来手法では、第１、第２のクロックパルスのエッジの一致が検出されない限り、時間計測を開始できないため、時間計測の開始が遅れてしまい、時間デジタル変換の変換時間が長くなってしまうという第１の問題点がある。また第１、第２のクロックパルスのクロック周波数の関係が、同期点においてエッジが一致しないような周波数の関係である場合には、偶然でしかエッジが一致しないようになり、時間デジタル変換の実現が困難になるという第２の問題点がある。また第１、第２のクロックパルスの同期点のタイミングを、システム的に確定できないため、回路処理や回路構成が複雑化してしまうという第３の問題点がある。更に第１、第２のクロックパルスのエッジの一致検出に誤差がある場合には、その誤差が原因で精度が低下してしまうという第４の問題点がある。

これに対して本実施形態では、同期化回路１１０を設けることで、位相同期タイミング毎に、強制的にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることができる。従って、位相同期タイミングの後に、直ぐに時間デジタル変換処理を開始できるため、従来手法の上述の第１の問題点を解消できる。また本実施形態によれば、クロック信号ＣＫ１、ＣＫ２のクロック周波数の関係が、遷移タイミングが一致しないような周波数の関係である場合にも、同期化回路１１０により、位相同期タイミング毎に強制的にクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致するようになる。従って、従来手法の第２の問題点を解消できる。また、位相同期タイミングは、同期化回路１１０の位相同期によりシステム的に確定できるため、回路処理や回路装置を簡素化でき、従来手法の第３の問題点を解消できる。またクロック信号ＣＫ１、ＣＫ２の遷移タイミングが位相同期タイミング毎に一致することで、クロック信号ＣＫ１、ＣＫ２の遷移タイミングのずれに起因する変換誤差を低減でき、従来手法の第４の問題点も解消できる。

図１０は、クロック周波数差を用いた時間デジタル変換手法の説明図である。ｔ０で、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（位相）が一致している。その後、ｔ１、ｔ２、ｔ３・・・では、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲ（位相差）が、Δｔ、２Δｔ、３Δｔというように長くなって行く。図１０では、クロック間時間差を、ＴＲの幅のパルス信号で表している。

そして本実施形態の時間デジタル変換では、例えば複数の発振子を用い、そのクロック周波数差を用いて時間をデジタル値ＤＱに変換する。即ち、クロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、時間デジタル変換回路２０は、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応する分解能で時間をデジタル値ＤＱに変換する。例えば図１０に示すようにノギスの原理を利用して時間をデジタル値ＤＱに変換する。

このようにすれば、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。

具体的には本実施形態の時間デジタル変換の分解能（時間分解能）は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。そして時間デジタル変換回路２０は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値ＤＱに変換する。分解能はΔｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表され、周波数差｜ｆ１−ｆ２｜に対応する分解能となっている。

このようにすれば、クロック周波数ｆ１、ｆ２の設定により、時間デジタル変換の分解能を設定できるようになる。例えばクロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜を小さくすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できるようになる。またクロック周波数ｆ１、ｆ２を高い周波数にすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できるようになる。そしてクロック周波数ｆ１、ｆ２のクロック信号ＣＫ１、ＣＫ２を、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成すれば、半導体素子の遅延素子を用いる場合に比べて、時間デジタル変換の精度の向上も図れるようになる。

図１１は、信号ＳＴＡ（第１の信号、スタート信号）と信号ＳＴＰ（第２の信号、ストップ信号）の関係を示す図である。本実施形態の時間デジタル変換回路２０は、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換する。なお図１１では、ＴＤＦは、信号ＳＴＡと信号ＳＴＰの立ち上がりの遷移タイミング間（立ち上がりエッジ間）の時間差となっているが、信号ＳＴＡと信号ＳＴＰの立ち下がりの遷移タイミング間（立ち下がりエッジ間）の時間差であってもよい。

図１２は、信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図である。例えば本実施形態の回路装置１０を含む物理量測定装置は、信号ＳＴＡを用いて照射光（例えばレーザー光）を対象物（例えば車の周囲の物体）に出射する。そして対象物からの反射光の受光により信号ＳＴＰが生成される。例えば物理量測定装置は、受光信号を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、例えばタイムオブフライト（ＴＯＦ）の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転などに利用できる。

或いは物理量測定装置は、信号ＳＴＡを用いて送信音波（例えば超音波）を対象物（例えば生体）に送信する。そして対象物からの受信音波の受信により信号ＳＴＰが生成される。例えば物理量測定装置は、受信音波を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。

なお図１１、図１２において、信号ＳＴＡにより送信データを送信し、受信データの受信による信号ＳＴＰを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態の物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

５．時間デジタル変換回路の構成
図１３に時間デジタル変換回路２０の構成例を示す。時間デジタル変換回路２０は、位相検出器２１、２２、処理部３０、カウンター部４０を含む。なお時間デジタル変換回路２０は図１３の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

位相検出器２１（位相比較器）は、クロック信号ＣＫ１、ＣＫ２が入力され、リセット信号ＲＳＴをカウンター部４０に出力する。例えば位相同期タイミングにおいてアクティブになるパルス信号のリセット信号ＲＳＴを出力する。

位相検出器２２（位相比較器）は、信号ＳＴＰとクロック信号ＣＫ２が入力され、位相比較結果の信号ＰＱ２を出力する。位相検出器２２は、例えば信号ＳＴＰ、クロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。位相比較結果の信号ＰＱ２は処理部３０に出力される。

カウンター部４０は、カウント値のカウント処理を行う。例えばカウンター部４０は、クロック信号ＣＫ１に基づいてカウント処理を行う第１のカウンターと、クロック信号ＣＫ２に基づいてカウント処理を行う第２のカウンターの少なくとも一方を含む。これらの第１、第２のカウンターは、例えば位相検出器２２からのリセット信号ＲＳＴに基づいて、そのカウント値がリセットされる。そしてカウンター部４０でのカウント値ＣＱは処理部３０に出力される。カウント値ＣＱは、クロック信号ＣＫ１、ＣＫ２に基づいてカウント処理を行う第１、第２のカウンターの少なくとも一方のカウンターのカウント値であり、後述のＣＣＴ、ＴＣＮＴなどに相当する。

処理部３０は、時間をデジタル値ＤＱに変換する処理を行う。即ち、時間デジタル変換についての種々の演算処理を行う。例えば処理部３０は、信号ＳＴＡと信号ＳＴＰの時間差に対応するデジタル値ＤＱを求める演算処理を行う。具体的には、処理部３０は、カウンター部４０からのカウント値ＣＱや位相検出器２２からの位相比較結果の信号ＰＱ２に基づいて、時間デジタル変換の演算処理を行う。処理部３０は、例えばＡＳＩＣのロジック回路や、或いはＣＰＵ等のプロセッサーなどにより実現できる。

処理部３０は、出力コード生成部３１、信号出力部３２、レジスター部３３を含む。出力コード生成部３１は、時間デジタル変換の演算処理を実行して、最終的なデジタル値ＤＱを、最終的な出力コードとして出力する。信号出力部３２は、信号ＳＴＡを生成して出力する。信号出力部３２は、クロック信号ＣＫ１に基づいて信号ＳＴＡを出力する。例えば信号出力部３２は、後述するように、例えばクロック信号ＣＫ１に基づいて、クロック信号ＣＫ１のクロックサイクル毎に信号ＳＴＡを出力する。或いは信号出力部３２は、例えばクロックサイクル指定値で指定されるクロックサイクルで、信号ＳＴＡを出力する。レジスター部３３は１又は複数のレジスターにより構成される。例えばレジスター部３３は、後述するクロックサイクル指定情報を記憶するレジスターなどを含む。レジスター部３３は例えばフリップフロップ回路やメモリー素子などにより実現できる。

図１４に、位相検出器２２の構成例を示す。位相検出器２２は、例えばフリップフロップ回路ＤＦＢにより構成される。フリップフロップ回路ＤＦＢのデータ端子には信号ＳＴＰが入力され、クロック端子にはクロック信号ＣＫ２が入力される。これにより、信号ＳＴＰをクロック信号ＣＫ２でサンプリングすることによる位相比較を実現できる。なおフリップフロップ回路ＤＦＢのデータ端子にクロック信号ＣＫ２を入力し、クロック端子に信号ＳＴＰを入力するようにしてもよい。これにより、クロック信号ＣＫ２を信号ＳＴＰでサンプリングすることによる位相比較を実現できる。

６．信号ＳＴＡの繰り返し手法
次に本実施形態の時間デジタル変換手法の種々の例について説明する。まず、信号ＳＴＡをクロックサイクル毎に繰り返して生成する手法について説明する。

図１５は、本実施形態の信号ＳＴＡの繰り返し手法（以下、適宜、単に、繰り返し手法と記載する）を説明する信号波形図である。図１５では位相同期タイミングＴＭにおいてクロック信号ＣＫ１、ＣＫ２の位相同期が行われている。具体的には位相同期タイミングＴＭにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミング（例えば立ち上がり遷移タイミング。立ち上がりエッジ）を一致させる位相同期が行われている。この位相同期は図９の同期化回路１１０により行われる。この位相同期タイミングＴＭにおいて、カウンター部４０（第２のカウンター）のカウント値ＴＣＮＴが例えば０にリセットされる。

なお、位相同期タイミングＴＭが、回路装置１０のシステムにおいて既知のタイミングとなる場合には、位相同期タイミングＴＭは、例えばタイミング制御部（不図示）により設定される。この場合には図１３の位相検出器２１の機能はタイミング制御部により実現されることになる。即ちタイミング制御部が、位相同期タイミングＴＭにおいてアクティブになるリセット信号ＲＳＴを、カウンター部４０に出力する。

そして時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングＴＭの後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルを遷移させる。具体的には、位相同期タイミングＴＭの後、クロック信号ＣＫ１のクロックサイクル毎に信号ＳＴＡの信号レベルを遷移させる。例えば図１３の信号出力部３２が、クロック信号ＣＫ１をバッファー回路によりバッファリングした信号を、信号ＳＴＡとして出力することで、クロックサイクル毎に信号ＳＴＡの信号レベルが遷移するようになる。

図１５においてＣＣＴはクロックサイクル値である。クロックサイクル値ＣＣＴは、クロック信号ＣＫ１のクロックサイクル毎に更新される。具体的にはクロックサイクル毎にインクリメントされる。なお、ここでは、説明の便宜上、最初のクロックサイクルのクロックサイクル値をＣＣＴ＝０としている。このため次のクロックサイクルのクロックサイクル値はＣＣＴ＝１になる。また図１５では、ＣＣＴはクロック信号ＣＫ１のクロックサイクル値となっているが、クロック信号ＣＫ２のクロックサイクル値を用いてもよい。

このように、位相同期タイミングＴＭの後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルが遷移すると、図１１、図１２で説明したように、信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移する。ここでは、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦとなっている。

この場合に時間デジタル変換回路２０は、図１５のＧ１〜Ｇ６に示すように、信号ＳＴＰとクロック信号ＣＫ２との位相比較を行う。そして位相比較の結果に基づいて、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを求める。具体的には図１３の処理部３０が、位相検出器２２からの位相比較結果の信号ＰＱ２に基づいて、デジタル値ＤＱを求める演算処理を行う。

例えば図１０で説明したように、位相同期タイミングＴＭの後、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲは、例えばΔｔ、２Δｔ、３Δｔ・・・６Δｔというように、クロック信号ＣＫ１のクロックサイクル毎に増加して行く。本実施形態の繰り返し手法では、位相同期タイミングＴＭの後に、このようにΔｔずつ増加するクロック間時間差ＴＲに着目して、時間デジタル変換を実現している。

具体的には時間デジタル変換回路２０は、図１５のＧ１〜Ｇ６に示すようにクロックサイクル毎に信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで実現できる。

そして図１５のＧ１〜Ｇ３では、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした信号である位相比較結果の信号ＰＱ２は、Ｌレベルになっている。即ちＧ１〜Ｇ３では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れているため、信号ＰＱ２はＬレベルになる。

このように図１５のＧ１〜Ｇ３では、信号ＳＴＰとクロック信号ＣＫ２の位相比較の結果により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断されている。別の言い方をすれば、Ｇ１、Ｇ２、Ｇ３では、各々、ＴＤＦ＞ＴＲ＝Δｔ、ＴＤＦ＞ＴＲ＝２Δｔ、ＴＤＦ＞ＴＲ＝３Δｔとなっており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲよりも長くなっている。

そして図１５のＧ４では、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わっている。例えば信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れている状態から、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいる状態に入れ替わっている。

このように位相の前後関係が入れ替わると、Ｇ４〜Ｇ６に示すように、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした信号である位相比較結果の信号ＰＱ２は、Ｈレベルになる。即ちＧ４〜Ｇ６では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいるため、信号ＰＱ２はＨレベルになる。

このようにＧ４〜Ｇ６では、信号ＳＴＰとクロック信号ＣＫ２の位相比較の結果により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断されている。別の言い方をすれば、Ｇ４、Ｇ５、Ｇ６では、各々、ＴＤＦ＜ＴＲ＝４Δｔ、ＴＤＦ＜ＴＲ＝５Δｔ、ＴＤＦ＜ＴＲ＝６Δｔとなっており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲよりも短くなっている。

そして図１５のＧ１〜Ｇ３では、位相比較結果の信号ＰＱ２がＬレベルであり、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断されている。この場合には、カウント値ＴＣＮＴは非更新になる。例えば、カウント値ＴＣＮＴは０から増加しない。一方、Ｇ４〜Ｇ６では、位相比較結果の信号ＰＱ２がＨレベルであり、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断されている。この場合には、カウント値ＴＣＮＴが更新される。例えば、カウント値ＴＣＮＴはクロックサイクル毎に例えば１ずつインクリメントされる。

時間デジタル変換回路２０（処理部３０）は、このようにして求められたカウント値ＴＣＮＴを用いて、時間差ＴＤＦに対応するデジタル値ＤＱを求める。例えばカウント値ＴＣＮＴで表されるコードの変換処理を行うことで、最終的なデジタル値ＤＱである出力コードを求めて出力する。

図１６は本実施形態の繰り返し手法の説明図である。位相同期タイミングＴＭＡ、ＴＭＢにおいて、同期化回路１１０によりクロック信号ＣＫ１、ＣＫ２の位相同期が行われる。これによりクロック信号ＣＫ１、ＣＫ２の遷移タイミングが位相同期タイミングＴＭＡ、ＴＭＢにおいて一致するようになる。そして、位相同期タイミングＴＭＡとＴＭＢの間が測定期間ＴＳとなる。本実施形態の繰り返し手法ではこの測定期間ＴＳにおいて、時間差ＴＤＦに対応するデジタル値ＤＱを求める。

具体的には図１５、図１６のＧ４に示すように、時間デジタル変換回路２０は、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わるタイミング（クロックサイクル）を特定することで、時間差ＴＤＦに対応するデジタル値ＤＱを求める。例えばＧ４に示すＣＣＴ＝４となるクロックサイクルを特定することで、時間差ＴＤＦに対応するデジタル値ＤＱは、例えばＴＲ＝４Δｔに対応するデジタル値（或いは３Δｔと４Δｔの間の値に対応するデジタル値）であると判断できる。従って、図１６の１回の測定期間ＴＳで、時間差ＴＤＦをデジタル値ＤＱに変換することが可能になるため、時間デジタル変換の高速化を図れる。

例えば前述の特許文献４の従来手法では、時間計測を行う１回の測定期間において１つのスタートパルスしか発生しないため、最終的なデジタル値を得るためには、非常に多い回数の測定期間を繰り返す必要がある。

これに対して本実施形態の繰り返し手法によれば、図１５、図１６に示すように１回の測定期間ＴＳにおいて、信号ＳＴＡを、複数回発生させ、複数回（例えば１０００回以上）の位相比較を行うことで、デジタル値ＤＱを求めている。これにより、最終的なデジタル値ＤＱを１回の測定期間ＴＳ内で求めることが可能になるため、従来手法に比べて時間デジタル変換を大幅に高速化できる。

なお図１６において、測定期間ＴＳの長さは、この測定期間ＴＳでの例えばクロック信号ＣＫ１のクロック数Ｎ（クロックサイクル数）に相当する。例えば同期化回路１１０は、設定されたクロック数Ｎに対応する測定期間ＴＳ毎に、クロック信号ＣＫ１、ＣＫ２の位相同期を行うことになる。そして本実施形態の繰り返し手法では、高分解能の時間デジタル変換を実現するために、この測定期間ＴＳでのクロック数Ｎを、例えば１０００以上（或いは５０００以上）というように非常に大きな数に設定する。例えばクロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、本実施形態での時間デジタル変換の分解能は、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。従って、周波数差｜ｆ１−ｆ２｜が小さいほど、或いはｆ１×ｆ２が大きいほど、分解能Δｔは小さくなり、高分解能の時間デジタル変換を実現できる。そして分解能Δｔが小さくなれば、測定期間ＴＳでのクロック数Ｎも大きくなる。

そしてカウント値ＴＣＮＴは、図１６の期間ＴＳＢの長さに相当する。ここでは、位相同期タイミングＴＭＡから、位相の前後関係が入れ替わるＧ４のタイミングまでの前半の期間をＴＳＦとし、Ｇ４のタイミングから位相同期タイミングＴＭＢまでの後半の期間をＴＳＢとしている。例えば期間ＴＳＦでのクロック信号ＣＫ１のクロック数（クロックサイクル数）をＮＦとした場合には、例えばＮ＝ＮＦ＋ＴＣＮＴが成り立つ。例えば図１５ではＮＦ＝４となるため、最終的なデジタル値ＤＱ＝４×Δｔに対応する値は、クロック数ＮＦに対応するデジタル値になる。このため時間デジタル変換回路２０(処理部３０）は、カウント値ＴＣＮＴに基づいて、ＮＦ＝Ｎ−ＴＣＮＴに対応するデジタル値を求めることになる。例えばデジタル値ＤＱが８ビットである場合には、クロック数Ｎに対応するデジタル値は例えば１１１１１１１１になる。但し、クロック数ＮＦのカウント処理を行って、デジタル値ＤＱを求めるようにしてもよい。

なお、測定期間ＴＳに対応するクロック数Ｎを大きくした場合には、図１５において測定可能な時間差ＴＤＦが短くなるため、ダイナミックレンジが小さくなってしまう。しかしながら本実施形態の繰り返し手法では、クロック数Ｎを大きくして分解能を高めながら、１回の測定期間ＴＳにおいて時間デジタル変換を完了させている。これにより、例えばフラッシュ型のＡ／Ｄ変換のように変換処理の高速化を実現しながら、高分解能化も実現できるようになる。

この場合に本実施形態の繰り返し手法では、常にクロックサイクル毎に信号ＳＴＡを発生して位相比較を行うのではなく、特定の期間においてだけ信号ＳＴＡを発生して位相比較を行うようにしてもよい。例えば後述するバイナリーサーチの手法により、デジタル値ＤＱの探索範囲を絞った後に、その探索範囲に対応する期間において、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行い、最終的なデジタル値ＤＱを求めるようにしてもよい。この場合には、例えば図１６の測定期間ＴＳにおいて、絞られた探索範囲に対応する期間においてだけ、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行う時間デジタル変換を行えばよい。また、位相の前後関係が入れ替わるタイミング（Ｇ４）が特定された後は、信号ＳＴＡを発生しないようにして、省電力化を図るようにしてもよい。

また本実施形態では、図１に示すように、クロック信号ＣＫ１、ＣＫ２は、各々、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成されるクロック信号になっている。このように、発振子ＸＴＡＬ１、ＸＴＡＬ２により生成されたクロック信号ＣＫ１、ＣＫ２を用いる手法によれば、バーニア遅延回路のように半導体素子を用いて時間デジタル変換を実現する従来手法に比べて、時間（物理量）の測定の精度を大幅に向上できる。

例えば半導体素子を用いた従来手法は、分解能の向上については比較的容易であるが、精度の向上については難しいという課題がある。即ち、半導体素子である遅延素子の遅延時間は、製造ばらつきや環境の変化により大きく変動する。このため、この変動が原因で、測定の高精度化には限界がある。例えば相対的な精度については、ある程度保証できるが、絶対的な精度を保証することは難しい。

これに対して発振子の発振周波数は、半導体素子である遅延素子の遅延時間に比べて、製造ばらつきや環境の変化による変動が極めて小さい。従って、発振子ＸＴＡＬ１、ＸＴＡＬ２により生成されたクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行う手法によれば、半導体素子を用いる従来手法に比べて、精度を大幅に向上できる。またクロック信号ＣＫ１、ＣＫ２の周波数差を小さくすることで、分解能についても高めることができる。

例えばクロック信号ＣＫ１、ＣＫ２の周波数差をΔｆ＝｜ｆ１−ｆ２｜＝１ＭＨｚとし、ｆ１、ｆ２を１００ＭＨｚ程度とすれば、時間測定の分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）を、１００ｐｓ（ピコセカンド）程度とすることができる。同様に、ｆ１、ｆ２を１００ＭＨｚ程度とし、Δｆ＝１００ｋＨｚ、１０ｋＨｚ、１ｋＨｚとすれば、各々、分解能をΔｔ＝１０ｐｓ、１ｐｓ、０．１ｐｓ程度とすることができる。そして、発振子ＸＴＡＬ１、ＸＴＡＬ２の発振周波数の変動は、半導体素子を用いる手法に比べて、極めて小さい。従って、分解能の向上と精度の向上を両立して実現できる。

また前述した特許文献４の従来手法では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、第１、第２のクロックパルスのエッジが一致する同期点のタイミングから、時間計測の開始タイミングを順次に遅らせて行く構成となっている。そして各時間計測は、第１、第２のクロックパルスのエッジが一致した同期点のタイミングから行われ、この時間計測を何回も繰り返す必要がある。このため、時間デジタル変換の変換時間が非常に長くなってしまうという問題がある。

これに対して本実施形態の繰り返し手法では、測定期間ＴＳにおいて、信号ＳＴＡを、複数回発生させ、複数回の位相比較を行うことで、時間デジタル変換を実現している。従って、従来手法に比べて時間デジタル変換を大幅に高速化できる。

７．クロックサイクル指定値の更新手法
次に本実施形態の時間デジタル変換手法として、クロックサイクル指定値（広義にはクロックサイクル指定情報）の更新により時間デジタル変換を実現する手法について説明する。

図１７〜図１９は、クロックサイクル指定値の更新手法（以下、適宜、単に、更新手法と記載する）を説明する信号波形図である。ＣＩＮはクロックサイクル指定情報である。以下ではＣＩＮが、クロックサイクル指定情報で表されるクロックサイクル指定値であるとして説明を行う。

ＴＭＡ、ＴＭＢは位相同期タイミングである。図１７〜図１９では位相同期タイミングＴＭＡ、ＴＭＢは、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（立ち上がりエッジ）が一致するタイミングとなっている。但し本実施形態の更新手法はこれに限定されず、位相同期タイミングＴＭＡ、ＴＭＢは、クロック信号ＣＫ１、ＣＫ２の位相の前後関係が入れ替わるタイミングであってもよい。位相の前後関係が入れ替わるタイミングは、一方のクロック信号の方が他方のクロック信号よりも位相が進んでいる状態から、一方のクロック信号の方が他方のクロック信号よりも位相が遅れている状態に入れ替わるタイミングである。

更新期間ＴＰは位相同期タイミングＴＭＡ、ＴＭＢの間の期間である。本実施形態の更新手法では更新期間ＴＰにおいて、クロックサイクル指定値の例えば１回の更新が行われる。なお図１７〜図１９では説明の簡素化のために、更新期間ＴＰでのクロック信号ＣＫ１のクロック数が１４である場合を示している。しかし実際には、高い分解能に設定するために、更新期間ＴＰでのクロック数を、例えば１０００以上（或いは５０００以上）というように非常に大きな数に設定する。

図１７の更新期間ＴＰ（第１の更新期間）では、クロックサイクル指定値がＣＩＮ＝３になっている。従って、ＣＩＮ＝３で指定されるクロックサイクル（ＣＣＴ＝３）で信号ＳＴＡの信号レベルを遷移させる。このように本実施形態の更新手法ではクロックサイクル指定値ＣＩＮ（クロックサイクル指定情報）に基づき指定されるクロック信号ＣＫ１のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させている。そして、図１１、図１２で説明したように、この信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦとなっている。

一方、ＣＩＮ＝３で指定されるクロックサイクル（ＣＣＴ＝３）では、図１０で説明したようにクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝３Δｔになっている。

この場合に本実施形態の更新手法では、図１７のＡ１に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで実現できる。

そして図１７のＡ１では、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした結果である位相比較結果がＬレベルになっている。この位相比較の結果により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断する。別の言い方をすれば、図１７のＡ１ではＴＤＦ＞ＴＲ＝３Δｔとなっており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲ＝３Δｔよりも長くなっている。この場合には、クロックサイクル指定値ＣＩＮを増加させる更新を行う。

図１８の更新期間ＴＰ（第２の更新期間）では、クロックサイクル指定値がＣＩＮ＝９になっている。例えば図１７に示す前回の更新期間ＴＰにおいて、上述のようにクロックサイクル指定値を、ＣＩＮ＝３から増加させる更新が行われることで、ＣＩＮ＝９に更新されている。従って、ＣＩＮ＝９で指定されるクロックサイクル（ＣＣＴ＝９）で信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦになっている。

一方、ＣＩＮ＝９で指定されるクロックサイクル（ＣＣＴ＝９）では、クロック信号ＣＫ１、ＣＫ２のクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝９Δｔになっている。

そして本実施形態の更新手法では、図１８のＡ２に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この場合に信号ＳＴＰをクロック信号ＣＫ２でサンプリングした結果である位相比較結果がＨレベルになっているため、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断する。別の言い方をすれば、図１８のＡ２ではＴＤＦ＜ＴＲ＝９Δｔとなっており、時間差ＴＤＦの方がクロック間時間差ＴＲ＝９Δｔよりも短くなっている。この場合には、クロックサイクル指定値ＣＩＮを減少させる更新を行う。

図１９の更新期間ＴＰ（第３の更新期間）では、クロックサイクル指定値がＣＩＮ＝６になっている。例えば図１８に示す前回の更新期間ＴＰにおいて、上述のようにクロックサイクル指定値を、ＣＩＮ＝９から減少させる更新が行われることで、ＣＩＮ＝６に更新されている。従って、ＣＩＮ＝６で指定されるクロックサイクル（ＣＣＴ＝６）で信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦになっている。

一方、ＣＩＮ＝６で指定されるクロックサイクル（ＣＣＴ＝６）では、クロック信号ＣＫ１、ＣＫ２のクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝６Δｔになっている。

そして本実施形態の更新手法では、図１９のＡ３に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この場合に図１９のＡ３では信号ＳＴＰとクロック信号ＣＫ２の遷移タイミング（位相）は一致（略一致）している。別の言い方をすれば、図１９のＡ３ではＴＤＦ＝ＴＲ＝６Δｔとなっている。従って、この場合には、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦを変換したデジタル値として、ＤＱ＝ＴＲ＝６Δｔに対応するデジタル値を最終結果として出力する。

なお、図１７〜図１９では説明を簡素化するために、各更新期間でのクロックサイクル指定値ＣＩＮの増減値を、１よりも大きな値にしているが、実際には、Δシグマ型のＡ／Ｄ変換のように、クロックサイクル指定値ＣＩＮの増減値は、１又は１以下の小さな値であるＧＫとすることができる。ＧＫはゲイン係数であり、ＧＫ≦１となる値である。

例えば図１７、図１８では、クロックサイクル指定値ＣＩＮを３から９に増加させているが、実際には、例えば更新期間毎に、クロックサイクル指定値ＣＩＮを所与の値ＧＫだけ増加させる更新を行う。例えばＧＫ≦１となるゲイン係数をＧＫとした場合に、クロックサイクル指定値ＣＩＮを＋ＧＫする更新を行う。例えばＧＫ＝０．１である場合には、例えば＋ＧＫの更新が１０回連続した場合に、クロックサイクル指定値ＣＩＮは１だけインクリメントされることになる。

また図１８、図１９では、クロックサイクル指定値ＣＩＮを９から６に減少させているが、実際には、例えば更新期間毎に、クロックサイクル指定値ＣＩＮを所与の値ＧＫだけ減少させる更新を行う。例えば、クロックサイクル指定値ＣＩＮを−ＧＫする更新を行う。例えばＧＫ＝０．１である場合には、例えば−ＧＫの更新が１０回連続した場合に、クロックサイクル指定値ＣＩＮは１だけデクリメントされることになる。

また図１９のＡ３において、信号ＳＴＰとクロック信号ＣＫ２の遷移タイミングが略一致した後も、クロックサイクル指定値ＣＩＮを更新して行き、例えばＣＩＮが６、７、６、７・・・というように変化したとする。この場合には、最終結果として出力されるデジタル値ＤＱは、６Δｔと７Δｔの間の値（例えば６．５×Δｔなど）とすることができる。このように本実施形態の更新手法によれば、Δシグマ型のＡ／Ｄ変換のように、実質的な分解能を小さくすることもできる。

以上のように本実施形態の更新手法では、信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を行い、位相比較の結果に基づいて、信号ＳＴＡの信号レベルを遷移させるクロックサイクル指定値ＣＩＮを更新している。

具体的にはクロックサイクル指定値ＣＩＮで指定されるクロックサイクルで信号ＳＴＡの信号レベルを変化させる。例えば図１７ではＣＩＮ＝３で指定されるクロックサイクルで信号ＳＴＡの信号レベルを遷移させている。図１８ではＣＩＮ＝９で指定されるクロックサイクルで信号ＳＴＡの信号レベルを遷移させている。図１９も同様である。

そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移すると、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行い、位相比較結果に基づいてクロックサイクル指定値ＣＩＮを更新する。例えば図１７では、信号ＳＴＡの方がクロック信号ＣＫ２よりも位相が遅れているという位相比較結果であったため、図１７のＣＩＮ＝３が、図１８ではＣＩＮ＝９に更新されている。図１８では、信号ＳＴＡの方がクロック信号ＣＫ２よりも位相が進んでいるという位相比較結果であったため、図１８のＣＩＮ＝９が、図１９ではＣＩＮ＝６に更新されている。このようにして更新されるクロックサイクル指定値ＣＩＮの最終的な値が、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦのデジタル値ＤＱとして出力される。

また本実施形態の更新手法では、各更新期間においてクロックサイクル指定値ＣＩＮを更新して行く。そして更新されたクロックサイクル指定値ＣＩＮがフィードバックされる構成になっている。従って、測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。例えば図１９のＡ３に示すように、測定対象の時間（時間差ＴＤＦ）に対応するクロックサイクル指定値ＣＩＮに近づいた後、当該時間が動的に変化した場合にも、それに応じてクロックサイクル指定値ＣＩＮを順次に更新することで、このような動的な変化に対応することができる。

また本実施形態の更新手法において、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの不一致による誤差成分を低減する場合には、時間デジタル変換回路２０は、クロックサイクル指定値と、クロックサイクル指定値の更新期間でのクロック信号ＣＫ１又はクロック信号ＣＫ２のクロック数情報とに基づいて、時間差をデジタル値ＤＱに変換する処理を行うことが望ましい。例えば信号ＳＴＰとクロック信号ＣＫ２の位相比較結果とクロック数情報とに基づいて、クロックサイクル指定値ＣＩＮの更新を行うことで、デジタル値ＤＱを求める。

即ち、本実施形態の更新手法では、位相同期タイミングにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングが厳密に一致しなくても、時間デジタル変換を実現できる。例えば本実施形態の更新手法では、位相同期タイミングＴＭＡ、ＴＭＢは、クロック信号ＣＫ１、ＣＫ２の位相の前後関係が入れ替わるタイミングであればよく、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが完全に一致しなくてもよい。即ち、本実施形態では同期化回路１１０を設けない変形実施も可能である。

例えば位相同期タイミングにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを厳密に一致させるためには、Ｎ／ｆ１＝Ｍ／ｆ２の関係を満たす必要がある。ここで、Ｎ、Ｍは、各々、更新期間でのクロック信号ＣＫ１、ＣＫ２のクロック数であり、２以上の整数である。ところが、図１の発振子ＸＴＡＬ１、ＸＴＡＬ２によるクロック周波数ｆ１、ｆ２を、Ｎ／ｆ１＝Ｍ／ｆ２の関係を厳密に満たすような周波数に設定することは実際には難しい場合がある。そしてＮ／ｆ１＝Ｍ／ｆ２の関係が満たされない場合において、同期化回路１１０を設けないと、位相同期タイミングＴＭＡ、ＴＭＢにおいて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングにずれが生じ、このずれが変換誤差になってしまうおそれがある。

そこで本実施形態の更新手法では、各更新期間でのクロック数Ｎを測定する。位相同期タイミングＴＭＡ、ＴＭＢにおいて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングにずれがあることで、クロック数Ｎは、常には同じ値にはならなくなり、更新期間に応じて変動する。時間デジタル変換回路２０は、このように変動するクロック数Ｎと、信号ＳＴＰ、クロック信号ＣＫ２の位相比較結果に基づいて、クロックサイクル指定値ＣＩＮの更新を行う。こうすることで、位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのずれに起因する変換誤差を低減できる。

８．バイナリーサーチ手法
次に本実施形態の時間デジタル変換手法として、バイナリーサーチ手法について説明する。

図２０は、バイナリーサーチ手法を説明する信号波形図である。図２０では、クロック周波数ｆ１、ｆ２の周波数差に対応する分解能で、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値を、バイナリーサーチにより求めている。具体的には、信号ＳＴＰとクロック信号ＣＫ２の位相比較結果に基づくクロックサイクル指定値ＣＩＮの更新を、バイナリーサーチにより実現している。

バイナリーサーチ（二分探索、二分割法）は、探索範囲を次々に分割（２分割）することで、探索範囲を狭めながら、最終的なデジタル値を求めて行く手法である。例えば時間差を変換したデジタル値ＤＱを４ビットのデータとし、４ビットの各ビットをｂ４、ｂ３、ｂ２、ｂ１とする。ｂ４がＭＳＢであり、ｂ１がＬＳＢである。図２０では、デジタル値ＤＱの各ビットｂ４、ｂ３、ｂ２、ｂ１を、バイナリーサーチにより求めている。例えば逐次比較のＡ／Ｄ変換と同様の手法により、デジタル値ＤＱの各ビットｂ４、ｂ３、ｂ２、ｂ１を順次に求める。

例えば図２０において、クロック信号ＣＫ１、ＣＫ２のクロック周波数は、例えばｆ１＝１００ＭＨｚ（周期＝１０ｎｓ）、ｆ２＝９４．１２ＭＨｚ（周期＝１０．６２５ｎｓ）となっており、分解能はΔｔ＝０．６２５ｎｓとなっている。そして図２０のＥ１、Ｅ２は位相同期タイミングであり、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが例えば一致しているタイミングである。そして、クロックサイクル指定値ＣＩＮは、例えば初期値であるＣＩＮ＝８に設定されている。この初期値であるＣＩＮ＝８は、最初の探索範囲内の例えば真ん中付近の値に相当する。

このようにＣＩＮ＝８に設定されると、最初の更新期間ＴＰ１（第１の更新期間）では、図２０のＥ３に示すように、クロックサイクル値がＣＣＴ＝８になった場合に、信号ＳＴＡの信号レベルを遷移させる。この信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移すると、信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われる。例えば信号ＳＴＰでクロック信号ＣＫ２をサンプリングする位相比較が行われ、Ｅ４に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされて、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱのＭＳＢであるビットｂ４の論理レベルは、ｂ４＝１であると判断される。

このようにｂ４＝１が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値ＤＱに対応するＣＩＮは、例えば８〜１５の探索範囲内にあると判断される。そして、この探索範囲内の値（例えば中央付近の値）に設定されるように、クロックサイクル指定値を、例えばＣＩＮ＝１２に更新する。

このようにＣＩＮ＝１２に更新されると、次の更新期間ＴＰ２（第２の更新期間）では、Ｅ５に示すように、クロックサイクル値がＣＣＴ＝１２になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ６に示すようにクロック信号ＣＫ２のＬレベルがサンプリングされたため、このＬレベルが位相比較結果になる。このように位相比較結果がＬレベルである場合には、デジタル値ＤＱの次のビットｂ３の論理レベルは、ｂ３＝０であると判断される。

このようにｂ４＝１、ｂ３＝０が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値ＤＱに対応するＣＩＮは、例えば８〜１１の探索範囲内にあると判断される。そして、この探索範囲内の値（例えば中央付近の値）に設定されるように、クロックサイクル指定値を、例えばＣＩＮ＝１０に更新する。

このようにＣＩＮ＝１０に更新されると、次の更新期間ＴＰ３（第３の更新期間）では、Ｅ７に示すように、クロックサイクル値がＣＣＴ＝１０になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ８に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされたため、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱの次のビットｂ２の論理レベルは、ｂ２＝１であると判断される。

最後にＣＩＮ＝１１に更新されて、次の更新期間ＴＰ４（第４の更新期間）では、Ｅ９に示すように、クロックサイクル値がＣＣＴ＝１１になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ１０に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされたため、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱのＬＳＢであるビットｂ１は、ｂ１＝１に設定される。そしてＥ１１に示すように、最終的なデジタル値である出力コードとして、ＤＱ＝１０１１（２進数）が出力される。

このようなバイナリーサーチの手法を用いれば、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを、高速に求めることが可能になる。例えば前述の特許文献４の従来手法では、図２０の場合には、最終的なデジタル値ＤＱを求めるのに、最大で例えば１５回の時間計測が必要になってしまう。これに対して本実施形態の手法によれば、図２０に示すように、例えば４回の更新期間で最終的なデジタル値ＤＱを求めることができ、時間デジタル変換の高速化を図れる。

特に、分解能Δｔを小さくして、デジタル値ＤＱのビット数Ｌが大きくなった場合に、従来手法では、例えば２^Ｌ程度の回数の時間計測が必要になってしまい、変換時間が非常に長くなってしまう。これに対して本実施形態の手法によれば、例えばＬ回の更新期間で最終的なデジタル値ＤＱを求めることができ、従来手法に比べて時間デジタル変換の大幅な高速化を図れる。

なお、デジタル値ＤＱの上位ビット側を図２０のバイナリーサーチ手法で求めた後、下位ビット側（例えばＬＳＢを含む下位ビット。或いはＬＳＢの下位ビット）については、例えば図１７〜図１９で説明した更新手法で求めるようにしてもよい。例えば図２０では、逐次比較型のＡ／Ｄ変換のように、探索範囲（逐次比較範囲）を順次に狭めながら、探索範囲内の値になるようにクロックサイクル指定値ＣＩＮを更新している。これに対して図１７〜図１９の更新手法では、Δシグマ型のＡ／Ｄ変換のように、位相比較結果に基づいて、ＣＩＮを±ＧＫだけ増減させる更新を行っている。ＧＫはゲイン係数であり、ＧＫ≦１である。具体的には、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れているという位相比較結果である場合には、ＣＩＮを＋ＧＫだけ増加させる更新（デジタル演算処理）を行う。一方、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいるという位相比較結果である場合には、ＣＩＮを−ＧＫだけ減少させる更新（デジタル演算処理）を行う。このように２つの手法を組み合わせることで、時間デジタル変換の高速化と高精度化を両立して実現することが可能になる。

９．物理量測定装置、電子機器、移動体
図２１に本実施形態の物理量測定装置４００の構成例を示す。物理量測定装置４００は、本実施形態の回路装置１０と、クロック信号ＣＫ１を生成するための発振子ＸＴＡＬ１（第１の発振子、第１の振動片）と、クロック信号ＣＫ２を生成するための発振子ＸＴＡＬ２（第２の発振子、第２の振動片）を含む。また物理量測定装置４００は、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２が収容されるパッケージ４１０を含むことができる。パッケージ４１０は、例えばベース部４１２とリッド部４１４により構成される。ベース部４１２は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部４１４は、ベース部４１２に接合される例えば平板状等の部材である。ベース部４１２の例えば底面には外部機器と接続するための外部接続端子（外部電極）が設けられている。ベース部４１２とリッド部４１４により形成される内部空間（キャビティー）に、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２が収容される。そしてリッド部４１４により密閉することで、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２がパッケージ４１０内に気密に封止される。

回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２は、パッケージ４１０内に実装される。そして発振子ＸＴＡＬ１、ＸＴＡＬ２の端子と、回路装置１０（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。回路装置１０には、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させるための発振回路１０１、１０２が設けられ、これらの発振回路１０１、１０２により発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させることで、クロック信号ＣＫ１、ＣＫ２が生成される。

例えば前述の特許文献４の従来手法では、第１、第２の発振回路は第１、第２の水晶発振器に設けられており、回路装置は第１、第２の発振回路を内蔵していない。このため同期化回路１１０による第１、第２のクロック信号の位相同期を実現することはできない。また第１、第２の発振回路に共通する制御処理を、回路装置において実行することができないという不利点がある。

なお、物理量測定装置４００の構成としては種々の変形実施が可能である。例えばベース部４１２が、平板状の形状であり、リッド部４１４が、その内側に凹部が形成されるような形状であってもよい。またパッケージ４１０内での回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２の実装形態や配線接続などについても種々の変形実施が可能である。また発振子ＸＴＡＬ１、ＸＴＡＬ２は完全に別体に構成されている必要は無く、１つの部材に形成された第１、第２の発振領域であってもよい。また物理量測定装置４００（パッケージ４１０）に３つ以上の発振子を設けてもよい。この場合には回路装置１０に、それに対応する３つ以上の発振回路を設ければよい。

図２２に、本実施形態の回路装置１０を含む電子機器５００の構成例を示す。この電子機器５００は、本実施形態の回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２により物理量測定装置４００が構成される。なお電子機器５００は図２２の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計、血圧測定装置等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器、頭部装着型表示装置や時計関連機器などのウェアラブル機器、印刷装置、投影装置、ロボット、携帯情報端末（スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などの種々の機器を想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。また処理部５２０は、物理量測定装置４００で測定された物理量情報を用いた種々の処理を行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。

操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図２３に、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置（発振器）は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２３は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６（移動体）には、本実施形態の回路装置と発振子を有する物理量測定装置（不図示）が組み込まれる。制御装置２０８は、この物理量測定装置に測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の回路装置や物理量測定装置が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（クロックサイクル指定情報、制御信号等）と共に記載された用語（クロックサイクル指定値、制御電圧等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、物理量測定装置、電子機器、移動体の構成・動作や、位相同期処理、発振処理、時間デジタル変換処理、第１、第２の信号の生成処理、位相比較処理等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＯＳ１、ＯＳ２…発振信号、ＬＰ１、ＬＰ２…発振ループ、
ＳＷＡ、ＳＷＢ…スイッチ回路、ＢＡ１〜ＢＡ５…バッファー回路、
ＣＫ１、ＣＫ２…第１、第２のクロック信号、ｆ１、ｆ２…第１、第２のクロック周波数、
ＸＴＡＬ１、ＸＴＡＬ２…第１、第２の発振子、Δｔ…分解能、
ＳＴＡ、ＳＴＰ…第１、第２の信号、
ＣＩＮ…クロックサイクル指定値（クロックサイクル指定情報）、
ＣＣＴ…クロックサイクル値、ＤＱ…デジタル値、ＴＤＦ…時間差、
ＴＲ…クロック間時間差、ＴＣＮＴ…カウント値、ＴＳ…測定期間、
ＴＭ、ＴＭＡ、ＴＭＢ…位相同期タイミング、
ＴＰ、ＴＰ１〜ＴＰ４…更新期間、Ｎ、Ｍ…クロック数、
１０…回路装置、２０…時間デジタル変換回路、
２１、２２…第１、第２の位相検出器、３０…処理部、３１…出力コード生成部、
３２…信号出力部、３３…レジスター部、４０…カウンター部、
１００…発振回路、１０１、１０２…第１、第２の発振回路、１１０…同期化回路、
１１２…カウンター、１１４…制御部、
２０６…自動車（移動体）、２０７…車体、２０８…制御装置、２０９…車輪、
４００…物理量測定装置、４１０…パッケージ、４１２…ベース部、４１４…リッド部、
５００…電子機器、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部

Claims (16)

1. 第１の発振子を発振させて、第１のクロック周波数の第１のクロック信号を生成する第１の発振回路と、
   第２の発振子を発振させて、前記第１のクロック周波数とは異なる第２のクロック周波数の第２のクロック信号を生成する第２の発振回路と、
   前記第１の発振回路での第１の発振信号と前記第２の発振回路での第２の発振信号を、位相同期タイミング毎に位相同期させる同期化回路と、
   を含むことを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記同期化回路は、
   前記第１のクロック信号の遷移タイミングと前記第２のクロック信号の遷移タイミングを、前記位相同期タイミング毎に一致させる位相同期を行うことを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記同期化回路は、
   前記第１の発振回路の第１の発振ループと前記第２の発振回路の第２の発振ループを、前記位相同期タイミング毎に電気的に接続することを特徴とする回路装置。
4. 請求項３に記載の回路装置において、
   前記同期化回路は、
   前記第１の発振回路が含む発振用の第１のバッファー回路の出力ノードと、前記第２の発振回路が含む発振用の第２のバッファー回路の出力ノードを接続することを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記同期化回路は、
   第１の位相同期タイミングと第２の位相同期タイミングの間の期間の長さが、前記第１のクロック信号のＮクロック数に対応する長さとなり、且つ、前記第２のクロック信号のＭクロック数（Ｎ、Ｍは２以上の異なる整数）に対応する長さとなるように、前記位相同期タイミング毎の位相同期を行うことを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置において、
   前記同期化回路は、
   前記第１のクロック信号及び前記第２のクロック信号の一方のクロック信号に基づいてカウント動作を行うカウンターを含み、前記カウンターのカウント値が所与の設定値に達する毎に、前記第１の発振信号と前記第２の発振信号の位相同期を行うことを特徴とする回路装置。
7. 請求項６に記載の回路装置において、
   前記設定値は、第１の位相同期タイミングと第２の位相同期タイミングの間の期間における前記一方のクロック信号のクロック数に対応する値に、設定されていることを特徴とする回路装置。
8. 請求項１乃至７のいずれか一項に記載の回路装置において、
   前記同期化回路は、
   前記第１の発振回路及び前記第２の発振回路の一方の発振回路を起動し、一方の発振回路の起動後の前記位相同期タイミングで、他方の発振回路を起動することを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置において、
   前記同期化回路は、
   前記第１の発振回路及び前記第２の発振回路の一方の発振回路の発振信号を、他方の発振回路の発振ループに、前記位相同期タイミング毎に伝達することを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載の回路装置において、
    前記第１のクロック周波数の前記第１のクロック信号と前記第２のクロック周波数の前記第２のクロック信号とが入力され、前記第１のクロック信号と前記第２のクロック信号を用いて時間をデジタル値に変換する時間デジタル変換回路を含むことを特徴とする回路装置。
11. 請求項１０に記載の回路装置において、
    前記時間デジタル変換回路は、
    前記第１のクロック周波数と前記第２のクロック周波数の周波数差に対応する分解能で時間をデジタル値に変換することを特徴とする回路装置。
12. 請求項１０又は１１に記載の回路装置において、
    前記時間デジタル変換回路は、
    前記第１のクロック周波数をｆ１とし、前記第２のクロック周波数をｆ２とした場合に、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値に変換することを特徴とする回路装置。
13. 請求項１０乃至１２のいずれか一項に記載の回路装置において、
    前記時間デジタル変換回路は、
    第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換することを特徴とする回路装置。
14. 請求項１乃至１３のいずれか一項に記載の回路装置と、
    前記第１のクロック信号を生成するための前記第１の発振子と、
    前記第２のクロック信号を生成するための前記第２の発振子と、
    を含むことを特徴とする物理量測定装置。
15. 請求項１乃至１３のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
16. 請求項１乃至１３のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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