JP2018056678A - 回路装置、物理量測定装置、電子機器及び移動体 - Google Patents
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Abstract
【課題】時間デジタル変換の変換時間の短縮化等を実現できる回路装置等の提供。【解決手段】回路装置は、第1のクロック周波数f1の第1のクロック信号CK1と、第1のクロック周波数f1とは異なる第2のクロック周波数f2の第2のクロック信号CK2とが入力され、第1の信号STAと第2の信号STPの遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路を含む。時間デジタル変換回路は、第1、第2のクロック周波数f1、f2の周波数差に対応する分解能で、第1の信号STAと第2の信号STPの遷移タイミングの時間差TDFに対応するデジタル値DQを、バイナリーサーチにより求める。【選択図】図8
Description
本発明は、回路装置、物理量測定装置、電子機器及び移動体等に関する。
従来より、時間をデジタル値に変換する時間デジタル変換回路が知られている。時間デジタル変換回路は第1の信号(例えばスタート信号)と第2の信号(例えばストップ信号)の遷移タイミングの時間差をデジタル値に変換する。このような時間デジタル変換回路を有する回路装置の従来例としては、例えば特許文献1〜4に開示される従来技術が知られている。
特許文献1〜3の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。
しかしながら、半導体素子を用いる時間デジタル変換では、分解能の向上は容易であるが、精度の向上が難しいという課題がある。一方、特許文献4の従来技術では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、時間デジタル変換の変換時間が非常に長くなってしまうという課題がある。例えば時間デジタル変換の分解能を上げるために、時間差に対応するデジタル値のビット数Lを大きくしたとする。この場合に特許文献4の従来手法では、例えば2L程度の回数の時間計測が必要になってしまい、変換時間が非常に長くなってしまう。
本発明の幾つかの態様によれば、時間デジタル変換の変換時間の短縮化等を実現できる回路装置、物理量測定装置、電子機器及び移動体等を提供できる。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
本発明の一態様は、第1のクロック周波数の第1のクロック信号と、前記第1のクロック周波数とは異なる第2のクロック周波数の第2のクロック信号とが入力され、第1の信号と第2の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路を含み、前記時間デジタル変換回路は、前記第1のクロック周波数と前記第2のクロック周波数の周波数差に対応する分解能で、前記第1の信号と前記第2の信号の遷移タイミングの前記時間差に対応する前記デジタル値を、バイナリーサーチにより求める回路装置に関係する。
本発明の一態様によれば、クロック周波数が異なる第1、第2のクロック信号が入力され、第1、第2の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換処理が行われる。この場合に本発明の一態様では、第1、第2の信号の遷移タイミングの時間差に対応するデジタル値を、バイナリーサーチにより求める時間デジタル変換処理が行われる。このようにバイナリーサーチを用いた時間デジタル変換処理を行うことで、時間デジタル変換の変換時間の短縮化等を図れるようになる。
また本発明の一態様では、前記時間デジタル変換回路は、前記時間差に対応する前記デジタル値の各ビットを、上位ビットから下位ビットへと順次に前記バイナリーサーチにより求めてもよい。
このようにデジタル値の各ビットをバイナリーサーチにより求めて行くことで、探索範囲が順次に狭まって行くため、時間デジタル変換の高速化を図れる。
また本発明の一態様では、前記時間デジタル変換回路は、第iの更新期間では、前記第1のクロック信号のk番目のクロックサイクルで、前記第1の信号の信号レベルを遷移させ、前記第1の信号に対応して信号レベルが遷移する前記第2の信号と、前記第2のクロック信号との位相比較を行い、位相比較の結果に基づいて、第i+1の更新期間での前記バイナリーサーチの探索範囲を設定してもよい。
このように、第iの更新期間での第2の信号と第2のクロック信号の位相比較の結果に基づいて、第i+1の更新期間でのバイナリーサーチの探索範囲を設定すれば、位相比較の結果に応じて、バイナリーサーチの探索範囲を順次に狭めて行くことが可能になり、時間デジタル変換の高速化を図れる。
また本発明の一態様では、前記時間デジタル変換回路は、前記第iの更新期間での前記第2の信号と前記第2のクロック信号の位相比較により、前記第2の信号の方が前記第2のクロック信号よりも位相が遅れていると判断した場合には、前記第i+1の更新期間では、前記第1のクロック信号のm番目(m>k)のクロックサイクルで、前記第1の信号の信号レベルを遷移させ、前記第iの更新期間での前記第2の信号と前記第2のクロック信号の位相比較により、前記第2の信号の方が前記第2のクロック信号よりも位相が進んでいると判断した場合には、前記第i+1の更新期間では、前記第1のクロック信号のn番目(n<k)のクロックサイクルで、前記第1の信号の信号レベルを遷移させてもよい。
このようにすれば、第iの更新期間において、第2のクロック信号に対して第2の信号の位相が遅れているか進んでいるかを判断することで、第i+1の更新期間でのバイナリーサーチの探索範囲を設定することが可能になる。これにより、バイナリーサーチにより探索範囲を順次に狭めて行きながら、時間差に対応するデジタル値を求めて行く時間デジタル変換処理の実現が可能になる。
また本発明の一態様では、前記時間デジタル変換回路は、時間デジタル変換の分解能をΔtとし、前記第1の信号と前記第2の信号の遷移タイミングの前記時間差をTDFとした場合に、p×Δt≦TDF≦q×Δtを満たすp、q(q>p)を、前記バイナリーサーチにより求めてもよい。
このように、p×Δt≦TDF≦q×Δtを満たすp、qを求めて行くことで、時間差TDFに対応するデジタル値の探索範囲を順次に狭めて行く時間デジタル変換処理の実現が可能になる。
また本発明の一態様では、前記時間デジタル変換回路は、時間デジタル変換の分解能をΔtとし、前記第1の信号と第2の信号の遷移タイミングの前記時間差をTDFとした場合に、r×Δt≦TDF≦(r+1)×Δtを満たすrを、前記バイナリーサーチにより求めてもよい。
このように、r×Δt≦TDF≦(r+1)×Δtを満たすrを求めることで、例えば時間差TDFに対応する最終的なデジタル値を求めることが可能になる。
また本発明の一態様では、前記第1のクロック信号は、第1の発振子を用いて生成されるクロック信号であり、前記第2のクロック信号は、第2の発振子を用いて生成されるクロック信号であってもよい。
このように第1、第2の発振子により生成された第1、第2のクロック信号を用いて時間デジタル変換を行うことで、より精度の高い時間デジタル変換を実現できる。
また本発明の一態様では、前記時間デジタル変換回路は、前記第2の信号及び前記第2のクロック信号の一方の信号に基づき他方の信号をサンプリングすることで、前記第2の信号と前記第2のクロック信号との位相比較を行ってもよい。
このようにすれば一方の信号に基づき他方の信号をサンプリングすることで得られた電圧レベルを用いて、第2の信号と第2のクロック信号の位相関係を判断できるようになる。
また本発明の一態様では、前記時間デジタル変換回路は、前記時間差に対応する前記デジタル値の下位ビット側を求める際に、前記第1の信号の信号レベルを遷移させる前記第1のクロック信号のクロックサイクルを指定するクロックサイクル指定値を、前記第2の信号と前記第2のクロック信号の位相比較の結果に応じて、所与の値だけ増加又は減少させる更新を行ってもよい。
このようにすれば、バイナリーサーチの手法により、時間デジタル変換の高速化を実現しながら、クロックサイクル指定値を更新する手法により、時間又は物理量の動的な変化への対応や、或いは時間デジタル変換の精度の向上等を実現できるようになる。
また本発明の一態様では、前記第1のクロック信号と前記第2のクロック信号の位相同期を行う同期化回路を含んでもよい。
このような同期化回路を設ければ、第1、第2のクロック信号を位相同期させることが可能になり、例えば時間デジタル変換の高速化や精度の向上等の実現が容易になる。
また本発明の一態様では、前記同期化回路は、前記第1のクロック信号と前記第2のクロック信号を位相同期タイミング毎に位相同期させてもよい。
このようにすれば、第1、第2のクロック信号を位相同期タイミング毎に位相同期させることが可能になり、第1、第2のクロック信号の確実な位相同期等を実現できるようになる。
また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記第1のクロック信号を生成するための第1の発振子と、前記第2のクロック信号を生成するための第2の発振子と、を含む物理量測定装置に関係する。
このように第1、第2の発振子を利用して時間デジタル変換を行うことで、より高精度な物理量の測定処理が可能になる。
また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。
また本発明の他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.回路装置
図1に本実施形態の回路装置10の構成例を示す。回路装置10は時間デジタル変換回路20を含む。また発振回路101、102を含むことができる。なお回路装置は図1の構成に限定されず、これらの一部の構成要素(例えば発振回路)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
図1に本実施形態の回路装置10の構成例を示す。回路装置10は時間デジタル変換回路20を含む。また発振回路101、102を含むことができる。なお回路装置は図1の構成に限定されず、これらの一部の構成要素(例えば発振回路)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
時間デジタル変換回路20は、信号STA(第1の信号。例えばスタート信号)と信号STP(第2の信号。例えばストップ信号)の時間差をデジタル値DQに変換する。具体的には時間デジタル変換回路20は、クロック周波数f1(第1のクロック周波数)のクロック信号CK1(第1のクロック信号)と、クロック周波数f2(第2のクロック周波数)のクロック信号CK2(第2のクロック信号)が入力される。そしてこれらのクロック信号CK1、CK2を用いて、信号STAと信号STPの遷移タイミングの時間差をデジタル値DQに変換して出力する。ここでクロック周波数f2はクロック周波数f1とは異なる周波数であり、例えばクロック周波数f1よりも低い周波数である。また信号STAと信号STPの遷移タイミングの時間差は、信号STAと信号STPのエッジ間(例えば立ち上がりエッジ間又は立ち下がりエッジ間)の時間差である。また時間デジタル変換回路20は、デジタル値DQのフィルター処理(デジタルフィルター処理、ローパスフィルター処理)を行い、フィルター処理後のデジタル値DQを出力してもよい。なお、時間デジタル変換回路20は、クロック周波数が異なる3つ以上のクロック信号を用いて、時間デジタル変換を行ってもよい。例えば第1、第2、第3のクロック信号が入力されて、信号STAと信号STPの遷移タイミングの時間差をデジタル値DQに変換してもよい。
時間デジタル変換回路20は、クロック周波数f1とクロック周波数f2の周波数差に対応する分解能で、信号STAと信号STPの遷移タイミングの時間差に対応するデジタル値DQを、バイナリーサーチにより求める。バイナリーサーチ(二分探索、二分割法)は、探索範囲を次々に分割(2分割)することで、探索範囲を狭めながら、最終的なデジタル値を求めて行く手法である。クロック周波数f1、f2の周波数差に対応する分解能での時間デジタル変換については、後述の図2において詳細に説明する。
このように本実施形態では、バイナリーサーチを有効利用して時間デジタル変換を実現しているため、信号STA、STPの遷移タイミングの時間差に対応するデジタル値DQを、高速に求めることが可能になる。即ち、バイナリーサーチにより探索範囲を順次に狭めて行くことができるため、時間デジタル変換の大幅な高速化を図れる。例えば時間デジタル変換の分解能を高めるためには、デジタル値DQのビット数を大きくする必要がある。そして、このようにデジタル値DQのビット数が大きくなった場合に、バイナリーサーチを用いる本実施形態の手法は、時間デジタル変換の高速化に非常に有効な手法になる。
例えば時間デジタル変換回路20は、時間差に対応するデジタル値DQの各ビットを、上位ビットから下位ビットへと順次にバイナリーサーチにより求める。例えば時間差を変換したデジタル値DQをLビットのデータとして、Lビットの各ビットをbL、bL−1・・・・b2、b1とする。bLがMSBであり、b1がLSBである。この場合に時間デジタル変換回路20は、デジタル値DQの各ビットbL、bL−1・・・・b2、b1を、バイナリーサーチにより求める。例えば逐次比較のA/D変換と同様の手法により、デジタル値DQの各ビットbL、bL−1・・・・b2、b1を順次に求める。
例えば、まず、MSBであるビットbLの論理レベルを求める。例えば後述するように信号STPとクロック信号CK2の位相比較を行い、位相比較結果に基づいて、ビットbLの論理レベルを求める。また、位相比較結果に基づいて、バイナリーサーチの次の探索範囲を設定する。例えばビットbLが第1の論理レベル(例えば「0」)であるという位相比較結果の場合には、バイナリーサーチの探索範囲を第1の探索範囲に設定する。ビットbLが第2の論理レベル(例えば「1」)であるという位相比較結果の場合には、バイナリーサーチの探索範囲を、第1の探索範囲とは異なる第2の探索範囲に設定する。第1、第2の探索範囲は、ビットbLの論理レベルを求める際の探索範囲よりも狭い探索範囲である。
次に、第1又は第2の探索範囲において、信号STAの信号レベルを遷移させて、信号STPとクロック信号CK2の位相比較を行い、次のビットbL−1の論理レベルを求める。そしてビットbL−1が第1の論理レベルであるという位相比較結果の場合には、バイナリーサーチの次の探索範囲を第3の探索範囲に設定する。ビットbL−1が第2の論理レベルであるという位相比較結果の場合には、バイナリーサーチの次の探索範囲を、第3の探索範囲とは異なる第4の探索範囲に設定する。第3、第4の探索範囲の各々は、第1、第2の探索範囲の各々よりも狭い探索範囲である。
このようにして時間デジタル変換回路20は、デジタル値DQのビットbL、bL−1・・・・b2、b1の論理レベルを順次に求めて行く。そしてLSBであるビットb1の論理レベルが求まると、最終的なデジタル値DQが確定し、このデジタル値DQが、信号STAと信号STPの遷移タイミングの時間差に対応する最終的なデジタル値(出力コード)として出力される。
このようにバイナリーサーチを用いる本実施形態の手法によれば、デジタル値DQの各ビットを求めて行くことで、探索範囲が順次に狭まって行くため、時間デジタル変換の高速化を図れる。
特に、分解能Δtを小さくして、デジタル値DQのビット数Lが大きくなった場合に、前述の特許文献4の従来手法では、例えば2L程度の回数の時間計測が必要になってしまい、変換時間が非常に長くなってしまう。これに対して本実施形態の手法によれば、例えばL回の更新期間で最終的なデジタル値DQを求めることができ、従来手法に比べて時間デジタル変換の大幅な高速化を図れる。
例えば時間デジタル変換回路20は、第iの更新期間では、クロック信号のk番目(i、kは任意の整数)のクロックサイクルで、信号STAの信号レベルを遷移させる。そして信号STAに対応して信号レベルが遷移する信号STPと、クロック信号CK2との位相比較を行い、位相比較の結果に基づいて、第i+1の更新期間でのバイナリーサーチの探索範囲を設定する。
例えば第1の更新期間(i=1)において、クロック信号のk番目のクロックサイクルで、信号STAの信号レベルを遷移させ、それにより信号レベルが遷移する信号STPと、クロック信号CK2との位相比較を行う。そして位相比較結果に基づいて、ビットbLの論理レベルを求める。また位相比較結果に基づいて、次の第2の更新期間でのバイナリーサーチの探索範囲を設定する。即ち、前述したように、ビットbLが第1の論理レベルであるという位相比較結果の場合には、第2の更新期間での探索範囲を、第1の探索範囲に設定し、ビットbLが第2の論理レベルであるという位相比較結果の場合には、第2の探索範囲に設定する。以降のビットにおいても同様である。なお更新期間は必ずしも連続している必要は無く、例えば第iの更新期間と第i+1の更新期間は時間的に離れている期間であってもよい。
ここで信号STPとクロック信号CK2の位相比較は、例えばクロック信号CK2に対して信号STPの位相が遅れているのか、進んでいるのかなどを判断する処理である。この位相比較は、例えば信号STP及びクロック信号CK2の一方の信号に基づき他方の信号をサンプリングすることなどで実現できる。
このように信号STPとクロック信号CK2の位相比較の結果に基づいて、次の更新期間でのバイナリーサーチの探索範囲を設定すれば、位相比較の結果に応じて、バイナリーサーチの探索範囲を順次に狭めて行くことが可能になり、時間デジタル変換の高速化を図れる。
図1に示すように時間デジタル変換回路20は、位相検出器21、22(第1、第2の位相検出器)、処理部30を含むことができる。但し時間デジタル変換回路20はこのような構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
位相検出器21は、例えばクロック信号CK1、CK2の位相比較を行う。そしてクロック信号CK1、CK2の位相同期タイミングなどを検出する。位相検出器22は、信号STPとクロック信号CK2の位相比較を行う。そして位相比較の結果を処理部30に出力する。処理部30は、時間デジタル変換についての演算処理を行う。例えば処理部30は、信号STAと信号STPの時間差に対応するデジタル値DQを求める演算処理を行う。具体的には処理部30は、信号STPとクロック信号CK2の位相比較の結果に基づいて、デジタル値DQの各ビットの論理レベルを求める。また位相比較の結果(各ビットの論理レベル)に応じて、次の更新期間でのバイナリーサーチの探索範囲を設定する。位相検出器21、22、処理部30の詳細については後述する。
発振回路101、102は、発振子XTAL1、XTAL2を発振させる回路である。例えば発振回路101(第1の発振回路)は、発振子XTAL1(第1の発振子)を発振させて、クロック周波数f1のクロック信号CK1を生成する。発振回路102(第2の発振回路)は、発振子XTAL2(第2の発振子)を発振させて、クロック周波数f2のクロック信号CK2を生成する。例えばクロック周波数はf1>f2の関係になる。
発振回路101、102の各々は、発振子(XTAL1、XTAL2)の一端と他端の間に設けられる発振用のバッファー回路(インバータ回路)を含むことができる。バッファー回路は1又は複数段(奇数段)のインバーター回路により構成できる。バッファー回路は、発振のイネーブル・ディスエーブルの制御や、流れる電流の制御が可能な回路であってもよい。発振回路101、102の各々は、発振子の一端と他端の間に設けられた帰還抵抗や、発振子の一端に接続される第1のキャパシター又は第1の可変容量回路や、発振子の他端に接続される第2のキャパシター又は第2の可変容量回路を含むことができる。可変容量回路を設けることで発振周波数の微調整が可能になる。なお、発振子の一端及び他端の一方のみに、キャパシター又は可変容量回路を設けるようにしてもよい。
発振子XTAL1、XTAL2は例えば圧電振動子である。具体的には発振子XTAL1、XTAL2は例えば水晶振動子である。例えばATカットタイプやSCカットタイプなどの厚みすべり振動タイプの水晶振動子である。例えば発振子XTAL1、XTAL2は、シンプルパッケージタイプ(SPXO)の振動子であってもよいし、恒温槽を備えるオーブン型タイプ(OCXO)、或いは恒温槽を備えない温度補償型タイプ(TCXO)の振動子であってもよい。また発振子XTAL1、XTAL2として、SAW(Surface Acoustic Wave)共振子、シリコン製振動子としてのMEMS(Micro Electro Mechanical Systems)振動子等を採用してもよい。
このように図1では、クロック信号CK1は、発振子XTAL1を用いて生成されるクロック信号であり、クロック信号CK2は、発振子XTAL2を用いて生成されるクロック信号である。このように発振子により生成したクロック信号を用いることで、発振子を用いない手法に比べて、時間デジタル変換の精度の向上等を図れる。但し、本実施形態はこれに限定されず、クロック信号CK1、CK2は、少なくともクロック周波数が異なっていればよく、例えばリングオシレーター回路などのクロック信号生成回路により生成されたクロック信号であってもよい。また発振回路と発振子がパッケージに収容された発振器からのクロック信号を用いてもよい。
図2は、クロック周波数差を用いた時間デジタル変換手法の説明図である。t0で、クロック信号CK1、CK2の遷移タイミング(位相)が一致している。その後、t1、t2、t3・・・では、クロック信号CK1、CK2の遷移タイミングの時間差であるクロック間時間差TR(位相差)が、Δt、2Δt、3Δtというように長くなって行く。図2では、クロック間時間差を、TRの幅のパルス信号で表している。
ここでクロック信号CK1、CK2のクロック周波数をf1、f2とした場合に、時間デジタル変換の分解能(時間分解能)は、Δt=|1/f1−1/f2|=|f1−f2|/(f1×f2)と表すことができる。本実施形態の時間デジタル変換手法では、例えば複数の発振子を用い、そのクロック周波数差を用いて時間をデジタル値に変換する。図2を例にとれば、クロック信号CK1、CK2の周波数差Δf=|f1−f2|を用いて時間をデジタル値に変換する。別の言い方をすれば、クロック信号CK1、CK2の周波数差Δf=|f1−f2|に対応する分解能Δtで時間をデジタル値に変換する。例えばノギスの原理を利用して時間をデジタル値に変換する。分解能Δtは少なくとも|f1−f2|/(f1×f2)だけあればよく、実質的な分解能は|f1−f2|/(f1×f2)より小さくてもよい。
図3は、信号STA(第1の信号、スタート信号)と信号STP(第2の信号、ストップ信号)の関係を示す図である。本実施形態の時間デジタル変換回路20は、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換する。なお図3では、TDFは、信号STAと信号STPの立ち上がりの遷移タイミング間(立ち上がりエッジ間)の時間差となっているが、信号STAと信号STPの立ち下がりの遷移タイミング間(立ち下がりエッジ間)の時間差であってもよい。
図4は、信号STA、STPを用いた物理量測定の例を示す図である。例えば本実施形態の回路装置10を含む物理量測定装置は、信号STAを用いて照射光(例えばレーザー光)を対象物(例えば車の周囲の物体)に出射する。そして対象物からの反射光の受光により信号STPが生成される。例えば物理量測定装置は、受光信号を波形整形することで信号STPを生成する。このようにすれば、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換することで、例えばタイムオブフライト(TOF)の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転などに利用できる。
或いは物理量測定装置は、信号STAを用いて送信音波(例えば超音波)を対象物(例えば生体)に送信する。そして対象物からの受信音波の受信により信号STPが生成される。例えば物理量測定装置は、受信音波を波形整形することで信号STPを生成する。このようにすれば、信号STAと信号STPの遷移タイミングの時間差TDFをデジタル値に変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。
なお図3、図4において、信号STAにより送信データを送信し、受信データの受信による信号STPを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態の物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。
図5〜図8は本実施形態の回路装置10の動作を説明する信号波形図である。図5〜図8においてCCTはクロックサイクル値である。ここでは、説明の便宜上、最初のクロックサイクルのクロックサイクル値をCCT=0としている。このため次のクロックサイクルのクロックサイクル値はCCT=1になる。また図5〜図8では、CCTはクロック信号CK1のクロックサイクル値となっているが、クロック信号CK2のクロックサイクル値を用いてもよい。
また図5〜図8のE1、E2は位相同期タイミングであり、クロック信号CK1、CK2の遷移タイミング(立ち上がりエッジ)が例えば一致しているタイミングである。そして、E1、E2に示す位相同期タイミングの間の期間が更新期間である。本実施形態では、例えば1回の更新期間で、デジタル値DQの1つのビットの論理レベルが求められる。デジタル値DQが4ビットのデータである場合には、4回の更新期間で、最終的なデジタル値DQが求められることになる。
なお図5〜図8では説明の簡素化のために、更新期間でのクロック信号CK1のクロック数(クロックサイクル数)が17である場合を示している。しかし実際には、高い分解能に設定するために、更新期間でのクロック数を、例えば1000以上(或いは5000以上)というように非常に大きな数に設定する。例えば時間デジタル変換の分解能はΔt=|f1−f2|/(f1×f2)と表すことができる。従って、周波数差|f1−f2|が小さいほど、或いはf1×f2が大きいほど、分解能Δtは小さくなる。そして分解能Δtが小さくなれば、更新期間でのクロック数も大きくなる。
例えば図5〜図8において、クロック信号CK1、CK2のクロック周波数は、f1=100MHz(周期=10ns)、f2=94.12MHz(周期=10.625ns)となっており、分解能はΔt=0.625nsとなっている。Δtを小さくして、分解能を高めるためには、クロック信号CK1、CK2の周波数差を更に小さくする必要がある。そして分解能が高くなると、更新期間でのクロック数も大きくなる。なお図5〜図8では、デジタル値DQのビット数は4ビット(L=4)になっている。
前述したように本実施形態では、第iの更新期間では、クロック信号CK1のk番目のクロックサイクルで、信号STAの信号レベルを遷移させ、それに応じて信号レベルが遷移する信号STPとクロック信号CK2との位相比較を行う。そして位相比較の結果に基づいて、次の第i+1の更新期間でのバイナリーサーチの探索範囲を設定する。
例えば図5は更新期間TP1(第1の更新期間。i=1)での信号波形図である。更新期間TP1では、E3に示すように、クロック信号CK1の8番目(k=8)のクロックサイクルで、信号STAの信号レベルを遷移させる。例えばLレベル(第1の電圧レベル)からHレベル(第2の電圧レベル)に遷移させる。8番目のクロックサイクルは、最初の探索範囲内の例えば真ん中付近のクロックサイクルである。
この信号STAに対応して信号STPの信号レベルが遷移すると、信号STPとクロック信号CK2の位相比較が行われる。例えば信号STPでクロック信号CK2をサンプリングする位相比較が行われ、E4に示すようにクロック信号CK2のHレベルがサンプリングされて、このHレベルが位相比較結果になる。このように位相比較結果がHレベルである場合には、デジタル値DQのMSBであるビットb4の論理レベルは、b4=1であると判断される。
また図5に示すように、この位相比較結果に基づいて、バイナリーサーチの次の探索範囲が設定される。8番目のクロックサイクルでの位相比較結果がHレベルであったため、最終的なデジタル値DQは、例えば8〜15の探索範囲内にあると判断され、探索範囲が狭まる。
図6は、次の更新期間TP2(第2の更新期間。i=2)での信号波形図である。更新期間TP2では、E5に示すように、クロック信号CK1の12番目(k=12)のクロックサイクルで、信号STAの信号レベルを遷移させる。そして信号STPとクロック信号CK2の位相比較が行われ、例えばE6に示すようにクロック信号CK2のLレベルがサンプリングされたため、このLレベルが位相比較結果になる。このように位相比較結果がLレベルである場合には、デジタル値DQの次のビットb3の論理レベルは、b3=0であると判断される。
また図6に示すように、この位相比較結果に基づいて、バイナリーサーチの次の探索範囲が設定される。12番目のクロックサイクルでの位相比較結果がLレベルであったため、最終的なデジタル値DQは、例えば8〜11の探索範囲内にあると判断され、探索範囲が狭まる。
図7は、次の更新期間TP3(第3の更新期間。i=3)での信号波形図である。更新期間TP3では、E7に示すように、クロック信号CK1の10番目(k=10)のクロックサイクルで、信号STAの信号レベルを遷移させる。そして信号STPとクロック信号CK2の位相比較が行われ、例えばE8に示すようにクロック信号CK2のHレベルがサンプリングされたため、このHレベルが位相比較結果になる。このように位相比較結果がHレベルである場合には、デジタル値DQの次のビットb2の論理レベルは、b2=1であると判断される。
また図7に示すように、この位相比較結果に基づいて、バイナリーサーチの次の探索範囲が設定される。10番目のクロックサイクルでの位相比較結果がHレベルであったため、最終的なデジタル値DQは、例えば10〜11の探索範囲内にあると判断され、探索範囲が狭まる。
最後の更新期間TP4(第4の更新期間。i=4)では、図8のE9に示すように、クロック信号CK1の11番目(k=11)のクロックサイクルで、信号STAの信号レベルを遷移させる。そして信号STPとクロック信号CK2の位相比較が行われ、例えばE10に示すようにクロック信号CK2のHレベルがサンプリングされたため、このHレベルが位相比較結果になる。このように位相比較結果がHレベルである場合には、デジタル値DQのLSBであるビットb1の論理レベルは、b1=1であると判断される。そしてE11に示すように、最終的なデジタル値である出力コードとして、DQ=1011(2進数)が出力される。
このようなバイナリーサーチの手法を用いれば、信号STA、STPの遷移タイミングの時間差TDFに対応するデジタル値DQを、高速に求めることが可能になる。例えば前述の特許文献4の従来手法では、図5〜図8の場合には、最終的なデジタル値DQを求めるのに、最大で例えば15回の時間計測が必要になってしまう。これに対して本実施形態の手法によれば、図5〜図8に示すように、例えば4回の更新期間で最終的なデジタル値DQを求めることができ、時間デジタル変換の高速化を図れる。
図9〜図11は本実施形態のバイナリーサーチ手法の詳細な説明図である。
図9に示すように本実施形態では、時間デジタル変換回路20は、第iの更新期間では、クロック信号CK2のk番目のクロックサイクルで、信号STAの信号レベルを遷移させる。そして時間デジタル変換回路20は、第iの更新期間での信号STPとクロック信号CK2の位相比較により、図9のF1に示すように信号STPの方がクロック信号CK2よりも位相が遅れていると判断した場合には、F2に示すように、次の第i+1の更新期間では、クロック信号CK1のm番目(m>k。mは整数)のクロックサイクルで、信号STAの信号レベルを遷移させる。
例えば図5の更新期間TP1(第iの更新期間。i=1)では、クロック信号の8番目(k=8)のクロックサイクルで、信号STAの信号レベルを遷移させている。そして信号STPとクロック信号CK2の位相比較により、信号STPの方がクロック信号CK2よりも位相が遅れていると判断されたため、次の図6の更新期間TP2(第i+1の更新期間。i+1=2)では、クロック信号CK1の12番目(m=12。m=12>k=8)のクロックサイクルで、信号STAの信号レベルを遷移させている。
一方、時間デジタル変換回路20は、第iの更新期間での信号STPとクロック信号CK2の位相比較により、F3に示すように信号STPの方がクロック信号CK2よりも位相が進んでいると判断した場合には、F4に示すように、次の第i+1の更新期間では、クロック信号CK1のn番目(n<k。nは整数)のクロックサイクルで、信号STAの信号レベルを遷移させる。
例えば図6の更新期間TP2(第iの更新期間。i=2)では、クロック信号の12番目(k=12)のクロックサイクルで、信号STAの信号レベルを遷移させている。そして信号STPとクロック信号CK2の位相比較により、信号STPの方がクロック信号CK2よりも位相が進んでいると判断されたため、次の図7の更新期間TP3(第i+1の更新期間。i+1=3)では、クロック信号CK1の10番目(n=10。n=10<k=12)のクロックサイクルで、信号STAの信号レベルを遷移させている。
このようにすれば、各更新期間において、クロック信号CK2に対して信号STPの位相が遅れているか進んでいるかを判断することで、次の更新期間でのバイナリーサーチの探索範囲を設定することが可能になる。例えばk番目のクロックサイクルで信号STAを遷移させた更新期間において、信号STPの位相が遅れていると判断された場合には、次の更新期間でのバイナリーサーチの探索範囲は、m>kとなるm番目のクロックサイクルを含む第1の探索範囲に設定される。一方、k番目のクロックサイクルで信号STAを遷移させた更新期間において、信号STPの位相が進んでいると判断された場合には、次の更新期間でのバイナリーサーチの探索範囲は、n<kとなるn番目のクロックサイクルを含む第2の探索範囲に設定される。これらの第1、第2の探索範囲は、k番目のクロックサイクルで信号STAを遷移させた更新期間での探索範囲よりも狭くなる。従って、バイナリーサーチにより探索範囲を順次に狭めて行きながら、最終的なデジタル値DQを求めて行く時間デジタル変換処理の実現が可能になる。
また図10に示すように本実施形態では、時間デジタル変換回路20は、時間デジタル変換の分解能をΔtとし、信号STAと信号STPの遷移タイミングの時間差をTDFとした場合に、p×Δt≦TDF≦q×Δtを満たすp、q(q>p。p、qは整数)を、バイナリーサーチにより求めている。
例えば図8のE3、E4とE5、E6とでは、p×Δt≦TDF≦q×Δtを満たすp、qとして、p=8、q=12を求めている。またE5、E6とE7、E8とでは、p×Δt≦TDF≦q×Δtを満たすp、qとして、p=10、q=12を求めている。またE7、E8とE9、E10とでは、p×Δt≦TDF≦q×Δtを満たすp、qとして、p=10、q=11を求めている。
このようにすることで、時間差TDFに対応するデジタル値DQの探索範囲を、8×Δt≦TDF≦12×Δt(p=8、q=12)から、10×Δt≦TDF≦12×Δt(p=10、q=12)に狭めることが可能になる。またデジタル値DQの探索範囲を、10×Δt≦TDF≦12×Δt(p=10、q=12)から、10×Δt≦TDF≦11×Δt(p=10、q=11)に狭めることが可能になる。従って、バイナリーサーチにより探索範囲を順次に狭めて行く時間デジタル変換処理の実現が可能になる。
そして本実施形態では、図11に示すように、時間デジタル変換回路20は、最終的には、r×Δt≦TDF≦(r+1)×Δtを満たすrをバイナリーサーチにより求めている。
例えば図8のE9、E10では、r×Δt≦TDF≦(r+1)×Δtを満たすrとして、r=11を求めている。このような関係を満たすrを求めることで、E11に示すように、最終的なデジタル値としてDQ=1011を求めて、最終的な出力コードとして出力できるようになる。
また本実施形態では、図1に示すように、クロック信号CK1、CK2は、各々、発振子XTAL1、XTAL2を用いて生成されるクロック信号になっている。このように、発振子XTAL1、XTAL2により生成されたクロック信号CK1、CK2を用いる手法によれば、バーニア遅延回路のように半導体素子を用いて時間デジタル変換を実現する従来手法に比べて、時間(物理量)の測定の精度を大幅に向上できる。
例えば半導体素子を用いた従来手法は、分解能の向上については比較的容易であるが、精度の向上については難しいという課題がある。即ち、半導体素子である遅延素子の遅延時間は、製造ばらつきや環境の変化により大きく変動する。このため、この変動が原因で、測定の高精度化には限界がある。例えば相対的な精度については、ある程度保証できるが、絶対的な精度を保証することは難しい。
これに対して発振子の発振周波数は、半導体素子である遅延素子の遅延時間に比べて、製造ばらつきや環境の変化による変動が極めて小さい。従って、発振子XTAL1、XTAL2により生成されたクロック信号CK1、CK2を用いて時間デジタル変換を行う手法によれば、半導体素子を用いる従来手法に比べて、精度を大幅に向上できる。またクロック信号CK1、CK2の周波数差を小さくすることで、分解能についても高めることができる。
例えばクロック信号CK1、CK2の周波数差をΔf=|f1−f2|=1MHzとし、f1、f2を100MHz程度とすれば、図2で説明した時間測定の分解能Δt=|f1−f2|/(f1×f2)を、100ps(ピコセカンド)程度とすることができる。同様に、f1、f2を100MHz程度とし、Δf=100kHz、10kHz、1kHzとすれば、各々、分解能をΔt=10ps、1ps、0.1ps程度とすることができる。そして、発振子XTAL1、XTAL2の発振周波数の変動は、半導体素子を用いる手法に比べて、極めて小さい。従って、分解能の向上と精度の向上を両立して実現できる。
また前述した特許文献4の従来手法では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、第2のクロックパルスとストップ信号の位相比較結果をフィードバックする構成とはなっておらず、第1、第2のクロックパルスのエッジが一致する同期点のタイミングから、時間計測の開始タイミングを順次に遅らせて行く構成となっている。そして各時間計測は、第1、第2のクロックパルスのエッジが一致した同期点のタイミングから行われ、この時間計測を何回も繰り返す必要がある。このため、時間デジタル変換の変換時間が非常に長くなってしまうという問題がある。
これに対して本実施形態では、図5〜図10で説明したように、探索範囲を順次に狭めながら、デジタル値DQの各ビットをバイナリーサーチにより求めている。従って、上述の従来手法に比べて、時間デジタル変換の変換時間の大幅な短縮化を実現できる。例えばデジタル値DQのビット数をLとした場合に、上述の従来手法では、例えば2L程度の回数の時間計測が必要になってしまうが、本実施形態の手法によれば、例えばL回の更新期間で最終的なデジタル値DQを求めることが可能になる。
2.時間デジタル変換回路の詳細な構成
図12に時間デジタル変換回路20の詳細な構成例を示す。時間デジタル変換回路20は、位相検出器21、22(第1、第2の位相検出器)と、カウンター41、42(第1、第2のカウンター)と、処理部30を含む。処理部30は、出力コード生成部31とスタート信号出力部32を含む。
図12に時間デジタル変換回路20の詳細な構成例を示す。時間デジタル変換回路20は、位相検出器21、22(第1、第2の位相検出器)と、カウンター41、42(第1、第2のカウンター)と、処理部30を含む。処理部30は、出力コード生成部31とスタート信号出力部32を含む。
位相検出器21(位相比較器)は、クロック信号CK1、CK2が入力され、リセット信号RSTをカウンター41、42に出力する。例えば位相同期タイミングにおいてアクティブになるパルス信号のリセット信号RSTを出力する。カウンター41、42は、リセット信号RSTに基づいてカウンターのリセット処理を行う。
位相検出器22(位相比較器)は、信号STPとクロック信号CK2が入力され、位相比較結果である信号PQ2を処理部30に出力する。位相検出器22は、例えば信号STP、クロック信号CK2の一方の信号を他方の信号でサンプリングすることで、信号STPとクロック信号CK2の位相比較を行う。
カウンター41は、位相検出器21からのリセット信号RSTによりカウント値がリセットされた後、クロック信号CK1のクロックサイクルのカウント処理を行う。カウンター41のカウント値であるクロック信号CK1のクロックサイクル値CQ1は、処理部30に出力される。
カウンター42は、位相検出器21からのリセット信号RSTによりカウント値がリセットされた後、クロック信号CK2のクロックサイクルのカウント処理を行う。カウンター42のカウント値であるクロック信号CK2のクロックサイクル値CQ2は、処理部30に出力される。
処理部30は、信号STAと信号STPの時間差に対応するデジタル値DQの演算処理を行う。例えば処理部30は、クロック信号CK1、CK2の周波数差に対応する分解能で、信号STAと信号STPの遷移タイミングの時間差に対応するデジタル値DQを、バイナリーサーチにより求める演算処理を行う。例えば処理部30は、カウンター41、42からのクロックサイクル値CQ1、CQ2や、位相検出器22からの位相比較結果である信号PQ2に基づいて、当該演算処理を実行する。具体的には、処理部30が有する出力コード生成部31が、当該演算処理を実行して、バイナリーサーチにより求められた最終的なデジタル値DQを、最終的な出力コードとして出力する。
また処理部30が有するスタート信号出力部32は、信号STAを生成して出力する。図9を例にとれば、スタート信号出力部32は、第iの更新期間において、クロック信号CK1のk番目のクロックサイクルで信号レベルが遷移するような信号STAを生成して出力する。この場合にはスタート信号出力部32は、カウンター41からのクロック信号CK1のクロックサイクル値CQ1がkに達した場合に、信号STAのパルス信号を生成して出力することになる。
そして位相検出器22は、信号STAに対応して信号レベルが変化する信号STPと、クロック信号CK2の位相比較を行い、位相比較結果の信号PQ2を処理部30に出力する。処理部30の出力コード生成部31は、位相比較結果の信号PQ2に基づいて、次の第i+1の更新期間でのバイナリーサーチの探索範囲を設定する。そして出力コード生成部31は、位相比較結果の信号PQ2に基づいて、デジタル値DQの各ビットを、上位ビットから下位ビットへと順次にバイナリーサーチにより求めて行き、最終的なデジタル値DQを最終的な出力コードとして出力する。
図13に、位相検出器22の構成例を示す。位相検出器22は、例えばフリップフロップ回路DFAにより構成される。フリップフロップ回路DFAのデータ端子にはクロック信号CK2が入力され、クロック端子には信号STPが入力される。これにより、クロック信号CK2を信号STPでサンプリングすることによる位相比較を実現できる。なおフリップフロップ回路DFAのデータ端子に信号STPを入力し、クロック端子にクロック信号CK2を入力するようにしてもよい。これにより、信号STPをクロック信号CK2でサンプリングすることによる位相比較を実現できる。
3.変形例
以上のように本実施形態では、信号STAと信号STPの遷移タイミングの時間差に対応するデジタル値DQを、バイナリーサーチにより求めている。しかしながら、本実施形態の時間デジタル変換手法は、このような手法に限定されず、種々の変形実施が可能である。
以上のように本実施形態では、信号STAと信号STPの遷移タイミングの時間差に対応するデジタル値DQを、バイナリーサーチにより求めている。しかしながら、本実施形態の時間デジタル変換手法は、このような手法に限定されず、種々の変形実施が可能である。
図14は本実施形態の変形例の手法を説明する信号波形図である。図14のE3〜E10では、図5〜図8で説明したように、探索範囲を順次に狭めながら、デジタル値DQの各ビットを上位ビットから下位ビットへとバイナリーサーチにより求めている。そしてE11に示すように更新期間TP4においてデジタル値DQ=1011が求められている。
図14の変形例では、この更新期間TP4の後に、E12に示すように、CCT=11のクロックサイクル(11Δt)で信号STAを遷移させる更新期間と、CCT=12のクロックサイクル(12Δt)で信号STAを遷移させる更新期間を繰り返す。こうすることで、時間デジタル変換の分解能をΔtとした場合に、11Δtと12Δtの間の小数部までデジタル値DQを求めることが可能になり、時間デジタル変換の精度を向上できる。例えば、前述のようにクロック信号CK1、CK2のクロック周波数が、f1=100MHz(周期=10ns)、f2=94.12MHz(周期=10.625ns)であり、分解能がΔt=0.625nsであるとする。この場合には、デジタル値DQが、11Δt=6.875nsと12Δt=7.5nsの間のいずれの値であるかを、求めることが可能になり、実質的な分解能を向上できる。
図14のE12に示す各更新期間での更新処理は、後述の図15〜図19で説明するクロックサイクル指定値の更新手法により実現できる。即ち、デジタル値DQの上位ビット側を、図5〜図8で説明したバイナリーサーチの手法で求めた後、下位ビット側(LSBを含む下位ビット。或いはLSBの下位ビット)については、図15〜図19で説明するクロックサイクル指定値の更新手法により求める。
具体的には時間デジタル変換回路20は、時間差TDFに対応するデジタル値DQの下位ビット側を求める際に、信号STAの信号レベルを遷移させるクロック信号CK1のクロックサイクルを指定するクロックサイクル指定値を、信号STPとクロック信号CK2の位相比較の結果に応じて、所与の値(GK)だけ増加又は減少させる更新を行う。
即ち、デジタル値DQの上位ビット側については、逐次比較型のA/D変換のように、探索範囲(逐次比較範囲)を順次に狭めながら、各ビットの論理レベルを求める。一方、デジタル値DQの下位ビット側については、Δシグマ型のA/D変換のように、信号STPとクロック信号CK2の位相比較結果に基づいて、クロックサイクル指定情報であるクロックサイクル値を±GKだけ増減させる更新を行う。ここでGKはゲイン係数であり、GK≦1である。具体的には、信号STPの方がクロック信号CK2よりも位相が遅れているという位相比較結果である場合には、クロックサイクル値を+GKだけ増加させる更新(デジタル演算処理)を行う。一方、信号STPの方がクロック信号CK2よりも位相が進んでいるという位相比較結果である場合には、クロックサイクル値を−GKだけ減少させる更新(デジタル演算処理)を行う。このように2つの手法を組み合わせることで、時間デジタル変換の高速化と高精度化を両立して実現することが可能になる。
なお、図14のE12では、クロックサイクル指定値の更新手法により、LSBよりも下位のビットを求めて、実質的な分解能を向上させているが、本実施形態の変形例はこれに限定されない。例えば図14において、上位ビット側であるビットb4、b3については、バイナリーサーチの手法により求め、下位ビット側であるビットb2、b1を、クロックサイクル指定値の更新手法により求めてもよい。或いは上位ビット側であるビットb4、b3、b2については、バイナリーサーチの手法により求め、下位ビット側であるビットb1やビットb1の下位ビットを、クロックサイクル指定値の更新手法により求めてもよい。このように、バイナリーサーチ手法の対象となる上位ビット側と、クロックサイクル指定値の更新手法の対象となる下位ビット側の区分けとしては、種々の変形実施が可能である。
次に、クロックサイクル指定値の更新手法(以下、適宜、単に、更新手法と記載する)について、図15〜図19を用いて詳細に説明する。
図15〜図17は本実施形態の更新手法を説明する信号波形図である。CINはクロックサイクル指定情報である。以下ではCINが、クロックサイクル指定情報で表されるクロックサイクル指定値であるとして説明を行う。
TMA、TMBは位相同期タイミングである。図15〜図17では位相同期タイミングは、クロック信号CK1、CK2の遷移タイミング(立ち上がりエッジ)が一致するタイミングとなっている。但し本実施形態の更新手法はこれに限定されず、位相同期タイミングTMA、TMBは、クロック信号CK1、CK2の位相の前後関係が入れ替わるタイミングであってもよい。位相の前後関係が入れ替わるタイミングは、一方のクロック信号の方が他方のクロック信号よりも位相が進んでいる状態から、一方のクロック信号の方が他方のクロック信号よりも位相が遅れている状態に入れ替わるタイミングである。
更新期間TPは位相同期タイミングTMA、TMBの間の期間である。本実施形態の更新手法では更新期間TPにおいて、クロックサイクル指定値の例えば1回の更新が行われる。なお図15〜図17では説明の簡素化のために、更新期間TPでのクロック信号CK1のクロック数が14である場合を示している。しかし実際には、高い分解能に設定するために、更新期間TPでのクロック数を、例えば1000以上(或いは5000以上)というように非常に大きな数に設定する。
図15の更新期間TP(第1の更新期間)では、クロックサイクル指定値がCIN=3になっている。従って、CIN=3で指定されるクロックサイクル(CCT=3)で信号STAの信号レベルを遷移させる。このように本実施形態の更新手法ではクロックサイクル指定値CIN(広義にはクロックサイクル指定情報)に基づき指定されるクロック信号CK1のクロックサイクルで、信号STAの信号レベルを遷移させている。そして、図3、図4で説明したように、この信号STAに対応して信号STPの信号レベルが遷移しており、信号STA、STPの遷移タイミングの時間差はTDFとなっている。
一方、CIN=3で指定されるクロックサイクル(CCT=3)では、図2で説明したようにクロック信号CK1、CK2の遷移タイミングの時間差であるクロック間時間差は、TR=CIN×Δt=3Δtになっている。
この場合に本実施形態の更新手法では、図15のA1に示すように、信号STPとクロック信号CK2の位相比較を行う。この位相比較は、例えば信号STP及びクロック信号CK2の一方の信号を他方の信号でサンプリングすることで実現できる。
そして図15のA1では、信号STPをクロック信号CK2でサンプリングした結果である位相比較結果がLレベルになっている。この位相比較の結果により、信号STPの方がクロック信号CK2よりも位相が遅れていると判断する。別の言い方をすれば、図15のA1ではTDF>TR=3Δtとなっており、信号STA、STPの遷移タイミングの時間差TDFの方が、クロック信号CK1、CK2のクロック間時間差TR=3Δtよりも長くなっている。この場合には、クロックサイクル指定値CINを増加させる更新を行う。
図16の更新期間TP(第2の更新期間)では、クロックサイクル指定値がCIN=9になっている。例えば図15に示す前回の更新期間TPにおいて、上述のようにクロックサイクル指定値を、CIN=3から増加させる更新が行われることで、CIN=9に更新されている。従って、CIN=9で指定されるクロックサイクル(CCT=9)で信号STAの信号レベルを遷移させる。そして信号STAに対応して信号STPの信号レベルが遷移しており、信号STA、STPの遷移タイミングの時間差はTDFになっている。
一方、CIN=9で指定されるクロックサイクル(CCT=9)では、クロック信号CK1、CK2のクロック間時間差は、TR=CIN×Δt=9Δtになっている。
そして本実施形態の更新手法では、図16のA2に示すように、信号STPとクロック信号CK2の位相比較を行う。この場合に信号STPをクロック信号CK2でサンプリングした結果である位相比較結果がHレベルになっているため、信号STPの方がクロック信号CK2よりも位相が進んでいると判断する。別の言い方をすれば、図16のA2ではTDF<TR=9Δtとなっており、時間差TDFの方がクロック間時間差TR=9Δtよりも短くなっている。この場合には、クロックサイクル指定値CINを減少させる更新を行う。
図17の更新期間TP(第3の更新期間)では、クロックサイクル指定値がCIN=6になっている。例えば図16に示す前回の更新期間TPにおいて、上述のようにクロックサイクル指定値を、CIN=9から減少させる更新が行われることで、CIN=6に更新されている。従って、CIN=6で指定されるクロックサイクル(CCT=6)で信号STAの信号レベルを遷移させる。そして信号STAに対応して信号STPの信号レベルが遷移しており、信号STA、STPの遷移タイミングの時間差はTDFになっている。
一方、CIN=6で指定されるクロックサイクル(CCT=6)では、クロック信号CK1、CK2のクロック間時間差は、TR=CIN×Δt=6Δtになっている。
そして本実施形態の更新手法では、図17のA3に示すように、信号STPとクロック信号CK2の位相比較を行う。この場合に図17のA3では信号STPとクロック信号CK2の遷移タイミング(位相)は一致(略一致)している。別の言い方をすれば、図17のA3ではTDF=TR=6Δtとなっている。従って、この場合には、信号STA、STPの時間差TDFを変換したデジタル値として、DQ=TR=6Δtに対応するデジタル値を最終結果として出力する。
なお、図15〜図17では説明を簡素化するために、各更新期間でのクロックサイクル指定値CINの増減値を、1よりも大きな値にしているが、実際には、Δシグマ型のA/D変換のように、クロックサイクル指定値CINの増減値は、1又は1以下の小さな値であるGKとすることができる。GKはゲイン係数であり、GK≦1となる値である。
また図17のA3において、信号STPとクロック信号CK2の遷移タイミングが略一致した後も、クロックサイクル指定値CINを更新して行き、例えばCINが6、7、6、7・・・というように変化したとする。この場合には、最終結果として出力されるデジタル値DQは、6Δtと7Δtの間の値(例えば6.5×Δtなど)とすることができる。このように本実施形態の更新手法によれば、Δシグマ型のA/D変換のように、実質的な分解能を小さくすることもできる。
これにより例えば図14のE12に示すように、デジタル値DQを求める際に、11Δtと12Δtの間の小数部についても求めることが可能になる。
以上のように本実施形態の更新手法では、信号STAに対応して信号レベルが遷移する信号STPと、クロック信号CK2との位相比較を行い、位相比較の結果に基づいて、信号STAの信号レベルを遷移させるクロックサイクル指定値CINを更新している。
具体的にはクロックサイクル指定値CINで指定されるクロックサイクルで信号STAの信号レベルを変化させる。例えば図15ではCIN=3で指定されるクロックサイクルで信号STAの信号レベルを遷移させている。図16ではCIN=9で指定されるクロックサイクルで信号STAの信号レベルを遷移させている。図17も同様である。
そして信号STAに対応して信号STPの信号レベルが遷移すると、信号STPとクロック信号CK2の位相比較を行い、位相比較結果に基づいてクロックサイクル指定値CINを更新する。例えば図15では、信号STAの方がクロック信号CK2よりも位相が遅れているという位相比較結果であったため、図15のCIN=3が、図16ではCIN=9に更新されている。図16では、信号STAの方がクロック信号CK2よりも位相が進んでいるという位相比較結果であったため、図16のCIN=9が、図17ではCIN=6に更新されている。このようにして更新されるクロックサイクル指定値CINの最終的な値が、信号STA、STPの時間差TDFのデジタル値DQとして出力される。
図18、図19は本実施形態の更新手法の詳細な説明図である。本実施形態の更新手法では時間デジタル変換回路20は、第2の更新期間では、第1の更新期間において更新されたクロックサイクル指定値CIN(クロックサイクル指定情報)に基づき指定されるクロック信号CK1のクロックサイクルで、信号STAの信号レベルを遷移させる。そして信号STAに対応して信号レベルが遷移する信号STPと、クロック信号CK2との位相比較を行う。
例えば図18において、更新期間TP1(第1の更新期間)では、クロック信号CK2と信号STPとの位相比較結果に基づいて、クロックサイクル指定値CINを更新する。次の更新期間TP2(第2の更新期間)では、更新期間TP1において更新されたクロックサイクル指定値CINに基づき指定されるクロックサイクルで、信号STAの信号レベルを遷移させる。そして更新期間TP2では、信号STAに対応して信号レベルが変化する信号STPとクロック信号CK2との位相比較結果に基づいて、クロックサイクル指定値CINを更新する。次の更新期間TP3(第3の更新期間)では、更新期間TP2において更新されたクロックサイクル指定値CINに基づき指定されるクロックサイクルで、信号STAの信号レベルを遷移させる。そして更新期間TP3では、信号STAに対応して信号レベルが変化する信号STPとクロック信号CK2との位相比較結果に基づいて、クロックサイクル指定値CINを更新する。
このように本実施形態の更新手法では、各更新期間においてクロックサイクル指定値CINを更新して行く。このようにクロックサイクル指定値CINが更新されることで、各更新期間において信号STAが遷移するクロックサイクルが動的に変化するようになる。例えば図15、図16では、CINが3から9に変化することで、信号STAが遷移するクロックサイクルも、CCT=3から9に変化し、図16、図17では、CINが9から6に変化することで、信号STAが遷移するクロックサイクルも、CCT=9から6に変化する。このように、クロックサイクル指定値CINを更新して、信号STAが遷移するクロックサイクルを動的に変化させて行く。そして図17に示すように、信号STA、STPの時間差TDFと、クロック信号CK1、CK2のクロック間時間差TRとが一致又は略一致するようなクロックサイクル指定値CINを求める。そして求められた最終的なクロックサイクル指定値CINを、時間差TDFのデジタル値DQとして出力する。このようにすることで、時間又は物理量の動的な変化に対応可能な時間デジタル変換を実現できる。
また本実施形態では時間デジタル変換回路20は、信号STPとクロック信号CK2との位相比較において、信号STPの方がクロック信号CK2よりも位相が遅れていると判断した場合には、クロックサイクル指定値CINを増加させる更新を行う。例えば図19のB1では、信号STPの方がクロック信号CK2よりも位相が遅れている。従って、この場合にはCINを増加させる更新が行われる。例えば図15のA1では、信号STPの方がクロック信号CK2よりも位相が遅れている。このため、CIN=3をCIN=9に増加する更新が行われる。これにより図16では、CIN=9で指定されるクロックサイクルで、信号STAの信号レベルが遷移するようになる。
また時間デジタル変換回路20は、信号STPとクロック信号CK2との位相比較において、信号STPの方がクロック信号CK2よりも位相が進んでいると判断した場合には、クロックサイクル指定値CINを減少させる更新を行う。例えば図19のB2では、信号STPの方がクロック信号CK2よりも位相が進んでいる。この場合にはCINを減少させる更新が行われる。例えば図16のA2では、信号STPの方がクロック信号CK2よりも位相が進んでいる。このため、CIN=9をCIN=6に減少する更新が行われる。これにより図17では、CIN=6で指定されるクロックサイクルで、信号STAの信号レベルが遷移するようになる。
このようにすれば、各更新期間において、クロック信号CK2に対して信号STPの位相が遅れているか進んでいるかを判断することで、クロックサイクル指定値CINを増加させるか、減少させるかを決定できるようになる。
なお図15、図16では、クロックサイクル指定値CINを3から9に増加させているが、実際には、例えば更新期間毎に、クロックサイクル指定値CINを所与の値GKだけ増加させる更新を行う。例えばGK≦1となるゲイン係数をGKとした場合に、クロックサイクル指定値CINを+GKする更新を行う。例えばGK=0.1である場合には、例えば+GKの更新が10回連続した場合に、クロックサイクル指定値CINは1だけインクリメントされることになる。
また図16、図17では、クロックサイクル指定値CINを9から6に減少させているが、実際には、例えば更新期間毎に、クロックサイクル指定値CINを所与の値GKだけ減少させる更新を行う。例えば、クロックサイクル指定値CINを−GKする更新を行う。例えばGK=0.1である場合には、例えば−GKの更新が10回連続した場合に、クロックサイクル指定値CINは1だけデクリメントされることになる。
例えば前述した特許文献4の従来手法では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、第2のクロックパルスとストップ信号の位相比較結果をフィードバックする構成とはなっていない。従って、時間又は物理量の動的変化に追従する時間デジタル変換を実現することは難しい。また、この従来手法では、第1、第2のクロックパルスのエッジが、同期点のタイミングにおいて厳密に一致する必要がある。従って、第1のクロックパルスと第2のクロックパルスのクロック周波数の関係が、同期点のタイミングにおいてエッジが一致しないような周波数の関係である場合には、時間デジタル変換の実現が困難になる。別の言い方をすれば、第1、第2のクロックパルスのエッジが一致したとされる同期点のタイミングにおいて、第1のクロックパルスのエッジと第2のクロックパルスのエッジとがずれていた場合には、このエッジのずれは、変換誤差になってしまう。
これに対して本実施形態の更新手法では、クロックサイクル指定値CINが更新されて、この更新されたクロックサイクル指定値CINがフィードバックされる構成になっている。従って、測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。例えば図14のE11や図17のA3に示すように、測定対象の時間(時間差TDF)に対応するクロックサイクル指定値CINに近づいた後、当該時間が動的に変化した場合にも、例えば図14のE12に示すように、それに応じてクロックサイクル指定値CINを順次に更新することで、このような動的な変化に対応することができる。
また本実施形態の更新手法では、位相同期タイミングにおいてクロック信号CK1、CK2の遷移タイミングが厳密に一致しなくても、時間デジタル変換を実現できる。即ち、クロック信号CK1、CK2のクロック周波数の関係が、位相同期タイミングにおいて遷移タイミングが一致しないような周波数の関係となっている場合にも、時間デジタル変換を実現できるという利点がある。
例えば位相同期タイミングにおいてクロック信号CK1、CK2の遷移タイミングを厳密に一致させるためには、N/f1=M/f2の関係を満たす必要がある。ここでf1、f2はクロック信号CK1、CK2のクロック周波数であり、N、Mは、各々、更新期間でのクロック信号CK1、CK2のクロック数であり、2以上の整数である。ところが、図1の発振子XTAL1、XTAL2によるクロック周波数f1、f2を、N/f1=M/f2の関係を厳密に満たすような周波数に設定することは、実際には難しい。このため、前述の従来手法では、適正な時間デジタル変換の実現が難しくなったり、変換誤差の問題が生じてしまう。
これに対して本実施形態の更新手法では、N/f1=M/f2の関係を厳密に満たさない場合にも、適正な時間デジタル変換を実現できる。例えば本実施形態の更新手法によれば、位相同期タイミングにおいて、クロック信号CK1、CK2の遷移タイミングが一致していなくても、それによる誤差成分についても低減することが可能であるため、従来手法に比べて、高精度の時間デジタル変換を実現できる。
なお、クロック信号CK1、CK2の遷移タイミングの不一致による誤差成分を低減する場合には、時間デジタル変換回路20は、クロックサイクル指定値と、クロックサイクル指定値の更新期間でのクロック信号CK1又はクロック信号CK2のクロック数情報とに基づいて、時間差をデジタル値DQに変換する処理を行うことが望ましい。例えば信号STPとクロック信号CK2の位相比較結果とクロック数情報とに基づいて、クロックサイクル指定値CINの更新を行うことで、デジタル値DQを求める。
例えば本実施形態の更新手法では、位相同期タイミングTMA、TMBは、クロック信号CK1、CK2の位相の前後関係が入れ替わるタイミングであればよく、クロック信号CK1、CK2の遷移タイミングが完全に一致しなくてもよい。即ち、クロック信号CK1、CK2のクロック周波数f1、f2は、N/f1=M/f2の関係を必ずしも満たす必要はない。そしてN/f1=M/f2の関係が満たされない場合には、位相同期タイミングTMA、TMBでは、クロック信号CK1、CK2の遷移タイミングにずれが生じ、このずれが変換誤差になってしまうおそれがある。
そこで本実施形態の更新手法では、各更新期間でのクロック数Nを測定する。位相同期タイミングTMA、TMBにおいて、クロック信号CK1、CK2の遷移タイミングにずれがあることで、クロック数Nは、常には同じ値にはならなくなり、更新期間に応じて変動する。時間デジタル変換回路20は、このように変動するクロック数Nと、信号STP、クロック信号CK2の位相比較結果に基づいて、クロックサイクル指定値CINの更新を行う。こうすることで、位相同期タイミングTMA、TMBでのクロック信号CK1、CK2の遷移タイミングのずれに起因する変換誤差を低減できる。
4.同期化回路
本実施形態では図20に示すように、回路装置10に更に同期化回路110を設けるようにしてもよい。即ち図20の回路装置10は、発振回路101、102(第1、第2の発振回路)と、時間デジタル変換回路20と、同期化回路110を含む。
本実施形態では図20に示すように、回路装置10に更に同期化回路110を設けるようにしてもよい。即ち図20の回路装置10は、発振回路101、102(第1、第2の発振回路)と、時間デジタル変換回路20と、同期化回路110を含む。
発振回路101は、発振子XTAL1を発振させて、クロック周波数f1のクロック信号CK1を生成する。発振回路102は、発振子XTAL2を発振させて、クロック周波数f2のクロック信号CK2を生成する。例えば後述の図21に示すように発振回路101、102での発振信号OS1、OS2が、バッファー回路BA3、BA4によりバッファリングされて、クロック信号CK1、CK2として出力される。時間デジタル変換回路20は、クロック信号CK1、CK2を用いて、時間をデジタル値DQに変換する。具体的には信号STAと信号STPの遷移タイミングの時間差をデジタル値DQに変換する。
そして同期化回路110は、クロック信号CK1とクロック信号CK2の位相同期を行う。例えば同期化回路110は、クロック信号CK1とクロック信号CK2を位相同期タイミング毎(所与のタイミング毎)に位相同期させる。具体的には、クロック信号CK1、CK2の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。
図21に同期化回路110の第1の構成例を示し、図22に同期化回路110の動作を説明する信号波形図を示す。この同期化回路110は、発振回路101での発振信号OS1(第1の発振信号)と発振回路102での発振信号OS2(第2の発振信号)の位相同期を行う。例えば同期化回路110は、発振信号OS1と発振信号OS2を位相同期タイミング毎に位相同期させる。例えば図22において、位相同期タイミングTMAで発振信号OS1、OS2を位相同期させ、次の位相同期タイミングTMBでも発振信号OS1、OS2を位相同期させる。その次の位相同期タイミングでも同様である。この位相同期により、位相同期タイミングにおいて発振信号OS1、OS2の位相が揃うようになる。
更に具体的には同期化回路110は、クロック信号CK1の遷移タイミングとクロック信号CK2の遷移タイミングを、位相同期タイミング毎に一致させる位相同期を行う。例えば図22の位相同期タイミングTMAで、同期化回路110による位相同期が行われることで、クロック信号CK1、CK2の遷移タイミング(エッジ)が一致するようになる。また位相同期タイミングTMBで、同期化回路110による位相同期が行われることで、クロック信号CK1、CK2の遷移タイミングが一致するようになる。
また同期化回路110は、図21に示すように、発振回路101の発振ループLP1(第1の発振ループ)と発振回路102の発振ループLP2(第2の発振ループ)を、位相同期タイミング毎に電気的に接続する。例えば同期化回路110は、発振回路101が含む発振用のバッファー回路BA1(第1のバッファー回路)の出力ノードNA1と、発振回路102が含む発振用のバッファー回路BA2(第2のバッファー回路)の出力ノードNA2を接続する。
具体的には同期化回路110は、クロック信号CK1、CK2の一方のクロック信号に基づいてカウント動作を行うカウンター112を含む。図21ではカウンター112は例えばクロック信号CK1に基づいてカウント動作を行っている。そして同期化回路110は、カウンター112のカウント値が、所与の設定値に達する毎に位相同期を行う。この設定値は、例えば図22の位相同期タイミングTMAと位相同期タイミングTMBの間のクロック信号CK1(又はクロック信号CK2)のクロック数に対応する値である。
更に具体的には同期化回路110は、発振回路101の発振ループLP1と発振回路102の発振ループLP2を電気的に接続するスイッチ回路SWAを含む。スイッチ回路SWAはカウンター112からの信号CTAに基づいてオンになり、発振ループLP1と発振ループLP2を電気的に接続する。例えば図22に示すように信号CTAは、位相同期タイミング毎にアクティブ(例えばHレベル)になるパルス信号であり、信号CTAがアクティブになると、スイッチ回路SWAがオンになる。具体的には、カウンター112は、カウント値が設定値に達すると信号CTAをアクティブにし、これによりスイッチ回路SWAがオンになる。その後にカウンター112のカウント値はリセットされる。
なお図21において、スイッチ回路SWAがオンになった時に、発振信号OS1と発振信号OS2の位相がちょうど180度だけずれていた場合には、発振が停止してしまう問題が生じるおそれがある。
そこで同期化回路110では、発振回路101、102の一方の発振回路を起動し、一方の発振回路の起動後の位相同期タイミング(例えば初回の位相同期タイミング)で、他方の発振回路を起動することが望ましい。例えば図21では、発振回路101を起動し、発振回路101の起動後の位相同期タイミングで、発振回路102を起動する。発振回路101の起動は、例えば発振回路101に設けられた不図示の種回路により実現できる。そして発振回路101の起動後の位相同期タイミングで、スイッチ回路SWAがオンになることで、発振回路101での発振信号OS1が発振回路102の発振ループLP2に伝達される。そして、伝達された発振信号OS1が種信号となって、発振回路102の発振が起動する。このようにすれば、上記のような発振が停止してしまう問題が発生するのを防止できる。
なお図21の変形例として、発振回路101、102の一方の発振回路の発振信号を、他方の発振回路の発振ループに位相同期タイミング毎に伝達するような構成を採用してもよい。即ち、スイッチ回路SWAにより発振ループLP1と発振ループLP2を接続(双方向接続)するのではなく、一方の発振回路の発振信号を他方の発振回路に伝達することで、位相の同期化を実現してもよい。
図23に同期化回路110の第2の構成例を示す。図23では同期化回路110としてPLL回路120を用いている。即ち図23の回路装置10は、時間デジタル変換回路20とPLL回路120を含む。時間デジタル変換回路20は、発振子XTAL1を用いて生成されたクロック周波数f1のクロック信号CK1と、発振子XTAL2を用いて生成されたクロック周波数f2のクロック信号CK2とが入力され、クロック信号CK1、CK2を用いて時間をデジタル値に変換する。そしてPLL回路120は、クロック信号CK1とクロック信号CK2の位相同期を行う。
具体的にはPLL回路120は、クロック周波数f1とクロック周波数f2の周波数差が、時間デジタル変換の分解能に対応する周波数差になるように、クロック信号CK1、CK2の位相同期を行う。例えば、本実施形態での時間デジタル変換の分解能は、Δt=|1/f1−1/f2|=|f1−f2|/(f1×f2)と表すことができる。PLL回路120は、クロック周波数f1、f2の周波数差|f1−f2|が、時間デジタル変換の分解能Δt=|f1−f2|/(f1×f2)に対応する周波数差になるように、クロック信号CK1、CK2の位相同期を行う。
具体的には図23に示すように、PLL回路120は、分周回路122、124(第1、第2の分周回路)と、位相検出器126(位相比較器)を含む。分周回路122は、クロック信号CK1を分周して、分周クロック信号DCK1(第1の分周クロック信号)を出力する。具体的には、クロック信号CK1のクロック周波数f1を1/Nにする分周を行って、クロック周波数がf1/Nとなる分周クロック信号DCK1を出力する。
分周回路124は、クロック信号CK2を分周して、分周クロック信号DCK2(第2の分周クロック信号)を出力する。具体的には、クロック信号CK2のクロック周波数f2を1/Mにする分周を行って、クロック周波数がf2/Mとなる分周クロック信号DCK2を出力する。例えば回路装置10は発振回路102を含み、この発振回路102は、発振子XTAL2を発振させて、クロック信号CK2を生成し、分周回路124に出力する。そして位相検出器126は、分周クロック信号DCK1と分周クロック信号DCK2の位相比較を行う。
また回路装置10は発振回路101を含み、発振回路101は、PLL回路120の位相検出器126の位相比較結果に基づき制御されて、発振子XTAL1を発振させる。この発振回路101は例えばPLL回路120の構成要素でもある。具体的には発振回路101は、例えば電圧制御で発振周波数が制御される電圧制御型の発振回路(VCXO)である。そしてPLL回路120は、チャージポンプ回路128を含んでおり、位相検出器126は、位相比較結果である信号PQをチャージポンプ回路128に出力する。信号PQは、例えばアップ/ダウン信号であり、チャージポンプ回路128は、この信号PQに基づく制御電圧VCを、発振回路101に出力する。例えばチャージポンプ回路128はループフィルターを含んでおり、このループフィルターにより、信号PQであるアップ/ダウン信号を制御電圧VCに変換する。発振回路101は、制御電圧VCに基づいて発振周波数が制御される発振子XTAL1の発振動作を行って、クロック信号CK1を生成する。例えば発振回路101は可変容量回路を有しており、制御電圧VCに基づいて可変容量回路の容量値が制御されることで、発振周波数が制御される。
図23の第2の構成例によれば、PLL回路120を有効利用して、クロック信号CK1、CK2の位相同期を実現できる。即ち、図22と同様に、位相同期タイミング毎にクロック信号CK1、CK2の遷移タイミングを一致させる位相同期を実現できる。
以上のように回路装置10に同期化回路110を設ければ、位相同期タイミング毎にクロック信号CK1、CK2の遷移タイミングを一致させることが可能になる。従って、位相同期タイミングでのクロック信号CK1、CK2の遷移タイミングの時間差に起因する誤差を、最小限にできる。従って、この時間差に起因してシステム的に発生する誤差を十分に低減して、精度の向上等を図れるようになる。
例えば前述の特許文献4の従来手法では、エッジ一致検出回路により、第1、第2のクロックパルスのエッジの一致を検出し、エッジの一致が検出されたことを条件に、時間計測を開始する。しかしながら、この従来手法では、第1、第2のクロックパルスのエッジの一致が検出されない限り、時間計測を開始できないため、時間計測の開始が遅れてしまい、時間デジタル変換の変換時間が長くなってしまうという第1の問題点がある。また第1、第2のクロックパルスのクロック周波数の関係が、同期点においてエッジが一致しないような周波数の関係である場合には、偶然でしかエッジが一致しないようになり、時間デジタル変換の実現が困難になるという第2の問題点がある。更に第1、第2のクロックパルスのエッジの一致検出に誤差がある場合には、その誤差が原因で精度が低下してしまうという第3の問題点がある。
これに対して本実施形態では、図20に示すような同期化回路110を設けることで、位相同期タイミング毎に、強制的にクロック信号CK1、CK2の遷移タイミングを一致させることができる。従って、位相同期タイミングの後に、直ぐに時間デジタル変換処理を開始できるため、従来手法の上述の第1の問題点を解消できる。また本実施形態によれば、クロック信号CK1、CK2のクロック周波数の関係が、遷移タイミングが一致しないような周波数の関係である場合にも、同期化回路110により、位相同期タイミング毎に強制的にクロック信号CK1、CK2の遷移タイミングが一致するようになる。従って、従来手法の第2の問題点を解消できる。またクロック信号CK1、CK2の遷移タイミングが位相同期タイミング毎に一致することで、クロック信号CK1、CK2の遷移タイミングのずれに起因する変換誤差を低減でき、従来手法の第3の問題点も解消できる。
5.物理量測定装置、電子機器、移動体
図24に本実施形態の物理量測定装置400の構成例を示す。物理量測定装置400は、本実施形態の回路装置10と、クロック信号CK1を生成するための発振子XTAL1(第1の発振子、第1の振動片)と、クロック信号CK2を生成するための発振子XTAL2(第2の発振子、第2の振動片)を含む。また物理量測定装置400は、回路装置10、発振子XTAL1、XTAL2が収容されるパッケージ410を含むことができる。パッケージ410は、例えばベース部412とリッド部414により構成される。ベース部412は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部414は、ベース部412に接合される例えば平板状等の部材である。ベース部412の例えば底面には外部機器と接続するための外部接続端子(外部電極)が設けられている。ベース部412とリッド部414により形成される内部空間(キャビティー)に、回路装置10、発振子XTAL1、XTAL2が収容される。そしてリッド部414により密閉することで、回路装置10、発振子XTAL1、XTAL2がパッケージ410内に気密に封止される。
図24に本実施形態の物理量測定装置400の構成例を示す。物理量測定装置400は、本実施形態の回路装置10と、クロック信号CK1を生成するための発振子XTAL1(第1の発振子、第1の振動片)と、クロック信号CK2を生成するための発振子XTAL2(第2の発振子、第2の振動片)を含む。また物理量測定装置400は、回路装置10、発振子XTAL1、XTAL2が収容されるパッケージ410を含むことができる。パッケージ410は、例えばベース部412とリッド部414により構成される。ベース部412は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部414は、ベース部412に接合される例えば平板状等の部材である。ベース部412の例えば底面には外部機器と接続するための外部接続端子(外部電極)が設けられている。ベース部412とリッド部414により形成される内部空間(キャビティー)に、回路装置10、発振子XTAL1、XTAL2が収容される。そしてリッド部414により密閉することで、回路装置10、発振子XTAL1、XTAL2がパッケージ410内に気密に封止される。
回路装置10と発振子XTAL1、XTAL2は、パッケージ410内に実装される。そして発振子XTAL1、XTAL2の端子と、回路装置10(IC)の端子(パッド)は、パッケージ410の内部配線により電気的に接続される。回路装置10には、発振子XTAL1、XTAL2を発振させるための発振回路101、102が設けられ、これらの発振回路101、102により発振子XTAL1、XTAL2を発振させることで、クロック信号CK1、CK2が生成される。
例えば前述の特許文献4の従来手法では、第1、第2の発振回路は第1、第2の水晶発振器に設けられており、回路装置は第1、第2の発振回路を内蔵していない。このため同期化回路110による第1、第2のクロック信号の位相同期を実現することはできない。また第1、第2の発振回路に共通する制御処理を、回路装置において実行することができないという不利点がある。
なお、物理量測定装置400の構成としては種々の変形実施が可能である。例えばベース部412が、平板状の形状であり、リッド部414が、その内側に凹部が形成されるような形状であってもよい。またパッケージ410内での回路装置10、発振子XTAL1、XTAL2の実装形態や配線接続などについても種々の変形実施が可能である。また発振子XTAL1、XTAL2は完全に別体に構成されている必要は無く、1つの部材に形成された第1、第2の発振領域であってもよい。また物理量測定装置400(パッケージ410)に3つ以上の発振子を設けてもよい。この場合には回路装置10に、それに対応する3つ以上の発振回路を設ければよい。
図25に、本実施形態の回路装置10を含む電子機器500の構成例を示す。この電子機器500は、本実施形態の回路装置10、発振子XTAL1、XTAL2、処理部520を含む。また通信部510、操作部530、表示部540、記憶部550、アンテナANTを含むことができる。回路装置10と発振子XTAL1、XTAL2により物理量測定装置400が構成される。なお電子機器500は図25の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
電子機器500としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器(超音波測定装置、脈波計、血圧測定装置等)、車載機器(自動運転用の機器等)、基地局又はルーター等のネットワーク関連機器、頭部装着型表示装置や時計関連機器などのウェアラブル機器、印刷装置、投影装置、ロボット、携帯情報端末(スマートフォン、携帯電話機、携帯型ゲーム装置、ノートPC又はタブレットPC等)、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などの種々の機器を想定できる。
通信部510(無線回路)は、アンテナANTを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部520は、電子機器500の制御処理や、通信部510を介して送受信されるデータの種々のデジタル処理などを行う。また処理部520は、物理量測定装置400で測定された物理量情報を用いた種々の処理を行う。この処理部520の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。
操作部530は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部540は、各種の情報を表示するものであり、液晶や有機ELなどのディスプレイにより実現できる。なお操作部530としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部530及び表示部540の機能を兼ねることになる。記憶部550は、データを記憶するものであり、その機能はRAMやROMなどの半導体メモリーやHDD(ハードディスクドライブ)などにより実現できる。
図26に、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置(発振器)は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器(車載機器)を備えて、地上や空や海上を移動する機器・装置である。図26は移動体の具体例としての自動車206を概略的に示している。自動車206(移動体)には、本実施形態の回路装置と発振子を有する物理量測定装置(不図示)が組み込まれる。制御装置208は、この物理量測定装置に測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車206の周囲の物体の距離情報が測定された場合に、制御装置208は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置208は、例えば車体207の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪209のブレーキを制御する。なお本実施形態の回路装置や物理量測定装置が組み込まれる機器は、このような制御装置208には限定されず、自動車206等の移動体に設けられる種々の機器(車載機器)に組み込むことが可能である。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(クロックサイクル指定情報等)と共に記載された用語(クロックサイクル指定値等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、物理量測定装置、電子機器、移動体の構成・動作や、時間デジタル変換処理、第1、第2の信号の生成処理、バイナリーサーチによる探索処理、位相比較処理、クロックサイクル指定情報の更新処理等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
STA、STP…第1、第2の信号、CK1、CK2…第1、第2のクロック信号、
XTAL1、XTAL2…第1、第2の発振子、
f1、f2…第1、第2のクロック周波数、Δt…分解能、
CIN…クロックサイクル指定値(クロックサイクル指定情報)、
CCT…クロックサイクル値、DQ…デジタル値、
TDF…時間差、TR…クロック間時間差、TMA、TMB…位相同期タイミング、
TP、TP1〜TP4…更新期間、
OS1、OS2…発振信号、LP1、LP2…発振ループ、
10…回路装置、20…時間デジタル変換回路、
21、22…第1、第2の位相検出器、30…処理部、31…出力コード生成部、
32…スタート信号出力部、41、42…カウンター、
101、102…第1、第2の発振回路、110…同期化回路、
112…カウンター、120…PLL回路、122、124…第1、第2の分周回路、
126…位相検出器、128…チャージポンプ回路、
206…自動車(移動体)、207…車体、208…制御装置、209…車輪、
400…物理量測定装置、410…パッケージ、412…ベース部、414…リッド部、
500…電子機器、510…通信部、520…処理部、530…操作部、
540…表示部、550…記憶部
XTAL1、XTAL2…第1、第2の発振子、
f1、f2…第1、第2のクロック周波数、Δt…分解能、
CIN…クロックサイクル指定値(クロックサイクル指定情報)、
CCT…クロックサイクル値、DQ…デジタル値、
TDF…時間差、TR…クロック間時間差、TMA、TMB…位相同期タイミング、
TP、TP1〜TP4…更新期間、
OS1、OS2…発振信号、LP1、LP2…発振ループ、
10…回路装置、20…時間デジタル変換回路、
21、22…第1、第2の位相検出器、30…処理部、31…出力コード生成部、
32…スタート信号出力部、41、42…カウンター、
101、102…第1、第2の発振回路、110…同期化回路、
112…カウンター、120…PLL回路、122、124…第1、第2の分周回路、
126…位相検出器、128…チャージポンプ回路、
206…自動車(移動体)、207…車体、208…制御装置、209…車輪、
400…物理量測定装置、410…パッケージ、412…ベース部、414…リッド部、
500…電子機器、510…通信部、520…処理部、530…操作部、
540…表示部、550…記憶部
Claims (14)
- 第1のクロック周波数の第1のクロック信号と、前記第1のクロック周波数とは異なる第2のクロック周波数の第2のクロック信号とが入力され、第1の信号と第2の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路を含み、
前記時間デジタル変換回路は、
前記第1のクロック周波数と前記第2のクロック周波数の周波数差に対応する分解能で、前記第1の信号と前記第2の信号の遷移タイミングの前記時間差に対応する前記デジタル値を、バイナリーサーチにより求めることを特徴とする回路装置。 - 請求項1に記載の回路装置において、
前記時間デジタル変換回路は、
前記時間差に対応する前記デジタル値の各ビットを、上位ビットから下位ビットへと順次に前記バイナリーサーチにより求めることを特徴とする回路装置。 - 請求項1又は2に記載の回路装置において、
前記時間デジタル変換回路は、
第iの更新期間では、前記第1のクロック信号のk番目のクロックサイクルで、前記第1の信号の信号レベルを遷移させ、前記第1の信号に対応して信号レベルが遷移する前記第2の信号と、前記第2のクロック信号との位相比較を行い、位相比較の結果に基づいて、第i+1の更新期間での前記バイナリーサーチの探索範囲を設定することを特徴とする回路装置。 - 請求項3に記載の回路装置において、
前記時間デジタル変換回路は、
前記第iの更新期間での前記第2の信号と前記第2のクロック信号の位相比較により、前記第2の信号の方が前記第2のクロック信号よりも位相が遅れていると判断した場合には、前記第i+1の更新期間では、前記第1のクロック信号のm番目(m>k)のクロックサイクルで、前記第1の信号の信号レベルを遷移させ、
前記第iの更新期間での前記第2の信号と前記第2のクロック信号の位相比較により、前記第2の信号の方が前記第2のクロック信号よりも位相が進んでいると判断した場合には、前記第i+1の更新期間では、前記第1のクロック信号のn番目(n<k)のクロックサイクルで、前記第1の信号の信号レベルを遷移させることを特徴とする回路装置。 - 請求項1乃至4のいずれか一項に記載の回路装置において、
前記時間デジタル変換回路は、
時間デジタル変換の分解能をΔtとし、前記第1の信号と前記第2の信号の遷移タイミングの前記時間差をTDFとした場合に、p×Δt≦TDF≦q×Δtを満たすp、q(q>p)を、前記バイナリーサーチにより求めることを特徴とする回路装置。 - 請求項1乃至5のいずれか一項に記載の回路装置において、
前記時間デジタル変換回路は、
時間デジタル変換の分解能をΔtとし、前記第1の信号と第2の信号の遷移タイミングの前記時間差をTDFとした場合に、r×Δt≦TDF≦(r+1)×Δtを満たすrを、前記バイナリーサーチにより求めることを特徴とする回路装置。 - 請求項1乃至6のいずれか一項に記載の回路装置において、
前記第1のクロック信号は、第1の発振子を用いて生成されるクロック信号であり、前記第2のクロック信号は、第2の発振子を用いて生成されるクロック信号であることを特徴とする回路装置。 - 請求項1乃至7のいずれか一項に記載の回路装置において、
前記時間デジタル変換回路は、
前記第2の信号及び前記第2のクロック信号の一方の信号に基づき他方の信号をサンプリングすることで、前記第2の信号と前記第2のクロック信号との位相比較を行うことを特徴とする回路装置。 - 請求項1乃至8のいずれか一項に記載の回路装置において、
前記時間デジタル変換回路は、
前記時間差に対応する前記デジタル値の下位ビット側を求める際に、前記第1の信号の信号レベルを遷移させる前記第1のクロック信号のクロックサイクルを指定するクロックサイクル指定値を、前記第2の信号と前記第2のクロック信号の位相比較の結果に応じて、所与の値だけ増加又は減少させる更新を行うことを特徴とする回路装置。 - 請求項1乃至9のいずれか一項に記載の回路装置において、
前記第1のクロック信号と前記第2のクロック信号の位相同期を行う同期化回路を含むことを特徴とする回路装置。 - 請求項10に記載の回路装置において、
前記同期化回路は、
前記第1のクロック信号と前記第2のクロック信号を位相同期タイミング毎に位相同期させることを特徴とする回路装置。 - 請求項1乃至11のいずれか一項に記載の回路装置と、
前記第1のクロック信号を生成するための第1の発振子と、
前記第2のクロック信号を生成するための第2の発振子と、
を含むことを特徴とする物理量測定装置。 - 請求項1乃至11のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
- 請求項1乃至11のいずれか一項に記載の回路装置を含むことを特徴とする移動体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016187915A JP2018056678A (ja) | 2016-09-27 | 2016-09-27 | 回路装置、物理量測定装置、電子機器及び移動体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016187915A JP2018056678A (ja) | 2016-09-27 | 2016-09-27 | 回路装置、物理量測定装置、電子機器及び移動体 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018056678A true JP2018056678A (ja) | 2018-04-05 |
Family
ID=61837120
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016187915A Pending JP2018056678A (ja) | 2016-09-27 | 2016-09-27 | 回路装置、物理量測定装置、電子機器及び移動体 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2018056678A (ja) |
-
2016
- 2016-09-27 JP JP2016187915A patent/JP2018056678A/ja active Pending
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