CN107870555B - 电路装置、物理量测量装置、电子设备和移动体 - Google Patents

电路装置、物理量测量装置、电子设备和移动体 Download PDF

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Abstract

电路装置、物理量测量装置、电子设备和移动体，能够在DLL电路中减少延迟元件的延迟时间的偏差。电路装置包含DLL电路和调整电路。DLL电路具有多个延迟元件，输入使用第1振荡元件生成的第1时钟频率的第1时钟信号。调整电路输入来自DLL电路的延迟元件的延迟时钟信号、和使用第2振荡元件生成且频率比第1时钟频率低的第2时钟频率的第2时钟信号，使用第1时钟频率与第2时钟频率的频率差，调整DLL电路的延迟元件的延迟量。

Description

电路装置、物理量测量装置、电子设备和移动体
技术领域
本发明涉及电路装置、物理量测量装置、电子设备和移动体等。
背景技术
以往，已知有对时钟信号的1个周期进行分割来生成多相的时钟信号的DLL电路。在DLL电路中，将时钟信号输入到具有多级延迟元件的延迟电路，以使该输入时钟信号与延迟电路的输出时钟信号的相位差成为时钟信号的1个周期的方式，锁定延迟电路的延迟时间。
此外，以往已知具有时间数字转换电路的电路装置。时间数字转换电路将时间转换为数字值。作为具有这样的时间数字转换电路的电路装置的现有例，例如已知有专利文献1～3所公开的现有技术。
在专利文献1～3的现有技术中，使用所谓的游标延迟电路实现了时间数字转换。在游标延迟电路中，使用作为半导体元件的延迟元件来实现时间数字转换。
专利文献1：日本特开2007-110370号公报
专利文献2：日本特开2009-246484号公报
专利文献3：日本特开2010-119077号公报
在上述DLL电路中，优选的是，各延迟级的延迟时间是准确的。例如，在上述时间数字转换中，延迟元件中的延迟时间越准确，越能够提高时间数字转换的精度。
但是，在现有的DLL电路中，统一调整了时钟信号的1个周期的延迟。因此，存在如下课题：由于作为半导体元件的延迟元件的偏差(例如工艺偏差、温度依存的偏差、电压依存的偏差等)而使各延迟级的延迟时间发生偏差。例如在时间数字转换中想要测量微小时间的情况下，需要生成微小的延迟时间，而相对于该微小的延迟时间，偏差的影响相对增大，导致转换变得不准确。
发明内容
根据本发明的几个方式，能够提供一种能够在DLL电路中减少延迟元件的延迟时间的偏差的电路装置、物理量测量装置、电子设备和移动体等。
本发明正是为了解决上述课题中的至少一部分而完成的，可作为以下形式或方式来实现。
本发明的一个方式涉及电路装置，该电路装置包含：DLL(Delay Locked Loop：延迟锁定环)电路，其具有多个延迟元件，输入使用第1振荡元件生成的第1时钟频率的第1时钟信号；以及调整电路，其输入来自所述DLL电路的所述延迟元件的延迟时钟信号、和使用第2振荡元件生成且频率比所述第1时钟频率低的第2时钟频率的第2时钟信号，使用所述第1时钟频率与所述第2时钟频率的频率差，调整所述DLL电路的所述延迟元件的延迟量。
根据本发明的一个方式，使用第1时钟频率与第2时钟频率的频率差，调整DLL电路的延迟元件的延迟量。由此，与以往那样将DLL电路整体的延迟时间统一调整成为时钟信号的1个周期的方法相比，能够用频率差调整DLL电路内的延迟元件的延迟量，能够减少由于半导体工艺等的偏差而引起的延迟元件中的延迟时间的偏差。
此外，在本发明的一个方式中，也可以是，所述调整电路使用所述第1时钟信号与所述第2时钟信号的转变时刻的时间差，调整所述DLL电路的所述多个延迟元件的延迟量。
第1时钟信号与第2时钟信号的转变时刻的时间差每次增长与频率差对应的时间差。根据本发明的一个方式，通过使用该转变时刻的时间差调整多个延迟元件的延迟量，能够使用第1时钟频率与第2时钟频率的频率差来调整延迟量。
此外，在本发明的一个方式中，也可以是，在所述第1时钟信号与所述第2时钟信号的相位同步时刻后，所述调整电路使用所述第2时钟信号的第i转变时刻处的信号电平的转变，调整所述多个延迟元件的第i延迟元件的延迟量，其中，i为1以上的整数。
如上所述，第1时钟信号与第2时钟信号的转变时刻的时间差每次增长与频率差对应的时间差。根据本发明的一个方式，通过使用第2时钟信号的第i转变时刻处的信号电平的转变来调整第i延迟元件的延迟量，能够将到第i延迟元件为止的各延迟元件中的延迟量调整成与时间差对应的延迟量，该时间差与频率差对应。
此外，在本发明的一个方式中，也可以是，所述调整电路使用所述第2时钟信号的所述第i转变时刻后的第j转变时刻的信号电平的转变，调整所述多个延迟元件的第j延迟元件的延迟量，其中，j为比i大的整数。
这样，不仅使用第i转变时刻处的信号电平的转变，还使用第j转变时刻处的信号电平的转变来调整延迟量，由此多个延迟时钟信号中的、通过反馈对延迟时间进行调整的延迟时钟信号的个数增加，能够得到更准确的延迟时钟信号。
此外，在本发明的一个方式中，也可以是，在设与所述频率差对应的时间差为Δt的情况下，所述调整电路将所述多个延迟元件的第1～第k延迟元件的延迟量调整为与k×Δt对应的延迟量，其中，k为1以上的整数。
在现有的DLL电路中，调整成了使多个延迟元件的延迟量整体上成为时钟信号的1个周期，但根据本发明的一个方式，将多个延迟元件的第1～第k延迟元件的延迟量调整为与k×Δt对应的延迟量。由此，能够减少半导体工艺等的偏差对第1～第k延迟元件的延迟量的影响。
此外，在本发明的一个方式中，也可以是，所述DLL电路输入所述第1时钟信号，输出利用所述多个延迟元件使所述第1时钟信号延迟而生成的多个延迟时钟信号，所述调整电路进行所述延迟时钟信号与所述第2时钟信号之间的相位比较，根据所述相位比较的结果，调整所述DLL电路的所述延迟元件的延迟量。
根据本发明的一个方式，在由多个延迟元件延迟后的第1时钟信号(多个延迟时钟信号)与第2时钟信号之间进行相位比较，根据该相位比较的结果，调整延迟元件的延迟量。通过进行这样的基于相位比较的调整，能够实现使用了第1时钟频率与第2时钟频率的频率差的延迟元件的延迟量的调整。
此外，在本发明的一个方式中，也可以是，在设所述DLL电路的所述多个延迟元件的个数为n个的情况下，所述调整电路调整m个延迟元件的延迟量，其中，n为3以上的整数，m为1以上n以下的整数。
这样，在本发明的一个方式中，能够调整DLL电路的多个延迟元件中的任意个数(m个)的延迟元件的延迟量。调整延迟量的延迟元件的个数越增加，越不易受到半导体工艺等造成的偏差的影响，越能够提高各延迟时钟信号的延迟时间的精度。另一方面，调整延迟量的延迟元件的个数越减少，越能够削减调整电路的电路规模。
此外，在本发明的一个方式中，也可以是，所述调整电路调整与所述延迟元件对应地设置的可变电容式电容器的电容值、和与所述延迟元件对应地设置的可变电流源的电流值中的至少一个。
这样，通过调整与延迟元件对应地设置的可变电容式电容器的电容值、和与延迟元件对应地设置的可变电流源的电流值中的至少一个，能够调整延迟元件的延迟量。
此外，在本发明的一个方式中，也可以是，电路装置包含相位比较电路，根据所述第1时钟信号来生成第1信号，所述相位比较电路进行第2信号、与由所述DLL电路对所述第1时钟信号进行延迟后的所述多个延迟时钟信号之间的相位比较。
这样，通过进行第2信号、与由DLL电路对第1时钟信号进行延迟后的多个延迟时钟信号之间的相位比较，能够对根据第1时钟信号而生成的第1信号、与第2信号的时间差进行时间数字转换。在本发明的一个方式中，由于使用第1时钟频率和第2时钟频率的频率差对DLL电路的延迟元件的延迟量进行了调整，所以能够实现高性能的时间数字转换。
此外，在本发明的一个方式中，也可以是，电路装置包含作为所述DLL电路的复制电路的延迟电路、和相位比较电路，所述延迟电路输入第1信号，使所述第1信号延迟而输出多个延迟信号，所述相位比较电路进行第2信号、与来自所述延迟电路的多个延迟信号之间的相位比较。
这样，利用作为DLL电路的复制电路的延迟电路进行延迟第1信号后的多个延迟信号与第2信号之间的相位比较，由此能够对第1信号与第2信号的时间差进行时间数字转换。在本发明的一个方式中，DLL电路的延迟元件的延迟量使用第1时钟频率与第2时钟频率的频率差进行调整，利用作为其复制电路的延迟电路使第1信号延迟，所以能够实现高性能的时间数字转换。
此外，在本发明的一个方式中，也可以是，电路装置包含：选择器，其将所述第1时钟信号和第1信号中的任意一个输入到所述DLL电路；以及相位比较电路，所述选择器在第1期间内选择所述第1时钟信号，在第2期间内选择所述第1信号，所述相位比较电路进行所述第2期间内的来自所述DLL电路的所述多个延迟时钟信号、与第2信号之间的相位比较。
这样，通过进行在第2期间内由DLL电路对第1信号进行延迟后的多个延迟时钟信号、与第2信号之间的相位比较，能够对第1信号与第2信号的时间差进行时间数字转换。在本发明的一个方式中，由于使用第1时钟频率和第2时钟频率的频率差对DLL电路的延迟元件的延迟量进行了调整，所以能够实现高性能的时间数字转换。
此外，本发明的其他方式涉及物理量测量装置，该物理量测量装置包含：上述任意一项所述的电路装置；所述第1振荡元件，其用于生成所述第1时钟信号；以及所述第2振荡元件，其用于生成所述第2时钟信号。
此外，另外，本发明的另一其他方式涉及电子设备，该电子设备包含上述任意一项所述的电路装置。
另外，本发明的另一其他方式涉及移动体，该移动体包含上述任意一项所述的电路装置。
附图说明
图1是本实施方式的电路装置的结构例。
图2是说明使用了时钟频率差的延迟量的调整方法的图。
图3是延迟元件的第1详细结构例。
图4是延迟元件的第2详细结构例。
图5是延迟元件的第3详细结构例。
图6是延迟元件的第4详细结构例。
图7是调整电路的第1详细结构例。
图8是调整电路的第2详细结构例。
图9是电路装置的第1详细结构例。
图10是示出第1信号与第2信号的关系的图。
图11是示出使用了第1信号、第2信号的物理量测量的例子的图。
图12是时间数字转换电路的第1详细结构例。
图13是说明时间数字转换电路的第1详细结构例的动作的时序图。
图14是电路装置的第2详细结构例。
图15是时间数字转换电路的第2详细结构例。
图16是说明时间数字转换电路的第2详细结构例的动作的时序图。
图17是时间数字转换电路的第3详细结构例。
图18是说明时间数字转换电路的第3详细结构例的动作的时序图。
图19是说明时间数字转换电路的第3详细结构例在第2期间内的动作的时序图。
图20是包含本实施方式的电路装置的物理量测量装置的结构例。
图21是包含本实施方式的电路装置的电子设备的结构例。
图22是包含本实施方式的电路装置的移动体的例子。
标号说明
10：电路装置；20：时间数字转换电路；30：DLL电路；40：调整电路；41：缓冲电路；42：变容二极管；43：电容器电路；44：晶体管；45：电流镜电路；51：相位比较电路；52：电荷泵电路；53：环路滤波器；55：相位比较电路；56：输出电路；60：控制电路；70：相位比较电路；80：延迟电路；90：选择器；101：第1振荡电路；102：第2振荡电路；110：同步电路；206：汽车(移动体)；207：车体；208：控制装置；209：车轮；400：物理量测量装置；410：封装；412：基座部；414：盖部；500：电子设备；510：通信部；520：处理部；530：操作部；540：显示部；550：存储部；CK1：第1时钟信号；CK2：第2时钟信号；DCK1～DCKn：延迟时钟信号；DE1～DEn：延迟元件；DR1～DRn：延迟元件；DSTA1～DSTAn：延迟信号；STA：第1信号；STP：第2信号；TA：第1期间；TB：第2期间；XTAL1：第1振荡元件；XTAL2：第2振荡元件；f1：第1时钟频率；f2：第2时钟频率。
具体实施方式
以下，针对本发明的优选实施方式详细地进行说明。另外，以下说明的本实施方式并非对权利要求书中记载的本发明的内容进行不当限定，在本实施方式中说明的所有结构并非都必须是本发明的解决手段。
1.电路装置
图1是本实施方式的电路装置10的结构例。电路装置10包含DLL电路30(DLL：DelayLocked Loop：延迟锁相环)、调整电路40、第1振荡电路101和第2振荡电路102。电路装置10例如通过集成电路装置(IC)来实现。另外，电路装置10不限于图1的结构，可以实施省略其中一部分结构要素(例如振荡电路101、102)或追加其他结构要素等各种变形。
DLL电路30具有多个延迟元件。将使用第1振荡元件XTAL1而生成的第1时钟频率f1的第1时钟信号CK1输入到DLL电路30。
具体而言，多个延迟元件是第1～第n延迟元件DE1～DEn。n为3以上的整数。时钟信号CK1被输入到第1延迟元件DE1，串联连接的第1～第n延迟元件DE1～DEn使时钟信号CK1依次延迟而输出第1～第n延迟时钟信号DCK1～DCKn。
将来自DLL电路30的延迟元件的延迟时钟信号、和使用第2振荡元件XTAL2而生成的第2时钟频率f2的第2时钟信号CK2输入到调整电路40。第2时钟频率f2是比第1时钟频率f1低的频率。调整电路40使用第1时钟频率f1与第2时钟频率f2的频率差|f1－f2|，调整DLL电路30的延迟元件的延迟量。
即，将延迟时钟信号DCK1～DCKn中的至少1个延迟时钟信号作为来自延迟元件的延迟时钟信号，输入到调整电路40。另外，图1中示出将延迟时钟信号DCK1～DCKn全部输入到调整电路40的情况，但不限于此，将延迟时钟信号DCK1～DCKn中的任意1个或任意多个延迟时钟信号输入到调整电路40即可。例如在将第i延迟时钟信号DCKi输入到调整电路40的情况下，调整电路40根据延迟时钟信号DCKi和时钟信号CK2，调整延迟元件的延迟量。例如，通过调整延迟元件DE1～Dei中的至少1个延迟元件的延迟量，调整延迟时钟信号DCKi的延迟时间。i为1以上n以下的整数。
图2是说明使用了时钟频率差的延迟量的调整方法的图。在t0，时钟信号CK1、CK2的转变时刻(信号的逻辑电平发生变化的时刻。相位)一致。然后，在t1、t2、t3……，时钟信号CK1、CK2的转变时刻的时间差即时钟间时间差TR(相位差)如Δt、2Δt、3Δt这样逐渐增长。在图2中，用TR的宽度的脉冲信号表示时钟间时间差。
而且，在本实施方式的延迟量的调整中，例如使用多个振荡元件，使用其时钟频率差调整延迟时钟信号的延迟时间。即，在设时钟信号CK1、CK2的时钟频率为f1、f2的情况下，电路装置10调整延迟时钟信号的延迟时间，使得各级的延迟元件中的延迟时间成为与时钟频率f1、f2的频率差|f1－f2|对应的延迟时间。例如图2所示，使用游标卡尺的原理，调整延迟时钟信号的延迟时间。
由此，能够使用时钟频率f1、f2的频率差|f1－f2|，调整DLL电路30的延迟元件的延迟量。即，能够用频率差|f1－f2|调整DLL电路内的延迟元件的延迟量，而不是如现有的DLL电路那样将整体的延迟时间统一调整成时钟信号的1个周期。由此，能够减少延迟元件中的半导体工艺等的偏差的影响，能够使DLL电路生成的多相时钟信号(延迟时钟信号)的各相的延迟时间形成为高精度。
例如，在将本实施方式的DLL电路30用于时间数字转换的情况下，能够使用时钟频率f1、f2的频率差|f1－f2|，来设时刻间数字转换的分辨率。而且，由于减少了半导体工艺等的偏差的影响，所以能够实现时间数字转换的精度和分辨率等性能的提高等。
具体而言，调整电路40使用第1时钟信号CK1与第2时钟信号CK2的转变时刻的时间差，调整DLL电路30的多个延迟元件的延迟量。
即，作为时钟信号CK1、CK2的转变时刻的时间差的时钟间时间差TR如Δt、2Δt、3Δt这样每次增长Δt，所以能够使用该时钟间时间差TR，以使各级的延迟元件中的延迟时间为Δt的方式调整延迟量。该延迟量能够表示为Δt＝|1/f1－1/f2|＝|f1－f2|/(f1×f2)，成为与频率差|f1－f2|对应的延迟量。
此外，在第1时钟信号CK1和第2时钟信号CK2的相位同步时刻(t0)后，调整电路40使用第2时钟信号CK2的第i转变时刻(ti+i×Δt)的信号电平的转变，调整多个延迟元件的第i延迟元件DEi的延迟量。
此外，调整电路40使用第2时钟信号CK2的第i转变时刻后的第j转变时刻(tj+j×Δt)的信号电平的转变，调整多个延迟元件的第j延迟元件DEj的延迟量。j为j>i且n以下的整数。
即，调整电路40根据第2时钟信号CK2的第i转变时刻与第i延迟时钟信号DCKi的转变时刻的相位差，调整延迟元件DEi的延迟量。具体而言，将它们的转变时刻调整成一致(相位差变为零)。同样，调整电路40根据第2时钟信号CK2的第j转变时刻与第j延迟时钟信号DCKj的转变时刻的相位差，调整延迟元件DEj的延迟量。这里，信号电平的转变是指，时钟信号从第1逻辑电平转变为第2逻辑电平、或时钟信号从第2逻辑电平转变为第1逻辑电平。另外，图2中示出了使用时钟信号CK2的从低电平向高电平的转变来调整延迟量的情况。
这样，通过使用第2时钟信号CK2的第i、第j转变时刻的信号电平的转变来调整第i、第j延迟元件DEi、DEj的延迟量，能够进行使用了时钟频率f1、f2的频率差|f1－f2|的延迟量的调整。即，时钟信号CK1、CK2的转变时刻的时间差在每个转变时刻，逐个增加Δt，所以通过使用第i、第j转变时刻的信号电平的转变来调整第i、第j延迟元件DEi、DEj的延迟量，能够将到第i、第j延迟元件DEi、Dej为止的各延迟元件中的延迟量调整为Δt。此外，通过使用多个转变时刻的信号电平的转变进行调整，使多个延迟时钟信号中的通过反馈来调整延迟时间的延迟时钟信号的个数增加，能够得到更准确的(减少了半导体工艺等的偏差的影响的)延迟时钟信号。
这里，相位同步时刻是指时钟信号CK1、CK2的转变时刻(相位)一致(包含大体一致)的时刻。例如，在利用同步电路(图9的同步电路110)等对时钟信号CK1、CK2进行了同步的情况下，相位同步时刻是该同步电路等的同步时刻(相位比较器进行相位比较的时刻)。另外，时钟信号CK1、CK2可以不利用同步电路进行同步。在该情况下，例如相位比较器对时钟信号CK1、CK2的相位进行比较，判定为相位一致(时钟信号CK1、CK2的相位的前后关系调换)的时刻是相位同步时刻。
此外，在设与频率差|f1－f2|对应的时间差为Δt的情况下，调整电路40将多个延迟元件的第1～第k延迟元件DE1～DEk的延迟量调整为与k×Δt对应的延迟量。另外，k为1上且n以下的整数。即，在将第1延迟元件DE1的延迟量调整为与1×Δt对应的延迟量、或k为2以上的情况下，调整电路40将第1～第k延迟元件DE1～DEk的延迟量调整为与k×Δt对应的延迟量。
例如图2中示出了k＝4的情况。在该例子中，调整电路40以使延迟时钟信号DCK4的转变时刻与时钟信号CK2的第4转变时刻一致的方式调整延迟量。延迟时钟信号DCK4是由延迟元件DE1～DE4对时钟信号CK1进行延迟后的延迟时钟信号，延迟时钟信号DCK4相对于时钟信号CK1的延迟时间为4Δt。这样，将延迟元件DE1～DE4的延迟量调整为与4Δt对应的延迟量。另外，这里以k＝4的情况为例进行了说明，但k不限于4。
以往，仅是将延迟元件DE1～DEn的延迟量调整为了时钟信号的1个周期，所以无法调整其中途的延迟元件DE1～DEk的延迟量。关于此点，在本实施方式中，能够调整中途的延迟元件DE1～DEk的延迟量。此外，不受时钟信号的1个周期的限制，能够使用2个时钟信号CK1、CK2的频率差|f1－f2|，用并非是时钟信号的1个周期的延迟量(k×Δt)锁定DLL电路。
更具体而言，如图1所示，调整电路40包含第1～第n调整部AS1～ASn。
第i调整部ASi对延迟时钟信号DCKi的转变时刻与时钟信号CK2的第i转变时刻进行比较，根据该比较结果，输出控制信号SCTi。控制信号SCTi是控制延迟元件DEi的延迟量的信号。在延迟时钟信号DCKi的转变时刻比时钟信号CK2的第i转变时刻提前的情况下，使延迟元件DEi的延迟量增加。另一方面，在延迟时钟信号DCKi的转变时刻比时钟信号CK2的第i转变时刻滞后的情况下，使延迟元件DEi的延迟量减少。
另外，在仅根据延迟时钟信号DCK1～DCKn中的一部分延迟时钟信号来进行反馈的情况下，仅设置与该延迟时钟信号对应的调整部即可。例如在仅将延迟时钟信号DCKp、DCKn(p为1以上n-1以下的整数，p≠q)输入到调整电路40的情况下，调整电路40仅包含调整部ASp、ASn即可。在该情况下，将控制信号SCTp输入到延迟元件DE1～DEp，将控制信号SCTn输入到延迟元件DEp+1～DEn即可。
在以上的本实施方式中，将第1时钟信号CK1输入到DLL电路30，DLL电路30输出多个延迟时钟信号(DCK1～DCKn)，该多个延迟时钟信号(DCK1～DCKn)利用多个延迟元件(DE1～DEn)使该第1时钟信号CK1延迟而生成。而且，调整电路40进行延迟时钟信号(DCK1～DCKn中的至少1个延迟时钟信号)与第2时钟信号CK2之间的相位比较，根据该相位比较的结果，调整DLL电路30的延迟元件的延迟量。
根据本实施方式，在由多个延迟元件延迟后的时钟信号CK1与时钟信号CK2之间进行相位比较，所以可实现使用了如图2所说明的时钟信号CK1、CK2的频率差|f1－f2|的延迟量的调整。即，时钟信号CK1、CK2的转变时刻的时间差如Δt、2Δt、3Δt、……这样逐渐增加，所以通过使延迟时钟信号的相位与该延迟侧的时钟信号CK2一致，通过延迟元件DE1、DE2、DE3后的延迟量为Δt、2Δt、3Δt、……。
此外，本实施方式是一种电路装置，其特征在于，在设DLL电路30的多个延迟元件的个数为n个的情况下，调整电路40调整m个延迟元件的延迟量。m为1以上n以下的整数。另外，优选的是，m为2以上。
这样，在本实施方式中，能够调整DLL电路30的多个延迟元件中的任意个数(m个)延迟元件的延迟量。调整延迟量的延迟元件的个数越增加，越不易受到半导体工艺等的偏差的影响，越能够提高各延迟时钟信号的延迟时间的精度。另一方面，调整延迟量的延迟元件的个数越减少，越能够削减调整电路40的电路规模。即，能够根据期望的精度或电路规模来设定调整延迟量的延迟元件的个数。例如，可以调整多个延迟元件中的每规定数量的延迟元件的延迟量。
并且，如上所述，在本实施方式中，使用振荡元件XTAL1、XTAL2，生成了时钟信号CK1、CK2。
具体而言，振荡电路101、102是使振荡元件XTAL1、XTAL2振荡的电路。例如振荡电路101(第1振荡电路)使振荡元件XTAL1(第1振荡元件)振荡，生成时钟频率f1的时钟信号CK1。振荡电路102(第2振荡电路)使振荡元件XTAL2(第2振荡元件)振荡，生成时钟频率f2的时钟信号CK2。
振荡元件XTAL1、XTAL2例如是压电振子。具体而言，振荡元件XTAL1、XTAL2例如是石英振子。例如是AT切类型或SC切类型等厚度剪切振动类型的石英振子。例如，振荡元件XTAL1、XTAL2可以是简单封装类型(SPXO)的振子，也可以是具有恒温槽的恒温槽型(OCXO)的振子，或不具有恒温槽的温度补偿型(TCXO)的振子。此外，作为振荡元件XTAL1、XTAL2，可以采用SAW(Surface Acoustic Wave：表面声波)谐振器、作为硅制振子的MEMS(MicroElectro Mechanical Systems：微电子机械系统)振子等。
这样，通过使用由振荡元件生成的时钟信号，与不使用振荡元件的方法相比，能够得到高精度的振荡频率，能够使延迟元件的延迟量形成为高精度。例如，在将本实施方式的DLL电路30应用于了时间数字转换的情况下，与不使用振荡元件的方法相比，能够实现时间数字转换精度的提高等。
2.延迟元件
以下，对DLL电路30的延迟元件的详细结构例进行说明。另外，以下，以第i延迟元件DEi为例进行说明。
在DLL电路30中，与延迟元件DEi对应地设置有可变电容式电容器和可变电流源中的至少一个。而且，调整电路40调整可变电容式电容器的电容值和可变电流源的电流值中的至少一个。
具体而言，可变电容式电容器是使延迟元件DEi的负载电容可变的电容器。可变电流源是使设定延迟元件DEi的驱动能力的电流可变的电流源。调整电路40利用控制信号SCTi，控制(调整)该电容值或电流值、或者电容值以及电流值。由此，可实现延迟元件DEi的延迟量(延迟时钟信号DCKi的延迟时间)的调整。
另外，以下说明调整可变电容式电容器的电容值的情况、和调整可变电流源的电流值的情况，但也可以适当将它们组合来调整电容值和电流值的双方。
首先，对调整可变电容式电容器的电容值的情况进行说明。图3是延迟元件DEi的第1详细结构例。图3的延迟元件DEi包含缓冲电路41、变容二极管42(可变电容二极管)。
缓冲电路41对延迟时钟信号DCK(i－1)进行缓冲，输出延迟时钟信号DCKi。缓冲电路41是对与输入逻辑电平相同的逻辑电平的信号进行缓冲并输出的电路，例如是2级的反相器或比较器(放大电路)等。
变容二极管42的一端与缓冲电路41的输出节点连接，另一端输入有控制电压ACTi。在调整部ASi输出模拟的控制信号SCTi的情况下，控制电压ACTi相当于该模拟的控制信号SCTi。调整部ASi改变控制电压ACTi，由此使变容二极管42的电容值发生变化，缓冲电路41中的延迟时间发生变化。
图4是延迟元件DEi的第2详细结构例。图4的延迟元件DEi包含缓冲电路41、电容器电路43。
电容器电路43包含一端与缓冲电路41的输出节点连接的开关SA1～SA7、及一端与开关SA1～SA7的另一端连接的电容器CA1～CA7。电容器CA1～CA7的另一端例如与低电位侧电源节点连接。开关SA1～SA7例如是晶体管。开关SA1～SA7用控制数据DCTi而被控制接通和断开。在调整部ASi输出数字的控制信号SCTi的情况下，控制数据DCTi相当于该数字的控制信号SCTi。调整部ASi改变控制数据DCTi，由此改变电容器CA1～CA7中的与缓冲电路41的输出节点连接的电容器，缓冲电路41中的延迟时间发生变化。另外，设置于电容器电路43的开关、电容器的个数不限于7个。
接着，对调整可变电流源的电流值的情况进行说明。图5是延迟元件DEi的第3详细结构例。图5的延迟元件DEi包含缓冲电路41、晶体管44。
晶体管44设置于缓冲电路41的高电位侧电源节点与高电位侧电源之间。晶体管44例如是P型晶体管(第1导电型晶体管)。将控制电压ACTi输入到晶体管44的栅极。调整部ASi改变控制电压ACTi，由此使晶体管44的漏电流发生变化，从而缓冲电路41中的延迟时间(DCKi从低电平转变为高电平时的延迟时间)发生变化。另外，可以将晶体管(N型晶体管(第2导电型晶体管))插入到低电位侧电源，而不插入到高电位侧电源。或者，可以将晶体管插入到高电位侧电源和低电位侧电源的双方。
图6是延迟元件DEi的第4详细结构例。图6的延迟元件DEi包含缓冲电路41、电流镜电路45。
电流镜电路45包含电流源IS、晶体管TIS、镜像用的晶体管TM1～TM7、开关用的晶体管TS1～TS7，电流镜电路45设置于缓冲电路41的高电位侧电源节点与高电位侧电源之间。晶体管TIS、TM1～TM7、TS1～TS7例如是P型晶体管(第1导电型晶体管)。电流源IS流出的偏置电流经由晶体管TIS，利用晶体管TM1～TM7形成为镜像。晶体管TS1～TS7设置于晶体管TM1～TM7与缓冲电路41的高电位侧电源节点之间，利用控制数据DCTi而被控制导通和截止。调整部ASi改变控制数据DCTi，由此改变晶体管TM1～TM7中的与缓冲电路41的高电位侧电源节点连接的晶体管，缓冲电路41中的延迟时间发生变化。另外，设置于电流镜电路45的反射镜用的晶体管、开关用的晶体管的个数不限于7个。此外，可以将电流镜电路插入到低电位侧电源，而不插入到高电位侧电源。或者，可以将电流镜电路插入到高电位侧电源和低电位侧电源的双方。
3.调整电路
以下，对调整电路40的详细结构例进行说明。另外，以下，以调整部ASi为例进行说明。
图7是调整电路40的第1详细结构例。调整电路40包含调整部ASi、控制电路60。调整部ASi包含相位比较电路51、电荷泵电路52、环路滤波器53。另外，控制电路60可以设置于调整电路40的外部。
控制电路60在包含时钟信号CK2的第i转变时刻的期间内，输出有效的使能信号ENi。例如，期间的长度是时钟信号CK2的1个周期。例如，如果以图2中的i＝4的情况为例，则t4+4Δt中的时钟信号CK2上升的时刻相当于第4转变时刻。例如，在该第4转变时刻的前后的时钟信号CK2的下降沿之间的期间内，使能信号EN4有效。另外，这里以i＝4的情况为例进行了说明，但i不限于4。此外，在说明将延迟元件DE1～DEk的延迟量调整为k×Δt的方面时，以k＝4为例进行了说明，但这不意味着i＝k，也可以是i≠k。
在使能信号ENi为有效的情况下，相位比较电路51对时钟信号CK2与延迟时钟信号DCKi的相位进行比较，并将其比较结果输出到电荷泵电路52。例如，相位比较电路51根据时钟信号CK2与延迟时钟信号DCKi的相位差，输出上行信号或下行信号。电荷泵电路52根据来自相位比较电路51的比较结果，输出电流脉冲。例如，将上行信号、下行信号转换为电流脉冲。环路滤波器53对来自电荷泵电路52的电流脉冲进行平滑化并且进行电压转换，输出控制电压ACTi。
图8是调整电路40的第2详细结构例。调整电路40包含调整部ASi、控制电路60。调整部ASi包含相位比较电路55、输出电路56。
在使能信号ENi为有效的情况下，相位比较电路55对时钟信号CK2与延迟时钟信号DCKi的相位进行比较，并将其比较结果输出到输出电路56。例如，与图7的相位比较电路51同样，相位比较电路55根据相位差，输出上行信号或下行信号。输出电路56根据来自相位比较电路55的比较结果，输出控制数据DCTi。例如，在输入了上行信号的情况下使控制数据DCTi的值增大，在输入了下行信号的情况下使控制数据DCTi的值减小。例如可以增大、减小规定值(例如“1”)，或者也可以根据上行信号、下行信号的脉冲宽度来改变增大、减小的值。
4.时间数字转换的方法
以下，对使用了本实施方式的DLL电路30的时间数字转换的方法进行说明。
图9是电路装置10的第1详细结构例。电路装置10包含时间数字转换电路20、同步电路110、振荡电路101、102。另外，电路装置不限于图9的结构，可以实施省略其中一部分结构要素(例如振荡电路101、102、同步电路110)或追加其他结构要素等各种变形。
时间数字转换电路20输入时钟信号CK1、CK2，使用该时钟信号CK1和时钟信号CK2，将时间转换为数字值。在图9的例子中，时间数字转换电路20使用时钟频率f1、f2的时钟信号CK1、CK2，将信号STA(第1信号。例如开始信号)与信号STP(第2信号。例如停止信号)的转变时刻的时间差转换为数字值DQ。另外，以下，主要对将本实施方式的方法应用于了将信号STA、STP(第1、第2信号)的转变时刻的时间差转换为数字值的时间数字转换的情况进行说明，但本实施方式不限于此。例如也可以将本实施方式的方法应用于测量绝对时刻等用的时间数字转换等。
信号STA与信号STP的转变时刻的时间差是信号STA与信号STP的边沿之间(例如上升沿之间或下降沿之间)的时间差。此外，时间数字转换电路20可以进行数字值DQ的滤波处理(数字滤波处理、低通滤波处理)，并输出滤波处理后的数字值DQ。
同步电路110进行时钟信号CK1与时钟信号CK2的相位同步。例如同步电路110在每个相位同步时刻(每个给定的时刻)，使时钟信号CK1、CK2相位同步。具体而言，进行在每个相位同步时刻使时钟信号CK1、CK2的转变时刻一致的相位同步。
例如同步电路110为PLL电路。PLL电路包含相位比较电路、电荷泵电路。而且，相位比较电路进行将时钟信号CK2的时钟频率f2分频为1/M后的基准时钟信号、与将时钟信号CK1的时钟频率f1分频为1/N后的时钟信号之间的相位比较。电荷泵电路根据该相位比较结果，输出控制电压。振荡电路101例如是VCXO(Voltage-Controlled Crystal Oscillator：压控型晶体振荡元件)，使振荡元件XTAL1按照与控制电压对应的振荡频率进行振荡。
或者，同步电路110可以是如下电路：在每个振荡电路101中的振荡信号和振荡电路102中的振荡信号的相位同步时刻(振荡信号的相位大体一致的时刻)，将振荡电路101的振荡环路和振荡电路102的振荡环路电连接。该电路包含计数器、开关电路。计数器根据时钟信号CK1、CK2中的一个时钟信号，进行计数动作。开关电路是将振荡电路101的振荡环路与振荡电路102的振荡环路相连接的开关电路。例如在计数器对时钟信号CK1进行计数的情况下，每当计数值达到给定的设定值时，同步电路110使开关电路接通，进行相位同步。
时间数字转换电路20在时钟信号CK1、CK2的相位同步时刻后，根据时钟信号CK1，使信号STA的信号电平发生转变。例如利用同步电路110进行时钟信号CK1、CK2的相位同步，在该相位同步的时刻后，时间数字转换电路20使用时钟信号CK1，使信号STA的信号电平发生转变，生成脉冲信号的信号STA。
而且，时间数字转换电路20通过进行信号电平与信号STA对应地发生转变的信号STP、与来自DLL电路30的延迟时钟信号DCK1～DCKn的相位比较，求出与时间差对应的数字值DQ。
由此，能够一边主动生成时间数字转换中使用的第1信号(STA)，一边实现高性能(高精度、高分辨率)的时间数字转换。即，由于根据时钟信号CK1、CK2的频率差|f1－f2|对DLL电路30的延迟元件的延迟量进行了调整，所以能够按照与该频率差|f1－f2|对应的分辨率Δt，高精度地将时间转换为数字值。
此外，在本实施方式中，通过在电路装置10中设置同步电路110，能够使在相位同步时刻的由于时钟信号CK1、CK2的转变时刻的时间差而引起的误差为最小限度。因此，充分减少由于该时间差而系统性产生的误差，实现精度的提高等。
图10是示出信号STA(第1信号、开始信号)与信号STP(第2信号、停止信号)的关系的图。本实施方式的时间数字转换电路20将信号STA与信号STP的转变时刻的时间差TDF转换为数字值。另外，在图10中，TDF为信号STA与信号STP的上升的转变时刻之间(上升沿之间)的时间差，但也可以是信号STA与STP的下降的转变时刻之间(下降沿之间)的时间差。
图11是示出使用了信号STA、STP的物理量测量的例子的图。例如，包含本实施方式的电路装置10的物理量测量装置使用信号STA，将照射光(例如激光)射出到对象物(例如汽车的周围的物体)。而且，通过接收来自对象物的反射光，生成了信号STP。例如，物理量测量装置通过对受光信号进行波形整形，生成信号STP。由此，通过将信号STA与信号STP的转变时刻的时间差TDF转换为数字值，能够通过例如飞行时间(TOF)的方式，测量与对象物之间的距离作为物理量，能够在例如汽车的自动驾驶等中使用。
或者，物理量测量装置使用信号STA，将发送声波(例如超声波)发送到对象物(例如生物体)。而且，通过接收来自对象物的接收声波，生成信号STP。例如，物理量测量装置通过对接收声波进行波形整形，生成信号STP。由此，通过将信号STA与信号STP的转变时刻的时间差TDF转换为数字值，能够测量与对象物之间的距离等，能够进行利用超声波的生物体信息的测量等。
另外，在图10、图11中，可以利用信号STA来对发送数据进行发送，并使用基于接收数据的接收的信号STP，由此测量从发送了发送数据起至接收到接收数据为止的时间。此外，由本实施方式的物理量测量装置测量的物理量不限于时间、距离，还可以考虑流量、流速、频率、速度、加速度、角速度或角加速度等各种物理量。
图12是时间数字转换电路20的第1详细结构例。图12的时间数字转换电路20包含DLL电路30、调整电路40、相位比较电路70。DLL电路30、调整电路40与在图1中说明的DLL电路30、调整电路40相同。
相位比较电路70进行信号STP(第2信号、检测对象信号)、与由DLL电路30对时钟信号CK1进行延迟后的多个延迟时钟信号(DCK1～DCKn)之间的相位比较。具体而言，相位比较电路70进行第1～第n延迟时钟信号DCK1～DCKn的各延迟时钟信号与信号STP之间的相位比较，并将时钟信号CK1与信号STP的转变时刻的时间差作为数字信号DQ1～DQn输出。信号STA(第1信号)在时钟信号CK1的转变时刻生成，所以数字信号DQ1～DQn表示信号STA与信号STP的转变时刻的时间差。
更具体而言，相位比较电路70包含相位比较器LT1～LTn。相位比较器LT1～LTn进行延迟时钟信号DCK1～DCKn与信号STP的相位比较，并将其比较结果作为数字信号DQ1～DQn输出。相位比较器LT1～LTn是判定2个输入信号中的任意一个输入信号的转变时刻是否提前(或滞后)的电路，例如是RS锁存器等。时间数字转换电路20根据数字信号DQ1～DQn，输出数字值DQ。
图13是说明时间数字转换电路20的第1详细结构例的动作的时序图。
如图13所示，信号STA在时钟信号CK1的上升沿上升。信号STP的上升相对于信号STA延迟了时间差TDF。延迟时钟信号DCK5、DCK6是将时钟信号CK1延迟5Δt、6Δt后的时钟信号。在时间差TDF处于该5Δt、6Δt之间的情况下，延迟时钟信号DCK5的上升沿比信号STP的上升沿提前，延迟时钟信号DCK6的上升沿比信号STP的上升沿滞后。例如，相位比较器LT5、LT6在延迟时钟信号DCK5、DCK6的上升沿，锁存信号STP的逻辑电平。这样，相位比较器LT5锁存低电平(“0”)来作为数字信号DQ5输出，相位比较器LT6锁存高电平(“1”)来作为数字信号DQ6输出。在该情况下，数字信号DQ1～DQ5为“0”，数字信号DQ6～DQn为“1”。时间数字转换电路20将该数字信号DQ1～DQn转换为数字值DQ(在10进制的情况下，例如为“6”)。
如上所述，通过进行利用DLL电路30将时钟信号CK1延迟后的延迟时钟信号DCK1～DCKn与信号STP(检测对象信号)之间的相位比较，能够测量信号电平根据时钟信号CK1发生转变的信号STA与信号STP的时间差(TDF)。由于DLL电路30的各延迟元件中的延迟量被调整电路40调整为了Δt，所以能够实现高性能的时间数字转换。
图14是电路装置10的第2详细结构例。在图14中，将信号STA从时间数字转换电路20的外部输入到时间数字转换电路20，而不是由时间数字转换电路20主动产生信号STA。信号STA可以在例如电路装置10的内部(例如未图示的控制电路)生成，或者也可以从电路装置10的外部(例如电子设备等处理部)输入。
图15是时间数字转换电路20的第2详细结构例。图15的时间数字转换电路20包含DLL电路30、调整电路40、相位比较电路70、延迟电路80。DLL电路30、调整电路40与在图1中说明的DLL电路30、调整电路40相同。
延迟电路80是DLL电路30的复制电路。将信号STA输入到延迟电路80，延迟电路80使该信号STA延迟，输出多个延迟信号。即，延迟电路80具有与DLL电路30的延迟元件DE1～DEn相同结构的第1～第n延迟元件DR1～DRn。而且，将来自调整电路40的控制信号SCT1～SCTn输入到延迟元件DR1～DRn，利用该控制信号SCT1～SCTn，控制(调整)延迟元件DR1～DRn的延迟量。将信号STA输入到延迟元件DR1，该信号STA被延迟元件DR1～DRn依次延迟，从而输出第1～第n延迟信号DSTA1～DSTAn。
相位比较电路70进行信号STP与来自延迟电路80的多个延迟信号之间的相位比较。即，相位比较电路70的相位比较器LT1～LTn进行延迟信号DSTA1～DSTAn与信号STP之间的相位比较，并将其比较结果作为数字信号DQ1～DQn输出。
图16是说明时间数字转换电路20的第2详细结构例的动作的时序图。
如图16所示，信号STP的上升相对于信号STA延迟了时间差TDF。来自作为DLL电路30的复制电路的延迟电路80的延迟信号DSTA5、DSTA6是将信号STA延迟5Δt、6Δt后的时钟信号。在时间差TDF处于该5Δt、6Δt之间的情况下，延迟信号DSTA5的上升沿比信号STP的上升沿提前，延迟信号DSTA6的上升沿比信号STP的上升沿滞后。在该情况下，与图13同样，数字信号DQ1～DQ5为“0”，数字信号DQ6～DQn为“1”。
如上所述，利用作为DLL电路30的复制电路的延迟电路80进行延迟信号STA后的延迟信号DSTA1～DSTAn与信号STP(检测对象信号)的相位比较，由此能够测量信号STA与信号STP的时间差(TDF)。DLL电路30的各延迟元件中的延迟量被调整电路40调整为Δt，作为其复制电路的延迟电路80的各延迟元件中的延迟量也被调整为Δt。由此，能够实现高性能的时间数字转换。
图17是时间数字转换电路20的第3详细结构例。图17的时间数字转换电路20包含DLL电路30、调整电路40、相位比较电路70、选择器90。DLL电路30、调整电路40与在图1中说明的DLL电路30、调整电路40相同。
选择器90将时钟信号CK1和信号STA中的任意一个输入到DLL电路30。具体而言，选择器90在第1期间内选择时钟信号CK1，在第2期间内选择信号STA。从例如未图示的控制电路等将信号MD输入到选择器90，根据该信号MD的逻辑电平而选择时钟信号CK1和信号STA中的任意一个，并将该选择出的信号作为信号SLQ输出到DLL电路30。
相位比较电路70进行第2期间内的来自DLL电路30的多个延迟时钟信号、与信号STP之间的相位比较。第2期间内的延迟时钟信号DCK1～DCKn是利用延迟元件DE1～DEn对信号STA进行延迟后的第1～第n延迟信号。相位比较电路70的相位比较器LT1～LTn进行该第1～第n延迟信号与信号STP的相位比较，并将其比较结果作为数字信号DQ1～DQn输出。
图18是说明时间数字转换电路20的第3详细结构例的动作的时序图。
如图18所示，在第1期间TA内，信号MD为第1逻辑电平(例如低电平)，在第2期间TB内，信号MD为第2逻辑电平(例如高电平)。在第1期间TA内，选择器90将时钟信号CK1作为信号SLQ输出，调整电路40根据延迟时钟信号DCK1～DCKn和时钟信号CK2，调整延迟元件DE1～DEn的延迟量。在第2期间TB内，选择器90将信号STA作为信号SLQ输出，相位比较电路70进行延迟时钟信号DCK1～DCKn与信号STP的相位比较。
图19是说明时间数字转换电路20的第3详细结构例在第2期间内的动作的时序图。
如图19所示，信号STP的上升相对于信号SLQ(STA)延迟了时间差TDF。延迟时钟信号DCK5、DCK6是将信号SLQ延迟5Δt、6Δt后的延迟信号。在时间差TDF处于该5Δt、6Δt之间的情况下，延迟时钟信号DCK5的上升沿比信号STP的上升沿提前，延迟时钟信号DCK6的上升沿比信号STP的上升滞后。在该情况下，与图13同样，数字信号DQ1～DQ5为“0”，数字信号DQ6～DQn为“1”。
如上所述，通过进行在第2期间内利用DLL电路30对信号STA进行延迟后的延迟时钟信号DCK1～DCKn与信号STP的相位比较，能够测量信号STA与信号STP的时间差(TDF)。DLL电路30在第1期间内，利用调整电路40直接调整了延迟量，所以与使用复制电路的情况相比，能够实现高性能的时间数字转换。
另外，以上，以时间数字转换电路为非游标型的情况为例进行了说明，但本实施方式的DLL电路30还能够应用于游标型的时间数字转换电路。
例如，在信号STP侧进一步设置与图15的调整电路40、DLL电路30、延迟电路80相同的调整电路、DLL电路、延迟电路。而且，将时钟信号CK1输入到DLL电路，将第3时钟频率f3(f1>f3>f2)的第3时钟信号CK3输入到调整电路。延迟元件的延迟量被调整为与时钟信号CK1、CK3的频率差|f1－f3|对应的延迟量Δt’＝|1/f1－1/f3|＝|f1－f3|/(f1×f3)。作为DLL电路的复制电路的延迟电路被调整为与DLL电路相同的延迟量，该延迟电路使信号STP延迟而输出多个延迟信号。相位比较电路进行将信号STA延迟后的多个延迟信号、与将信号STP延迟后的多个延迟信号之间的相位比较。该时间数字转换的分辨率为|Δt－Δt’|。
或者，可以在信号STP侧进一步设置与图17的调整电路40、DLL电路30、选择器90相同的调整电路、DLL电路、选择器。与上述同样，将时钟信号CK1输入到DLL电路，将时钟信号CK3输入到调整电路，将延迟元件的延迟量调整为Δt’。选择器在第1期间内，选择时钟信号CK1，在第2期间内，选择信号STP。相位比较电路在第2期间内，进行将信号STA延迟后的多个延迟信号、与将信号STP延迟后的多个延迟信号之间的相位比较。该时间数字转换的分辨率为|Δt－Δt’|。
5.物理量测量装置、电子设备、移动体
图20是包含本实施方式的电路装置10的物理量测量装置400的结构例。物理量测量装置400包含本实施方式的电路装置10、用于生成时钟信号CK1的振荡元件XTAL1(第1振荡元件、第1振动片)、用于生成时钟信号CK2的振荡元件XTAL2(第2振荡元件、第2振动片)。物理量测量装置400还可以包含封装410，该封装410对电路装置10和振荡元件XTAL1、XTAL2进行收纳。
封装410由例如基座部412和盖部414构成。基座部412是由陶瓷等绝缘材料构成的例如箱形等的部件，盖部414是与基座部412接合的例如平板状等的部件。在基座部412的例如底面设置有用于与外部设备连接的外部连接端子(外部电极)。在由基座部412和盖部414形成的内部空间(腔体)中收纳有电路装置10、振荡元件XTAL1、XTAL2。而且，利用盖部414进行密闭，由此将电路装置10、振荡元件XTAL1、XTAL2气密地密封在封装410内。
电路装置10和振荡元件XTAL1、XTAL2安装在封装410内。而且，振荡元件XTAL1、XTAL2的端子和电路装置10(IC)的端子(焊盘)利用封装410的内部布线进行电连接。在电路装置10中设置有用于使振荡元件XTAL1、XTAL2振荡的振荡电路101、102，利用这些振荡电路101、102使振荡元件XTAL1、XTAL2振荡，由此生成时钟信号CK1、CK2。
例如作为比较例，考虑如下情况：第1、第2振荡电路设置于第1、第2石英振荡元件，电路装置未内置有第1、第2振荡电路。在该情况下，无法实现同步电路110对第1、第2时钟信号的相位同步。此外，具有如下缺点：电路装置无法执行第1、第2振荡电路中共同的控制处理。
另外，作为物理量测量装置400的结构，能够实施各种变形。例如，也可以是，基座部412是平板状的形状，盖部414是在其内侧形成有凹部的形状。此外，也能够对封装410内的电路装置10、振荡元件XTAL1、XTAL2的安装方式和布线连接等实施各种变形。此外，振荡元件XTAL1、XTAL2无需完全分体地构成，也可以是形成为1个部件的第1、第2振荡区域。此外，可以在物理量测量装置400(封装410)中设置3个以上的振荡元件。在该情况下，在电路装置10中设置与其对应的3个以上的振荡电路即可。
图21是包含本实施方式的电路装置10的电子设备500的结构例。该电子设备500包含本实施方式的电路装置10、振荡元件XTAL1、XTAL2、处理部520。此外，可以包含通信部510、操作部530、显示部540、存储部550、天线ANT。由电路装置10和振荡元件XTAL1、XTAL2，构成物理量测量装置400。另外，电子设备500不限于图21的结构，可以实施省略其中一部分结构要素、或追加其他结构要素等各种变形。
作为电子设备500，例如能够假设计测距离、时间、流速或流量等物理量的计测设备、测量生物体信息的生物体信息测量设备(超声波测量装置、脉搏计、血压测量装置等)、车载设备(自动驾驶用的设备等)、基站或路由器等网络相关设备、头部佩戴型显示装置或钟表相关设备等可佩带设备、打印装置、投影装置、机器人、便携信息终端(智能手机、移动电话机、便携型游戏装置、笔记本PC或平板PC等)、发布内容的内容提供设备、或者数字照相机或摄像机等影像设备等各种设备。
通信部510(无线电路)进行经由天线ANT而从外部接收数据、或向外部发送数据的处理。处理部520进行电子设备500的控制处理、以及对经由通信部510收发的数据的各种数字处理等。此外，处理部520使用由物理量测量装置400测量的物理量信息，进行各种处理。该处理部520的功能例如可通过微型计算机等处理器而实现。
操作部530用于供用户进行输入操作，可通过操作按钮、触摸面板显示器等来实现。显示部540用于显示各种信息，可通过液晶、有机EL等显示器来实现。另外，在使用触摸面板显示器来作为操作部530的情况下，该触摸面板显示器兼具有操作部530和显示部540的功能。存储部550用于存储数据，其功能可通过RAM、ROM等半导体存储器或HDD(硬盘驱动器)等实现。
图22是包含本实施方式的电路装置的移动体的例子。本实施方式的电路装置例如可以组装到汽车、飞机、摩托车、自行车、机器人或者船舶等各种移动体中。移动体例如是具有发动机或马达等驱动机构、方向盘或舵等转向机构以及各种电子设备(车载设备)，且在陆地上、空中或海上移动的设备或装置。图22概要性示出作为移动体的具体例的汽车206。汽车206(移动体)中组装了具有本实施方式的电路装置和振荡元件的物理量测量装置(未图示)。控制装置208根据该物理量测量装置所测量的物理量信息，进行各种控制处理。例如在测量了汽车206的周围的物体的距离信息作为物理量信息情况下，控制装置208使用测量的距离信息，进行用于自动驾驶的各种控制处理。控制装置208按照例如车体207的姿态对悬架的软硬度进行控制，或者对各个车轮209的制动进行控制。另外，组装有本实施方式的电路装置或物理量测量装置的设备不限于这种控制装置208，也可以组装在汽车206等移动体所设置的各种设备(车载设备)中。
另外，如上述那样对本实施方式进行了详细说明，而对本领域技术人员而言，应能容易理解未实际脱离本发明的新事项和效果的多种变形。因此，这样的变形例全部包含在本发明的范围内。例如，在说明书或者附图中，至少一次与更加广义或者同义的不同用语一同记载的用语在说明书或者附图的任意部分都可以置换为该不同用语。此外，本实施方式和变形例的所有组合也包含于本发明的范围内。此外，电路装置、物理量测量装置、电子设备、移动体的结构或动作等也不限于本实施方式中说明的内容，可实施各种变形。

Claims (14)

1.一种电路装置，其特征在于，该电路装置包含：
DLL电路，其具有多个延迟元件，输入使用第1振荡元件生成的第1时钟频率的第1时钟信号；以及
调整电路，其输入来自所述DLL电路的所述延迟元件的延迟时钟信号、和使用第2振荡元件生成且频率比所述第1时钟频率低的第2时钟频率的第2时钟信号，使用所述第1时钟频率与所述第2时钟频率的频率差，调整所述DLL电路的所述延迟元件的延迟量。
2.根据权利要求1所述的电路装置，其特征在于，
所述调整电路使用所述第1时钟信号与所述第2时钟信号的转变时刻的时间差，调整所述DLL电路的所述多个延迟元件的延迟量。
3.根据权利要求1或2所述的电路装置，其特征在于，
在所述第1时钟信号与所述第2时钟信号的相位同步时刻后，所述调整电路使用所述第2时钟信号的第i转变时刻处的信号电平的转变，调整所述多个延迟元件的第i延迟元件的延迟量，
其中，i为1以上的整数。
4.根据权利要求3所述的电路装置，其特征在于，
所述调整电路使用所述第2时钟信号的所述第i转变时刻后的第j转变时刻处的信号电平的转变，调整所述多个延迟元件的第j延迟元件的延迟量，
其中，j为比i大的整数。
5.根据权利要求1或2所述的电路装置，其特征在于，
在设与所述频率差对应的时间差为Δt的情况下，
所述调整电路将所述多个延迟元件的第1延迟元件的延迟量调整为与1×Δt对应的延迟量，或k为2以上的整数时所述调整电路将所述多个延迟元件的第1～第k延迟元件的延迟量调整为与k×Δt对应的延迟量。
6.根据权利要求1或2所述的电路装置，其特征在于，
所述DLL电路输入所述第1时钟信号，输出利用所述多个延迟元件使所述第1时钟信号延迟而生成的多个延迟时钟信号，
所述调整电路进行所述延迟时钟信号与所述第2时钟信号之间的相位比较，根据所述相位比较的结果，调整所述DLL电路的所述延迟元件的延迟量。
7.根据权利要求1或2所述的电路装置，其特征在于，
在设所述DLL电路的所述多个延迟元件的个数为n个的情况下，所述调整电路调整m个延迟元件的延迟量，
其中，n为3以上的整数，m为1以上n以下的整数。
8.根据权利要求1或2所述的电路装置，其特征在于，
所述调整电路调整与所述延迟元件对应地设置的可变电容式电容器的电容值、和与所述延迟元件对应地设置的可变电流源的电流值中的至少一个。
9.根据权利要求1或2所述的电路装置，其特征在于，
该电路装置包含相位比较电路，根据所述第1时钟信号，生成第1信号，
所述相位比较电路进行第2信号、与利用所述DLL电路对所述第1时钟信号进行延迟后的所述多个延迟时钟信号之间的相位比较。
10.根据权利要求1或2所述的电路装置，其特征在于，该电路装置包含：
作为所述DLL电路的复制电路的延迟电路；以及
相位比较电路，
所述延迟电路输入第1信号，使所述第1信号延迟，输出多个延迟信号，所述第1信号是用于将发送声波发送到对象物的信号，
所述相位比较电路进行第2信号、与来自所述延迟电路的多个延迟信号之间的相位比较，所述第2信号是通过接收来自所述对象物的接收声波而生成的信号。
11.根据权利要求1或2所述的电路装置，其特征在于，该电路装置包含：
选择器，其将所述第1时钟信号和第1信号中的任意一个输入到所述DLL电路，所述第1信号是用于将发送声波发送到对象物的信号；以及
相位比较电路，
所述选择器被输入选择用信号，并根据所述选择用信号的逻辑电平选择所述第1时钟信号和所述第1信号中的任意一个，
所述选择器在所述选择用信号为第1逻辑电平的第1期间内选择所述第1时钟信号，在所述选择用信号为第2逻辑电平的第2期间内选择所述第1信号，
所述相位比较电路进行所述第2期间内的来自所述DLL电路的所述多个延迟时钟信号、与第2信号之间的相位比较，所述第2信号是通过接收来自所述对象物的接收声波而生成的信号。
12.一种物理量测量装置，其特征在于，该物理量测量装置包含：
权利要求1～11中的任意一项所述的电路装置；
所述第1振荡元件，其用于生成所述第1时钟信号；以及
所述第2振荡元件，其用于生成所述第2时钟信号。
13.一种电子设备，其特征在于，该电子设备包含权利要求1～11中的任意一项所述的电路装置。
14.一种移动体，其特征在于，该移动体包含权利要求1～11中的任意一项所述的电路装置。
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