CN101478308A - 基于延时锁定环的可配置频率合成电路 - Google Patents

Abstract

基于延时锁定环的可配置频率合成电路，包括由鉴相器、控制器、可变延时链组成的延时锁定环、由倍频合成器和分频合成器组成的频率合成器、配置SRAM，鉴相器接收参考时钟和反馈时钟，经鉴相比较后输出比较信号和锁定信号，比较信号和锁定信号经过控制器处理后输出控制电压控制可变延时链产生N个相位时钟输出至频率合成器，倍频合成器和分频合成器在配置SRAM的控制下控制倍频合成器中R/S触发器的置位/复位时间产生倍频时钟信号，控制分频合成器中R/S触发器的置位/复位时间产生分频时钟信号。本发明电路结构简单，通过改变内嵌配置SRAM中的码流值，可以灵活改变频率合成系数从而得到所需的分频倍频系数，可应用于现场可编程逻辑阵列中。

Description

基于延时锁定环的可配置频率合成电路

技术领域

本发明涉及一种频率合成电路，尤其涉及一种基于延时锁定环的可配置频率合成电路，主要用于现场可编程逻辑阵列(FPGA)中，可以根据用户需求配置成各种不同的工作模式，实现不同的分频倍频需求。

背景技术

随着集成电路不断向大规模、高集成度发展，集成电路中的时钟质量变得越来越重要，尤其是对时钟的稳定性和精确性的要求越来越高。现代电子技术中，一般采用晶体振荡器获取高精确度、高稳定性的时钟。但由于其产生的时钟频率单一，只能在极小范围内微调，为产生多种与晶体振荡器相同的频率准确性和稳定度的其他频率时钟信号，需要采用频率合成技术。

频率合成发展过程中主要经历了三种方法，直接频率合成技术、利用锁相环的间接频率合成技术、直接数字频率合成技术。直接频率合成利用混频器、倍频器、分频器和带通滤波器来完成对频率的四则运算，由于该方法使用的设备多、造价高，且输出信号会有无用的寄生频率出现，已逐渐不被使用。锁相频率合成利用一个或多个锁相环完成频率变换，该方法由于其制作体积小、造价低、性能好而得到广泛的使用。直接数字频率合成利用计算机查阅表格上所存储的正弦波取样值，或利用计算机求解数字递推关系式等方法产生信号，但受目前计算机及A/D转换速度的限制，其工作频率较低，因而一般较少使用。

锁相频率合成可以利用相位锁定环(phase locked-loop)或延时锁定环，由于相位锁定环成熟的理论基础和分频倍频实现方式简单，模拟电路中主要使用相位锁定环频率合成，其缺点在于压控振荡器的使用使得这种频率合成方法会有相位积累问题并且对于噪声及外界条件的敏感性使其用数字方法实现变得困难。在数字电路中较广泛使用的是延时锁定环频率合成，该方法有绝对的稳定性和良好的时钟抖动性能，并且实现也相对较简单。

以前的研究都没有解决的问题是：延时锁定环频率合成电路不能使用相位锁定环频率合成的原理--在反馈回路上增加一个可编程分频器，以灵活改变分频系数，延时锁定环频率合成电路应用于现场可编程逻辑器件时，用户不易灵活改变频率合成系数。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种基于延时锁定环的可配置频率合成电路，本发明电路结构简单，通过改变配置SRAM中的码流值，可以灵活改变频率合成系数从而得到所需的分频倍频系数，可应用于现场可编程逻辑阵列中。

本发明的技术解决方案是：基于延时锁定环的可配置频率合成电路，包括由鉴相器、控制器和可变延时链组成的延时锁定环、由倍频合成器和分频合成器组成的频率合成器、配置SRAM，参考时钟和反馈时钟经过鉴相器鉴相比较后输出比较信号和锁定信号，其中反馈时钟由可变延时链对参考时钟延时产生，比较信号和锁定信号经过控制器处理后输出控制电压控制可变延时链产生N个相位时钟输出至频率合成器，倍频合成器在配置SRAM的控制下从N个相位时钟中选择M个相位时钟控制倍频合成器产生倍频时钟信号，其中M<N，同时分频合成器在配置SRAM的控制下从N个相位时钟中选择K个相位时钟，K个相位时钟经过窗口选择控制分频合成器产生分频时钟信号，其中K<N。

所述的可变延时链由N个缓冲器串联组成，每个缓冲器包括两个由NMOS管和PMOS管组成的CMOS反相器和一个受控制电压控制的可变电阻阵列，其中第一个CMOS反相器的NMOS管和PMOS管的漏极相连，栅极接输入时钟，NMOS管的源极接可变电阻阵列，PMOS管的源极接电源，第二个CMOS反相器的NMOS管和PMOS管的漏极相连，栅极接第一CMOS反相器的输出，NMOS管的源极接地，PMOS管的源极接电源。

所述的鉴相器由两个D触发器、逻辑或非门、逻辑与非门、两个缓冲器、NMOS管组成，反馈时钟经缓冲器缓冲后输入至两个D触发器的D端，参考时钟一路经缓冲器缓冲后输入至D触发器的CLK端，另一路直接输入至D触发器的CLK端，D触发器的Q端与D触发器的Q非端接在逻辑或非门的输入端，经逻辑运算后产生比较信号，D触发器的Q非端与D触发器的Q端接在逻辑与非门的输入端，经逻辑运算后控制NMOS管产生锁定信号。

所述的倍频合成器包括两个N选M多路选择器、两个多脉冲产生电路和RS触发器，配置SRAM控制N选M多路选择器对N个相位时钟进行选择，N选M多路选择器选择的M个相位时钟输入至多脉冲产生电路，多脉冲产生电路在外部SET信号的控制下产生M个脉冲输出至RS触发器的R端，N选M多路选择器选择的M个相位时钟输入至多脉冲产生电路，多脉冲产生电路在外部SET信号的控制下产生M个脉冲输出至RS触发器的S端，RS触发器通过在不同时刻将Q端置零或置1产生倍频信号，其中M<N。

所述的分频合成器包括K个N选1多路选择器、K个与N选1多路选择器对应的单脉冲产生电路、K位移位寄存器和一个RS触发器，配置SRAM控制K个N选1多路选择器对N个相位时钟进行选择，每个N选1多路选择器选择1个相位时钟输入至对应的单脉冲产生电路，K个单脉冲产生电路在K位移位寄存器的控制下产生K个单脉冲，K个单脉冲的一部分输出至RS触发器的R端，另一部分输出至RS触发器的S端，RS触发器通过在不同时刻将Q端置零或置1产生分频信号，其中K<N。

K位移位寄存器由K个D触发器和K个K选1多路选择器组成，K个D触发器的CLK端接参考时钟，第一个D触发器的S端通过反相器接外部置位/复位信号，其余K-1个D触发器的R端直接接外部置位/复位信号，第一个D触发器的Q端连接到第二个D触发器的D端，第二D触发器的Q端连接第三个D触发器的D端，依此类推，第K-1个D触发器的Q端连接第K个D触发器的D端，K个K选1多路选择器的输入端接K个D触发器的Q端，控制端接配置SRAM，任一K选1多路选择器的输出连接第一个D触发器的D端，其余K-1个K选1多路选择器的输出和第一个D触发器的Q端输出作为K个单脉冲产生电路的控制信号。

本发明与现有技术相比的有益效果是：

(1)本发明的可配置频率合成电路实现了硬件资源的可复用性，由于嵌入配置SRAM控制多路选择器选择不同的相位时钟，使用过程中无需改变硬件结构，就可以通过改变SRAM中的码流改变输出时钟的频率合成系数。

(2)本发明采用可变延时链结构的延时锁定环，具有绝对的稳定性，在输入时钟质量较高时抗抖动性能较优，更适合在当前数字系统高精度芯片上应用。

(3)本发明采用触发器结构超前滞后鉴相器，输出两种状态，避免了一般鉴相器会出现的死区问题，在参考时钟和反馈时钟之后加入缓冲器有效隔离参考时钟引入的抖动，从而可以改善整个系统的抖动性能。

(4)本发明采用基于RS触发器结构的倍频合成器和分频合成器，实现原理简单，引入脉冲产生电路，有效避免了由于信号竞争产生的输出错误。

附图说明

图1为本发明的组成结构图；

图2为本发明相位时钟产生的原理图；

图3为本发明可变延时链中采用的可编程缓冲器的原理图；

图4为本发明采用的鉴相器结构图；

图5为本发明倍频合成器的组成结构图；

图6为图5中多脉冲产生电路中的一个脉冲产生电路的原理图；

图7为本发明分频合成器的组成结构图；

图8为图7中移位寄存器的组成结构图；

图9为利用本发明的分频电路实现3.5分频电路的波形图。

具体实施方式

如图1所示，本发明可配置延时锁定环频率合成电路包括由鉴相器、控制器和可变延时链组成的延时锁定环、由倍频合成器和分频合成器组成的频率合成器、配置SRAM。鉴相器接收参考时钟和反馈时钟，经过鉴相比较后输出比较信号和锁定信号，比较信号和锁定信号经过控制器处理后输出控制电压控制可变延时链产生N个相位时钟输出至频率合成器。频率合成器处理N个相位时钟，在配置SRAM的控制下通过选择适当的相位时钟控制倍频合成器和分频合成器中的RS触发器置位/复位时间，产生倍频时钟信号和分频时钟信号。配置SRAM用于事先存储多路选择器控制端值，不同的配置码流对应不同的分频倍频系数，可以根据所需的分频倍频进行事先存储。

延时锁定环由鉴相器、控制器以及可变延时链组成，用于产生N个相位时钟Clk_1、...、CLK_n。反馈时钟是参考时钟经可变延时链后的复制品，鉴相器接收参考时钟和反馈时钟，并对比二者的时钟沿，输出反馈时钟是超前还是滞后于参考时钟的信号，超前滞后信号经控制器处理，产生控制电压信号调整压控可变延时链的延时时间长，从而达到调整反馈时钟和参考时钟之间相位差的目的，直到两时钟信号达到同步时，鉴相器输出表示二者同步的信号，二者达到同步时，可变延时链的总延时量应为一个时钟周期，这样每级子延时链输出的时钟信号即为相应的相位时钟，这N个相位时钟作为频率合成器的输入，是产生最终分频倍频信号的基础，N个相位时钟通过多路器选择合适的时钟输出，用于控制一个RS触发器的置位或复位端，从而产生分频倍频信号。

图2是相位时钟产生的一种简单的具体实现方式，鉴相器接收参考时钟和参考时钟经由一系列缓冲器组成的可变延时链延时后的反馈时钟，并比较二者之间的相位差，将相位差信息提供给控制器中的电荷泵，控制电荷泵的充放电时间，再经控制器中低通滤波器滤除高频分量后，产生调整可变延时线链的延时时间长的控制电压V_ctr，控制缓冲器的延时时间长，当参考时钟和反馈时钟达到同步时，从各级缓冲器输出所需的N个相位时钟。控制器由电荷泵和低通滤波器组成，通过对电荷泵充放电实现将相位信号转换成电压信号，低通滤波器主要用于对电荷泵转换的电压信号进行低通滤波处理。

图3是可变延时链中一个可编程缓冲器的一种实现方式。可变延时链由N个相同的缓冲器串联组成，每个缓冲器包括两个由NMOS管和PMOS管组成的CMOS反相器31、32和一个受控制电压控制的可变电阻阵列33，其中第一个CMOS反相器31的NMOS管和PMOS管的漏极相连，栅极接输入时钟，NMOS管的源极接可变电阻阵列33，PMOS管的源极接电源，第二个CMOS反相器32的NMOS管和PMOS管的漏极相连，栅极接第一CMOS反相器31的输出，NMOS管的源极接地，PMOS管的源极接电源。其中可变电阻阵列33由M＊N个NMOS管组成，连接到CMOS反相器31的NMOS管的源级，可变电阻阵列33的每个NMOS管的栅极由控制电压控制，决定其导通或关闭，即可改变可变电阻阵列33的电阻值。

图4是本发明推荐采用的一种鉴相器结构图，该鉴相器可以避免鉴相器工作中的死区问题。所述的鉴相器由两个D触发器43、44、逻辑或非门45、逻辑与非门46、两个缓冲器41、42、NMOS管47组成，反馈时钟经缓冲器41缓冲后输入至两个D触发器43、44的D端，参考时钟一路经缓冲器42缓冲后输入至D触发器44的CLK端，另一路直接输入至D触发器43的CLK端，D触发器43的Q端与D触发器44的Q非端接在逻辑或非门45的输入端，经逻辑运算后产生比较信号，D触发器43的Q非端与D触发器44的Q端接在逻辑与非门46的输入端，经逻辑运算后控制NMOS管47产生锁定信号。

主要由两个D触发器43、44组成，用于参考时钟及参考时钟的延时时钟采样反馈时钟的时钟沿，逻辑或非门45、逻辑与非门46处理这两个D触发器的输出信号或反相输出信号，产生两个输出信号比较信号和锁定信号，其中比较信号表明二者的关系是超前还是滞后，锁定信号表明二者是否达到同步。图中时钟输入之后的缓冲器41、42有两个作用：一方面用于对参考时钟进行延时，另一方面将参考时钟与后级负载隔离，降低参考时钟自身的偏斜。下表说明了两个D触发器的输出Q与两个输出指示信号之间的关系。

 

Q1	Q2	锁定信号	比较信号	结论
					0	0	0	1	反馈时钟滞后
0	1	1	高阻	两时钟达到同步，锁定

 

1	0	0	0	反馈时钟超前
					1	1	0	0	反馈时钟超前

当D触发器43即参考时钟采样到反馈时钟的0电平，D触发器44即参考时钟的延时时钟也采样到反馈时钟的0电平，说明反馈时钟滞后于参考时钟；当D触发器43采样到反馈时钟的1电平，而D触发器44采样到反馈时钟的0电平，说明反馈时钟超前于参考时钟；当D触发器43采样到反馈时钟的1电平，D触发器44也采样到反馈时钟的1电平，说明反馈时钟超前于参考时钟；当D触发器43采样到反馈时钟的0电平，D触发器44采样到反馈时钟的1电平，说明反馈时钟与参考时钟的沿之间最大相差缓冲器42的延时，只要该延时足够小，就可以认为两个时钟达到同步，锁定信号指示为1。

图5是倍频合成器的结构图，倍频合成器包括两个N选M多路选择器53、54、两个多脉冲产生电路51、52和RS触发器55，配置SRAM控制N选M多路选择器53、54对N个相位时钟进行选择，配置SRAM内存储的码流控制选择一个或多个相位时钟信号来产生倍频时钟，N选M多路选择器53选择的M个相位时钟输入至多脉冲产生电路51，多脉冲产生电路51在外部SET信号的控制下产生M个脉冲输出至RS触发器55的R端，N选M多路选择器54选择的M个相位时钟输入至多脉冲产生电路52，多脉冲产生电路52在外部SET信号的控制下产生M个脉冲输出至RS触发器55的S端，RS触发器55通过在不同时刻将Q端置零或置1产生倍频信号，其中M<N。

例如采用四相位时钟产生二倍频信号，多路器53选择四相时钟中的两个O、180，多路器54选择四相时钟中的另外两个90、270，经脉冲产生电路后，输出信号在0相位时为0电平，90相位时输出为1，180相位时输出为0，270相位时输出为1，即在一个时钟周期内，输出信号翻转4次，所以输出时钟信号为输入时钟信号的二倍频信号。

图6是图5中多脉冲产生电路中一个脉冲产生电路的具体实现方法。多脉冲产生电路由多个图6所示的脉冲产生电路组成，每个脉冲产生电路包括一个反相器61和一个三输入与门62构成，三输入与门62的一端连接外部set信号，用于控制脉冲产生电路的工作与否，当外部set信号有效(为1)时，电路对输入信号与其延时信号做与运算，产生一个窄脉冲。其中反相器61可采用图3中给出的可编程反相器结构，实现其延时时间的可编程，可以在不改变电路结构的前提下，调整所产生脉冲的宽度。

图7是分频合成器结构图，其组成与倍频电路相似，所述的分频合成器包括K个N选1多路选择器71、K个与N选1多路选择器对应的单脉冲产生电路72、K位移位寄存器73和一个RS触发器74，配置SRAM控制K个N选1多路选择器71对N个相位时钟进行选择，每个N选1多路选择器71选择1个相位时钟输入至对应的单脉冲产生电路72，K个单脉冲产生电路72在K位移位寄存器73的控制下产生K个单脉冲，K个单脉冲的一部分输出至RS触发器74的R端，另一部分输出至RS触发器74的S端，RS触发器74通过在不同时刻将Q端置零或置1产生分频信号，其中K<N。K个N选1多路选择器71连接N个相位时钟，选出其中之一并经单脉冲产生电路72产生单一脉冲，每个N选1多路选择器71选择不同的时钟，至于选择哪个时钟，由配置SRAM中的值控制，单脉冲产生电路72输出的脉冲分为两组，一组控制RS触发器的置位端，一组控制RS触发器的复位端，脉冲的产生时间受移位寄存器73输出的控制。与倍频合成器不同的是脉冲产生电路的控制端连接不同的控制信号，而在倍频电路中，脉冲产生电路的控制端始终连接恒定电平0或1。另外，分频合成器中增加了一个M位移位寄存器，用于产生脉冲产生电路的控制信号。

如图8是K位移位寄存器的一种具体实现方式。K位移位寄存器由K个D触发器81和K个K选1多路选择器82组成，K个D触发器81的CLK端接参考时钟，第一个D触发器83的S端通过反相器84接外部置位/复位信号，其余K-1个D触发器的R端直接接外部置位/复位信号，第一个D触发器83的Q端连接到第二个D触发器85的D端，第二D触发器85的Q端连接第三个D触发器86的D端，依此类推，第K-1个D触发器的Q端连接第K个D触发器87的D端，K个K选1多路选择器82的输入端接K个D触发器81的Q端，控制端接配置SRAM，任一K选1多路选择器82的输出连接第一个D触发器83的D端，其余K-1个K选1多路选择器82的输出和第一个D触发器83的Q端输出作为K个单脉冲产生电路的控制信号。当全局置位/复位信号有效时，第一个D触发器的输出被初始化为1，其余D触发器的输出被初始化为O，经过1个时钟周期后，该1电平将出现在第二个D触发器的输出端，依此类推，经过K-1个周期后，该1电平出现在第K个触发器的输出端。如果第p个K选1多路器选择第q个D触发器的输出作为多路器的输出，那么第p个多路器对应的set信号将在第(q-1)个时钟周期为高电平，使其对应的脉冲产生电路可以输出脉冲信号，由于第一个D触发器的输入连接到某一个D触发器的输出端，因此构成一个循环，采用K位移位寄存器最大可以实现K分频。

图9是利用本发明的分频电路实现3.5分频电路的波形图，举例说明3.5分频的具体实现过程。在该实例中，采用四相时钟产生分频信号，移位寄存器采用16位。工作过程如下：首先图7中的四个多路器选择四相时钟之一，并通过四个脉冲产生器产生各自的脉冲信号，如图中所示的clk_1、clk_2、clk_3、clk_4，即0°、90°、180°、270°相位时钟。接着移位寄存器产生脉冲产生电路的set信号。由于本实例中只需要四个脉冲控制信号，所以只需要4个16选1多路器即可，set_2对应的多路选择器选择移位寄存器中第7个D触发器的输出作为输出，set_t3对应的多路器选择移位寄存器中第5个D触发器的输出作为输出，set_3对应的多路器选择移位寄存器中第3个D触发器的输出作为输出，移位寄存器中第1个D触发器的输入对应的多路选择器选择移位寄存器中第7个D触发器的输出作为输出，即反馈第7个D触发器的输出，使set_1的循环周期为7。所有输出的脉冲如图中P_n所示，将0°和180°相位时钟连接到RS触发器的置位端或复位端，90°和270°相位时钟连接到RS触发器的复位端或置位端，这样在7个周期内，输出时钟翻转4次，即输出时钟的2个周期长是输入时钟的7个周期长，因此，输出时钟是输入时钟的3.5分频信号。

本发明未详细描述内容为本领域技术人员公知技术。

Claims (6)

1、基于延时锁定环的可配置频率合成电路，其特征在于包括：由鉴相器、控制器和可变延时链组成的延时锁定环、由倍频合成器和分频合成器组成的频率合成器、配置SRAM，参考时钟和反馈时钟经过鉴相器鉴相比较后输出比较信号和锁定信号，其中反馈时钟由可变延时链对参考时钟延时产生，比较信号和锁定信号经过控制器处理后输出控制电压控制可变延时链产生N个相位时钟输出至频率合成器，倍频合成器在配置SRAM的控制下从N个相位时钟中选择M个相位时钟控制倍频合成器产生倍频时钟信号，，同时分频合成器在配置SRAM的控制下从N个相位时钟中选择K个相位时钟，K个相位时钟经过窗口选择控制分频合成器产生分频时钟信号，其中M<N，K<N，N、M、K均为自然数。

2、根据权利要求1所述的基于延时锁定环的可配置频率合成的电路，其特征在于：所述的可变延时链由N个缓冲器串联组成，每个缓冲器包括两个由NMOS管和PMOS管组成的CMOS反相器(31、32)和一个受控制电压控制的可变电阻阵列(33)，其中第一个CMOS反相器(31)的NMOS管和PMOS管的漏极相连，栅极接输入时钟，NMOS管的源极接可变电阻阵列(33)，PMOS管的源极接电源，第二个CMOS反相器(32)的NMOS管和PMOS管的漏极相连，栅极接第一CMOS反相器(31)的输出，NMOS管的源极接地，PMOS管的源极接电源。

3、根据权利要求1所述的基于延时锁定环的可配置频率合成的电路，其特征在于：所述的鉴相器由两个D触发器(43、44)、逻辑或非门(45)、逻辑与非门(46)、两个缓冲器(41、42)、NMOS管(47)组成，反馈时钟经缓冲器(41)缓冲后输入至两个D触发器(43、44)的D端，参考时钟一路经缓冲器(42)缓冲后输入至D触发器(44)的CLK端，另一路直接输入至D触发器(43)的CLK端，D触发器(43)的Q端与D触发器(44)的Q非端接在逻辑或非门(45)的输入端，经逻辑运算后产生比较信号，D触发器(43)的Q非端与D触发器(44)的Q端接在逻辑与非门(46)的输入端，经逻辑运算后控制NMOS管(47)产生锁定信号。

4、根据权利要求1所述的基于延时锁定环的可配置频率合成的电路，其特征在于：所述的倍频合成器包括两个N选M多路选择器(53、54)、两个多脉冲产生电路(51、52)和RS触发器(55)，配置SRAM控制N选M多路选择器(53、54)对N个相位时钟进行选择，N选M多路选择器(53)选择的M个相位时钟输入至多脉冲产生电路(51)，多脉冲产生电路(51)在外部SET信号的控制下产生M个脉冲输出至RS触发器(55)的R端，N选M多路选择器(54)选择的M个相位时钟输入至多脉冲产生电路(52)，多脉冲产生电路(52)在外部SET信号的控制下产生M个脉冲输出至RS触发器(55)的S端，RS触发器(55)通过在不同时刻将Q端置零或置1产生倍频信号，其中M<N，M、N为自然数。

5、根据权利要求1所述的基于延时锁定环的可配置频率合成的电路，其特征在于：所述的分频合成器包括K个N选1多路选择器(71)、K个与N选1多路选择器对应的单脉冲产生电路(72)、K位移位寄存器(73)和一个RS触发器(74)，配置SRAM控制K个N选1多路选择器(71)对N个相位时钟进行选择，每个N选1多路选择器(71)选择1个相位时钟输入至对应的单脉冲产生电路(72)，K个单脉冲产生电路(72)在K位移位寄存器(73)的控制下产生K个单脉冲，K个单脉冲的一部分输出至RS触发器(74)的R端，另一部分输出至RS触发器(74)的S端，RS触发器(74)通过在不同时刻将Q端置零或置1产生分频信号，其中K<N，K、N为自然数。

6、根据权利要求5所述的基于延时锁定环的可配置频率合成的电路，其特征在于：K位移位寄存器由K个D触发器(81)和K个K选1多路选择器(82)组成，K个D触发器(81)的CLK端接参考时钟，第一个D触发器(83)的S端通过反相器(84)接外部置位/复位信号，其余K-1个D触发器的R端直接接外部置位/复位信号，第一个D触发器(83)的Q端连接到第二个D触发器(85)的D端，第二D触发器(85)的Q端连接第三个D触发器(86)的D端，依此类推，第K-1个D触发器的Q端连接第K个D触发器(87)的D端，K个K选1多路选择器(82)的输入端接K个D触发器(81)的Q端，控制端接配置SRAM，任一K选1多路选择器(82)的输出连接第一个D触发器(83)的D端，其余K-1个K选1多路选择器(82)的输出和第一个D触发器(83)的Q端输出作为K个单脉冲产生电路的控制信号。

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