WO2012083709A1 - 鉴相器实现电路和鉴相器时钟产生方法 - Google Patents

鉴相器实现电路和鉴相器时钟产生方法 Download PDF

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WO2012083709A1
WO2012083709A1 PCT/CN2011/078650 CN2011078650W WO2012083709A1 WO 2012083709 A1 WO2012083709 A1 WO 2012083709A1 CN 2011078650 W CN2011078650 W CN 2011078650W WO 2012083709 A1 WO2012083709 A1 WO 2012083709A1
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clock
rate
service data
notch pattern
phase detector
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PCT/CN2011/078650
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English (en)
French (fr)
Inventor
邓升成
汤晓丹
郑玉婷
Original Assignee
华为技术有限公司
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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process

Definitions

  • the present invention relates to the field of communications technologies, and in particular, to a phase detector implementation circuit and a phase detector clock generation method.
  • the OTN network can support more and more service types. Therefore, in the OTN network, there are services that need to be transmitted to the high-rate OTUk network, or the VC container, or the asynchronous backplane OTUk-L. . In order to match the clock of the service with the clocks of these kinds of containers, it can be realized by using the ODUk (optical path data unit) of the VC container clock.
  • ODUk optical path data unit
  • the ODUK when the service is transmitted to the ODUk, the ODUK needs to generate an ODUk clock that matches the service clock.
  • digital phase-locked loops or analog phase-locked loops are used to generate ODUk clocks that are synchronized with the service clock.
  • the phase-locked loop is the abbreviation of the phase-locked loop, and the phase-locked loop is a feedback control circuit, referred to as a phase-locked loop (PLL).
  • the phase-locked loop can synchronize the input signal of many electronic devices with the internal oscillating signal, and can also control the frequency and phase of the internal oscillating signal of the loop by using the externally input reference signal.
  • Embodiments of the present invention provide a phase detector implementation circuit and a phase detector clock generation method capable of generating a phase detector clock suitable for a service clock by a relatively simple process.
  • a phase detector implementation circuit includes:
  • a rate comparator the rate at which the service data is written into the cache is compared with a rate at which the phase detector reads the service data from the cache, and the service data type information is obtained, according to the type information. And determining a frequency offset absolute value and a rate of the service clock corresponding to the service data, and sending the service clock rate corresponding to the service data and the frequency offset absolute value of the service clock to the pattern generator, if the service data is written
  • the rate of incoming buffer is greater than the rate at which the phase detector reads the service data from the cache, indicating that the pattern generator generates a fast clock gap pattern; if the rate of service data write buffer is less than the phase detector Reading the rate of the service data in the cache, instructing the pattern generator to generate a slow clock notch pattern;
  • a pattern generator configured to generate the fast clock notch pattern or the slow clock notch pattern according to an indication of the rate comparator, and a rate of the service clock, and an absolute value of a frequency offset of the service clock;
  • a frequency converter configured to frequency-convert the clock of the phase detector according to the fast clock notch pattern or a slow clock notch pattern, and when receiving the next service data, use a clock of the phase-detected phase detector from the The next service data is read in the cache.
  • a phase detector clock generation method includes:
  • Rate at which the service data is written into the cache is compared with the rate at which the phase detector reads the service data from the cache, and the service data type information is obtained, and the absolute value of the frequency offset of the service clock corresponding to the service data is determined according to the type information.
  • the fast clock gap is generated according to the comparison result and the absolute value and rate of the frequency offset of the service clock corresponding to the service data.
  • the phase detector implementation circuit and the phase detector clock generation method provided by the embodiment of the present invention compare the rate at which the rate comparator writes the service data into the buffer and the rate at which the phase detector reads the service data from the buffer.
  • the result indication pattern generator generates a fast clock notch pattern or a slow clock notch pattern; the pattern generator generates a fast clock notch pattern or a slow clock gap according to the indication of the rate comparator, the rate of the service clock, and the absolute value of the frequency offset of the service clock.
  • the frequency converter converts the clock of the phase detector according to the fast clock notch pattern or the slow clock notch pattern, and when receiving the next service data, uses the clock of the phase detector after frequency conversion to perform the frequency conversion to read the next service data. .
  • the above solution does not require additional external equipment, has a simple structure, and can generate a phase detector clock suitable for the service clock through a relatively simple process.
  • FIG. 1 is a schematic structural diagram of a phase detector implementation circuit according to an embodiment of the present invention.
  • FIG. 2 is a schematic structural diagram of a pattern generator according to an embodiment of the present invention.
  • FIG. 3 is a schematic diagram of a slow clock notch pattern in an embodiment of the present invention.
  • FIG. 4 is a flowchart of a method for generating a phase detector clock according to an embodiment of the present invention
  • FIG. 5 is a flowchart of another method for generating a phase detector clock according to an embodiment of the present invention.
  • the embodiment of the invention provides a phase detector implementation circuit, as shown in FIG. 1, comprising: a rate comparator 1, a buffer 2, a pattern generator 3, and a frequency converter 4.
  • the rate comparator 1 is used to write the service data into the cache 2 rate and the phase detector from the cache
  • the rate at which the service data is read is compared, the service data type information is obtained, and the absolute value of the frequency offset of the service clock corresponding to the service data and the rate of the service clock are determined according to the type information, and the rate of the service clock corresponding to the service data is The frequency offset absolute value of the service clock is sent to the pattern generator. If the rate of the service data writing to the buffer 2 is greater than the rate at which the phase detector reads the service data from the buffer 2, the indication pattern generator 3 generates a fast clock notch pattern; The rate at which the traffic data is written to the cache 2 is less than the rate at which the phase detector reads the traffic data from the cache 2, and the pattern generator 3 is instructed to generate a slow clock notch pattern.
  • the pattern generator 3 is configured to generate a fast clock notch pattern or a slow clock notch pattern according to the indication of the rate comparator 1, and the rate of the service clock and the absolute value of the frequency offset of the service clock.
  • the frequency converter 4 is configured to frequency-convert the clock of the phase detector according to the fast clock notch pattern or the slow clock notch pattern, and read the clock of the frequency-detected phase detector from the buffer 2 when receiving the next service data. Next business data.
  • the rate comparator compares the rate at which the service data is written into the buffer with the rate at which the phase detector reads the service data from the cache, obtains the service data type information, and determines the service according to the type information.
  • the absolute value and rate of the frequency offset of the service clock corresponding to the data, and the rate of the service data and the absolute value of the frequency offset of the service data are sent to the pattern generator, and the pattern generator is configured to generate a fast clock notch pattern or a slow clock according to the comparison result.
  • the pattern generator generates a fast clock notch pattern or a slow clock notch pattern according to the indication of the rate comparator, the rate of the service clock, and the absolute value of the frequency offset of the service clock, and the frequency converter according to the fast clock notch pattern or the slow clock gap
  • the pattern converts the clock of the phase detector, and when receiving the next service data, the frequency of the frequency detector is used to perform the frequency conversion to read the next service data.
  • the above solution does not require additional external equipment, has a simple structure, and can generate a phase detector clock suitable for the service clock through a relatively simple process.
  • a phase detector is a device that can identify the phase difference of an input signal and is a circuit that determines the phase difference between the output voltage and the two input signals. The working principle of the phase detector is well known to those skilled in the art and will not be described herein.
  • phase detector implementation circuit may further include:
  • the write rate counter 5 is used to detect the rate at which the service data is written to the cache 2.
  • a write rate counter is required.
  • the write rate counter 5 monitors the rate at which the service data is written into the cache 2, and simultaneously acquires the service corresponding to the service data.
  • the absolute value of the frequency offset of the clock, and the rate of the read service clock and the absolute value of the frequency offset of the service clock are sent to the rate comparator 1.
  • the rate at which the service data is written into the cache is the service clock rate.
  • the read rate counter 6 is used to detect the rate at which the phase detector reads the service data from the cache 2.
  • a read rate counter is needed.
  • the rate at which the phase detector reads the service data from the cache 2 is monitored.
  • the rate read is sent to the rate comparator.
  • the pattern generator 3 includes:
  • the first calculating unit 31 is configured to calculate a minimum reference ratio according to the formula [Fclient*(l-PPMclient)]/(K*0.00002).
  • Fclient is the rate of the service data
  • PPMclient is the absolute value of the frequency offset of the service data
  • f is the phase detector clock frequency
  • ⁇ can be the rate of the service clock corresponding to the service data and the phase detector clock.
  • a second calculating unit 32 configured to calculate a maximum reference ratio according to the formula [Fclient*(l+PPMclient)] I (f3 ⁇ 4*0.00002), where Fclient is the rate of the service data, and PPMclient is the The absolute value of the frequency offset of the service data, f is the phase detector clock frequency, and ⁇ may be a coefficient determined according to the rate of the service clock corresponding to the service data and the rate of the phase detector clock.
  • the service clock corresponding to the service data The rate of the rate/phase detector clock; it can also be the data bit width of buffer 2. If the data bit width of buffer 2 is 64 bits, then ⁇ can be 64.
  • the pattern generator 3 further includes:
  • the minimum integer value of Cslow where Cslow is the number of valid clock cycles of the slow clock notch pattern, and Pslow is the length of the slow clock notch pattern, that is, the total number of cycles included in the slow clock notch pattern, which is the number of valid clock cycles and The sum of the number of invalid clock cycles, Kmin is the minimum reference ratio;
  • the pattern generator 3 further includes:
  • the minimum integer value of Cfast where Cfast is the number of valid clock cycles of the fast clock notch pattern, Pfast is the length of the fast clock notch pattern, that is, the total number of cycles included in the fast clock notch pattern, the number of valid clock cycles and the invalid clock cycle
  • Kmax is the maximum reference ratio.
  • the pattern generator 3 further includes:
  • P is the length of the fast clock notch pattern, it is recorded as Pfast; if P is the length of the slow clock notch pattern, it is recorded as Pslow;
  • C is denoted as Cfast, if the pattern generator is to generate a slow clock notch pattern , then C is written as Cslow.
  • Cfast and Cslow can be valued according to the minimum integer values of Cfast and Cslow calculated above.
  • the first generating unit 36 is configured to: according to the minimum integer value of Pslow obtained by the first acquiring unit 33 and the calculated minimum integer value of Cslow, and the effective clock period and the invalid clock in the slow clock notch pattern determined by the determining unit 35.
  • the cycle generates a fast clock notch pattern and sends the generated fast clock notch pattern to the frequency converter 4.
  • the first obtaining unit 33 determines the minimum integer value of Pslow of the slow clock notch pattern and the calculated minimum integer value of Cslow, and the determining unit 35 determines the effective clock period in the slow clock notch pattern and is invalid.
  • the slow clock notch pattern can be determined. Assuming that the minimum integer value of Pslow is 5 and the minimum integer value of Cslow is 3, the slow clock notch pattern contains 5 clock cycles, of which 3 clock cycles are valid, and the effective clock cycle in the slow clock notch pattern. For the t2, t3, and t5 cycles, the effective clock cycle is represented by 0, and the invalid clock cycle is represented by 1, and the generated slow clock notch pattern is as shown in FIG.
  • the second generating unit 37 is configured to generate, according to the minimum integer value of Pfast acquired by the second obtaining unit 34 and the calculated value of Cfast, and the effective clock period and the invalid clock period in the fast clock notch pattern determined by the determining unit 35.
  • the fast clock notch pattern is described, and the generated slow clock notch pattern is sent to the frequency converter 4.
  • the generated fast clock notch diagram The case is shown in Figure 3.
  • the embodiment of the invention provides a method for generating a phase detector clock. As shown in FIG. 4, the method includes the following steps:
  • step 402 If the rate of the service data write buffer is greater than the rate at which the phase detector reads the service data from the cache, step 402 is performed; if the rate of the service data write buffer is less than the rate at which the phase detector reads the service data from the cache, execute Step 403.
  • the clock of the phase detector is frequency-converted according to the fast clock notch pattern or the slow clock notch pattern, and when the next service data is received, the clock of the frequency-detected phase detector is used to read the next service data from the buffer.
  • phase detector clock In order to match the phase detector clock with the service clock, after determining the service clock, according to the phase difference between the service clock and the phase detector clock, the phase detector clock is divided or multiplied to make the phase detector clock and the service clock. Match.
  • the phase detector clock generation method compares the rate at which the service data is written into the buffer with the rate at which the phase detector reads the service data from the cache, according to the comparison result, the rate of the service clock, and the frequency of the service clock.
  • the absolute value generates a fast clock notch pattern or a slow clock notch pattern, and the phase detector clock is frequency-converted according to the fast clock notch pattern or the slow clock notch pattern, and the frequency-modulated phase-detection is used when receiving the next service data.
  • the clock of the device performs frequency conversion to read the next service data.
  • the embodiment of the present invention provides another phase detector clock generation method, as shown in FIG. 5, including the following steps:
  • the write rate counter detects the rate at which the service data is written into the cache.
  • the write rate counter detects the rate at which the service data is written into the cache, and simultaneously obtains the absolute value of the frequency offset of the service clock corresponding to the service data, and sends the service data write buffer rate and the frequency offset absolute value of the service clock to the rate comparator.
  • the rate at which the service data is written into the cache is the service clock rate.
  • the read rate counter detects a rate at which the phase detector reads the service data from the cache.
  • the read rate counter After the read rate counter detects the rate at which the phase detector reads the service data from the cache, it sends the rate at which the phase detector reads the service data from the cache to the rate comparator.
  • the rate comparator compares the rate at which the service data is written into the buffer with the rate at which the phase detector reads the service data from the cache, and obtains the service data type information, and determines the frequency offset of the service clock corresponding to the service data according to the type information. Value and rate.
  • the rate comparator After the rate comparator receives the rate of the service data write buffer and the rate at which the phase detector reads the service data from the cache, the rate at which the service data is written into the cache is compared with the rate at which the phase detector reads the service data from the cache. An indication is issued to the pattern generator based on the comparison result.
  • the rate of the service clock corresponding to the service data is determined according to the rate at which the service data is written into the cache 2, and the rate of the service clock corresponding to the service data and the absolute value of the frequency offset of the service clock are sent to the pattern generator.
  • the rate comparator sends an UP indication to the pattern generator, and step 504 is performed; if the rate of the service data write buffer is less than the phase detector The rate comparator reads the rate of the service data, and the rate comparator sends a DOWN indication to the pattern generator, and step 505 is performed.
  • the pattern generator generates a fast clock notch pattern according to the comparison result and the absolute value and rate of the frequency offset of the service clock corresponding to the service data.
  • the calculation of the fast clock notch pattern and the slow clock notch pattern can be implemented using the sigmadelta algorithm.
  • the sigmadelta algorithm is well known to those skilled in the art and will not be described herein.
  • the specific process includes: the pattern generator controls switching of the fast clock notch pattern and the slow clock notch pattern according to the UP, or DOWN indication signal generated by the phase detector. At the end of each pre-made clock notch pattern operation, according to the UP, or DOWN indication signal, if the UP indication signal is received, then cut The switch generates a fast clock notch pattern. If a DOWN indication signal is received, the switch generates a slow clock notch pattern.
  • this step can be implemented in the following manner:
  • the maximum reference ratio may be calculated according to the formula [Fclient*(l+PPMclient)]/(k*0.00002), where Fclient is the rate of the service data, and PPMclient is the absolute value of the frequency offset of the service data.
  • f is the phase detector clock frequency, and ⁇ is the coefficient determined according to the rate of the service clock corresponding to the service data.
  • the fast clock notch pattern After determining the minimum integer value of Pfast for the fast clock notch pattern and the calculated value of Cfast, and determining the effective clock period and the invalid clock period in the fast clock notch pattern, the fast clock notch pattern can be determined. Assuming that the minimum integer value of Pfast is 5 and the minimum integer value of Cfast is 3, the fast clock notch pattern contains 5 clock cycles, of which 3 clock cycles are valid.
  • the effective clock period in the fast clock notch pattern is t2, t3, t5 cycles, the effective clock period is represented by 0, and the invalid clock period is represented by 1, and the generated fast clock notch pattern is as shown in FIG.
  • the pattern generator generates a slow clock notch pattern according to the comparison result and the absolute value and rate of the frequency offset of the service clock corresponding to the service data.
  • this step can be implemented in the following manner:
  • the pattern generator generates the slow clock notch pattern based on the minimum integer value of Pslow and the calculated value of Cslow.
  • a slow clock notch pattern is generated.
  • P is denoted as Pslow
  • C is denoted as Cslow.
  • the minimum reference ratio may be calculated according to the formula [Fclient*(l-PPMclient)]/(K*0.00002), where Fclient is the rate of the service data, and PPMclient is the absolute value of the frequency offset of the service data.
  • f is the phase detector clock frequency, and ⁇ is the coefficient determined according to the rate of the service clock corresponding to the service data.
  • the slow clock notch pattern can be determined. Assuming that the minimum integer value of Pslow is 5 and the minimum integer value of Cslow is 3, the slow clock notch pattern contains 5 clock cycles, of which 3 clock cycles are valid, and the effective clock cycle in the slow clock notch pattern. For the t2, t3, and t5 cycles, the effective clock cycle is represented by 0, and the invalid clock cycle is represented by 1.
  • the generated slow clock notch pattern is shown in Figure 3.
  • the frequency converter converts the clock of the phase detector according to the fast clock notch pattern or the slow clock notch pattern, and when receiving the next service data, uses the clock of the frequency-detected phase detector to read the next service from the buffer. data.
  • the rate comparator compares the rate at which the service data is written into the buffer with the rate at which the phase detector reads the service data from the buffer, and compares the rate of the service data with the frequency of the service data.
  • the partial absolute value is sent to the pattern generator, and the pattern generator is configured to generate a fast clock notch pattern or a slow clock notch pattern according to the comparison result; the pattern generator according to the indication of the rate comparator, and the rate of the service clock and the frequency offset of the service clock
  • the absolute value generates a fast clock notch pattern or a slow clock notch pattern, and the frequency converter frequency-converts the phase detector clock according to the fast clock notch pattern or the slow clock notch pattern, and uses the frequency-converted meter when receiving the next service data.
  • the clock of the phaser performs frequency conversion to read the next service data.
  • the present invention can be implemented by means of software plus necessary general hardware, and of course, by hardware, but in many cases, the former is a better implementation. .
  • the technical solution of the present invention which is essential or contributes to the prior art, may be embodied in the form of a software product stored in a readable storage medium, such as a floppy disk of a computer.
  • a hard disk or optical disk or the like includes instructions for causing a computer device (which may be a personal computer, a server, or a network device, etc.) to perform the methods described in various embodiments of the present invention.

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Description

鉴相器实现电路和鉴相器时钟产生方法
技术领域
本发明涉及通信技术领域， 尤其涉及鉴相器实现电路和鉴相器时钟产生 方法。
背景技术
随着 OTN网络的不断完善， OTN网络能够支持越来越多的业务类型， 于 是， 在 OTN网络中， 存在需要向高速率 OTUk网路、 或者 VC容器、 或者异 步背板 OTUk— L传送的业务。 为了使该业务的时钟能够与这几种容器的时钟 匹配， 可以通过采用 VC容器时钟的 ODUk (光通路数据单元） 来实现。
上述方案中， 在业务传送到 ODUk时， 该 ODUK需要产生与该业务时钟 相匹配的 ODUk时钟。 目前， 采用数字锁相环或者模拟锁相环来产生与业务 时钟同步的 ODUk时钟。
锁相环是锁相环路的简称， 锁相环路是一种反馈控制电路， 简称锁相环 ( PLL )。 锁相环路可以使许多电子设备外部的输入信号与内部的振荡信号同 步， 还能够利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
在采用数字锁相环或者模拟锁相环来产生与业务时钟同步的 ODUk时钟 时，如果采用数字锁相环，则需要产生 FIFO水线给外部锁相环处理产生时钟； 如果采用模拟锁相环， 则需要产生业务时钟分频时钟给外部锁相环产生时钟。
无论是采用数字锁相环还是模拟锁相环产生与业务时钟同步的 ODUk时 钟， 都需要设置外部锁相环， 使整个处理过程较复杂。
发明内容
本发明的实施例提供一种鉴相器实现电路和鉴相器时钟产生方法， 能够 通过较简单的处理过程生成与业务时钟相适合的鉴相器时钟。
为达到上述目的， 本发明的实施例采用如下技术方案：
一种鉴相器实现电路， 包括：
速率比较器， 用于将业务数据写入緩存的速率和鉴相器从所述緩存中读 取所述业务数据的速率进行比较， 获取业务数据类型信息， 根据类型信息确 定该业务数据对应的业务时钟的频偏绝对值和速率， 并将所述业务数据对应 的业务时钟的速率、 所述业务时钟的频偏绝对值发送给图案生成器， 若所述 业务数据写入緩存的速率大于所述鉴相器从所述緩存中读取所述业务数据的 速率， 则指示图案生成器生成快速时钟缺口图案； 若业务数据写入緩存的速 率小于所述鉴相器从所述緩存中读取所述业务数据的速率， 则指示所述图案 生成器生成慢速时钟缺口图案；
图案生成器， 用于根据所述速率比较器的指示、 以及所述业务时钟的速 率、 所述业务时钟的频偏绝对值生成所述快速时钟缺口图案或所述慢速时钟 缺口图案；
变频器， 用于根据所述快速时钟缺口图案或者慢速时钟缺口图案对所述 鉴相器的时钟进行变频， 并在接收下一个业务数据时， 采用变频后的鉴相器 的时钟从所述緩存中读取所述下一个业务数据。
一种鉴相器时钟产生方法， 包括：
将业务数据写入緩存的速率和鉴相器从所述緩存读取所述业务数据的速 率进行比较， 获取业务数据类型信息， 根据类型信息确定该业务数据对应的 业务时钟的频偏绝对值和速率；
若业务数据写入緩存的速率大于所述鉴相器从所述緩存读取所述业务数 据的速率， 则根据比较结果、 以及业务数据对应的业务时钟的频偏绝对值和 速率生成快速时钟缺口图案；
若业务数据写入緩存的速率小于所述鉴相器从所述緩存读取所述业务数 据的速率， 则根据比较结果、 以及业务数据对应的业务时钟的频偏绝对值和 速率生成慢速时钟缺口图案；
根据所述快速时钟缺口图案或者慢速时钟缺口图案对所述鉴相器的时钟 进行变频， 并在接收下一个业务数据时， 采用变频后的鉴相器的时钟从所述 緩存中读取所述下一个业务数据。
本发明实施例提供的鉴相器实现电路和鉴相器时钟产生方法， 速率比较 器将业务数据写入緩存的速率和鉴相器从緩存中读取业务数据的速率进行比 较， 获取业务数据类型信息， 根据类型信息确定该业务数据对应的业务时钟 的频偏绝对值和速率， 并将业务数据的速率、 业务数据的频偏绝对值发送给 图案生成器， 且根据比较结果指示图案生成器生成快速时钟缺口图案或慢速 时钟缺口图案； 图案生成器根据速率比较器的指示、 以及业务时钟的速率、 业务时钟的频偏绝对值生成快速时钟缺口图案或慢速时钟缺口图案， 变频器 根据快速时钟缺口图案或者慢速时钟缺口图案对鉴相器的时钟进行变频， 并 在接收下一个业务数据时， 采用变频后的鉴相器的时钟进行变频读取下一个 业务数据。 上述方案不需要额外的外部设备， 结构简单， 能够通过较简单的 处理过程生成与业务时钟相适合的鉴相器时钟。
附图说明
为了更清楚地说明本发明实施例中的技术方案， 下面将对实施例描述中 所需要使用的附图作简单地介绍， 显而易见地， 下面描述中的附图仅仅是本 发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的 前提下， 还可以根据这些附图获得其他的附图。
图 1为本发明实施例提供的鉴相器实现电路的结构示意图；
图 2为本发明实施例中图案生成器的结构示意图；
图 3为本发明实施例中慢速时钟缺口图案示意图；
图 4本发明实施例提供的鉴相器时钟产生方法的流程图；
图 5为本发明实施例提供的另一鉴相器时钟产生方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而 不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有作 出创造性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。
本发明实施例提供了一种鉴相器实现电路， 如图 1 所示， 包括： 速率比 较器 1、 緩存 2、 图案生成器 3、 变频器 4。
其中， 速率比较器 1 , 用于将业务数据写入緩存 2的速率和鉴相器从緩存
- 3 - 2中读取业务数据的速率进行比较， 获取业务数据类型信息， 根据类型信息确 定该业务数据对应的业务时钟的频偏绝对值和业务时钟的速率， 并将业务数 据对应的业务时钟的速率、 业务时钟的频偏绝对值发送给图案生成器， 若业 务数据写入緩存 2的速率大于鉴相器从緩存 2中读取业务数据的速率， 则指 示图案生成器 3生成快速时钟缺口图案； 若业务数据写入緩存 2的速率小于 鉴相器从緩存 2中读取业务数据的速率， 则指示图案生成器 3生成慢速时钟 缺口图案。
图案生成器 3 , 用于根据速率比较器 1的指示、 以及业务时钟的速率、 业 务时钟的频偏绝对值生成快速时钟缺口图案或慢速时钟缺口图案。
变频器 4,用于根据快速时钟缺口图案或者慢速时钟缺口图案对鉴相器的 时钟进行变频， 并在接收下一个业务数据时， 采用变频后的鉴相器的时钟从 緩存 2中读取下一个业务数据。
在 OTN网络中， 很多需要处理的业务的时钟很多时候和 ODUK时钟是 不同步的， 若 ODUK时钟快， 而业务时钟较慢， 则会浪费很多网络资源， 若 ODUK 时钟慢， 而业务时钟较快， 则会出现业务数据将緩存写满的情况， 在 緩存写满后如果业务数据继续写入， 则会出现数据丟失的现象。
本实施例提供的鉴相器实现电路， 速率比较器将业务数据写入緩存的速 率和鉴相器从緩存中读取业务数据的速率进行比较， 获取业务数据类型信息， 根据类型信息确定该业务数据对应的业务时钟的频偏绝对值和速率， 并将业 务数据的速率、 业务数据的频偏绝对值发送给图案生成器， 且根据比较结果 指示图案生成器生成快速时钟缺口图案或慢速时钟缺口图案； 图案生成器根 据速率比较器的指示、 以及业务时钟的速率、 业务时钟的频偏绝对值生成快 速时钟缺口图案或慢速时钟缺口图案， 变频器根据快速时钟缺口图案或者慢 速时钟缺口图案对鉴相器的时钟进行变频， 并在接收下一个业务数据时， 采 用变频后的鉴相器的时钟进行变频读取下一个业务数据。 上述方案不需要额 外的外部设备， 结构简单， 能够通过较简单的处理过程生成与业务时钟相适 合的鉴相器时钟。 鉴相器（phasedetector ), 顾名思义， 就是能够鉴别出输入信号的相差的 器件， 是使输出电压与两个输入信号之间的相位差有确定关系的电路。 关于 鉴相器的工作原理是本领域技术人员所熟知的 , 在此不再贅述。
进一步可选地， 本实施例提供的鉴相器实现电路还可以包括：
写速率计数器 5 , 用于检测业务数据写入緩存 2的速率。
为了获取业务数据写入緩存 2 的速率， 需要一个写速率计数器， 在业务 数据写入緩存 2的过程中， 写速率计数器 5监测业务数据写入緩存 2的速率, 并同时获取业务数据对应的业务时钟的频偏绝对值， 并将读取到的业务时钟 的速率、 业务时钟的频偏绝对值发送至速率比较器 1。 所述业务数据写入緩存 的速率即业务时钟速率。
读速率计数器 6, 用于检测鉴相器从緩存 2中读取业务数据的速率。
为了获取鉴相器从緩存 2 中读取业务数据的速率， 需要一个读速率计数 器， 在鉴相器从緩存 2中读取业务数据时， 监测鉴相器从緩存 2读取业务数 据的速率， 并将读取到的速率发送至速率比较器。
进一步可选地， 如图 2所示， 图案生成器 3包括：
第一计算单元 31 , 用于根据公式 [Fclient*(l- PPMclient)]/ ( K*0.00002 ) 计算最小参考比值。
上述公式中， Fclient为所述业务数据的速率， PPMclient为所述业务数据 的频偏绝对值, f 为鉴相器时钟频率 ,Κ可以为根据业务数据对应的业务时钟的 速率和鉴相器时钟的速率确定的系数， 具体的， Κ=业务数据对应的业务时钟 的速率 /鉴相器时钟的速率； 也可以为緩存 2的数据位宽， 如緩存 2的数据位 宽为 64比特， 则 Κ可以为 64, 在本发明实施例中， 设 f =174.96 , K =64, 则上述公式为： [Fclient*(l- PPMclient)]/ ( 174.96*64*0.00002 )。
为了计算快速时钟缺口图案， 需要一个中间参数， 可以通过上述公式计 算得到。
第二计算单元 32, 用于根据公式 [Fclient*(l+ PPMclient)] I ( f¾*0.00002 ) 计算最大参考比值， 其中， Fclient为所述业务数据的速率， PPMclient为所述 业务数据的频偏绝对值, f 为鉴相器时钟频率 ,Κ可以为根据业务数据对应的业 务时钟的速率和鉴相器时钟的速率确定的系数， 具体的， =业务数据对应的 业务时钟的速率 /鉴相器时钟的速率； 也可以为緩存 2的数据位宽， 如緩存 2 的数据位宽为 64比特， 则 Κ可以为 64,。
为了计算慢速时钟缺口图案， 需要一个中间参数， 可以通过上述公式计 算得到。 f =174.96 , K =64 , 则上述公式为： [Fclient*(l+ PPMclient)]/ ( 174.96*64*0扁 02 )。
进一步可选地， 图案生成器 3还包括：
第一获取单元 33 , 用于获取满足公式 Cslow/Pslow <= Kmin、 和 [Kmin - (Cslow/Pslow)]/Kmin<0.005的 Pslow的最小整数值，并根据 Pslow的最小整数 值计算满足上述公式的 Cslow的最小整数值，其中， Cslow为慢速时钟缺口图 案的有效时钟周期数量， Pslow为慢速时钟缺口图案的长度， 即慢速时钟缺口 图案中包含的周期总数，为有效时钟周期数量与无效时钟周期数量之和， Kmin 为最小参考比值；
进一步可选地， 图案生成器 3还包括：
第二获取单元 34 ,用于获取满足公式 Cfast/Pfast >=Kmax、和[ (Cfast/ Pfast) -Kmax]/Kmax<0.005的 Pfast的最小整数值，并根据 Pfast的最小整数值计算满 足上述公式的 Cfast的最小整数值， 其中， Cfast为快速时钟缺口图案的有效 时钟周期数量， Pfast为快速时钟缺口图案的长度， 即快速时钟缺口图案中包 含的周期总数， 为有效时钟周期数量与无效时钟周期数量之和， Kmax为最大 参考比值。
进一步可选地， 图案生成器 3还包括：
确定单元 35 ,用于根据公式 (n*C)mod P >=C确定所述快速时钟缺口图案、 或慢速时钟缺口图案中的第 n个时钟周期是否为有效时钟周期，若 (n*C)mod P >=C成立， 则 n对应的时钟周期为有效时钟周期， 若 (n*C)mod P >=C不成立， 则 n对应的时钟周期为无效时钟周期， 其中， n=l ...P, P为所述快速时钟缺 口图案、 或慢速时钟缺口图案的长度， 即快速时钟缺口图案或慢速时钟缺口 图案中包含的周期总数， 为有效时钟周期数量与无效时钟周期数量之和， 若 P 为快速时钟缺口图案的长度， 记为 Pfast; 若 P为慢速时钟缺口图案的长度， 记为 Pslow; C为所述快速时钟缺口图案、 或慢速时钟缺口图案中有效时钟周 期的数量， 若图案生成器要生成快速时钟缺口图案， 则将 C记为 Cfast, 若图 案生成器要生成慢速时钟缺口图案，则将 C记为 Cslow, 当然， Cfast和 Cslow 可以依照上文计算得到的 Cfast和 Cslow的最小整数值进行取值。
第一生成单元 36,用于根据第一获取单元 33获取的 Pslow的最小整数值 和计算得到的 Cslow的最小整数值， 以及确定单元 35确定的慢速时钟缺口图 案中的有效时钟周期和无效时钟周期生成快速时钟缺口图案， 并将生成的快 速时钟缺口图案发送至变频器 4。
具体的， 在第一获取单元 33确定了慢速时钟缺口图案的 Pslow的最小整 数值和计算得到的 Cslow的最小整数值， 以及确定单元 35确定了慢速时钟缺 口图案中的有效时钟周期和无效时钟周期后， 可以确定慢速时钟缺口图案。 假设 Pslow的最小整数值为 5、 Cslow的最小整数值为 3 , 则慢速时钟缺口图 案中包含 5个时钟周期， 其中有 3个时钟周期是有效的， 慢速时钟缺口图案 中的有效时钟周期为第 t2、 t3、 t5个周期， 有效时钟周期用 0表示， 无效时钟 周期用 1表示， 则生成的慢速时钟缺口图案如图 3所示。
第二生成单元 37, 用于根据第二获取单元 34获取的 Pfast的最小整数值 和计算得到的 Cfast的值， 以及确定单元 35确定的快速时钟缺口图案中的有 效时钟周期和无效时钟周期生成所述快速时钟缺口图案， 并将生成的慢速时 钟缺口图案发送至变频器 4。
具体的， 在第二获取单元 34确定了快速时钟缺口图案的 Pfast的最小整 数值和计算得到的 Cfast的值， 以及确定单元 35确定了快速时钟缺口图案中 的有效时钟周期和无效时钟周期后， 可以确定快速时钟缺口图案。 假设 Pfast=5、 Cfast=3 , 则快速时钟缺口图案中包含 5个时钟周期， 其中有 3个时 钟周期是有效的，快速时钟缺口图案中的有效时钟周期为第 t2、 t3、 t5个周期， 有效时钟周期用 0表示， 无效时钟周期用 1表示， 则生成的快速时钟缺口图 案如图 3所示。
本发明实施例提供了一种鉴相器时钟产生方法， 如图 4所示， 包括以下 步骤：
401、 将业务数据写入緩存的速率和鉴相器从緩存读取业务数据的速率进 行比较。
若业务数据写入緩存的速率大于鉴相器从緩存读取业务数据的速率， 则 执行步骤 402;若业务数据写入緩存的速率小于鉴相器从緩存中读取业务数据 的速率， 则执行步骤 403。
402、 根据比较结果、 以及业务数据对应的业务时钟的频偏绝对值和速率 生成快速时钟缺口图案。
403、 根据比较结果、 以及业务数据对应的业务时钟的频偏绝对值和速率 生成慢速时钟缺口图案。
404、 根据快速时钟缺口图案或者慢速时钟缺口图案对鉴相器的时钟进行 变频， 并在接收下一个业务数据时， 采用变频后的鉴相器的时钟从緩存中读 取下一个业务数据。
为了使鉴相器时钟与业务时钟相匹配， 在确定了业务时钟后， 根据业务 时钟与鉴相器时钟的相差， 对鉴相器时钟进行分频或者倍频， 使鉴相器时钟 与业务时钟相匹配。
本实施例提供的鉴相器时钟产生方法， 将业务数据写入緩存的速率和鉴 相器从緩存中读取业务数据的速率进行比较， 根据比较结果、 以及业务时钟 的速率、 业务时钟的频偏绝对值生成快速时钟缺口图案或慢速时钟缺口图案， 根据快速时钟缺口图案或者慢速时钟缺口图案对鉴相器的时钟进行变频， 并 在接收下一个业务数据时， 采用变频后的鉴相器的时钟进行变频读取下一个 业务数据。 上述方案不需要额外的外部设备， 结构简单， 能够通过较简单的 处理过程生成与业务时钟相适合的鉴相器时钟。
作为本实施例的一种改进， 本发明实施例提供另一种鉴相器时钟产生方 法， 如图 5所示， 包括以下步骤：
- 8 - 501、 写速率计数器检测业务数据写入緩存的速率。
写速率计数器检测业务数据写入緩存的速率,并同时获取业务数据对应的 业务时钟的频偏绝对值， 将业务数据写入緩存的速率、 业务时钟的频偏绝对 值发送给速率比较器。
所述业务数据写入緩存的速率即业务时钟速率。
502、 读速率计数器检测鉴相器从緩存中读取业务数据的速率。
读速率计数器检测到鉴相器从緩存中读取业务数据的速率后， 将鉴相器 从緩存中读取业务数据的速率发送给速率比较器。
503、 速率比较器将业务数据写入緩存的速率和鉴相器从緩存读取业务数 据的速率进行比较， 并获取业务数据类型信息， 根据类型信息确定该业务数 据对应的业务时钟的频偏绝对值和速率。
速率比较器接收到业务数据写入緩存的速率和鉴相器从緩存中读取业务 数据的速率后， 将业务数据写入緩存的速率和鉴相器从緩存读取业务数据的 速率进行比较， 根据比较结果向图案生成器发出指示。 并根据业务数据写入 緩存 2 的速率确定业务数据对应的业务时钟的速率， 将业务数据对应的业务 时钟的速率、 业务时钟的频偏绝对值发送给图案生成器。
若业务数据写入緩存的速率大于鉴相器从緩存读取业务数据的速率， 则 速率比较器向图案生成器发出 UP指示， 执行步骤 504; 若业务数据写入緩存 的速率小于鉴相器从緩存中读取业务数据的速率， 则速率比较器向图案生成 器发出 DOWN指示， 执行步骤 505。
504、 图案生成器根据比较结果、 以及业务数据对应的业务时钟的频偏绝 对值和速率生成快速时钟缺口图案。
快速时钟缺口图案、慢速时钟缺口图案的计算可以采用 sigmadelta算法实 现。 关于 sigmadelta算法是本领域技术人员所熟知的， 在此不再贅述。
具体过程包括： 图案生成器根据鉴相器产生的 UP、 或 DOWN指示信号 控制快速时钟缺口图案和慢速时钟缺口图案的切换。 每次预制时钟缺口图案 运行结束时， 根据 UP、 或 DOWN指示信号， 若接收到 UP指示信号， 则切 换产生快速时钟缺口图案， 若接收到 DOWN指示信号， 则切换产生慢速时钟 缺口图案。
具体的， 本步骤可以通过以下方式实现：
1.获取满足公式 Cfast/Pfast >=Kmax、和[ (Cfast/ Pfast) -Kmax]/Kmax<0.005 的 Pfast的最小整数值， 并根据 Pfast的最小整数值计算满足上述公式的 Cfast 的最小整数值， 其中， Cfast为所述快速时钟缺口图案的有效时钟周期数量， Pfast为所述快速时钟缺口图案的长度， Kmin为最大参考比值；
2.根据 Pfast的最小整数值和计算得到的 Cfast的值生成所述快速时钟缺口 图案。
进一步可选地， 可以根据公式 (n*C)mod P >=C确定所述快速时钟缺口图 案中的第 n个时钟周期是否为有效时钟周期， 若 (n*C)mod P >=C成立， 则 n 对应的时钟周期为有效时钟周期， 若 (n*C)mod P >=C不成立， 则 n对应的时 钟周期为无效时钟周期， 其中， n=l ...P, P 为所述快速时钟缺口图案、 或慢 速时钟缺口图案的长度， C 为所述快速时钟缺口图案、 或慢速时钟缺口图案 中有效时钟周期的数量。
本步骤中生成的为快速时钟缺口图案， 将 P记为 Pfast, 将 C记为 Cfast, 则可以根据公式 (n*Cfast)mod P fast>=Cfast确定所述快速时钟缺口图案中的第 n个时钟周期是否为有效时钟周期。
具体的， 可以根据公式 [Fclient*(l+ PPMclient)]/ ( k*0.00002 ) 计算所 述最大参考比值， 其中， Fclient为所述业务数据的速率， PPMclient为所述业 务数据的频偏绝对值, f 为鉴相器时钟频率 ,Κ为根据业务数据对应的业务时钟 的速率确定的系数。 f =174.96 , K =64,则上述公式为： [Fclient*(l+ PPMclient)]/ ( 174.96*64*0扁 02 )。
在确定了快速时钟缺口图案的 Pfast的最小整数值和计算得到的 Cfast的 值， 以及确定了快速时钟缺口图案中的有效时钟周期和无效时钟周期后， 可 以确定快速时钟缺口图案。 假设 Pfast的最小整数值为 5、 Cfast的最小整数值 为 3 , 则快速时钟缺口图案中包含 5个时钟周期， 其中有 3个时钟周期是有效
- 10 - 的， 快速时钟缺口图案中的有效时钟周期为第 t2、 t3、 t5个周期， 有效时钟周 期用 0表示， 无效时钟周期用 1表示， 则生成的快速时钟缺口图案如图 3所 示。
505、 图案生成器根据比较结果、 以及业务数据对应的业务时钟的频偏绝 对值和速率生成慢速时钟缺口图案。
具体的， 本步骤可以通过以下方式实现：
1.图案生成器获取满足公式 Cslow/Pslow <= Kmin、 和 [Kmin - (Cslow/Pslow)]/Kmin<0.005的 Pslow的最小整数值，并根据 Pslow的最小整数 值计算满足上述公式的 Cslow的最小整数值，其中， Cslow为所述慢速时钟缺 口图案的有效时钟周期数量， Pslow为所述慢速时钟缺口图案的的长度， Kmin 为最小参考比值。
2.图案生成器根据 Pslow的最小整数值和计算得到的 Cslow的值生成所述 慢速时钟缺口图案。
进一步可选地， 根据公式 (n*C)mod P >=C确定所述慢速时钟缺口图案中 的第 n个时钟周期是否为有效时钟周期， 若 (n*C)mod P >=C成立， 则 n对应 的时钟周期为有效时钟周期， 若 (n*C)mod P >=C不成立， 则 n对应的时钟周 期为无效时钟周期， 其中， n=l ...P, P 为所述快速时钟缺口图案、 或慢速时 钟缺口图案的长度， C 为所述快速时钟缺口图案、 或慢速时钟缺口图案中有 效时钟周期的数量。
本步骤中生成的为慢速时钟缺口图案，将 P记为 Pslow, 将 C记为 Cslow, 则可以根据公式 (n*Cslow )mod P slow>=Cslow确定所述快速时钟缺口图案中 的第 n个时钟周期是否为有效时钟周期。
具体的， 可以根据公式 [Fclient*(l- PPMclient)]/ ( K*0.00002 ) 计算所 述最小参考比值其中， Fclient为所述业务数据的速率， PPMclient为所述业务 数据的频偏绝对值, f 为鉴相器时钟频率 ,Κ为根据业务数据对应的业务时钟的 速率确定的系数。 f =174.96 , K =64, 则上述公式为： [Fclient*(l- PPMclient)]/ ( 174.96*64*0扁 02 )。
- 11 - 在确定了慢速时钟缺口图案的 Pslow 的最小整数值和计算得到的 Cslow 的值， 以及确定了慢速时钟缺口图案中的有效时钟周期和无效时钟周期后， 可以确定慢速时钟缺口图案。 假设 Pslow的最小整数值为 5、 Cslow的最小整 数值为 3 , 则慢速时钟缺口图案中包含 5个时钟周期， 其中有 3个时钟周期是 有效的， 慢速时钟缺口图案中的有效时钟周期为第 t2、 t3、 t5个周期， 有效时 钟周期用 0表示， 无效时钟周期用 1表示， 则生成的慢速时钟缺口图案如图 3 所示。
506、 变频器根据快速时钟缺口图案或者慢速时钟缺口图案对鉴相器的时 钟进行变频， 并在接收下一个业务数据时， 采用变频后的鉴相器的时钟从緩 存中读取下一个业务数据。
本实施例提供的鉴相器时钟产生方法， 速率比较器将业务数据写入緩存 的速率和鉴相器从緩存中读取业务数据的速率进行比较， 并将业务数据的速 率、 业务数据的频偏绝对值发送给图案生成器， 且根据比较结果指示图案生 成器生成快速时钟缺口图案或慢速时钟缺口图案； 图案生成器根据速率比较 器的指示、 以及业务时钟的速率、 业务时钟的频偏绝对值生成快速时钟缺口 图案或慢速时钟缺口图案， 变频器根据快速时钟缺口图案或者慢速时钟缺口 图案对鉴相器的时钟进行变频， 并在接收下一个业务数据时， 采用变频后的 鉴相器的时钟进行变频读取下一个业务数据。 上述方案不需要额外的外部设 备， 结构简单， 能够通过较简单的处理过程生成与业务时钟相适合的鉴相器 时钟。
通过以上的实施方式的描述， 所属领域的技术人员可以清楚地了解到本 发明可借助软件加必需的通用硬件的方式来实现， 当然也可以通过硬件， 但 很多情况下前者是更佳的实施方式。 基于这样的理解， 本发明的技术方案本 质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来， 该 计算机软件产品存储在可读取的存储介质中， 如计算机的软盘， 硬盘或光盘 等， 包括若干指令用以使得一台计算机设备（可以是个人计算机， 服务器， 或者网络设备等）执行本发明各个实施例所述的方法。
- 12 - 以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应所述以权利要求的保护范围为准。
- 13 -

Claims

权利 要求 书
1、 一种鉴相器实现电路， 其特征在于， 包括：
速率比较器， 用于将业务数据写入緩存的速率和鉴相器从所述緩存中读取 所述业务数据的速率进行比较， 并根据比较结果获取业务数据类型信息， 根据 类型信息确定该业务数据对应的业务时钟的频偏绝对值和速率， 并将所述业务 数据对应的业务时钟的速率、 所述业务时钟的频偏绝对值发送给图案生成器， 若所述业务数据写入緩存的速率大于所述鉴相器从所述緩存中读取所述业务数 据的速率， 则指示图案生成器生成快速时钟缺口图案； 若业务数据写入緩存的 速率小于所述鉴相器从所述緩存中读取所述业务数据的速率， 则指示所述图案 生成器生成慢速时钟缺口图案；
图案生成器， 用于根据所述速率比较器的指示、 以及所述业务时钟的速率、 所述业务时钟的频偏绝对值生成所述快速时钟缺口图案或所述慢速时钟缺口图 案；
变频器， 用于根据所述快速时钟缺口图案或者慢速时钟缺口图案对所述鉴 相器的时钟进行变频， 并在接收下一个业务数据时， 采用变频后的鉴相器的时 钟从所述緩存中读取所述下一个业务数据。
2、 根据权利要求 1所述的鉴相器实现电路， 其特征在于， 还包括： 写速率计数器， 用于检测所述业务数据写入所述緩存的速率；
读速率计数器， 用于检测鉴相器从所述緩存中读取所述业务数据的速率。
3、 根据权利要求 2所述的鉴相器实现电路， 其特征在于， 所述图案生成器 包括：
第一获取单元， 用于获取满足公式 Cslow/Pslow <= Kmin、 和 [Kmin - (Cslow/Pslow)]/Kmin<0.005的 Pslow的最小整数值，并根据 Pslow的最小整数值 计算 Cslow的最小整数值，其中， Cslow为所述慢速时钟缺口图案的有效时钟周 期数量， Pslow为所述慢速时钟缺口图案的长度， Kmin为所述业务时钟的速率 和频偏绝对值的最小参考比值；
第一生成单元， 用于根据 Pslow的最小整数值和计算得到的 Cslow的最小
- 14 - 整数值， 以及慢速时钟缺口图案中的有效时钟周期和无效时钟周期生成所述慢 速时钟缺口图案， 并将生成的慢速时钟缺口图案发送至所述变频器。
4、 根据权利要求 3所述的鉴相器实现电路， 其特征在于， 所述图案生成器 还包括：
第二获取单元， 用于获取满足公式 Cfast/Pfast >=Kmax、 和[ (Cfast/ Pfast) -Kmax]/Kmax<0.005的 Pfast的最小整数值，并根据 Pfast的最小整数值计算 Cfast 的最小整数值，其中， Cfast为所述快速时钟缺口图案的有效时钟周期数量， Pfast 为所述快速时钟缺口图案的长度， Kmax为所述业务时钟的速率和频偏绝对值的 最大参考比值；
第二生成单元， 用于根据 Pfast的最小整数值和计算得到的 Cfast的最小整 数值、 以及快速时钟缺口图案中的有效时钟周期和无效时钟周期生成所述快速 时钟缺口图案， 并将生成的快速时钟缺口图案发送至所述变频器。
5、 根据权利要求 1至 4任一项所述的鉴相器实现电路， 其特征在于， 所述 图案生成器还包括：
第一确定单元，用于根据公式 (n*C)mod P >=C确定所述快速时钟缺口图案、 或慢速时钟缺口图案中的第 n个时钟周期是否为有效时钟周期， 若 (n*C)mod P >=C成立， 则 n对应的时钟周期为有效时钟周期， 若 (n*C)mod P >=C不成立， 则 n对应的时钟周期为无效时钟周期， 其中， n=l ...P, P为所述快速时钟缺口 图案、 或慢速时钟缺口图案的长度， C为所述快速时钟缺口图案、 或慢速时钟缺 口图案中有效时钟周期的数量。
6、 根据权利要求 5所述的鉴相器实现电路， 其特征在于， 所述图案生成器 还包括：
第一计算单元， 用于根据公式 [Fclient*(l- PPMclient)]/ ( K*0.00002 )计算 所述最小参考比值；
第二计算单元， 用于根据公式 [Fclient*(l+ PPMclient)]/ ( k*0.00002 )计算 所述最大参考比值， 其中， Fclient为所述业务数据的速率， PPMclient为所述业 务数据的频偏绝对值, f 为鉴相器时钟频率 ,Κ为根据业务数据对应的业务时钟的
- 15 - 速率和鉴相器时钟的速率确定的系数。
7、 一种鉴相器时钟产生方法， 其特征在于， 包括：
将业务数据写入緩存的速率和鉴相器从所述緩存读取所述业务数据的速率 进行比较， 获取业务数据类型信息， 根据类型信息确定该业务数据对应的业务 时钟的频偏绝对值和速率；
若业务数据写入緩存的速率大于所述鉴相器从所述緩存读取所述业务数据 的速率， 则根据比较结果、 以及业务数据对应的业务时钟的频偏绝对值和速率 生成快速时钟缺口图案；
若业务数据写入緩存的速率小于所述鉴相器从所述緩存读取所述业务数据 的速率， 则根据比较结果、 以及业务数据对应的业务时钟的频偏绝对值和速率 生成慢速时钟缺口图案；
根据所述快速时钟缺口图案或者慢速时钟缺口图案对所述鉴相器的时钟进 行变频， 并在接收下一个业务数据时， 采用变频后的鉴相器的时钟从所述緩存 中读取所述下一个业务数据。
8、 根据权利要求 7所述的鉴相器时钟产生方法， 其特征在于， 在所述将业 务数据写入緩存的速率和鉴相器从所述緩存读取所述业务数据的速率进行比较 之前， 所述方法还包括：
检测所述业务数据写入所述緩存的速率；
检测鉴相器从所述緩存中读取所述业务数据的速率。
9、 根据权利要求 8所述的鉴相器时钟产生方法， 其特征在于， 所述根据所 述速率比较器的指示、 以及所述业务时钟的速率、 所述业务时钟的频偏绝对值 生成所述慢速时钟缺口图案包括：
获取满足公式 Cslow/Pslow <= Kmin、 和 [Kmin - (Cslow/Pslow)]/Kmin<0.005 的 Pslow的最小整数值， 并根据 Pslow的最小整数值计算 Cslow的最小整数值， 其中， Cslow为所述慢速时钟缺口图案的有效时钟周期数量， Pslow为所述慢速 时钟缺口图案的的长度， Kmin为所述业务时钟的速率和频偏绝对值的最小参考 比值；
- 16 - 根据 Pslow的最小整数值和计算得到的 Cslow的最小整数值， 以及所述慢 速时钟缺口图案的有效时钟周期和无效时钟周期生成所述慢速时钟缺口图案。
10、 根据权利要求 9所述的鉴相器时钟产生方法， 其特征在于， 所述根据 所述速率比较器的指示、 以及所述业务数据的速率、 所述业务数据的频偏绝对 值生成所述快速时钟缺口图案包括：
获取满足公式 Cfast/Pfast >=Kmax、 和[ (Cfast/ Pfast) -Kmax]/Kmax<0.005的 Pfast的最小整数值，并根据 Pfast的最小整数值计算 Cfast的最小整数值，其中， Cfast为所述快速时钟缺口图案的有效时钟周期数量， Pfast为所述快速时钟缺口 图案的长度， Kmax为所述业务时钟的速率和频偏绝对值的最大参考比值；
根据 Pfast的最小整数值和计算得到的 Cfast的最小整数值， 以及所述快速 时钟缺口图案的有效时钟周期和无效时钟周期生成所述快速时钟缺口图案。
11、根据权利要求 7至 10任一项所述的鉴相器时钟产生方法，其特征在于， 所述根据所述速率比较器的指示、 以及所述业务数据的速率、 所述业务数据的 频偏绝对值生成所述快速时钟缺口图案或所述慢速时钟缺口图案包括：
根据公式 (n*C)mod P >=C确定所述快速时钟缺口图案、 或慢速时钟缺口图 案中的第 n个时钟周期是否为有效时钟周期， 若 (n*C)mod P >=C成立， 则 n对 应的时钟周期为有效时钟周期， 若 (n*C)mod P >=C不成立， 则 n对应的时钟周 期为无效时钟周期， 其中， n=l ...P, P 为所述快速时钟缺口图案、 或慢速时钟 缺口图案的长度， C为所述快速时钟缺口图案、或慢速时钟缺口图案中有效时钟 周期的数量。
12、 根据权利要求 11所述的鉴相器时钟产生方法， 其特征在于， 所述根据 所述速率比较器的指示、 以及所述业务时钟的速率、 所述业务时钟的频偏绝对 值生成所述快速时钟缺口图案或所述慢速时钟缺口图案还包括：
根据公式 [Fclient*(l- PPMclient)]/ ( K*0.00002 )计算所述最小参考比值； 或者，
根据公式 [Fclient*(l+ PPMclient)]/ ( Κ* 0.00002 )计算所述最大参考比值， 其中， Fclient为所述业务数据的速率， PPMclient为所述业务数据的频偏绝对值, f
- 17 - 为鉴相器时钟频率 ,K为根据业务数据对应的业务时钟的速率和鉴相器时钟的速 率确定的系数。
- 18 -
PCT/CN2011/078650 2011-08-19 2011-08-19 鉴相器实现电路和鉴相器时钟产生方法 WO2012083709A1 (zh)

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